JP2005156606A

JP2005156606A - 光近接効果補正の方法

Info

Publication number: JP2005156606A
Application number: JP2003390830A
Authority: JP
Inventors: Atsuhiko Ikeuchi; 敦彦池内
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2003-11-20
Filing date: 2003-11-20
Publication date: 2005-06-16

Abstract

【課題】ＬＳＩを製造する際のリソグラフィ工程における光近接効果によるパターン転写の忠実度の低下を防止するため、マスクデータ作成段階でレイアウトパターンを補正するＯＰＣ処理が行われている。しかし、近年の半導体プロセスの微細化により、ＯＰＣ処理に要求される精度が厳しくなっており、ＯＰＣ検証に膨大な時間がかかるという問題が存在する。
【解決手段】リソグラフィルールによって抽出された危険箇所を、ＯＰＣ不良ルールを用い、ＯＰＣ不良危険箇所と解析対象危険箇所に分類する。ＯＰＣ不良危険箇所に対しては修正を行い、解析対象危険箇所についてだけ転写イメージを得る詳細なシミュレーションを実行する。転写イメージを得るためのシミュレーションは多大な時間を要するが、本提案は必要最小限のシミュレーションに限ることができ、OPCプロセスの所要時間を大幅に削減可能にした。
【選択図】図１

Description

本発明は、半導体集積回路として設計されたレイアウトパターンに関する光近接効果補正の方法に関する。

半導体集積回路（ＬＳＩ）の微細化に伴い、近年、製造プロセスの主要部分の一つであるリソグラフィ工程において、光近接効果によるパターン転写の忠実度の低下を防止することが大きな課題になっている。この問題を乗り越えるため、ＬＳＩのパターンレイアウト設計後におけるマスクデータへの変換の段階において、レイアウトパターンを補正する光近接効果補正（ＯｐｔｉｃａｌＰｒｏｘｉｍｉｔｙＣｏｒｒｅｃｔｉｏｎ：ＯＰＣ）処理が行われる。

従来のＯＰＣ処理は、主として、ルールベースＯＰＣ及びモデルベースＯＰＣという２種類の手法で実現されている。また、ＯＰＣ処理においては、リソグラフィ工程における光近接効果のみならず、露光された半導体基板上のレジスト現像処理、現像されたレジストをマスクにした薄膜のエッチング等のリソグラフィ工程に関連する微細加工の工程において生じる様々な影響の補正を含めている。

ルールベースＯＰＣは、例えば非特許文献１に記載されているように、テストパターンの転写結果から得られた実測値をベースにし、ライン幅、ライン間のスペースごとに光近接効果による歪み量との相関表を作成する。更に、レイアウトパターンに変更を加えるルールを作成して補正を実現する方法である。このルールベースＯＰＣは、ライン・アンド・スペースのレイアウトパターンのように近接図形を１次元的に調べて補正する処理を得意としている。

これに対して、モデルベースＯＰＣは、リソグラフィに関するシミュレーションをベースとしたモデルを用いた補正方法であり、パターン転写結果から得られた実測値をもとにモデルを補正し、更に詳細に複雑な工程に対応することを可能とする方法である。

このモデルベースＯＰＣは、近接図形の効果を２次元的に調べて補正する処理を得意とし、前記ルールベースＯＰＣに比べて処理時間はかかるが、全般的な補正精度は高い。近年の微細化されたＬＳＩに対しては、前述した２次元的補正を行うＯＰＣ（２次元ＯＰＣ）が必要とされ、これを比較的容易に実現できるモデルベースＯＰＣが比較的良く使われている。また、ルールベースＯＰＣとモデルベースＯＰＣとを組み合わせて補正する手法も使用されている。

しかし、ＯＰＣに要求される精度はＬＳＩの微細化が進むと共に厳しくなっており、従来の手法では正確に補正できないパターンが増えている。また、前記モデルベースＯＰＣにおいて、実測値を基にした補正によってすべてのレイアウトパターンに対応することは、実測するための測定時間が長くなり、膨大なデータに対する補正が難しい等の点において現実的方法ではなくなりつつある。そこで、以下の処理方法が使われている。

（１）要求精度が異なる領域、例えば、メモリ回路とロジック回路の混載ＬＳＩにおいて、ロジック回路、メモリ及びメモリ周辺回路等、それぞれに対して特化したモデル又はルールを作成して使い分ける。

（２）マスク製造、半導体基板上へのリソグラフィ、エッチング等の微細加工工程において、それぞれの工程に特化したモデルまたはルールを使用し、精度向上を図る。例えば、エッチングにおける光近接効果によるレイアウトパターンの変形の影響が、他の工程における光近接効果の傾向と異なる場合は、異なるモデルまたはルールを作成する。図９に示すように、各工程用の補正データを有する高精度のＯＰＣ処理をフローチャートに従って順次行う（特許文献１参照）。

図１０は、エッチング効果補正部分とリソグラフィ効果・マスク効果補正部分を分割したＯＰＣ処理の一例を示すフローチャートである。

前述の処理方法（１）、（２）により、各レイアウトパターン領域及び各工程に最適なＯＰＣ処理が行われ、精度の向上が図られる。しかし、これらはＬＳＩを構成するレイアウトパターン全体の平均的な精度を向上させるものであり、個々のパターンによっては十分に補正できない場合がある。その場合は、そのパターンに特化した対策が必要となる。

図１１（Ａ）及び（Ｂ）、従来のＯＰＣ処理における個々のパターンに特化した対策の実施例を説明するために示す例である。図１１（Ａ）はＯＰＣ処理前においてＯＰＣの補正対象となるエッジパターンの分類例、図１１（Ｂ）はＯＰＣ補正後のライン端と外部コーナー間に対するスペース制約の設定と補正例を示している。

図１１（Ａ）に示すように、ＯＰＣ補正対象エッジの分類例として、ライン端、ライン部、内部コーナー、外部コーナー等が挙げられる。

図１１（Ｂ）に示すように、パターン８１の有するライン端８３ａとパターン８２の有する外部コーナー８４ａが接近する部分について、制約のない（または初期設定値である）ルールまたはモデルによる補正を考える。この場合、補正部分８３ｂ及び８４ｂにより、パターン８１及び８２のスペースが接近し、その間隔が小さくなる傾向にあり、転写後にパターン８１とパターン８２がショートする危険性がある。従って、ＯＰＣ処理を行う際に、ライン端８３ｃと外部コーナー８４ｃに適切な最小スペースＳを確保することができる制約値を与え、ショートする危険性を回避する必要がある。

そこで、図１１（Ａ）に示したように分類したライン端、ライン部、内部コーナー及び外部コーナー等のエッジの種類ごとに、きめ細かい補正の設定を行う。これにより、個々のパターンに特化した対策が可能となる。

しかし、例えば図１１（Ｂ）に示したようなライン端８３ｃと外部コーナー８４ｃに適切な最小スペースを確保することができる補正制約値においても、周辺環境およびパターン自体の線幅等の違いにより、異なる値が必要となる場合も生じてくる。このように、新たなパターンの変形例に柔軟に対応することは難しい場合がある。

さらに、メモリ回路とロジック回路の混載ＬＳＩの場合、ロジック部、メモリ部（メモリセル内部、セル端部、セル周辺部等）等のチップ上の領域ごと、またはレティクル製造、半導体基板上でのリソグラフィ、エッチング等の工程ごとに、最適なＯＰＣ処理を行う必要がある。この場合においても、全体の平均的な精度を向上させるものであり、特化した補正が必要な個々のパターンが存在する可能性がある。

従って、前述した従来の手法では、種々のパターンの変形例に対応したＯＰＣを早期に立上げることは難しい。このため、ＯＰＣの補正結果の妥当性検証が必要不可欠となっており、検証フローを確立することがＯＰＣの早期立上げのポイントとなっている。

図１２に従来のマスクデータ作成処理検証処理を含めた一連のＯＰＣプロセス、即ちマスクデータ作成処理を実行するためのフローチャート及び構成の一例を示す。

図１２に示すフローにおいて、ステップＳ１のレイアウトパターンの抽出段階では、ＤＲＣ（ＤｅｓｉｇｎＲｕｌｅＣｈｅｃｋ）、ＬＶＳ（ＬａｙｏｕｔｖｓＳｃｈｅｍａｔｉｃ）等を用いてレイアウトパターン検証が行われる。ここで、ＤＲＣは、設計したマスクパターンがデザインルールに適合しているか否かを検証するソフトウェアであり、設計ルールに対する違反はＤＲＣにおいて見出される。また、ＬＶＳは、レイアウトとそのもとになるスケマティックとの整合性を検証するソフトウェアである。これらの検証が終了後、検証済のパターンレイアウト設計データ（レイアウトデータ）をレイアウト記憶部に格納する。

次に、ステップＳ２では、ステップＳ１で設計された検証済みのパターンレイアウトデータに対してＯＰＣ処理を行う。また、ＯＰＣ処理と共に、各パターン層の演算処理等を適宜行っている。ここで、ＯＰＣ処理は、図９に例示したように、前述の（１）要求精度が異なる領域ごとモデル等を使い分ける方法、（２）マスク、リソグラフィ、エッチングそれぞれの工程に特化したモデルまたはルールを用いて各工程に対応したＯＰＣを順次実行する方法、を実現する。

上記したようにＯＰＣ処理の前処理ではＯＰＣ対象図形の抽出、合成等を行い、ＯＰＣ処理の後処理ではマスクデータとして出力する図形の合成等を行う。

次に、ステップＳ３、Ｓ４、Ｓ６では、例えば図１３に示すようにＯＰＣの検証処理を行う。

図１３は、図１２におけるステップＳ４のリソグラフィルールによる検証およびステップＳ５における転写イメージの一例を説明するために示す。

図１２におけるステップＳ３のＯＰＣルールによる検証では、ＯＰＣ処理後のパターンの図形的な正当性（取り決めたマスク検査および作製上の限界値、ウェハプロセスにおける限界値を違反した補正がなされていないか）をＯＰＣ処理前のパターンと比較、ＤＲＣ等を用いて検証する。ここでの検証は、補正後の図形の幅について、例えばスペースが規定値を割っていないか、パターンが断線またはショートしていないか、極端に大きな補正がされていないか等のルールベースの手法で実行できるものを示している。

次に、ステップＳ４のリソグラフィルールによる検証では、ＯＰＣ処理前後のパターンを入力し、ＯＰＣ処理後、又はＯＰＣ処理前のエッジ（ＯＰＣ対象図形の辺）ごとに簡易なリソグラフィシミュレーションを実行することにより、所望のパターンのエッジとずれが指定値より大きいものを危険箇所のデータとして出力する。

次に、ステップＳ５における転写イメージによる判定では、まず、危険箇所を含む危険箇所近傍のパターンを読込み、危険箇所近傍パターンに対して詳細なリソグラフィシミュレーションを実行することにより、転写イメージを形成し、出力する。

次に、転写イメージによる判定を行い、ＯＰＣ処理結果における問題の有無を判断する。この際、ステップＳ７のマスク作製および半導体装置作製における検査の結果も適宜フィードバックし、ＯＰＣ処理結果における問題の有無を判定する。

即ち、ステップＳ５における判定の結果、問題となったパターンが存在する場合は、ステップＳ１またはステップＳ２の処理へ戻り、回避策等を検討し、ＯＰＣの設定等の最適化、レイアウトパターン変更等の対処を行う。この検証処理は、図９に示したように、細分化されたＯＰＣ処理においても実現されている。

前記ステップＳ５における判定の結果、問題がなければ、ＯＰＣ検証済みのデータを電子ビームによるマスク描画用のデータに変換する（ステップＳ６）。

次に、変換されたマスクデータをもとに、ステップＳ７に示すマスク（レティクル）製造の工程に進む。マスク製造の工程において製造された複数のマスクに関し、マスク検査が行われ、問題がなければ半導体基板上へのリソグラフィ工程へ進む。マスク検査、リソグラフィ検査及びエッチング形状検査等の半導体基板検査の結果、問題があれば、前の処理へ戻り、ＯＰＣ設定の修正を行う。また、レイアウトパターンの修正が必要なものについては、前の処理へ戻り、レイアウトパターン修正を行う。これらの処理を行い、一連のＯＰＣ処理を終了する（ステップＳ８）。

上述した従来の検証処理を含む一連のＯＰＣプロセスでは、転写イメージを形成するリソグラフィシミュレーションの時間及びリソグラフィシミュレーションの結果、危険箇所として出力されたパターンを解析し、対策を検討する時間が必要である。しかし、ＬＳＩの微細化に伴い、これらの処理に多大な時間を要するという問題がある。

また、各領域、各工程のＯＰＣ処理後にリソグラフィルールチェックを行い、その後、転写イメージの詳細なシミュレーションを行うというフローを繰り返し行わなければならず、半導体集積回路の製造までに多大な時間を要する。

また、従来手法では、各工程又は各領域において、パターンが不適合であると判断される度に、フローの始めに戻り、ＯＰＣ設定の変更を行う、或いはレイアウトパターン設計の変更を行う等の処理をしているため、多くの時間を要する。

さらに、ＯＰＣ検証結果に基づいてＯＰＣの設定等を変更し、精度の向上を図っているが、他のパターンに与える副作用等による精度劣化の問題もあり、ＯＰＣの最適化が困難になってきている。

また、図１２に示したフローで代表される従来のＯＰＣ及びその検証フローでは、リソグラフィーチェックで危険箇所として出力される数を少なくすることが難しく、検証に多大な時間を要している。特に、転写イメージを得るリソグラフィシミュレーションと、危険箇所として出力されたパターンを解析して対策を検討するための時間と工数は多大なものとなっている。

上述したようにＬＳＩを製造する際のリソグラフィ工程における光近接効果によるパターン転写の忠実度の低下を防止するため、マスクデータ作成段階でレイアウトパターンを補正するＯＰＣ処理が行われている。しかし、近年の半導体プロセスの微細化により、ＯＰＣ処理に要求される精度が厳しくなっており、ＯＰＣ検証に膨大な時間がかかるという問題が存在する。
特開平１１−１０２０６２号公報 Otto et.al.," Automated Optical Proximity Correction-A Rules-based Approach",SPIE Optical/Laser Micro lithography VII, March 1994

上記の問題点を解決するために、本発明は、光近接効果補正において、従来の方法より計算機処理時間および検証時間を大幅に短縮し、かつ、高精度の光近接効果補正の方法を提供することを目的とする。

上記の課題を解決するため、本発明の態様は、半導体集積回路として設計されたレイアウトパターンついて光近接効果補正処理を行う補正手段と、光近接効果補正が行われた前記レイアウトパターンを光近接効果補正ルール及びリソグラフィルールに基づいて検証する検証手段と、前記検証によって危険箇所としてエラーとなったレイアウトパターンを、光近接効果補正不良ルールに基づいて光近接効果補正不良危険箇所及び前記光近接効果補正不良危険箇所よりも欠陥となる危険性の高い解析対象危険箇所に分類する分類手段と、分類された前記光近接効果補正不良危険箇所のレイアウトパターンを修正する修正手段と、分類された前記解析対象危険箇所のレイアウトパターンについての良否を転写イメージによって判定する判定手段と、修正された前記光近接効果補正不良危険箇所のレイアウトパターンを含む光近接効果補正処理された前記レイアウトパターンをマスクデータに変換する変換手段を有することを特徴とする。

上述したように本発明によれば、ＬＳＩのレイアウトパターンに関する光近接効果補正の検証において、従来の方法よりも計算機処理時間及び検証時間を大幅に短縮し、かつ、高精度の補正が可能な光近接効果補正の方法を提供することができる。

以下、図面を参照して本発明の実施例を説明する。

図１は、本発明の実施例に係るレイアウトパターンの光近接効果補正（ＯＰＣ）プロセスの全体的な流れ（フローチャート）を示すとともに、本発明の第１の実施例に係るＯＰＣ装置の概略的な構成を示す。

本実施例のＯＰＣフローは、図１２において示した従来例のＯＰＣフローと比べて、ステップＳ１５のＯＰＣ不良ルールによる分類及びステップＳ１６のＯＰＣ不良箇所修正処理を加えた点が異なる。その他のステップは基本的に従来例と同じである。

即ち、図１に示すＯＰＣフローにおいて、先ず、ステップを開始し（Ｓ１０）、ステップＳ１１では、レイアウトパターンの抽出を行い、レイアウトデータをＯＰＣ装置１０であるワークステーションに登録する。この段階では、パターンマッチングによって抽出されたＯＰＣ不適合パターンについてＯＰＣ適合パターンとなるようにパターンレイアウト設計が行われている。

また、ステップＳ１１の段階では、ＤＲＣ（ＤｅｓｉｇｎＲｕｌｅＣｈｅｃｋ）、ＬＶＳ（ＬａｙｏｕｔｖｓＳｃｈｅｍａｔｉｃ）等を用いてレイアウトパターン検証が行われる。ここで、ＤＲＣは、設計したマスクパターンがデザインルールに適合しているか否かを検証するソフトウェアであり、設計ルールに対する違反はＤＲＣにおいて見出される。また、ＬＶＳは、レイアウトとそのもとになるスケマティックとの整合性を検証するソフトウェアである。

次に、ステップＳ１２においてＯＰＣ処理を行う。このＯＰＣ処理では、ＯＰＣ処理も含めて、各パターン層の演算処理等を適宜行う。ここではステップＳ１で得られたレイアウトデータに対し、マスクパターンとして半導体基板上に転写されるパターンとの差異を計算し、マスクパターンデータに対してＯＰＣ処理を行う。また、ＯＰＣ処理の前処理ではＯＰＣ対象図形の抽出、合成等を行い、ＯＰＣ処理の後処理ではマスクデータとして出力する図形の合成等を行う。

このとき、（１）要求精度が異なる領域毎にモデル等を使い分ける方法、（２）マスク、リソグラフィ、エッチングそれぞれの工程に特化したモデルまたはルールを用いて各工程に対応したＯＰＣを順次実行する方法を合せて行う。ＯＰＣ後のパターンレイアウトは補正後レイアウトデータとしてＯＰＣ装置１０に登録される。

ステップＳ１３のＯＰＣルールによる検証では、ＯＰＣ処理後のパターンに対してＯＰＣ処理前のパターンと比較し、マスク作製及び検査上の限界値、並びにウェハプロセスにおける限界値を越えた補正の有無を、ＤＲＣ等を用いて検証する。ここでの検証は、補正後の図形の幅、規定値を割ったスペースの存在、断線またはショートしているパターンの存在、極端に大きな補正が行われているパターンの存在等、ルールベースの手法で実行できるものを行う。ＯＰＣルールによって抽出されたＯＰＣ不適合パターンはＯＰＣ適合パターンとなるようにパターンレイアウト修正を行う。また、必要であれば、ＯＰＣ設定を修正する。

次に、ステップＳ１４のリソグラフィルールによる検証では、補正後レイアウトデータについて、パターン欠陥を誘起する危険性のある箇所（危険箇所）の有無を検証する。即ち、例えばＯＰＣ処理前後のパターンを入力し、エッジ（ＯＰＣ対象図形の辺）ごとに簡易なリソグラフィシミュレーションを実行する。これにより、所望のパターンのエッジとのずれが指定値より大きいものを危険箇所として、そのデータをＯＰＣ装置１０に登録する。

一方、ステップＳ１４のリソグラフィルールによる検証が終了し、問題のないレイアウトパターンはステップＳ１８のマスクデータ変換作成処理が行われ、マスクデータとしてＯＰＣ装置１０に登録される。

次に、ステップＳ１５のＯＰＣ不良ルールによる分類では、危険箇所をＯＰＣ不良危険箇所及び解析対象危険箇所に分類する。このステップの詳細な説明を図２に示す。

先ず、ステップを開始し（ステップＳ２０）、補正前のレイアウトデータ、補正後レイアウトデータ、危険箇所を含むエラー情報に、ＯＰＣ不良ルールを適用して危険箇所の中から修正が必要で、かつ、修正が可能なＯＰＣ不良危険箇所を抽出する（ステップ２１）。ＯＰＣ不良ルールは、例えば、従来の不良事例に対応するパターンを抽出するルールを作成し、これを用いてＯＰＣ不良危険箇所を抽出するルールである。このＯＰＣ不良危険箇所は後述するようにパターン修正処理を必要とする(図１のステップＳ１６)。

ＯＰＣ不良ルールにおいては、従来の様々な不良事例が集められ、ライブラリ化されている。更に、例えばこれらの不良事例とのパターンマッチングにより、ＯＰＣ不良危険箇所及び解析対象危険箇所の分類が行われる。

更に、厳しい危険箇所を抽出するため、ＯＰＣ不良危険箇所を除いた危険箇所にＯＰＣ不良ルールの一部である危険箇所フィルタリングルールを適用し、危険度の重み付けを実施する。即ち、必要最小限の解析対象危険箇所を抽出する（ステップ２２）。

このとき、危険箇所フィルタリングルールによって、解析対象危険箇所よりも更に危険度が大きいと判断されたレイアウトパターンが存在する場合、その修正として回避策等を検討し、ＯＰＣの設定等の最適化、レイアウトパターン変更等の対処を行っても良い（ステップ２３）。

これらのステップによって分類されたＯＰＣ不良危険箇所及び解析対象危険箇所のデータはそれぞれＯＰＣ装置（図示せず）に登録される。以上により、全体のステップを終了する（ステップ２４）。

上述のように分類されたＯＰＣ不良危険箇所は図１に示すようにＯＰＣ不良箇所修正処理（ステップＳ１６）が行われる。このステップの詳細な説明を図３に示す。

先ず、ステップを開始し（ステップＳ３０）、ＯＰＣ不良危険箇所の補正後レイアウトパターンに基づき、ＯＰＣ不良箇所修正処理（ステップＳ３１）が行われる。この修正処理においては、個々のＯＰＣ不良危険箇所について、それぞれ独立に図形処理が行われる。従って、この図形処理による修正処理はレイアウトパターン全体に影響を及ぼすものではない。

修正処理が行われた危険箇所は再度ＯＰＣルールによる検証（ステップＳ３２）、リソグラフィルールによる検証（ステップＳ３３）が行われる。修正結果の妥当性が判断され、妥当であればステップを終了し（ステップＳ３６）、マスクデータとしてＯＰＣ装置（図示せず）に登録される。

一方、妥当でなければ、解析対象危険箇所に追加される（Ｓ３５）。

解析対象危険箇所については図１に示すように転写イメージによる判定が行われる（ステップＳ１７）。先ず、危険箇所を含む危険箇所近傍のパターンを読込み、危険箇所近傍パターンに対して詳細なリソグラフィシミュレーションを実行することにより、転写イメージを形成し、出力する。

次に、転写イメージによる判定を行い、ＯＰＣ処理における問題の有無を判断する。この際、ステップＳ１９のマスク作製および半導体装置作製における検査の結果も適宜フィードバックして判定する。

更に、ステップＳ１７における判定の結果、問題となったパターンが存在する場合は、ステップＳ１１またはステップＳ１２の処理へ戻り、回避策等を検討し、ＯＰＣの設定等の最適化、レイアウトパターン変更等の対処を行う。

ステップＳ１７における判定の結果、問題がなければ、レイアウトパターンデータは電子ビームによるマスク描画用のマスクデータに変換される（ステップＳ１８）。

次に、変換されたマスクデータをもとに、ステップＳ１９に示すマスク（レティクル）製造の工程に進む。

マスク製造の工程において製造された複数のマスクは、マスク検査が行われ、問題がなければ半導体基板上へのリソグラフィ工程へ進む。

この工程では、半導体基板上にスピンナー等を用い、レジスト膜を塗布する。次に、露光装置に搭載されたマスク（レティクル）を用いて、レジスト膜を露光する。さらに、現像、リンス、ポストベーク、キュア等の工程を経て半導体基板検査の一つであるリソグラフィ検査の工程へ進む。続いて、半導体基板上のレジストパターンの検査結果、問題がなければエッチング工程へ進む。反応性イオンエッチング等により、半導体基板上に形成されたレジスト膜をエッチングマスクとしてレジスト膜の下層の薄膜をエッチングする。エッチングが終了後、半導体基板検査の一つであるエッチング形状の検査へ進む。

マスク検査、リソグラフィ検査及びエッチング形状検査等の半導体基板検査の結果、問題があり、その原因としてＯＰＣに不具合があれば、前の処理へ戻り、ＯＰＣ設定の修正を行う。また、レイアウトパターンの修正が必要なものについては、前の処理へ戻り、レイアウトパターン修正を行う。これらの処理を行い、一連のＯＰＣ処理を含むマスクデータ作成を終了する（ステップＳ２０）。

図４は本実施例におけるOPC不良ルール設定例を示したものである。リソグラフィルールチェックで抽出された危険箇所は、図４（ａ）に示すようにエラーマークで示される。例えば、パターン４０ａに対し、細りエラーマーク４１ａ、へこみエラーマーク４２ａ及び太りエラーマーク４３ａである。これらはエラー量（転写パターンのデザインルールに対するずれ量）に関する情報としてＯＰＣ装置に格納されおり、例えば、太りエラーのとき、エラーマークの大きさを太りずれ量分だけ大きくすることが可能である。また、エラーの場所によっては不良になる危険性の大きさを判定することが可能である。即ち、不良になる危険性が大きいと判定されたものはOPC不良危険箇所に指定される。

図４（ｂ）乃至図４（ｅ）はOPC不良ルール指定例を示したものである。

図４（ｂ）はショート不良となるOPC不良危険個所を示す。図４（ｂ）の中で、パターン４０ａに対し、これらのエラーマークとそのもとになる図形とを使って、ＤＲＣ等を用いて距離計算し、危険性を知ることが可能である。例えば、２つの太りエラーマーク４３ｂ、４３ｃが近接しており、その近接量が指定値以上のもの、また、太りエラーマーク４３ｄと近接する辺との近接量距離が指定値以上のものが指定される。

図４（ｃ）はオープン不良となるOPC不良危険個所を示す。図４（ｃ）の中で、パターン４０ａに対し、２つの細りエラーマーク４１ｂ、４１ｃが近接しており、その近接量が指定値以上のもの、及び細りエラーマーク４１ｄが近接する他の辺との近接量が指定値以上のものが指定される。

図４（ｄ）はビアコンタクト領域におけるカバレッジ不足となるOPC不良危険個所を示す。パターン４０ａに対し、へこみエラーマーク４４ａとビアホールの近接量が指定値以上のものが指定される。

図４（ｅ）は細りエラー４１ｅがパターン４０ａの線幅に対して指定値以上のものである。

図４（ｆ）はOPC不良危険個所抽出基準指定例である。図４（ａ）乃至図４（ｅ）に示したように、不良内容としてはショート、オープン、ビアカバレッジ等、評価対象としては太りエラー量、細りエラー量、スペースが上げられ、それらの限界値が指定されている。

図5は本実施例におけるOPC不良危険箇所修正処理フローの具体的な実施例を示す。ステップがスタートし（ステップＳ４０）、OPC不良危険箇所の修正パターンの発生、及び修正結果の妥当性検証が、ショート不良（ステップＳ４１、Ｓ４２）、オープン不良（ステップＳ４３、Ｓ４４）、及びビアカバレッジ不良（ステップＳ４５、Ｓ４６）について繰り返される。

OPC不良危険箇所の修正パターンの発生におけるステップでは、それぞれ、ショート修正パターン情報、オープン修正パターン情報、及びビアカバレッジ修正パターン情報が与えられる。各不良の修正により、ショート対策追加パターン、オープン対策追加パターン、及びビアカバレッジ対策追加パターンを抽出し、終了する（ステップＳ４８）。また、これらの対策及び危険箇所に関するデータはＯＰＣ装置に登録される。

本実施例における修正結果の妥当性検証は修正部分の検証だけについて実施され、パターン全体の検証は図３で示したステップＳ３２からステップＳ３４までの処理おいて実行される。

図６乃至図８に本実施例におけるOPC不良危険箇所修正処理の実施例をレイアウトパターンとして示す。

図６はオープン不良の危険箇所の修正処理を示す。図６（ａ）はOPC処理実施前のパターン（パターン幅Ａ）である。これにOPC処理を実行すると図６（ｂ）に示すパターンとなる。リソグラフィルールによる検証としてＯＰＣ処理後のＯＰＣ対象図形の辺ごとに簡易なリソグラフィシミュレーションを実行することにより、図６（ｃ）に示すエラーマーク６１ａ、６１ｂ、６１ｃ、６１ｄを得る。これらのエラーマークはリソグラフィルールによる検証によって得られた細りエラーの場所を示す細りエラーマークである。

細りエラーマーク６１ｃ、６１ｄは指定値以下のため、危険箇所として抽出されないが、近接する２つの細りエラーマーク６１ａ、６１ｂの近接量は指定値を越える。即ち、パターン幅Ｂは細くなり、オープンの危険性をもつ。このため、OPC不良危険箇所として抽出される。

続いて、図６（ｂ）に示すＯＰＣ処理実行後のパターンに、図６（ｄ）に示すように、エラー量に準じた矩形加算パターンを修正パターン６２ａ、６２ｂとして発生させる。修正パターン６２ａ、６２ｂを演算することにより、細りエラーマーク６１ａ、６１ｂが発生した箇所は図６（ｅ）に示すようなパターン６３ａ、６３ｂとなる。再度、リソグラフィルールによる検証を行い、図６（ｆ）に示すようにパターン幅Ｃにおいては細りエラーマークが発生せず、従って、危険箇所として抽出されることはない。

図７はショート不良の危険箇所の修正処理を示す。先ず、図７（ａ）はOPC処理実施前のパターン（近接距離Ａ）である。これにOPC処理を実行すると図７（ｂ）に示すパターンを得る。リソグラフィルールによる検証としてＯＰＣ処理後のＯＰＣ対象図形の辺ごとに簡易なリソグラフィシミュレーションを実行することにより、図７（ｃ）に示すパターンを得る。ここで、太りエラーマーク７１ａ、７１ｂ、７１ｃが全体のパターンのなかに形成されていることがわかる。

太りエラーマーク７１ｃは指定値以上のため、危険箇所として抽出されないが、近接する２つの太りエラーマーク７１ａ、７１ｂの間のパターン間隔（近接距離Ｂ）は指定値よりも小さい。このため、OPC不良危険箇所として抽出される。

続いて、図７（ｂ）のＯＰＣ処理実行後のパターンに図７（ｄ）に示すように、エラー量に準じた修正のため矩形減算パターンを修正パターン７２ａ、７２ｂとして発生させる。修正パターン７２ａ、７２ｂを演算することにより、太りエラーマーク７１ａ、７１ｂが発生した箇所は図７（ｅ）に示すようなパターン７３ａ、７３ｂとなる。

再度、リソグラフィルールによる検証を行い、図７（ｆ）に示すように近接距離Ｃにおいては太りエラーマークが発生せず、従って、危険箇所として抽出されることはない。

図８はビアカバレッジ不良の危険箇所の修正処理を示す。先ず、図８（ａ）はOPC処理実施前のパターン（マージン距離Ａ）である。これにOPC処理を実行すると図８（ｂ）に示すパターンとなる。リソグラフィルールによる検証としてＯＰＣ後のＯＰＣ対象図形の辺ごとに簡易なリソグラフィシミュレーションを実行することにより、図８（ｃ）に示すパターンを得る。２箇所のへこみエラーマーク８５ａ、８５ｂが形成されていることがわかる。

へこみエラーマーク８５ｂは指定値以下のため、危険箇所として抽出されないが、ビアに近接するへこみエラーマーク８５ａとビアとのパターン間隔（オーバーラップ量Ｂ）は指定値を越える。このため、OPC不良危険箇所として抽出される。

続いて、図８（ｂ）のＯＰＣ処理実行後のパターンに図８（ｄ）に示すように、エラー量に準じた修正のため矩形減算パターンとして修正パターン８６ａを発生させる。修正パターン８６ａを演算することにより、へこみエラーマーク８５ａが発生した箇所は図８（ｅ）に示すようなパターン８７ａとなる。

再度、リソグラフィルールによる検証を行い、図８（ｆ）に示すようにオーバーラップ量Ｃにおいてはへこみエラーマークが発生せず、従って、危険箇所として抽出されることはない。

上述したように、本実施例では、リソグラフィルールによって抽出された危険箇所を、ＯＰＣ不良ルールを用い、ＯＰＣ不良危険箇所と解析対象危険箇所に分類する。ＯＰＣ不良危険箇所に対しては修正を行い、解析対象危険箇所についてだけ転写イメージを得る詳細なシミュレーションを実行する。或いは、解析対象危険箇所についてだけ、危険フィルタリングルールによって更に厳しいチェックを行う。

転写イメージを得るためのシミュレーションは多大な時間を要する。本実施例は必要最小限のシミュレーションに限ることができ、OPC処理プロセスの所要時間を大幅に削減可能にした。このため、マスク作成のターンアラウンドタイムを短くし、ＬＳＩ製造のコストを削減することができる。

また、歩留まりに影響を及ぼす可能性がある危険個所、断線やショートといった致命的な問題が生じる可能性がある危険個所等について、ＯＰＣ不良ルールにより分類できるため、より高精度のＯＰＣ処理を実現することができる。

なお、本発明は上述した実施形態に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。

即ち、以下の付記に記載される構成も考えられる
先ず、付記１として、光近接効果補正不良ルールとしてオープン不良に関するルール、ショート不良に関するルール及びビアカバレッジ不良に関するルールが含まれていることを特徴とする請求項１に記載の光近接効果補正の方法。

また、付記２として、オープン不良に関するルールとして近接する２つの細りエラーによるオープン不良を同定するルールが含まれていることを特徴とする請求項１に記載の光近接効果補正の方法。

また、付記３として、ショート不良に関するルールとして近接する２つの太りエラーによるショート不良を同定するルールが含まれていることを特徴とする請求項１に記載の光近接効果補正の方法。

また、付記４として、ビアカバレッジ不良に関するルールとしてへこみエラーによる前記へこみエラーに近接するビアカバレッジ不良を同定するルールが含まれていることを特徴とする請求項１に記載の光近接効果補正の方法。

また、付記５として、光近接効果補正不良危険箇所とライブラリ化された不良事例とのパターンマッチングによって前記の分類が実行されることを特徴とする請求項２に記載の光近接効果補正の方法。

また、付記６として、光近接効果補正不良危険箇所のレイアウトパターンを図形処理することによって修正を行うことを特徴とする請求項１乃至請求項２のいずれか１項に記載の光近接効果補正の方法。

また、付記７として、半導体集積回路として設計されたレイアウトパターンついて光近接効果補正処理を行う補正手段と、光近接効果補正が行われた前記レイアウトパターンを光近接効果補正ルール及びリソグラフィルールに基づいて検証する検証手段と、前記検証によって危険箇所としてエラーとなったレイアウトパターンを、光近接効果補正不良ルールに基づいて光近接効果補正不良危険箇所及び前記光近接効果補正不良危険箇所よりも欠陥となる危険性の高い解析対象危険箇所に分類する分類手段と、分類された前記光近接効果補正不良危険箇所のレイアウトパターンを修正する修正手段と、分類された前記解析対象危険箇所のレイアウトパターンについての良否を転写イメージによって判定する判定手段と、修正された前記光近接効果補正不良危険箇所のレイアウトパターンを含む光近接効果補正処理された前記レイアウトパターンをマスクデータに変換する変換手段を有することを特徴とする光近接効果補正装置。

また、付記８として、前記光近接効果補正不良ルールとして、光近接効果補正されたレイアウトパターンに対する不良事例のライブラリを有することを特徴とする前記光近接効果補正装置。

また、付記９として、修正された前記光近接効果補正不良危険箇所のレイアウトパターンを光近接効果補正ルール及びリソグラフィルールに基づいて良否を検証し、修正結果が否の前記光近接効果補正不良危険箇所のレイアウトパターンを解析対象危険箇所に追加する追加手段を更に有することを特徴とする前記光近接効果補正装置。

また、付記１０として、前記光近接効果補正不良ルールとして危険箇所フィルタリングルールを含み、前記危険箇所フィルタリングルールに基づいて、前記解析対象危険箇所から転写イメージによって良否を判定するレイアウトパターンを抽出する抽出手段を更に有することを特徴とする前記光近接効果補正装置。

また、付記１１として、前記光近接効果補正が行われたレイアウトパターンに基づいて製作されたマスクの検査及び前記マスクを用いて製作された半導体基板上のレイアウトパターンの検査によって得られた情報を、前記光近接効果補正の設定値の修正及び前記レイアウトパターンの修正に対してフィードバックさせるフィードバック手段を更に有することを特徴とする前記光近接効果補正装置。

本発明の実施例に係るＯＰＣ処理プロセスの全体的な手順を示すフローチャート及びＯＰＣ装置の概略的な構成図。本発明の実施例に係る図１におけるステップ１５のＯＰＣ不良ルールによる分類処理を示すフローチャート。本発明の実施例に係る図１におけるステップ１６のＯＰＣ不良危険箇所の修正処理を示すフローチャート。本発明の実施例に係るＯＰＣ不良ルールの設定例。本発明の実施例に係るＯＰＣ不良危険箇所の修正処理の具体例を示すフローチャート。本発明の実施例に係るＯＰＣ不良危険箇所の修正処理の具体例を示すパターン図。本発明の実施例に係るＯＰＣ不良危険箇所の修正処理の具体例を示すパターン図。本発明の実施例に係るＯＰＣ不良危険箇所の修正処理の具体例を示すパターン図。従来のＯＰＣプロセスの例を示すフローチャート。従来のエッチング補正部分、リソグラフィ補正部分、及びマスク補正部分を分割したＯＰＣプロセスの例を示すフローチャート。従来のＯＰＣプロセスにおけるパターンに特化した対応の例を説明するパターン図従来のＯＰＣプロセスの全体的な手順を示すフローチャート。図１２におけるステップ４のリソグラフィルールチェックの処理とステップ５における転写イメージの一例を説明する図。

符号の説明

１０ＯＰＣ装置
４０ａ、６３ａ、６３ｂ、７３ａ、７３ｂ、８６ａ、８１、８２パターン
４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ細りエラーマーク
６１ａ、６１ｂ、６１ｃ、６１ｄ細りエラーマーク
４２ａ、８５ａ、８５ｂへこみエラーマーク
４３ａ、４３ｂ、４３ｃ、４３ｄ太りエラーマーク
７１ａ、７１ｂ、７１ｃ太りエラーマーク
４４ａ細り、へこみエラーマーク
６２ａ、６２ｂ、７２ａ、７２ｂ、８７ａ修正パターン
８３ａ、８３ｃライン端
８４ａ、８４ｃ外部コーナー
８３ｂ、８４ｂ補正部分

Claims

半導体集積回路として設計されたレイアウトパターンについて光近接効果補正処理を行う補正手段と、
光近接効果補正が行われた前記レイアウトパターンを光近接効果補正ルール及びリソグラフィルールに基づいて検証する検証手段と、
前記検証によって危険箇所としてエラーとなったレイアウトパターンを、光近接効果補正不良ルールに基づいて光近接効果補正不良危険箇所及び前記光近接効果補正不良危険箇所よりも欠陥となる危険性の高い解析対象危険箇所に分類する分類手段と、
分類された前記光近接効果補正不良危険箇所のレイアウトパターンを修正する修正手段と、
分類された前記解析対象危険箇所のレイアウトパターンについての良否を転写イメージによって判定する判定手段と、
修正された前記光近接効果補正不良危険箇所のレイアウトパターンを含む光近接効果補正処理された前記レイアウトパターンをマスクデータに変換する変換手段を
有することを特徴とする光近接効果補正の方法。
前記光近接効果補正不良ルールは光近接効果補正されたレイアウトパターンに対する不良事例をライブラリ化したものであることを特徴とする請求項１に記載の光近接効果補正の方法。
修正された前記光近接効果補正不良危険箇所のレイアウトパターンを光近接効果補正ルール及びリソグラフィルールに基づいて良否を検証し、前記検証により修正結果が否となった前記光近接効果補正不良危険箇所のレイアウトパターンを解析対象危険箇所に追加する追加手段を更に有することを特徴とする請求項１又は請求項２に記載の光近接効果補正の方法。
前記光近接効果補正不良ルールとして危険箇所フィルタリングルールを含み、前記危険箇所フィルタリングルールに基づいて、前記解析対象危険箇所から転写イメージによって良否を判定するレイアウトパターンを抽出する抽出手段を更に有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の光近接効果補正の方法。
前記光近接効果補正が行われたレイアウトパターンに基づいて製作されたマスクの検査及び前記マスクを用いて製作された半導体基板上のレイアウトパターンの検査によって得られた情報を、前記光近接効果補正の設定値の修正及び前記レイアウトパターンの修正に対してフィードバックさせるフィードバック手段を更に有することを特徴とする請求項１乃至請求項４のいずれか１項に記載の光近接効果補正の方法。