JP2006220771A - 半導体集積回路のレイアウト方法、製造方法及びレイアウトプログラム - Google Patents
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Abstract
【解決手段】 複数の光近接効果補正処理条件に基づきそれぞれのセルに対して作成された信号の遅延時間が互いに異なる複数のセルパターンの一つを、半導体集積回路のレイアウト情報に基づきそれぞれのセルに対して選択し、セルパターンの組み合わせからなる信号伝搬経路の算出遅延時間をそれぞれの組み合わせに対し算出するステップS13と、算出遅延時間と許容遅延時間の大小関係に基づき、信号伝搬経路に用いるべきセルパターンの組み合わせを選択するステップS14と、選択されたセルパターンの組み合わせを用いて半導体集積回路の信号伝搬経路のレイアウトデータを作成するステップS15とを含む。
【選択図】 図1
Description
(イ)図11に示すステップS51において、図1を用いて説明した方法により、半導体集積回路のレイアウトデータを作成する。つまり、一つのセルに対して、複数の光近接効果補正処理条件に基づき複数のセルパターンをそれぞれ作成する。そして、半導体集積回路の回路素子の配置情報に基づき半導体集積回路の信号伝搬経路の算出遅延時間を算出し、その算出遅延時間と複数の信号伝搬経路の許容遅延時間の差に基づき、信号伝搬経路に含まれるセルに該当するセルパターンを複数のセルパターンから選択する。その後、その選択されたセルパターンを用いて半導体集積回路のレイアウトデータを作成する。
以上の説明では、クリティカルパスでない信号伝搬経路に含まれるセルに該当するセルパターンを、緩い公差条件に基づき作成されたセルパターンに置換する例を説明した。しかし、セルパターンを置換する以前の、図2の第1レイアウトデータ記憶領域22に格納された回路素子の配置情報に基づき算出された算出遅延時間が、許容遅延時間を満足しない場合がある。例えば、セルパターン群C1に含まれるセルパターンを選択した場合に、図3に示す経路P1に含まれる2入力NANDセルG1、インバータセルG2、及び2入力NORセルG3の中に、遅延時間のプロセスばらつき依存性が大きいセルがあるとする。その場合、経路P1の算出遅延時間td1のプロセスばらつき依存性が大きくなる。つまり、プロセス条件がばらつくことによって、経路P1の算出遅延時間td1が許容遅延時間ta1以上になる場合がある。
以上に説明したレイアウト方法により作成されたレイアウトデータを用いて、マスクデータ作成、マスクデータ検証、半導体集積回路製造用マスクの作成、及び半導体集積回路製造用マスクを使用して半導体基板に不純物イオンを注入することにより半導体集積回路を製造し、更にマスクデータの寸法管理を行うことにより、半導体集積回路の製造に要する時間を削減できる。更に、半導体集積回路の製造コストの削減が可能である。
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
11…算出部
12…選択部
13…レイアウト部
21…接続情報記憶領域
22…第1レイアウトデータ記憶領域
23…遅延時間記憶領域
24…特性情報記憶領域
25…セル記憶領域
26…第2レイアウトデータ記憶領域
50…セルライブラリ
Claims (5)
- 算出部が、複数の光近接効果補正処理条件に基づきそれぞれのセルに対して作成された信号の遅延時間が互いに異なる複数のセルパターンの一つを、第1レイアウトデータ記憶領域に格納された半導体集積回路のレイアウト情報に基づきそれぞれのセルに対して選択し、前記セルパターンの組み合わせからなる信号伝搬経路の算出遅延時間をそれぞれの組み合わせに対し算出し、該算出遅延時間を遅延時間記憶領域に格納するステップと、
選択部が、前記遅延時間記憶領域に格納された前記算出遅延時間、及び特性情報記憶領域に格納された前記信号伝搬経路の許容遅延時間を読み出し、前記算出遅延時間と前記許容遅延時間の大小関係に基づき、前記信号伝搬経路に用いるべきセルパターンの組み合わせを選択するステップと、
レイアウト部が、前記選択されたセルパターンの組み合わせを用いて前記半導体集積回路の信号伝搬経路の詳細レイアウトデータを作成するステップ
とを含むことを特徴とする半導体集積回路のレイアウト方法。 - 前記光近接効果補正処理条件は、光近接効果補正処理を行って作成されたマスクパターンの形状と、該マスクパターンを用いて算出される、ウェハ上に形成される素子パターンの形状との差の条件であることを特徴とする請求項1に記載の半導体集積回路のレイアウト方法。
- 複数の光近接効果補正処理条件に基づき、それぞれのセルに対して信号の遅延時間が互いに異なる複数のセルパターンを作成し、半導体集積回路のレイアウトデータに基づき前記セルパターンの一つをそれぞれのセルに対し選択し、該セルパターンの組み合わせからなる信号伝搬経路の算出遅延時間をそれぞれの組み合わせに対し算出し、該算出遅延時間と前記信号伝搬経路の許容遅延時間の大小関係に基づき前記信号伝搬経路に用いるべきセルパターンの組み合わせを選択し、該選択されたセルパターンの組み合わせを用いて前記半導体集積回路の信号伝搬経路のレイアウトデータを作成するステップと、
前記レイアウトデータに基づき、前記複数のセルパターン毎に前記複数の光近接効果補正処理条件をそれぞれ設定してマスクデータを作成するステップと、
前記マスクデータに基づき、前記複数のセルパターン毎に複数のシミュレーション条件をそれぞれ設定して前記マスクデータを検証するステップと、
前記マスクデータを使用して半導体集積回路製造用マスクを製造するステップと、
前記半導体集積回路製造用マスクを使用して半導体基板中に不純物イオンを注入するステップ
とを含むことを特徴とする半導体集積回路の製造方法。 - 前記複数のセルパターン毎に寸法管理基準を設定することにより、前記マスクデータの寸法管理を行うステップを更に含むことを特徴とする請求項3に記載の半導体集積回路の製造方法。
- レイアウト装置の算出部に、複数の光近接効果補正処理条件に基づきそれぞれのセルに対して作成された信号の遅延時間が互いに異なる複数のセルパターンのうちから、レイアウト装置の第1レイアウトデータ記憶領域に格納された半導体集積回路のレイアウトデータに基づき、セルパターンの一つをそれぞれのセルに対して選択させ、該セルパターンの組み合わせからなる信号伝搬経路の算出遅延時間をそれぞれの組み合わせに対し算出させ、該算出遅延時間をレイアウト装置の遅延時間記憶領域に格納させる命令と、
レイアウト装置の選択部に、前記遅延時間記憶領域に格納された前記算出遅延時間、及びレイアウト装置の特性情報記憶領域に格納された前記信号伝搬経路の許容遅延時間を読み出させ、前記算出遅延時間と前記許容遅延時間の差に基づき前記信号伝搬経路に用いるべきセルパターンの組み合わせを選択させる命令と、
レイアウト装置のレイアウト部に、前記選択されたセルパターンの組み合わせを用いて前記半導体集積回路の信号伝搬経路のレイアウトデータを作成させる命令
とを実行させるための半導体集積回路のレイアウトプログラム。
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