JP2004317382A - 半導体装置 - Google Patents
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Abstract
【解決手段】インターポーザ1にICチップ(1)2及びICチップ(2)3が搭載された半導体装置において、ICチップ(1)及びICチップ(2)は入力配線及び出力配線によりインターポーザの外部に接続されると共に、ICチップ(1)とICチップ(2)を接続する配線上に、スイッチとして機能するトランジスタ素子(M1、M2、…、Ml)を直列に挿入する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は半導体装置に関する。詳しくは、基板に相互に配線で接続された複数のICチップが配置された半導体装置に係るものである。
【0002】
【従来の技術】
従来、複数のICチップが搭載されたインターポーザのテストの一環として、インターポーザに流れる電流値を測定することにより良否の判断をする方法が採られている(例えば、特許文献1参照。)。
即ち、図3で示す様に、Pin11、Pin12、Pin13、…、Pin1nで外部に接続されているICチップ(1)101及びPin21、Pin22、Pin23、…、Pin2mで外部に接続されると共に、内部の配線によってICチップ(1)と接続されているICチップ(2)102が搭載されたインターポーザ103のテストを行う際には、Pin11、Pin12、Pin13、…、Pin1nから信号を入力し、Pin21、Pin22、Pin23、…、Pin2mから出力する信号を測定することにより良否の判断を行っている。
【0003】
【特許文献1】
特開平7−49366号公報 (第2−3頁、第1図)
【0004】
【発明が解決しようとする課題】
ここで、従来のインターポーザは、内部に配置されたICチップに配線を接続することのみを主な目的とし、配置されたICチップが良品か不良品かという判定を下すことにはほとんど寄与しなかった。更に、集積回路等で長らく使われてきたBIST(組み込み自己テスト)等のテスト回路は通常ICチップ側に格納されており、インターポーザ側に組み込まれることはなかった。
即ち、従来のインターポーザのテストでは、インターポーザ全体としての良否の判断を行うことはできるものの、インターポーザに搭載された個々のICチップの良否判断を行うことはできなかった。
【0005】
本発明は、上記の点に鑑みて創案されたものであって、基板に搭載された個々のICチップのテストを行うことが可能である半導体装置を提供することを目的とするものである。
【0006】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体装置では、基板に相互に配線で接続された複数のICチップが配置された半導体装置において、前記各ICチップは入力配線及び出力配線により前記基板の外部に接続されると共に、前記ICチップ間を接続する配線上に、各ICチップの動作確認スイッチとして機能するトランジスタ素子が直列に挿入された。
【0007】
ここで、各ICチップが入力配線及び出力配線により基板の外部に接続されたことによって、個々のICチップに外部から入力信号を供給することができると共に、個々のICチップからの出力信号を取り出すことができる。
また、ICチップ間を接続する配線上に、各ICチップの動作確認スイッチとして機能するトランジスタ素子が直列に挿入されたことによって、通常動作モードとICチップの動作確認モードとを切り換えることができる。
【0008】
【発明の実施の形態】
図1は、本発明を適用した半導体装置の一例を説明するための回路図であり、ここで示すシリコンから成るインターポーザ1には、ICチップ(1)2とインターポーザ内の配線によって接続されたICチップ(2)3が搭載されており、インターポーザの入力端子としてPin11、Pin12、Pin13、…、Pin1nが形成され、インターポーザの出力端子としてPin21、Pin22、Pin23、…、Pin2mが形成されている。
【0009】
ここで、ICチップ(1)とICチップ(2)を接続するインターポーザ内の各配線にはデプレッション型のMOSトランジスタ(M1、M2、…、Ml)が直列に挿入されており、各MOSトランジスタのゲート電極は結合され、外部端子IN及びオン抵抗自動補正回路4と接続されている。なお、MOSトランジスタは外部電圧INの電圧レベルをコントロールすることによりスイッチング素子として機能する。更に、各MOSトランジスタのオン時の抵抗値の調整を行うことによって通常動作時にダンピング抵抗としての役割をも果たす。
なお、外部端子INは抵抗RGを介してグランドに接続されており、外部端子INからの入力が無い場合にはグランドレベルを維持する様に構成されている。
【0010】
また、ICチップ(1)とICチップ(2)を接続するインターポーザ内の各配線は抵抗(R1、R2、…、Rl)を介して外部端子(O1、O2、…、Ol)と接続されている。
更に、ICチップ(1)とICチップ(2)を接続するインターポーザ内の各配線とグランドとの間には終端抵抗(Q1、Q2、…、Ql)が形成されている。
【0011】
ここで、MOSトランジスタは外部端子INの電圧レベルをコントロールすることによってICチップの動作確認時にスイッチング素子として機能すれば充分であり、必ずしもデプレッション型のMOSトランジスタである必要は無いが、図2で示すゲート電位VGとドレイン電流IDとの関係を示すVG−ID特性からも明らかな様に、図2中符号bで示すエンハンス型のMOSトランジスタはゲート電圧VG=0Vでオフの状態となるのに対して、図2中符号aで示すデプレッション型のMOSトランジスタはゲート電圧VG=0Vでオンの状態を維持するために、消費電力の低減という点を考慮するとデプレッション型のMOSトランジスタである方が好ましい。
【0012】
また、ゲート電圧VG=0Vでオンの状態を維持するために、オン抵抗が低く、トランジスタサイズを小さくできるという点からもデプレッション型のMOSトランジスタである方が好ましい。
更に、エンハンス型のMOSトランジスタでは、PMOSとNMOSの双方が必要であるためにトランジスタサイズが大きくなり、占有面積が広くなってしまうと同時に寄生容量が増加してしまうのに対して、デプレッション型のMOSトランジスタでは、基本的にはPMOSでもNMOSでも良く、インターポーザの製造コストの低減を図るという点を考慮してもデプレッション型のMOSトランジスタである方が好ましい。
【0013】
また、MOSトランジスタは外部端子INの電圧レベルをコントロールすることによってICチップの動作確認時にスイッチング素子として機能すれば充分であり、必ずしも通常動作時にダンピング抵抗としての役割を果たす必要は無いが、通常動作時におけるICチップ(1)とICチップ(2)間の信号品質の向上を図るために、ダンピング抵抗としての役割をも果たす方が好ましい。なお、インターポーザに搭載されたICチップ(1)及びICチップ(2)のテストを行うという観点からすると、オン抵抗自動補正回路は必ずしも必要では無いが、MOSトランジスタのオン時の抵抗値は製造バラツキ、電源電圧の変動及び温度変化等によって変動するために、これらの変動をでき得る限り小さくし、オン抵抗が一定となる様にオン抵抗自動補正回路が形成された方が好ましい。
【0014】
また、インターポーザに搭載されたICチップ(1)及びICチップ(2)のテストを行うという観点からすると、ICチップ(1)とICチップ(2)を接続するインターポーザ内の配線とグランドとの間に必ずしも終端抵抗が形成される必要は無いが、上記したダンピング抵抗と同様に、通常動作時におけるICチップ(1)とICチップ(2)間の信号品質の向上を図るために、ICチップ(1)とICチップ(2)を接続するインターポーザ内の配線とグランドとの間に終端抵抗が形成された方が好ましい。なお、図1に示す回路図には記載していないが、上記したオン抵抗自動補正回路と同様の技術は終端抵抗に対しても有効である。
【0015】
なお、上記した本発明を適用した半導体装置の一例では、2つのICチップをインターポーザに搭載した例を挙げて説明を行ったが、インターポーザに搭載するICチップの数は必ずしも2つである必要は無く、3つ以上であっても構わない。
【0016】
更に、上記した本発明を適用した半導体装置の一例では、シリコンから成るインターポーザにスイッチング素子としてMOSトランジスタが形成された例を挙げて説明を行ったが、基板はスイッチング素子を形成できるものであればいかなる材料であっても良く、例えば、ガラスから成る基板にスイッチング素子として薄膜トランジスタ素子を形成しても良い。
【0017】
上記した本発明を適用した半導体装置の一例では、MOSトランジスタのスイッチをオンの状態とし、インターポーザの入力端子Pin11、Pin12、Pin13、…、Pin1nからICチップ(1)へ信号を入力すると共に、ICチップ(1)からの出力信号を外部端子(O1、O2、…、Ol)から取り出すことによってICチップ(1)のテストを行うことが可能であり、また、MOSトランジスタのスイッチをオフの状態とし、外部端子(O1、O2、…、Ol)からICチップ(2)へ信号を入力すると共に、ICチップ(2)からの出力信号をインターポーザの出力端子Pin21、Pin22、Pin23、…、Pin2mから取り出すことによってICチップ(2)のテストを行うことが可能であるために、インターポーザ全体としての良否判断のみならず、インターポーザに搭載されたICチップ(1)及びICチップ(2)の良否判断をも行うことができる。
【0018】
また、インターポーザ上にチップ部品としてダンピング抵抗や終端抵抗が形成されているために、近年のインターポーザの内部信号ラインの高速化に伴う反射等の輻射効果による信号の劣化を抑制することができる。
【0019】
【発明の効果】
以上述べてきた如く、本発明の半導体装置では、基板に搭載された個々のICチップのテストを行うことが可能である。
【図面の簡単な説明】
【図1】本発明を適用した半導体装置の一例を説明するための回路図である。
【図2】ゲート電位VGとドレイン電流IDとの関係を示す模式的な図である。
【図3】従来の半導体装置を説明するための回路図である。
【符号の説明】
1 インターポーザ
2 ICチップ(1)
3 ICチップ(2)
4 オン抵抗自動補正回路
Claims (8)
- 基板に相互に配線で接続された複数のICチップが配置された半導体装置において、
前記各ICチップは入力配線及び出力配線により前記基板の外部に接続されると共に、
前記ICチップ間を接続する配線上に、各ICチップの動作確認スイッチとして機能するトランジスタ素子が直列に挿入された
ことを特徴とする半導体装置。 - 前記トランジスタ素子は、ダンピング抵抗として機能する
ことを特徴とする請求項1に記載の半導体装置。 - 前記ICチップ間を接続する配線上に終端抵抗が形成された
ことを特徴とする請求項1または請求項2に記載の半導体装置。 - 前記トランジスタ素子は、デプレッション型である
ことを特徴とする請求項1、請求項2または請求項3に記載の半導体装置。 - 前記トランジスタ素子と抵抗自動補正回路を接続した
ことを特徴とする請求項2、請求項3または請求項4に記載の半導体装置。 - 前記終端抵抗と抵抗自動補正回路を接続した
ことを特徴とする請求項3、請求項4または請求項5に記載の半導体装置。 - 前記基板がシリコン基板である
ことを特徴とする請求項1、請求項2、請求項3、請求項4、請求項5または請求項6に記載の半導体装置。 - 前記基板がガラス基板である
ことを特徴とする請求項1、請求項2、請求項3、請求項4、請求項5、請求項6または請求項7に記載の半導体装置。
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