JP2004158940A - Pll回路とそれを用いた信号発生器 - Google Patents
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Abstract
【課題】使用するデバイスの動作周波数による制限を受けることなく高速・高分解能でVCOの出力周波数を制御できるPLL回路とそれを用いた信号発生器を提供すること。
【解決手段】電圧制御発振器の出力周波数をカウントするカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、比較手段の比較結果に基づき電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するPLL回路であって、
前記カウント手段はレシプロカルカウント方式を含むことを特徴とするもの。
【選択図】 図1
【解決手段】電圧制御発振器の出力周波数をカウントするカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、比較手段の比較結果に基づき電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するPLL回路であって、
前記カウント手段はレシプロカルカウント方式を含むことを特徴とするもの。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、PLL回路とそれを用いた信号発生器に関し、詳しくは、プリチューン回路の改良に関するものである。
【0002】
【従来の技術】
周波数シンセサイザ方式の信号発生器として、図4に示すようなPLLの同調帯域に高速に引き込むためのプリチューン回路を備えたPLL回路が一般的に用いられている。
【0003】
図4において、発振器1の出力信号は、位相検出器2の一方の入力端子に入力されている。位相検出器2の出力信号は、ループフィルタ3を介して加算器4の一方の入力端子に入力されている。加算器4の出力信号は、電圧制御発振器(以下VCOという)5に制御信号として入力されている。VCO5の出力信号は、発振出力信号として外部に出力されるとともに、位相検出器2の他方の入力端子およびプリチューン回路6を介して加算器4の他方の入力端子にも入力されている。
【0004】
図5は図4のプリチューン回路6の一例を示す構成ブロック図である。プリチューン回路6は、カウンタ61とコンパレータ62とで構成されている。コンパレータ62の一方の入力端子にはカウンタ61の出力が入力され、他方の入力端子には周波数設定値を入力する設定端子63が接続されている。コンパレータ62の出力信号は、電流源7の出力をVCO5に選択的に入力するように接続されたスイッチ8を開閉駆動する制御信号として、スイッチ8に入力されている。VCO5とスイッチ8の接続点はコンデンサ9を介して共通電位点に接続されている。
【0005】
図6は図5の動作説明図である。カウンタ61はVCO5の出力周波数をクロックとしてカウントアップし、出力周波数を計数する。コンパレータ62はカウンタ61の計数値と設定端子63から入力設定された周波数値とを比較し、VCO5の出力周波数が設定された帯域外の場合にはスイッチ8を駆動する制御パルスを出力する。プリチューン回路6の制御パルスでスイッチ8がオンになることによりVCO5の制御電圧が上昇し、VCO5の出力周波数も高くなる。プリチューン回路6は、VCO5の出力周波数が設定された周波数帯域内に入るまでこのようなカウントと制御を繰り返す。
【0006】
【特許文献1】
特開2000−40959(第2頁)
【0007】
なお、特許文献1には、周波数変更時にチャージポンプの動作を一時的に停止させることにより、周波数引き込み時間を短縮する技術が開示されている。そして、その第2頁には、プリチューン動作の概要が開示されている。
【0008】
【発明が解決しようとする課題】
このような構成のプリチューン回路としては、周波数計数の分解能と高速制御が要求される。
しかし、図5のプリチューン回路6のようにVCO5の出力周波数をクロックとしてカウントアップするダイレクトカウント方式では、クロック周波数とカウント計数時間が比例の関係にあることから、VCO5の出力周波数が高ければ高速・高分解能を満足するものの、使用するデバイスの動作周波数には限界がある。
【0009】
本発明は、このような従来の問題点を解決するものであり、その目的は、使用するデバイスの動作周波数による制限を受けることなく高速・高分解能でVCOの出力周波数を制御できるPLL回路とそれを用いた信号発生器を提供することにある。
【0010】
【課題を解決するための手段】
このような目的を達成する請求項1の発明は、
電圧制御発振器の出力周波数をカウントするカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、比較手段の比較結果に基づき電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するPLL回路であって、
前記カウント手段はレシプロカルカウント方式を含むことを特徴とする。
【0011】
請求項2の発明は、請求項1記載のPLL回路において、レシプロカルカウント方式のカウント手段は、電圧制御発振器の出力周波数を所定数カウントする毎に出力される分周パルスをゲート信号として、電圧制御発振器の出力周波数よりも高い基準周波数をカウントすることを特徴とする。
【0012】
請求項3の発明は、請求項1または請求項2記載のPLL回路において、回路デバイスとしてFPGAを用いることを特徴とする。
【0013】
請求項4の発明は、請求項1から請求項3のいずれかに記載のPLL回路において、基準周波数信号として装置内部の他の信号を共用することを特徴とする。
【0014】
これらにより、高速・高分解能で電圧制御発振器の制御が行える。
【0015】
請求項5の発明は、電圧制御発振器の出力周波数をカウントするレシプロカルカウント方式のカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、比較手段の比較結果に基づき電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するPLL回路を含むことを特徴とする信号発生器である。
【0016】
これにより、PLL回路の同期範囲を狭くできて周波数帯域を狭くでき、低雑音の信号発生器が実現できる。
【0017】
【発明の実施の形態】
以下、図面を用いて本発明を詳しく説明する。
図1は本発明の実施の形態の一例を示す構成ブロック図であり、図5と共通する部分には同一の符号を付けている。
【0018】
一般に周波数を測定するカウンタ方式は、図4のプリチューン回路6を構成するカウンタ61のように入力周波数を直接カウントするダイレクトカウント方式と、入力周波数と基準周波数との比から入力周波数を測定するレシプロカルカウント方式に大別できる。ここで、基準周波数が入力周波数より高い場合には、レシプロカルカウント方式の方がダイレクトカウント方式よりも高速で高分解の入力周波数計数値が得られる。本発明は、このようなレシプロカルカウント方式の特性に着目したものである。
【0019】
例えばFPGA(Filed Programmable Gatearrayフィールド・プログラマブル・ゲートアレイ)デバイスでプリチューン回路6を構成する場合、一般に入出力ポートに対してデバイス内部の動作周波数が高いため、入力周波数に対して内部の基準周波数を高くするように実現することは可能である。
【0020】
図1において、プリチューン回路6は、図5のカウンタ61とコンパレータ62の他に、レシプロカルカウント方式の基準カウンタ64と基準周波数源65とで構成されている。ここで、カウンタ61はダイレクトカウント方式のものであり、一定数をカウントする毎に分周パルスを基準カウンタ64の一方の入力端子に出力するように構成されている。基準カウンタ64の他方の入力端子には、基準周波数源65の周波数信号が入力されている。なおこの基準周波数源65は、本発明を実際の装置に適用する場合には、新規に設けなくてもその装置内部で用いられている基準周波数信号系統があればそれを共用できる。
【0021】
基準カウンタ64は、カウンタ61から出力される分周パルスの間に基準周波数源65の周波数信号をカウントし、そのカウントデータをコンパレータ62の一方の入力端子に入力する。コンパレータ62の他方の入力端子には周波数設定値を入力する設定端子63が接続されている。ここで、周波数設定値は、基準カウンタ64のカウント値に対応した値に設定しておく。コンパレータ62の出力信号は、電流源7の出力をVCO5に選択的に入力するように接続されたスイッチ8を開閉駆動する制御信号として、スイッチ8に入力されている。VCO5とスイッチ8の接続点はコンデンサ9を介して共通電位点に接続されている。
【0022】
このような構成において、コンパレータ62は、VCO5の出力周波数をカウントするカウンタ61の計数値がある値になったときの基準カウンタ64の値と設定周波数とを比較する。そして、比較の結果、設定周波数に対してVCO5の出力周波数がずれていれば、VCO5の出力周波数を設定周波数に近づけるようにスイッチ8を駆動するための制御パルスを出力する。
【0023】
例えば図2でゲート時間tをレシプロカルカウント方式とダイレクトカウント方式の両方式で同じと考えた場合、基準周波数が入力周波数より高ければ、基準周波数をカウントするレシプロカルカウント方式のほうが分解能が高いことは明らかである。
【0024】
下記の条件で従来のプリチューン回路と本発明のプリチューン回路について、一定時間内の周波数分解能を比較する。
VCO5の出力周波数:50MHz
カウント時間:1msec
基準周波数:300MHz
【0025】
<従来のプリチューン回路>
50MHzを1msecカウントした数は、
カウント数(M) = 50000
よって、周波数分解能は、
周波数分解能 = 50MHz / 50000 = 1kHz
になる。
【0026】
<本発明のプリチューン回路>
50MHzを1msecカウントした数は、
カウント数(M) = 50000
300MHzを1msecカウントした数は、
カウント数(N) = 300000
よって、周波数分解能は、
周波数分解能 = 50MHz / 300000 = 167Hz
になり、従来のプリチューン回路に比べて高くなる。
【0027】
図3は、このような本発明に基づくプリチューン回路を含むPLL回路の応用例の一例を示す周波数シンセサイズ方式の信号発生器であり、複数のPLL回路を組み合わせて広帯域で低雑音のデジタル変調信号発生器を実現している。
【0028】
図3において、水晶発振器10の出力信号は高分解能PLL11に入力されていて、高分解能PLL11からは10〜20MHz/0.025Hz Stepの出力信号が乗算器12の一方の入力端子に出力されるとともに、640〜1300MHz/20MHz Stepの出力信号が乗算器13の一方の入力端子に出力されている。乗算器12の他方の入力端子には、ローパスフィルタ(LPF)14を介して乗算器13の出力信号が入力されている。乗算器12の他方の入力端子には、VCO5の出力信号が入力されている。なお、VCO5の出力信号は、周波数を1/16に分周する分周器15を介して本発明を適用したプリチューン回路6に入力されている。
【0029】
従来のプリチューン回路を使った信号発生器における周波数設定分解能は例えば0.1Hz、周波数設定時間は10msec(typ.)であった。これに対し、本発明のプリチューン回路を使用して周波数設定時間を同じ値にした場合、前述した本発明の具体的効果から明らかなように、従来よりもPLL回路の同期範囲内に近づけることができる。このことは、PLL回路の同期範囲を狭くすることができることを示し、周波数帯域を狭くできることになる。したがって、従来よりも低雑音の信号発生器が実現できる。
【0030】
このように構成される信号発生器は、デジタル放送機器の測定検査に好適な周波数シンセサイズ方式の各種のデジタル信号発生器として好適である。
【0031】
【発明の効果】
以上説明したように、本発明によれば、使用するデバイスの動作周波数による制限を受けることなく高速・高分解能で電圧制御発振器の出力周波数を制御できるPLL回路とそれを用いた信号発生器を実現できる。
【図面の簡単な説明】
【図1】本発明の実施の形態の一例を示す構成ブロック図である。
【図2】レシプロカルカウント方式の説明図である。
【図3】本発明に基づくプリチューン回路を含むPLL回路の応用例の一例を示す周波数シンセサイズ方式の信号発生器の構成ブロック図である。
【図4】従来のプリチューン回路を備えたPLL回路の一例を示す構成ブロック図である。
【図5】従来のPLL回路の一例を示す構成ブロック図である。
【図6】図5の動作説明図である。
【符号の説明】
1 発振器
2 位相検出器
3 ループフィルタ
4 加算器
5 VCO(電圧制御発生器)
6 プリチューン回路
61 カウンタ
62 コンパレータ
63 設定端子
64 基準カウンタ
65 基準周波数源
7 電流源
8 スイッチ
9 コンデンサ
10 水晶発振器
11 高分解能PLL
12,13 乗算器
14 ローパスフィルタ(LPF)
15 分周器
【発明の属する技術分野】
本発明は、PLL回路とそれを用いた信号発生器に関し、詳しくは、プリチューン回路の改良に関するものである。
【0002】
【従来の技術】
周波数シンセサイザ方式の信号発生器として、図4に示すようなPLLの同調帯域に高速に引き込むためのプリチューン回路を備えたPLL回路が一般的に用いられている。
【0003】
図4において、発振器1の出力信号は、位相検出器2の一方の入力端子に入力されている。位相検出器2の出力信号は、ループフィルタ3を介して加算器4の一方の入力端子に入力されている。加算器4の出力信号は、電圧制御発振器(以下VCOという)5に制御信号として入力されている。VCO5の出力信号は、発振出力信号として外部に出力されるとともに、位相検出器2の他方の入力端子およびプリチューン回路6を介して加算器4の他方の入力端子にも入力されている。
【0004】
図5は図4のプリチューン回路6の一例を示す構成ブロック図である。プリチューン回路6は、カウンタ61とコンパレータ62とで構成されている。コンパレータ62の一方の入力端子にはカウンタ61の出力が入力され、他方の入力端子には周波数設定値を入力する設定端子63が接続されている。コンパレータ62の出力信号は、電流源7の出力をVCO5に選択的に入力するように接続されたスイッチ8を開閉駆動する制御信号として、スイッチ8に入力されている。VCO5とスイッチ8の接続点はコンデンサ9を介して共通電位点に接続されている。
【0005】
図6は図5の動作説明図である。カウンタ61はVCO5の出力周波数をクロックとしてカウントアップし、出力周波数を計数する。コンパレータ62はカウンタ61の計数値と設定端子63から入力設定された周波数値とを比較し、VCO5の出力周波数が設定された帯域外の場合にはスイッチ8を駆動する制御パルスを出力する。プリチューン回路6の制御パルスでスイッチ8がオンになることによりVCO5の制御電圧が上昇し、VCO5の出力周波数も高くなる。プリチューン回路6は、VCO5の出力周波数が設定された周波数帯域内に入るまでこのようなカウントと制御を繰り返す。
【0006】
【特許文献1】
特開2000−40959(第2頁)
【0007】
なお、特許文献1には、周波数変更時にチャージポンプの動作を一時的に停止させることにより、周波数引き込み時間を短縮する技術が開示されている。そして、その第2頁には、プリチューン動作の概要が開示されている。
【0008】
【発明が解決しようとする課題】
このような構成のプリチューン回路としては、周波数計数の分解能と高速制御が要求される。
しかし、図5のプリチューン回路6のようにVCO5の出力周波数をクロックとしてカウントアップするダイレクトカウント方式では、クロック周波数とカウント計数時間が比例の関係にあることから、VCO5の出力周波数が高ければ高速・高分解能を満足するものの、使用するデバイスの動作周波数には限界がある。
【0009】
本発明は、このような従来の問題点を解決するものであり、その目的は、使用するデバイスの動作周波数による制限を受けることなく高速・高分解能でVCOの出力周波数を制御できるPLL回路とそれを用いた信号発生器を提供することにある。
【0010】
【課題を解決するための手段】
このような目的を達成する請求項1の発明は、
電圧制御発振器の出力周波数をカウントするカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、比較手段の比較結果に基づき電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するPLL回路であって、
前記カウント手段はレシプロカルカウント方式を含むことを特徴とする。
【0011】
請求項2の発明は、請求項1記載のPLL回路において、レシプロカルカウント方式のカウント手段は、電圧制御発振器の出力周波数を所定数カウントする毎に出力される分周パルスをゲート信号として、電圧制御発振器の出力周波数よりも高い基準周波数をカウントすることを特徴とする。
【0012】
請求項3の発明は、請求項1または請求項2記載のPLL回路において、回路デバイスとしてFPGAを用いることを特徴とする。
【0013】
請求項4の発明は、請求項1から請求項3のいずれかに記載のPLL回路において、基準周波数信号として装置内部の他の信号を共用することを特徴とする。
【0014】
これらにより、高速・高分解能で電圧制御発振器の制御が行える。
【0015】
請求項5の発明は、電圧制御発振器の出力周波数をカウントするレシプロカルカウント方式のカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、比較手段の比較結果に基づき電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するPLL回路を含むことを特徴とする信号発生器である。
【0016】
これにより、PLL回路の同期範囲を狭くできて周波数帯域を狭くでき、低雑音の信号発生器が実現できる。
【0017】
【発明の実施の形態】
以下、図面を用いて本発明を詳しく説明する。
図1は本発明の実施の形態の一例を示す構成ブロック図であり、図5と共通する部分には同一の符号を付けている。
【0018】
一般に周波数を測定するカウンタ方式は、図4のプリチューン回路6を構成するカウンタ61のように入力周波数を直接カウントするダイレクトカウント方式と、入力周波数と基準周波数との比から入力周波数を測定するレシプロカルカウント方式に大別できる。ここで、基準周波数が入力周波数より高い場合には、レシプロカルカウント方式の方がダイレクトカウント方式よりも高速で高分解の入力周波数計数値が得られる。本発明は、このようなレシプロカルカウント方式の特性に着目したものである。
【0019】
例えばFPGA(Filed Programmable Gatearrayフィールド・プログラマブル・ゲートアレイ)デバイスでプリチューン回路6を構成する場合、一般に入出力ポートに対してデバイス内部の動作周波数が高いため、入力周波数に対して内部の基準周波数を高くするように実現することは可能である。
【0020】
図1において、プリチューン回路6は、図5のカウンタ61とコンパレータ62の他に、レシプロカルカウント方式の基準カウンタ64と基準周波数源65とで構成されている。ここで、カウンタ61はダイレクトカウント方式のものであり、一定数をカウントする毎に分周パルスを基準カウンタ64の一方の入力端子に出力するように構成されている。基準カウンタ64の他方の入力端子には、基準周波数源65の周波数信号が入力されている。なおこの基準周波数源65は、本発明を実際の装置に適用する場合には、新規に設けなくてもその装置内部で用いられている基準周波数信号系統があればそれを共用できる。
【0021】
基準カウンタ64は、カウンタ61から出力される分周パルスの間に基準周波数源65の周波数信号をカウントし、そのカウントデータをコンパレータ62の一方の入力端子に入力する。コンパレータ62の他方の入力端子には周波数設定値を入力する設定端子63が接続されている。ここで、周波数設定値は、基準カウンタ64のカウント値に対応した値に設定しておく。コンパレータ62の出力信号は、電流源7の出力をVCO5に選択的に入力するように接続されたスイッチ8を開閉駆動する制御信号として、スイッチ8に入力されている。VCO5とスイッチ8の接続点はコンデンサ9を介して共通電位点に接続されている。
【0022】
このような構成において、コンパレータ62は、VCO5の出力周波数をカウントするカウンタ61の計数値がある値になったときの基準カウンタ64の値と設定周波数とを比較する。そして、比較の結果、設定周波数に対してVCO5の出力周波数がずれていれば、VCO5の出力周波数を設定周波数に近づけるようにスイッチ8を駆動するための制御パルスを出力する。
【0023】
例えば図2でゲート時間tをレシプロカルカウント方式とダイレクトカウント方式の両方式で同じと考えた場合、基準周波数が入力周波数より高ければ、基準周波数をカウントするレシプロカルカウント方式のほうが分解能が高いことは明らかである。
【0024】
下記の条件で従来のプリチューン回路と本発明のプリチューン回路について、一定時間内の周波数分解能を比較する。
VCO5の出力周波数:50MHz
カウント時間:1msec
基準周波数:300MHz
【0025】
<従来のプリチューン回路>
50MHzを1msecカウントした数は、
カウント数(M) = 50000
よって、周波数分解能は、
周波数分解能 = 50MHz / 50000 = 1kHz
になる。
【0026】
<本発明のプリチューン回路>
50MHzを1msecカウントした数は、
カウント数(M) = 50000
300MHzを1msecカウントした数は、
カウント数(N) = 300000
よって、周波数分解能は、
周波数分解能 = 50MHz / 300000 = 167Hz
になり、従来のプリチューン回路に比べて高くなる。
【0027】
図3は、このような本発明に基づくプリチューン回路を含むPLL回路の応用例の一例を示す周波数シンセサイズ方式の信号発生器であり、複数のPLL回路を組み合わせて広帯域で低雑音のデジタル変調信号発生器を実現している。
【0028】
図3において、水晶発振器10の出力信号は高分解能PLL11に入力されていて、高分解能PLL11からは10〜20MHz/0.025Hz Stepの出力信号が乗算器12の一方の入力端子に出力されるとともに、640〜1300MHz/20MHz Stepの出力信号が乗算器13の一方の入力端子に出力されている。乗算器12の他方の入力端子には、ローパスフィルタ(LPF)14を介して乗算器13の出力信号が入力されている。乗算器12の他方の入力端子には、VCO5の出力信号が入力されている。なお、VCO5の出力信号は、周波数を1/16に分周する分周器15を介して本発明を適用したプリチューン回路6に入力されている。
【0029】
従来のプリチューン回路を使った信号発生器における周波数設定分解能は例えば0.1Hz、周波数設定時間は10msec(typ.)であった。これに対し、本発明のプリチューン回路を使用して周波数設定時間を同じ値にした場合、前述した本発明の具体的効果から明らかなように、従来よりもPLL回路の同期範囲内に近づけることができる。このことは、PLL回路の同期範囲を狭くすることができることを示し、周波数帯域を狭くできることになる。したがって、従来よりも低雑音の信号発生器が実現できる。
【0030】
このように構成される信号発生器は、デジタル放送機器の測定検査に好適な周波数シンセサイズ方式の各種のデジタル信号発生器として好適である。
【0031】
【発明の効果】
以上説明したように、本発明によれば、使用するデバイスの動作周波数による制限を受けることなく高速・高分解能で電圧制御発振器の出力周波数を制御できるPLL回路とそれを用いた信号発生器を実現できる。
【図面の簡単な説明】
【図1】本発明の実施の形態の一例を示す構成ブロック図である。
【図2】レシプロカルカウント方式の説明図である。
【図3】本発明に基づくプリチューン回路を含むPLL回路の応用例の一例を示す周波数シンセサイズ方式の信号発生器の構成ブロック図である。
【図4】従来のプリチューン回路を備えたPLL回路の一例を示す構成ブロック図である。
【図5】従来のPLL回路の一例を示す構成ブロック図である。
【図6】図5の動作説明図である。
【符号の説明】
1 発振器
2 位相検出器
3 ループフィルタ
4 加算器
5 VCO(電圧制御発生器)
6 プリチューン回路
61 カウンタ
62 コンパレータ
63 設定端子
64 基準カウンタ
65 基準周波数源
7 電流源
8 スイッチ
9 コンデンサ
10 水晶発振器
11 高分解能PLL
12,13 乗算器
14 ローパスフィルタ(LPF)
15 分周器
Claims (5)
- 電圧制御発振器の出力周波数をカウントするカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、比較手段の比較結果に基づき電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するPLL回路であって、
前記カウント手段はレシプロカルカウント方式を含むことを特徴とするPLL回路。 - レシプロカルカウント方式のカウント手段は、電圧制御発振器の出力周波数を所定数カウントする毎に出力される分周パルスをゲート信号として、電圧制御発振器の出力周波数よりも高い基準周波数をカウントすることを特徴とする請求項1記載のPLL回路。
- 回路デバイスとしてFPGAを用いることを特徴とする請求項1または請求項2記載のPLL回路。
- 基準周波数信号として装置内部の他の信号を共用することを特徴とする請求項1から請求項3のいずれかに記載のPLL回路。
- 電圧制御発振器の出力周波数をカウントするレシプロカルカウント方式のカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、
この比較手段の比較結果に基づき、電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するPLL回路を含むことを特徴とする信号発生器。
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Application Number | Title | Priority Date | Filing Date |
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JP2002320647A Pending JP2004158940A (ja) | 2002-11-05 | 2002-11-05 | Pll回路とそれを用いた信号発生器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004158940A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011041295A (ja) * | 2010-09-08 | 2011-02-24 | Sony Corp | 物理量分布検知装置および物理情報取得装置 |
JP2012503431A (ja) * | 2008-09-19 | 2012-02-02 | アルテラ コーポレイション | 分数クロック信号を生成するための技術 |
US8546738B2 (en) | 2005-03-23 | 2013-10-01 | Sony Corporation | Physical quantity distribution detector having a plurality of unit components with sensitivity to a physical quantity change of light |
-
2002
- 2002-11-05 JP JP2002320647A patent/JP2004158940A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8546738B2 (en) | 2005-03-23 | 2013-10-01 | Sony Corporation | Physical quantity distribution detector having a plurality of unit components with sensitivity to a physical quantity change of light |
JP2012503431A (ja) * | 2008-09-19 | 2012-02-02 | アルテラ コーポレイション | 分数クロック信号を生成するための技術 |
JP2011041295A (ja) * | 2010-09-08 | 2011-02-24 | Sony Corp | 物理量分布検知装置および物理情報取得装置 |
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