JPH0832350A - 周波数シンセサイザ - Google Patents

Abstract

(57)【要約】 【目的】 任意の周波数においてダイレクト・ディジタ
ル・シンセサイザを用いたＰＬＬ周波数シンセサイザの
スプリアスを低減する。 【構成】 ダイレクト・ディジタル・シンセサイザ２３
にスプリアスの発生が少なくなる予め用意された周波数
設定信号２５を入力する。ダイレクト・ディジタル・シ
ンセサイザ２３から出力させたい任意の周波数をこの比
率で割った周波数の信号が出力されるようにユニバーサ
ル分周器４３の分周比を設定する。ユニバーサル分周器
４３の出力をダイレクト・ディジタル・シンセサイザの
基準クロック信号２１として入力する。ダイレクト・デ
ィジタル・シンセサイザ２３にはスプリアスの少ない比
率を設定し、基準クロック信号２１の周波数をＰＬＬ回
路１１から出力させたい周波数に応じて変化させたの
で、どのような周波数であってもスプリアスの少ない信
号を出力させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、任意の周波数の信号を
出力することができる周波数シンセサイザに係わり、特
にダイレクト・ディジタル・シンセサイザ（ＤＤＳ）を
用いた周波数シンセサイザに関する。

【０００２】

【従来の技術】ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌ
ｏｏｐ）回路を使用した周波数シンセサイザには、プリ
スケーラ方式や、ミキシング方式など様々な方式のもの
があるが、近年、ダイレクト・ディジタル・シンセサイ
ザを利用したものが提案されている。ダイレクト・ディ
ジタル・シンセサイザを用いたＰＬＬ周波数シンセサイ
ザについては、ＵＳＰ−４９６５５３３号公報に開示さ
れている。ダイレクト・ディジタル・シンセサイザは出
力周波数を非常に細かいステップで設定することができ
ることから注目されている。ダイレクト・ディジタル・
シンセサイザは、ヌメリカル・コントロールド・オシレ
ータ（ＮＣＯ）とも呼ばれている。

【０００３】図２はダイレクト・ディジタル・シンセサ
イザを使用したＰＬＬ周波数シンセサイザの回路構成に
ついてその概要を表わしたものである。この周波数シン
セサイザは、位相をロックさせるＰＬＬ回路部１１と、
ＰＬＬ回路部１１が位相比較を行うための位相比較基準
信号１２を出力する位相比較基準信号発生部１３とから
構成されている。ＰＬＬ回路部１１は、位相比較器１４
と、ループフィルタ１５と、電圧制御発振器（ＶＣＯ）
１６と、分周器１７とから構成されている。電圧制御発
振器１６は入力される制御信号の電圧に応じた周波数の
信号を発振するようになっている。電圧制御発振器１６
の出力は分周器１７によって所定の分周比で分周されて
位相比較器１４に入力される。位相比較器１４は、位相
比較基準信号１２と分周器１７の出力する信号の位相差
を検出するものである。ループフィルタ１５は位相比較
器１４の出力信号から低周波成分を抽出するものであ
る。位相比較器１４の出力をループフィルタ１５を介し
て電圧制御発振器１６に入力することによって、位相比
較基準信号１２の周波数を分周比倍した周波数の信号が
電圧制御発振器１６から出力されるようになっている。

【０００４】位相比較基準信号発生部１３は、基準クロ
ック信号２１を発生する基準信号発生器２２と、ダイレ
クト・ディジタル・シンセサイザ２３と、低周波信号成
分を抽出する低域通過フィルタ２４とから構成されてい
る。ダイレクト・ディジタル・シンセサイザ２３には基
準クロック信号２１と、ダイレクト・ディジタル・シン
セサイザ２３が出力する信号の周波数を設定するための
周波数設定信号２５が入力される。ダイレクト・ディジ
タル・シンセサイザ２３が出力する信号の周波数は、基
準クロック信号２１の周波数と、周波数設定信号２５の
双方によって決定されるようになっている。通常は、基
準クロック信号２１の周波数は固定されており、周波数
設定信号２５の値を変化させることによって、ＰＬＬ回
路部１１に入力される位相比較基準信号１２の周波数を
変化させるようになっている。周波数設定信号２５によ
ってダイレクト・ディジタル・シンセサイザ２３の出力
する信号の周波数を変更することで、ＰＬＬ周波数シン
セサイザの出力信号の周波数を変更するようになってい
る。

【０００５】図３はダイレクト・ディジタル・シンセサ
イザの代表的な回路構成の概要を表わしたものである。
ダイレクト・ディジタル・シンセサイザ２３は、位相ア
キュムレータ３１と、サイン・ルックアップ・テーブル
３２と、ディジタル・アナログ・コンバータ３３とから
構成されている。このうち、位相アキュムレータ３１
は、基準クロック信号２１の１周期を２の３２乗分の１
に分割した各時間における位相を保持するようになって
いる。位相アキュムレータ３１に入力される周波数設定
信号２５は、基準クロック信号２１に対する出力信号の
周波数の比率を設定するものである。ここでは、周波数
設定信号２５は２の３２乗を分母としたときの分子の値
を表わしたディジタル信号であり、この分数が表わして
いる比率によって基準クロック信号２１の周波数に対す
る出力信号の周波数の比率が設定されるようになってい
る。たとえば、出力信号の周波数を基準クロック信号２
１の周波数の１０分の１に設定するときは、２の３２乗
の１０分の１の値を表わした数値データを周波数設定信
号２５として入力するようになっている。位相アキュム
レータ３１は、２の３２乗分の１に分割した各位相を設
定された比率によって位相変換する演算を行うようにな
っている。

【０００６】サイン・ルックアップ・テーブル３２は、
位相に対応した振幅の値を位相ごとに記憶したものであ
り、位相情報を振幅情報に変換する部分である。このサ
イン・ルックアップ・テーブル３２は入力された位相情
報の位相の進みが一定の場合には、正弦波の振幅を数値
として表わしたディジタル信号を出力するようになって
いる。サイン・ルックアップ・テーブル３２には、通常
ＲＯＭ（リード・オンリ・メモリ）が使用される。位相
アキュムレータ３１から入力される位相情報はサイン・
ルックアップ・テーブル３２によって振幅情報に変換さ
れてディジタル・アナログ・コンバータ３３に入力され
る。ここで振幅情報を表わしたディジタル信号はアナロ
グ電気信号に変換される。こうしてダイレクト・ディジ
タル・シンセサイザ２３は、基準クロック信号２１の周
波数を周波数設定信号２５によって設定された比率の周
波数のアナログ信号に変換して出力するようになってい
る。

【０００７】

【発明が解決しようとする課題】ところで周波数設定信
号によってダイレクト・ディジタル・シンセサイザの出
力信号の周波数を種々変化させてみると、中心周波数近
傍にスプリアスを伴う場合がある。スプリアスは中心周
波数の０．０１パーセント程度前後に離れた周波数領域
に多く発生する。また、スプリアスは、ダイレクト・デ
ィジタル・シンセサイザに特定の周波数を発振させた場
合にだけ発生するものではなく、この他の多数のチャン
ネルでも発生する。たとえば、１０キロヘルツの周波数
ステップで１０００チャンネルの周波数を発振させる場
合には、そのうち数百チャンネルでスプリアスが発生す
ることが確認されている。チャンネルの数が少ない場合
には、フィルタによって個々にスプリアスを除去するこ
とも可能である。しかしながら、出力することができる
チャンネルの数が数千以上に及ぶような場合には、フィ
ルタを設けなければならないチャンネルの数が膨大にな
るため、装置が複雑化するとともに、小型化が困難であ
るという問題があった。また、スプリアスは中心周波数
の近傍に発生することから、高い周波数精度のフィルタ
が必要となり、コストアップの要因となっていた。これ
らにより、ダイレクト・ディジタル・シンセサイザを利
用し多数のチャンネルを備えた高品質のＰＬＬ周波数シ
ンセサイザの実用化は不可能に近い状態であった。

【０００８】そこで本発明の第１の目的は、ダイレクト
・ディジタル・シンセサイザが発生するスプリアスの除
去を容易に行うことのできる周波数シンセサイザを提供
することにある。

【０００９】本発明の第２の目的は、多数のチャンネル
においてスプリアスを発生させることのない周波数シン
セサイザを提供することにある。

【００１０】

【課題を解決するための手段】請求項１記載の発明で
は、発振周波数を可変とした発振器と、この発振器が出
力する信号の周波数を設定された比率の周波数に変換し
た信号を出力するダイレクト・ディジタル・シンセサイ
ザと、このダイレクト・ディジタル・シンセサイザの出
力する信号に含まれるスプリアスが少なくなる予め用意
された比率をこのダイレクト・ディジタル・シンセサイ
ザに設定する比率設定手段と、発振器の発振周波数をダ
イレクト・ディジタル・シンセサイザから出力させるべ
き信号の周波数を比率設定手段によって設定された比率
で除した結果得られる周波数に設定する発振周波数設定
手段とを周波数シンセサイザに具備させている。

【００１１】すなわち請求項１記載の発明では、予め用
意されたスプリアスの少ない比率を設定した状態で、出
力すべき信号の周波数に応じて発振器の発振周波数を変
更するようにしている。これにより、スプリアスの少な
い任意の周波数の信号をダイレクト・ディジタル・シン
セサイザから出力させることができる。

【００１２】また請求項２記載の発明では、発振周波数
を可変とした発振器と、この発振器が出力する信号の周
波数を設定された比率の周波数に変換した信号を出力す
るダイレクト・ディジタル・シンセサイザと、このダイ
レクト・ディジタル・シンセサイザの出力する信号に含
まれるスプリアスが少なくなる予め用意された比率をこ
のダイレクト・ディジタル・シンセサイザに設定する比
率設定手段と、発振器の発振周波数をダイレクト・ディ
ジタル・シンセサイザから出力させるべき信号の周波数
を比率設定手段によって設定された比率で除した結果得
られる周波数に設定する発振周波数設定手段と、ダイレ
クト・ディジタル・シンセサイザの出力を位相比較の対
象となる信号として入力する位相同期ループとを周波数
シンセサイザに具備させている。

【００１３】すなわち請求項２記載の発明では、予め用
意されたスプリアスの少ない比率を設定した状態で、出
力すべき信号の周波数に応じて発振器の発振周波数を変
更するようにしている。これにより、スプリアスの少な
い任意の周波数の信号をダイレクト・ディジタル・シン
セサイザから出力させることができる。さらに位相同期
ループの位相比較の対象となる信号としてダイレクト・
ディジタル・シンセサイザの出力を用いることにより、
スプリアスが少ない位相のロックした任意の周波数の信
号を位相同期ループの出力から得ることにしている。ま
た、位相同期ループ内に分周器を設ければ、ダイレクト
・ディジタル・シンセサイザの出力する周波数を分周比
倍した周波数の信号を位相同期ループから出力すること
ができ、高い周波数の信号を得ることができる。

【００１４】さらに請求項３記載の発明にでは、ダイレ
クト・ディジタル・シンセサイザに設定する比率を２の
Ｎ乗分の１（Ｎは１以上の整数）にしている。比率を２
のＮ乗分の１に設定することによって、ダイレクト・デ
ィジタル・シンセサイザの出力する信号に含まれるスプ
リアスが少なくなることが種々の測定の結果判明してい
る。

【００１５】

【実施例】以下実施例につき本発明を詳細に説明する。

【００１６】図１は本発明の一実施例の周波数シンセサ
イザの回路構成の概要を表わしたものである。図２と同
一の部分には同一の符号を付して、その説明を適宜省略
する。図１の位相比較基準信号発生部１３では、ダイレ
クト・ディジタル・シンセサイザ２３に入力される基準
クロック信号２１の周波数が任意に設定できるようにな
っている。クロック信号発生器４１は固定された周波数
のクロック信号４２を出力するようになっている。ここ
では、水晶発振器を使用して、１０メガヘルツのクロッ
ク信号４２を出力させている。ユニバーサル分周器４３
は、クロック信号発生器４１から入力される１０メガヘ
ルツのクロック信号４２を設定された任意の分周比で分
周するものである。分周比の設定により、ユニバーサル
分周器４３は任意の周波数の基準クロック信号２１を出
力することができるようになっている。

【００１７】比率設定部４４は、ＰＬＬ回路部１１から
出力させる信号の周波数に応じてユニバーサル分周器４
３の出力する基準クロック信号２１の周波数を設定する
部分である。比率設定部４４は、基準周波数算出回路４
５と比率レジスタ４６から構成される。基準周波数算出
回路４５は、ＰＬＬ回路部１１から出力させる周波数に
対応してユニバーサル分周器４３が出力すべき基準クロ
ック信号２１の周波数を算出する部分である。基準周波
数算出回路４５にはＰＬＬ回路から出力させる信号の周
波数を指定する周波数指定信号４７が入力される。ユニ
バーサル分周器４３には基準周波数算出回路４５から分
周比を指定するための分周比指定信号４８が入力され
る。比率レジスタ４６は、ダイレクト・ディジタル・シ
ンセサイザ２３に入力する周波数設定信号２５の値を予
め記憶している部分である。ここでは、比率レジスタ４
６に“４０００００００”（１６進表記）が記憶されて
いる。周波数設定信号２５は２の３２乗を分母としたと
きの、分子の値を表わしているので、ダイレクト・ディ
ジタル・シンセサイザ２３からは基準クロック信号２１
の周波数の４分の１の周波数の信号が出力される。

【００１８】本実施例の周波数シンセサイザは、ＰＬＬ
回路部１１の出力周波数を２．４５ギガヘルツから２．
５５ギガヘルツまでの間で１０キロヘツ単位に１０００
０ステップ変化させることができるようになっている。
また、ＰＬＬ回路部１１の分周比は“１０００”になっ
ている。したがって、ダイレクト・ディジタル・シンセ
サイザ２３の出力は１０ヘルツ単位に１００００ステッ
プ変化させればよい。ダイレクト・ディジタル・シンセ
サイザ２３は、基準クロック信号２１の周波数の４分の
１の周波数の信号を出力するので、基準クロック信号２
１を４０ヘルツ単位で変化させることになる。基準周波
数算出回路４５は、ＰＬＬ回路部１１に出力させる信号
の周波数と、ＰＬＬ回路部１１における分周比と、比率
レジスタ４６の値を基に、ユニバーサル分周器４３が出
力すべき基準クロック信号２１の周波数を算出するよう
になっている。すなわち、出力周波数を４０００分の１
した値を算出するようになっている。

【００１９】低域通過フィルタ２４はダイレクト・ディ
ジタル・シンセサイザ２３の出力信号から高周波成分を
除去するものである。ダイレクト・ディジタル・シンセ
サイザ２３の出力の振幅は段階的に変化しているため高
周波成分を多く含んでいる。低域通過フィルタ２４はこ
れを除去するようになっている。

【００２０】それでは、ダイレクト・ディジタル・シン
セサイザ２３に設定する周波数設定信号２５の値を“４
０００００００”に設定することによって、スプリアス
を少なくすることができることについて説明する。

【００２１】周波数設定信号２５の値は１から２の３２
乗までの間を１ずつ変化させて設定できるようになって
いる。周波数設定信号２５の値を１ずつ変化させて測定
してみると、その値によってダイレクト・ディジタル・
シンセサイザ２３の出力にスプリアスが多く発生する場
合とスプリアスの発生が少ない場合がある。そして、周
波数設定信号２５の値を２のＮ乗に設定した場合には、
少なくともスプリアスの発生が少ないことが判明した。
２のＮ乗以外の値でもスプリアスの発生が少ない場合は
あったが、スプリアスをともなう頻度が非常に多かっ
た。以上の測定結果から、基準クロック信号２１の周波
数に対して、ダイレクト・ディジタル・シンセサイザ２
３の出力する周波数が２のＮ乗分の１であれば、少なく
ともスプリアスの発生が少ないことが判明した。

【００２２】たとえば、ＰＬＬ回路部１１から２．５ギ
ガヘルツの周波数の信号を出力させるときは、分周器の
分周比が“１０００”であれば、２．５メガヘルツの位
相比較基準信号１２を入力すればよい。この場合、ダイ
レクト・ディジタル・シンセサイザ２３によって基準ク
ロック信号２１の周波数を２の２乗分の１、すなわち４
分の１した周波数の信号が出力されるように設定する。
そして、ユニバーサル分周器４３から１０メガヘルツの
基準クロック信号２１を入力すれば、２．５メガヘルツ
の位相比較基準信号１２を得ることができる。２．５ギ
ガヘルツから１０キロヘルツ下げた２．４９９９９０ギ
ガヘルツの信号をＰＬＬ回路部１１から出力させるとき
には、ダイレクト・ディジタル・シンセサイザ２３から
２．４９９９９０メガヘルツの位相比較基準信号１２を
出力させる必要がある。このとき、基準クロック信号２
１を１０メガヘルツのままにして、周波数設定信号２５
の値を“３ＦＦＦＥＦ３９”に設定しても２．４９９９
９０メガヘルツの位相比較基準信号１２を得ることがで
きる。しかしながらこの場合には、スプリアスが多く発
生する。ダイレクト・ディジタル・シンセサイザ２３か
ら出力される信号の周波数が基準クロック信号２１の周
波数の２のＮ乗分の１の周波数ではないからである。

【００２３】そこで、周波数設定信号２５の値を“４０
００００００”に設定し、基準クロック信号２１の周波
数を９．９９９９６０メガヘルツにした。このときはス
プリアスの発生が少なかった。このようにダイレクト・
ディジタル・シンセサイザ２３の出力する信号の周波数
を基準クロック信号２１の４分の１にしたまま、基準ク
ロック信号２１の周波数を変化させれば、スプリアスの
少ない任意の周波数の信号を得ることができる。スプリ
アスの発生が少なくなる原因は明確ではないが、種々測
定した結果、４分の１に限らず、２のＮ乗分の１であれ
ば、スプリアスの発生が少ないことが判明した。

【００２４】測定に使用したダイレクト・ディジタル・
シンセサイザ２３の位相アキュムレータ３１は、基準ク
ロック信号２１の１周期を２の３２乗で位相分割してお
り、また、周波数設定信号２５は１から２の３２乗まで
の値を設定できるようになっている。基準クロック信号
の周波数に対する出力信号の周波数の比率は、２の３２
乗を分母として設定するようになっているので、比率を
整数分の１に設定できるのは２のＮ乗分の１の場合だけ
である。仮に、ダイレクト・ディジタル・シンセサイザ
２３への周波数の設定方法が異なり任意の比率を設定で
きるとすれば、２のＮ乗分の１に限らず、整数分の１の
ときはスプリアスの発生が少ないものと考えられる。

【００２５】以上説明した実施例では、ダイレクト・デ
ィジタル・シンセサイザに設定する周波数設定信号の値
として固定した値を使用したが、比率が２のＮ乗分の１
になる値であれば、この値を変化させてもよい。たとえ
ば、基準信号の周波数を変化させることができる範囲で
は、ＰＬＬ回路部から出力する信号の周波数範囲をすべ
てカバーできないときは、周波数設定信号の値を変化さ
せて対応することができる。また、実施例では基準クロ
ック信号の周波数を演算によって算出したが、予めＰＬ
Ｌ回路部から出力する周波数に対応する基準クロック信
号の周波数の値をテーブル型式で記憶しておいてもよ
い。

【００２６】また実施例では、分周比を変化させること
によってクロック信号から任意の周波数の基準クロック
信号を生成するユニバーサル分周器を使用したが、任意
の周波数の信号を出力できるものであれば、これに限る
ものではない。

【００２７】さらに実施例ではＰＬＬ回路部のループの
外側にダイレクト・ディジタル・シンセサイザを設けて
いるが、ループの中に組み込んでもよい。たとえば、ル
ープ内の分周器の出力をダイレクト・ディジタル・シン
セサイザの基準クロック信号として入力する。ダイレク
ト・ディジタル・シンセサイザは、分周器の出力の２の
Ｎ乗分の１の周波数の信号を出力するよう設定してお
く。たとえばこれを４分の１の周波数に設定する。ダイ
レクト・ディジタル・シンセサイザの出力とユニバーサ
ル分周器の出力をＰＬＬ回路部の位相比較器に入力す
る。ＰＬＬ回路部が出力すべき信号の周波数を分周器の
分周比で割り、さらにこれをダイレクト・ディジタル・
シンセサイザの設定値に応じて４分の１した周波数の信
号をユニバーサル分周器が出力するように設定する。こ
のようにしても、スプリアスの発生を少なく抑えた周波
数シンセサイザを得ることができる。

【００２８】

【発明の効果】請求項１記載の発明によれば、予め用意
されたスプリアスの少ない比率をダイレクト・ディジタ
ル・シンセサイザに設定した状態で、出力すべき信号の
周波数に応じて発振器の発振発振周波数を変更してい
る。これにより、スプリアスの少ない任意の周波数の信
号をダイレクト・ディジタル・シンセサイザから出力さ
せることができる。

【００２９】また請求項２記載の発明によれば、予め用
意されたスプリアスの少ない比率をダイレクト・ディジ
タル・シンセサイザに設定した状態で、出力すべき信号
の周波数に応じて発振器の発振発振周波数を変更してい
る。これにより、スプリアスの少ない任意の周波数の信
号をダイレクト・ディジタル・シンセサイザから出力さ
せることができる。さらに位相同期ループの位相比較の
対象となる信号としてダイレクト・ディジタル・シンセ
サイザの出力を用いることにより、スプリアスが少ない
位相のロックした任意の周波数の信号を位相同期ループ
の出力から得ることができる。また、位相同期ループ内
に分周器を設ければ、ダイレクト・ディジタル・シンセ
サイザの出力する周波数を分周比倍した周波数の信号を
位相同期ループから出力でき、高い周波数の信号を得る
ことができる。

【００３０】さらに請求項３記載の発明によれば、ダイ
レクト・ディジタル・シンセサイザに２のＮ乗分の１の
比率を設定している。２のＮ乗分の１の比率を設定する
ことによって、ダイレクト・ディジタル・シンセサイザ
からスプリアスの少ない出力信号を得ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例であるＰＬＬ周波数シンセサ
イザの回路構成の概要を表わしたブロック図である。

【図２】従来から使用されているダイレクト・ディジタ
ル・シンセサイザを利用したＰＬＬ周波数シンセサイザ
の回路構成についてその概要を表わしたブロック図であ
る。

【図３】ダイレクト・ディジタル・シンセサイザの回路
構成の概要を表わしたブロック図である。

【符号の説明】

１１ ＰＬＬ回路部 １３ 位相比較基準信号発生部 ２３ ダイレクト・ディジタル・シンセサイザ ４３ ユニバーサル分周器 ４５ 基準周波数算出回路 ４６ 比率レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 健一 神奈川県川崎市麻生区南黒川８−１ 株式 会社日放電子内

Claims (3)

【特許請求の範囲】
1. 【請求項１】 発振周波数を可変とした発振器と、 この発振器が出力する信号の周波数を設定された比率の
   周波数に変換した信号を出力するダイレクト・ディジタ
   ル・シンセサイザと、 このダイレクト・ディジタル・シンセサイザの出力する
   信号に含まれるスプリアスが少なくなる予め用意された
   比率をこのダイレクト・ディジタル・シンセサイザに設
   定する比率設定手段と、 前記発振器の発振周波数を前記ダイレクト・ディジタル
   ・シンセサイザから出力させるべき信号の周波数を前記
   比率設定手段によって設定された比率で除した結果得ら
   れる周波数に設定する発振周波数設定手段とを具備する
   ことを特徴とする周波数シンセサイザ。
2. 【請求項２】 発振周波数を可変とした発振器と、 この発振器が出力する信号の周波数を設定された比率の
   周波数に変換した信号を出力するダイレクト・ディジタ
   ル・シンセサイザと、 このダイレクト・ディジタル・シンセサイザの出力する
   信号に含まれるスプリアスが少なくなる予め用意された
   比率をこのダイレクト・ディジタル・シンセサイザに設
   定する比率設定手段と、 前記発振器の発振周波数を前記ダイレクト・ディジタル
   ・シンセサイザから出力させるべき信号の周波数を前記
   比率設定手段によって設定された比率で除した結果得ら
   れる周波数に設定する発振周波数設定手段と、 前記ダイレクト・ディジタル・シンセサイザの出力を位
   相比較の対象となる信号として入力する位相同期ループ
   とを具備することを特徴とする周波数シンセサイザ。
3. 【請求項３】 前記比率設定手段の設定する比率が２の
   Ｎ乗分の１（Ｎは１以上の整数）であることを特徴とす
   る請求項１または請求項２記載の周波数シンセサイザ。