JPH0832350A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JPH0832350A JPH0832350A JP6163432A JP16343294A JPH0832350A JP H0832350 A JPH0832350 A JP H0832350A JP 6163432 A JP6163432 A JP 6163432A JP 16343294 A JP16343294 A JP 16343294A JP H0832350 A JPH0832350 A JP H0832350A
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- Japan
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- frequency
- signal
- direct digital
- output
- digital synthesizer
- Prior art date
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 任意の周波数においてダイレクト・ディジタ
ル・シンセサイザを用いたPLL周波数シンセサイザの
スプリアスを低減する。 【構成】 ダイレクト・ディジタル・シンセサイザ23
にスプリアスの発生が少なくなる予め用意された周波数
設定信号25を入力する。ダイレクト・ディジタル・シ
ンセサイザ23から出力させたい任意の周波数をこの比
率で割った周波数の信号が出力されるようにユニバーサ
ル分周器43の分周比を設定する。ユニバーサル分周器
43の出力をダイレクト・ディジタル・シンセサイザの
基準クロック信号21として入力する。ダイレクト・デ
ィジタル・シンセサイザ23にはスプリアスの少ない比
率を設定し、基準クロック信号21の周波数をPLL回
路11から出力させたい周波数に応じて変化させたの
で、どのような周波数であってもスプリアスの少ない信
号を出力させることができる。
ル・シンセサイザを用いたPLL周波数シンセサイザの
スプリアスを低減する。 【構成】 ダイレクト・ディジタル・シンセサイザ23
にスプリアスの発生が少なくなる予め用意された周波数
設定信号25を入力する。ダイレクト・ディジタル・シ
ンセサイザ23から出力させたい任意の周波数をこの比
率で割った周波数の信号が出力されるようにユニバーサ
ル分周器43の分周比を設定する。ユニバーサル分周器
43の出力をダイレクト・ディジタル・シンセサイザの
基準クロック信号21として入力する。ダイレクト・デ
ィジタル・シンセサイザ23にはスプリアスの少ない比
率を設定し、基準クロック信号21の周波数をPLL回
路11から出力させたい周波数に応じて変化させたの
で、どのような周波数であってもスプリアスの少ない信
号を出力させることができる。
Description
【0001】
【産業上の利用分野】本発明は、任意の周波数の信号を
出力することができる周波数シンセサイザに係わり、特
にダイレクト・ディジタル・シンセサイザ(DDS)を
用いた周波数シンセサイザに関する。
出力することができる周波数シンセサイザに係わり、特
にダイレクト・ディジタル・シンセサイザ(DDS)を
用いた周波数シンセサイザに関する。
【0002】
【従来の技術】PLL(Phase Locked L
oop)回路を使用した周波数シンセサイザには、プリ
スケーラ方式や、ミキシング方式など様々な方式のもの
があるが、近年、ダイレクト・ディジタル・シンセサイ
ザを利用したものが提案されている。ダイレクト・ディ
ジタル・シンセサイザを用いたPLL周波数シンセサイ
ザについては、USP−4965533号公報に開示さ
れている。ダイレクト・ディジタル・シンセサイザは出
力周波数を非常に細かいステップで設定することができ
ることから注目されている。ダイレクト・ディジタル・
シンセサイザは、ヌメリカル・コントロールド・オシレ
ータ(NCO)とも呼ばれている。
oop)回路を使用した周波数シンセサイザには、プリ
スケーラ方式や、ミキシング方式など様々な方式のもの
があるが、近年、ダイレクト・ディジタル・シンセサイ
ザを利用したものが提案されている。ダイレクト・ディ
ジタル・シンセサイザを用いたPLL周波数シンセサイ
ザについては、USP−4965533号公報に開示さ
れている。ダイレクト・ディジタル・シンセサイザは出
力周波数を非常に細かいステップで設定することができ
ることから注目されている。ダイレクト・ディジタル・
シンセサイザは、ヌメリカル・コントロールド・オシレ
ータ(NCO)とも呼ばれている。
【0003】図2はダイレクト・ディジタル・シンセサ
イザを使用したPLL周波数シンセサイザの回路構成に
ついてその概要を表わしたものである。この周波数シン
セサイザは、位相をロックさせるPLL回路部11と、
PLL回路部11が位相比較を行うための位相比較基準
信号12を出力する位相比較基準信号発生部13とから
構成されている。PLL回路部11は、位相比較器14
と、ループフィルタ15と、電圧制御発振器(VCO)
16と、分周器17とから構成されている。電圧制御発
振器16は入力される制御信号の電圧に応じた周波数の
信号を発振するようになっている。電圧制御発振器16
の出力は分周器17によって所定の分周比で分周されて
位相比較器14に入力される。位相比較器14は、位相
比較基準信号12と分周器17の出力する信号の位相差
を検出するものである。ループフィルタ15は位相比較
器14の出力信号から低周波成分を抽出するものであ
る。位相比較器14の出力をループフィルタ15を介し
て電圧制御発振器16に入力することによって、位相比
較基準信号12の周波数を分周比倍した周波数の信号が
電圧制御発振器16から出力されるようになっている。
イザを使用したPLL周波数シンセサイザの回路構成に
ついてその概要を表わしたものである。この周波数シン
セサイザは、位相をロックさせるPLL回路部11と、
PLL回路部11が位相比較を行うための位相比較基準
信号12を出力する位相比較基準信号発生部13とから
構成されている。PLL回路部11は、位相比較器14
と、ループフィルタ15と、電圧制御発振器(VCO)
16と、分周器17とから構成されている。電圧制御発
振器16は入力される制御信号の電圧に応じた周波数の
信号を発振するようになっている。電圧制御発振器16
の出力は分周器17によって所定の分周比で分周されて
位相比較器14に入力される。位相比較器14は、位相
比較基準信号12と分周器17の出力する信号の位相差
を検出するものである。ループフィルタ15は位相比較
器14の出力信号から低周波成分を抽出するものであ
る。位相比較器14の出力をループフィルタ15を介し
て電圧制御発振器16に入力することによって、位相比
較基準信号12の周波数を分周比倍した周波数の信号が
電圧制御発振器16から出力されるようになっている。
【0004】位相比較基準信号発生部13は、基準クロ
ック信号21を発生する基準信号発生器22と、ダイレ
クト・ディジタル・シンセサイザ23と、低周波信号成
分を抽出する低域通過フィルタ24とから構成されてい
る。ダイレクト・ディジタル・シンセサイザ23には基
準クロック信号21と、ダイレクト・ディジタル・シン
セサイザ23が出力する信号の周波数を設定するための
周波数設定信号25が入力される。ダイレクト・ディジ
タル・シンセサイザ23が出力する信号の周波数は、基
準クロック信号21の周波数と、周波数設定信号25の
双方によって決定されるようになっている。通常は、基
準クロック信号21の周波数は固定されており、周波数
設定信号25の値を変化させることによって、PLL回
路部11に入力される位相比較基準信号12の周波数を
変化させるようになっている。周波数設定信号25によ
ってダイレクト・ディジタル・シンセサイザ23の出力
する信号の周波数を変更することで、PLL周波数シン
セサイザの出力信号の周波数を変更するようになってい
る。
ック信号21を発生する基準信号発生器22と、ダイレ
クト・ディジタル・シンセサイザ23と、低周波信号成
分を抽出する低域通過フィルタ24とから構成されてい
る。ダイレクト・ディジタル・シンセサイザ23には基
準クロック信号21と、ダイレクト・ディジタル・シン
セサイザ23が出力する信号の周波数を設定するための
周波数設定信号25が入力される。ダイレクト・ディジ
タル・シンセサイザ23が出力する信号の周波数は、基
準クロック信号21の周波数と、周波数設定信号25の
双方によって決定されるようになっている。通常は、基
準クロック信号21の周波数は固定されており、周波数
設定信号25の値を変化させることによって、PLL回
路部11に入力される位相比較基準信号12の周波数を
変化させるようになっている。周波数設定信号25によ
ってダイレクト・ディジタル・シンセサイザ23の出力
する信号の周波数を変更することで、PLL周波数シン
セサイザの出力信号の周波数を変更するようになってい
る。
【0005】図3はダイレクト・ディジタル・シンセサ
イザの代表的な回路構成の概要を表わしたものである。
ダイレクト・ディジタル・シンセサイザ23は、位相ア
キュムレータ31と、サイン・ルックアップ・テーブル
32と、ディジタル・アナログ・コンバータ33とから
構成されている。このうち、位相アキュムレータ31
は、基準クロック信号21の1周期を2の32乗分の1
に分割した各時間における位相を保持するようになって
いる。位相アキュムレータ31に入力される周波数設定
信号25は、基準クロック信号21に対する出力信号の
周波数の比率を設定するものである。ここでは、周波数
設定信号25は2の32乗を分母としたときの分子の値
を表わしたディジタル信号であり、この分数が表わして
いる比率によって基準クロック信号21の周波数に対す
る出力信号の周波数の比率が設定されるようになってい
る。たとえば、出力信号の周波数を基準クロック信号2
1の周波数の10分の1に設定するときは、2の32乗
の10分の1の値を表わした数値データを周波数設定信
号25として入力するようになっている。位相アキュム
レータ31は、2の32乗分の1に分割した各位相を設
定された比率によって位相変換する演算を行うようにな
っている。
イザの代表的な回路構成の概要を表わしたものである。
ダイレクト・ディジタル・シンセサイザ23は、位相ア
キュムレータ31と、サイン・ルックアップ・テーブル
32と、ディジタル・アナログ・コンバータ33とから
構成されている。このうち、位相アキュムレータ31
は、基準クロック信号21の1周期を2の32乗分の1
に分割した各時間における位相を保持するようになって
いる。位相アキュムレータ31に入力される周波数設定
信号25は、基準クロック信号21に対する出力信号の
周波数の比率を設定するものである。ここでは、周波数
設定信号25は2の32乗を分母としたときの分子の値
を表わしたディジタル信号であり、この分数が表わして
いる比率によって基準クロック信号21の周波数に対す
る出力信号の周波数の比率が設定されるようになってい
る。たとえば、出力信号の周波数を基準クロック信号2
1の周波数の10分の1に設定するときは、2の32乗
の10分の1の値を表わした数値データを周波数設定信
号25として入力するようになっている。位相アキュム
レータ31は、2の32乗分の1に分割した各位相を設
定された比率によって位相変換する演算を行うようにな
っている。
【0006】サイン・ルックアップ・テーブル32は、
位相に対応した振幅の値を位相ごとに記憶したものであ
り、位相情報を振幅情報に変換する部分である。このサ
イン・ルックアップ・テーブル32は入力された位相情
報の位相の進みが一定の場合には、正弦波の振幅を数値
として表わしたディジタル信号を出力するようになって
いる。サイン・ルックアップ・テーブル32には、通常
ROM(リード・オンリ・メモリ)が使用される。位相
アキュムレータ31から入力される位相情報はサイン・
ルックアップ・テーブル32によって振幅情報に変換さ
れてディジタル・アナログ・コンバータ33に入力され
る。ここで振幅情報を表わしたディジタル信号はアナロ
グ電気信号に変換される。こうしてダイレクト・ディジ
タル・シンセサイザ23は、基準クロック信号21の周
波数を周波数設定信号25によって設定された比率の周
波数のアナログ信号に変換して出力するようになってい
る。
位相に対応した振幅の値を位相ごとに記憶したものであ
り、位相情報を振幅情報に変換する部分である。このサ
イン・ルックアップ・テーブル32は入力された位相情
報の位相の進みが一定の場合には、正弦波の振幅を数値
として表わしたディジタル信号を出力するようになって
いる。サイン・ルックアップ・テーブル32には、通常
ROM(リード・オンリ・メモリ)が使用される。位相
アキュムレータ31から入力される位相情報はサイン・
ルックアップ・テーブル32によって振幅情報に変換さ
れてディジタル・アナログ・コンバータ33に入力され
る。ここで振幅情報を表わしたディジタル信号はアナロ
グ電気信号に変換される。こうしてダイレクト・ディジ
タル・シンセサイザ23は、基準クロック信号21の周
波数を周波数設定信号25によって設定された比率の周
波数のアナログ信号に変換して出力するようになってい
る。
【0007】
【発明が解決しようとする課題】ところで周波数設定信
号によってダイレクト・ディジタル・シンセサイザの出
力信号の周波数を種々変化させてみると、中心周波数近
傍にスプリアスを伴う場合がある。スプリアスは中心周
波数の0.01パーセント程度前後に離れた周波数領域
に多く発生する。また、スプリアスは、ダイレクト・デ
ィジタル・シンセサイザに特定の周波数を発振させた場
合にだけ発生するものではなく、この他の多数のチャン
ネルでも発生する。たとえば、10キロヘルツの周波数
ステップで1000チャンネルの周波数を発振させる場
合には、そのうち数百チャンネルでスプリアスが発生す
ることが確認されている。チャンネルの数が少ない場合
には、フィルタによって個々にスプリアスを除去するこ
とも可能である。しかしながら、出力することができる
チャンネルの数が数千以上に及ぶような場合には、フィ
ルタを設けなければならないチャンネルの数が膨大にな
るため、装置が複雑化するとともに、小型化が困難であ
るという問題があった。また、スプリアスは中心周波数
の近傍に発生することから、高い周波数精度のフィルタ
が必要となり、コストアップの要因となっていた。これ
らにより、ダイレクト・ディジタル・シンセサイザを利
用し多数のチャンネルを備えた高品質のPLL周波数シ
ンセサイザの実用化は不可能に近い状態であった。
号によってダイレクト・ディジタル・シンセサイザの出
力信号の周波数を種々変化させてみると、中心周波数近
傍にスプリアスを伴う場合がある。スプリアスは中心周
波数の0.01パーセント程度前後に離れた周波数領域
に多く発生する。また、スプリアスは、ダイレクト・デ
ィジタル・シンセサイザに特定の周波数を発振させた場
合にだけ発生するものではなく、この他の多数のチャン
ネルでも発生する。たとえば、10キロヘルツの周波数
ステップで1000チャンネルの周波数を発振させる場
合には、そのうち数百チャンネルでスプリアスが発生す
ることが確認されている。チャンネルの数が少ない場合
には、フィルタによって個々にスプリアスを除去するこ
とも可能である。しかしながら、出力することができる
チャンネルの数が数千以上に及ぶような場合には、フィ
ルタを設けなければならないチャンネルの数が膨大にな
るため、装置が複雑化するとともに、小型化が困難であ
るという問題があった。また、スプリアスは中心周波数
の近傍に発生することから、高い周波数精度のフィルタ
が必要となり、コストアップの要因となっていた。これ
らにより、ダイレクト・ディジタル・シンセサイザを利
用し多数のチャンネルを備えた高品質のPLL周波数シ
ンセサイザの実用化は不可能に近い状態であった。
【0008】そこで本発明の第1の目的は、ダイレクト
・ディジタル・シンセサイザが発生するスプリアスの除
去を容易に行うことのできる周波数シンセサイザを提供
することにある。
・ディジタル・シンセサイザが発生するスプリアスの除
去を容易に行うことのできる周波数シンセサイザを提供
することにある。
【0009】本発明の第2の目的は、多数のチャンネル
においてスプリアスを発生させることのない周波数シン
セサイザを提供することにある。
においてスプリアスを発生させることのない周波数シン
セサイザを提供することにある。
【0010】
【課題を解決するための手段】請求項1記載の発明で
は、発振周波数を可変とした発振器と、この発振器が出
力する信号の周波数を設定された比率の周波数に変換し
た信号を出力するダイレクト・ディジタル・シンセサイ
ザと、このダイレクト・ディジタル・シンセサイザの出
力する信号に含まれるスプリアスが少なくなる予め用意
された比率をこのダイレクト・ディジタル・シンセサイ
ザに設定する比率設定手段と、発振器の発振周波数をダ
イレクト・ディジタル・シンセサイザから出力させるべ
き信号の周波数を比率設定手段によって設定された比率
で除した結果得られる周波数に設定する発振周波数設定
手段とを周波数シンセサイザに具備させている。
は、発振周波数を可変とした発振器と、この発振器が出
力する信号の周波数を設定された比率の周波数に変換し
た信号を出力するダイレクト・ディジタル・シンセサイ
ザと、このダイレクト・ディジタル・シンセサイザの出
力する信号に含まれるスプリアスが少なくなる予め用意
された比率をこのダイレクト・ディジタル・シンセサイ
ザに設定する比率設定手段と、発振器の発振周波数をダ
イレクト・ディジタル・シンセサイザから出力させるべ
き信号の周波数を比率設定手段によって設定された比率
で除した結果得られる周波数に設定する発振周波数設定
手段とを周波数シンセサイザに具備させている。
【0011】すなわち請求項1記載の発明では、予め用
意されたスプリアスの少ない比率を設定した状態で、出
力すべき信号の周波数に応じて発振器の発振周波数を変
更するようにしている。これにより、スプリアスの少な
い任意の周波数の信号をダイレクト・ディジタル・シン
セサイザから出力させることができる。
意されたスプリアスの少ない比率を設定した状態で、出
力すべき信号の周波数に応じて発振器の発振周波数を変
更するようにしている。これにより、スプリアスの少な
い任意の周波数の信号をダイレクト・ディジタル・シン
セサイザから出力させることができる。
【0012】また請求項2記載の発明では、発振周波数
を可変とした発振器と、この発振器が出力する信号の周
波数を設定された比率の周波数に変換した信号を出力す
るダイレクト・ディジタル・シンセサイザと、このダイ
レクト・ディジタル・シンセサイザの出力する信号に含
まれるスプリアスが少なくなる予め用意された比率をこ
のダイレクト・ディジタル・シンセサイザに設定する比
率設定手段と、発振器の発振周波数をダイレクト・ディ
ジタル・シンセサイザから出力させるべき信号の周波数
を比率設定手段によって設定された比率で除した結果得
られる周波数に設定する発振周波数設定手段と、ダイレ
クト・ディジタル・シンセサイザの出力を位相比較の対
象となる信号として入力する位相同期ループとを周波数
シンセサイザに具備させている。
を可変とした発振器と、この発振器が出力する信号の周
波数を設定された比率の周波数に変換した信号を出力す
るダイレクト・ディジタル・シンセサイザと、このダイ
レクト・ディジタル・シンセサイザの出力する信号に含
まれるスプリアスが少なくなる予め用意された比率をこ
のダイレクト・ディジタル・シンセサイザに設定する比
率設定手段と、発振器の発振周波数をダイレクト・ディ
ジタル・シンセサイザから出力させるべき信号の周波数
を比率設定手段によって設定された比率で除した結果得
られる周波数に設定する発振周波数設定手段と、ダイレ
クト・ディジタル・シンセサイザの出力を位相比較の対
象となる信号として入力する位相同期ループとを周波数
シンセサイザに具備させている。
【0013】すなわち請求項2記載の発明では、予め用
意されたスプリアスの少ない比率を設定した状態で、出
力すべき信号の周波数に応じて発振器の発振周波数を変
更するようにしている。これにより、スプリアスの少な
い任意の周波数の信号をダイレクト・ディジタル・シン
セサイザから出力させることができる。さらに位相同期
ループの位相比較の対象となる信号としてダイレクト・
ディジタル・シンセサイザの出力を用いることにより、
スプリアスが少ない位相のロックした任意の周波数の信
号を位相同期ループの出力から得ることにしている。ま
た、位相同期ループ内に分周器を設ければ、ダイレクト
・ディジタル・シンセサイザの出力する周波数を分周比
倍した周波数の信号を位相同期ループから出力すること
ができ、高い周波数の信号を得ることができる。
意されたスプリアスの少ない比率を設定した状態で、出
力すべき信号の周波数に応じて発振器の発振周波数を変
更するようにしている。これにより、スプリアスの少な
い任意の周波数の信号をダイレクト・ディジタル・シン
セサイザから出力させることができる。さらに位相同期
ループの位相比較の対象となる信号としてダイレクト・
ディジタル・シンセサイザの出力を用いることにより、
スプリアスが少ない位相のロックした任意の周波数の信
号を位相同期ループの出力から得ることにしている。ま
た、位相同期ループ内に分周器を設ければ、ダイレクト
・ディジタル・シンセサイザの出力する周波数を分周比
倍した周波数の信号を位相同期ループから出力すること
ができ、高い周波数の信号を得ることができる。
【0014】さらに請求項3記載の発明にでは、ダイレ
クト・ディジタル・シンセサイザに設定する比率を2の
N乗分の1(Nは1以上の整数)にしている。比率を2
のN乗分の1に設定することによって、ダイレクト・デ
ィジタル・シンセサイザの出力する信号に含まれるスプ
リアスが少なくなることが種々の測定の結果判明してい
る。
クト・ディジタル・シンセサイザに設定する比率を2の
N乗分の1(Nは1以上の整数)にしている。比率を2
のN乗分の1に設定することによって、ダイレクト・デ
ィジタル・シンセサイザの出力する信号に含まれるスプ
リアスが少なくなることが種々の測定の結果判明してい
る。
【0015】
【実施例】以下実施例につき本発明を詳細に説明する。
【0016】図1は本発明の一実施例の周波数シンセサ
イザの回路構成の概要を表わしたものである。図2と同
一の部分には同一の符号を付して、その説明を適宜省略
する。図1の位相比較基準信号発生部13では、ダイレ
クト・ディジタル・シンセサイザ23に入力される基準
クロック信号21の周波数が任意に設定できるようにな
っている。クロック信号発生器41は固定された周波数
のクロック信号42を出力するようになっている。ここ
では、水晶発振器を使用して、10メガヘルツのクロッ
ク信号42を出力させている。ユニバーサル分周器43
は、クロック信号発生器41から入力される10メガヘ
ルツのクロック信号42を設定された任意の分周比で分
周するものである。分周比の設定により、ユニバーサル
分周器43は任意の周波数の基準クロック信号21を出
力することができるようになっている。
イザの回路構成の概要を表わしたものである。図2と同
一の部分には同一の符号を付して、その説明を適宜省略
する。図1の位相比較基準信号発生部13では、ダイレ
クト・ディジタル・シンセサイザ23に入力される基準
クロック信号21の周波数が任意に設定できるようにな
っている。クロック信号発生器41は固定された周波数
のクロック信号42を出力するようになっている。ここ
では、水晶発振器を使用して、10メガヘルツのクロッ
ク信号42を出力させている。ユニバーサル分周器43
は、クロック信号発生器41から入力される10メガヘ
ルツのクロック信号42を設定された任意の分周比で分
周するものである。分周比の設定により、ユニバーサル
分周器43は任意の周波数の基準クロック信号21を出
力することができるようになっている。
【0017】比率設定部44は、PLL回路部11から
出力させる信号の周波数に応じてユニバーサル分周器4
3の出力する基準クロック信号21の周波数を設定する
部分である。比率設定部44は、基準周波数算出回路4
5と比率レジスタ46から構成される。基準周波数算出
回路45は、PLL回路部11から出力させる周波数に
対応してユニバーサル分周器43が出力すべき基準クロ
ック信号21の周波数を算出する部分である。基準周波
数算出回路45にはPLL回路から出力させる信号の周
波数を指定する周波数指定信号47が入力される。ユニ
バーサル分周器43には基準周波数算出回路45から分
周比を指定するための分周比指定信号48が入力され
る。比率レジスタ46は、ダイレクト・ディジタル・シ
ンセサイザ23に入力する周波数設定信号25の値を予
め記憶している部分である。ここでは、比率レジスタ4
6に“40000000”(16進表記)が記憶されて
いる。周波数設定信号25は2の32乗を分母としたと
きの、分子の値を表わしているので、ダイレクト・ディ
ジタル・シンセサイザ23からは基準クロック信号21
の周波数の4分の1の周波数の信号が出力される。
出力させる信号の周波数に応じてユニバーサル分周器4
3の出力する基準クロック信号21の周波数を設定する
部分である。比率設定部44は、基準周波数算出回路4
5と比率レジスタ46から構成される。基準周波数算出
回路45は、PLL回路部11から出力させる周波数に
対応してユニバーサル分周器43が出力すべき基準クロ
ック信号21の周波数を算出する部分である。基準周波
数算出回路45にはPLL回路から出力させる信号の周
波数を指定する周波数指定信号47が入力される。ユニ
バーサル分周器43には基準周波数算出回路45から分
周比を指定するための分周比指定信号48が入力され
る。比率レジスタ46は、ダイレクト・ディジタル・シ
ンセサイザ23に入力する周波数設定信号25の値を予
め記憶している部分である。ここでは、比率レジスタ4
6に“40000000”(16進表記)が記憶されて
いる。周波数設定信号25は2の32乗を分母としたと
きの、分子の値を表わしているので、ダイレクト・ディ
ジタル・シンセサイザ23からは基準クロック信号21
の周波数の4分の1の周波数の信号が出力される。
【0018】本実施例の周波数シンセサイザは、PLL
回路部11の出力周波数を2.45ギガヘルツから2.
55ギガヘルツまでの間で10キロヘツ単位に1000
0ステップ変化させることができるようになっている。
また、PLL回路部11の分周比は“1000”になっ
ている。したがって、ダイレクト・ディジタル・シンセ
サイザ23の出力は10ヘルツ単位に10000ステッ
プ変化させればよい。ダイレクト・ディジタル・シンセ
サイザ23は、基準クロック信号21の周波数の4分の
1の周波数の信号を出力するので、基準クロック信号2
1を40ヘルツ単位で変化させることになる。基準周波
数算出回路45は、PLL回路部11に出力させる信号
の周波数と、PLL回路部11における分周比と、比率
レジスタ46の値を基に、ユニバーサル分周器43が出
力すべき基準クロック信号21の周波数を算出するよう
になっている。すなわち、出力周波数を4000分の1
した値を算出するようになっている。
回路部11の出力周波数を2.45ギガヘルツから2.
55ギガヘルツまでの間で10キロヘツ単位に1000
0ステップ変化させることができるようになっている。
また、PLL回路部11の分周比は“1000”になっ
ている。したがって、ダイレクト・ディジタル・シンセ
サイザ23の出力は10ヘルツ単位に10000ステッ
プ変化させればよい。ダイレクト・ディジタル・シンセ
サイザ23は、基準クロック信号21の周波数の4分の
1の周波数の信号を出力するので、基準クロック信号2
1を40ヘルツ単位で変化させることになる。基準周波
数算出回路45は、PLL回路部11に出力させる信号
の周波数と、PLL回路部11における分周比と、比率
レジスタ46の値を基に、ユニバーサル分周器43が出
力すべき基準クロック信号21の周波数を算出するよう
になっている。すなわち、出力周波数を4000分の1
した値を算出するようになっている。
【0019】低域通過フィルタ24はダイレクト・ディ
ジタル・シンセサイザ23の出力信号から高周波成分を
除去するものである。ダイレクト・ディジタル・シンセ
サイザ23の出力の振幅は段階的に変化しているため高
周波成分を多く含んでいる。低域通過フィルタ24はこ
れを除去するようになっている。
ジタル・シンセサイザ23の出力信号から高周波成分を
除去するものである。ダイレクト・ディジタル・シンセ
サイザ23の出力の振幅は段階的に変化しているため高
周波成分を多く含んでいる。低域通過フィルタ24はこ
れを除去するようになっている。
【0020】それでは、ダイレクト・ディジタル・シン
セサイザ23に設定する周波数設定信号25の値を“4
0000000”に設定することによって、スプリアス
を少なくすることができることについて説明する。
セサイザ23に設定する周波数設定信号25の値を“4
0000000”に設定することによって、スプリアス
を少なくすることができることについて説明する。
【0021】周波数設定信号25の値は1から2の32
乗までの間を1ずつ変化させて設定できるようになって
いる。周波数設定信号25の値を1ずつ変化させて測定
してみると、その値によってダイレクト・ディジタル・
シンセサイザ23の出力にスプリアスが多く発生する場
合とスプリアスの発生が少ない場合がある。そして、周
波数設定信号25の値を2のN乗に設定した場合には、
少なくともスプリアスの発生が少ないことが判明した。
2のN乗以外の値でもスプリアスの発生が少ない場合は
あったが、スプリアスをともなう頻度が非常に多かっ
た。以上の測定結果から、基準クロック信号21の周波
数に対して、ダイレクト・ディジタル・シンセサイザ2
3の出力する周波数が2のN乗分の1であれば、少なく
ともスプリアスの発生が少ないことが判明した。
乗までの間を1ずつ変化させて設定できるようになって
いる。周波数設定信号25の値を1ずつ変化させて測定
してみると、その値によってダイレクト・ディジタル・
シンセサイザ23の出力にスプリアスが多く発生する場
合とスプリアスの発生が少ない場合がある。そして、周
波数設定信号25の値を2のN乗に設定した場合には、
少なくともスプリアスの発生が少ないことが判明した。
2のN乗以外の値でもスプリアスの発生が少ない場合は
あったが、スプリアスをともなう頻度が非常に多かっ
た。以上の測定結果から、基準クロック信号21の周波
数に対して、ダイレクト・ディジタル・シンセサイザ2
3の出力する周波数が2のN乗分の1であれば、少なく
ともスプリアスの発生が少ないことが判明した。
【0022】たとえば、PLL回路部11から2.5ギ
ガヘルツの周波数の信号を出力させるときは、分周器の
分周比が“1000”であれば、2.5メガヘルツの位
相比較基準信号12を入力すればよい。この場合、ダイ
レクト・ディジタル・シンセサイザ23によって基準ク
ロック信号21の周波数を2の2乗分の1、すなわち4
分の1した周波数の信号が出力されるように設定する。
そして、ユニバーサル分周器43から10メガヘルツの
基準クロック信号21を入力すれば、2.5メガヘルツ
の位相比較基準信号12を得ることができる。2.5ギ
ガヘルツから10キロヘルツ下げた2.499990ギ
ガヘルツの信号をPLL回路部11から出力させるとき
には、ダイレクト・ディジタル・シンセサイザ23から
2.499990メガヘルツの位相比較基準信号12を
出力させる必要がある。このとき、基準クロック信号2
1を10メガヘルツのままにして、周波数設定信号25
の値を“3FFFEF39”に設定しても2.4999
90メガヘルツの位相比較基準信号12を得ることがで
きる。しかしながらこの場合には、スプリアスが多く発
生する。ダイレクト・ディジタル・シンセサイザ23か
ら出力される信号の周波数が基準クロック信号21の周
波数の2のN乗分の1の周波数ではないからである。
ガヘルツの周波数の信号を出力させるときは、分周器の
分周比が“1000”であれば、2.5メガヘルツの位
相比較基準信号12を入力すればよい。この場合、ダイ
レクト・ディジタル・シンセサイザ23によって基準ク
ロック信号21の周波数を2の2乗分の1、すなわち4
分の1した周波数の信号が出力されるように設定する。
そして、ユニバーサル分周器43から10メガヘルツの
基準クロック信号21を入力すれば、2.5メガヘルツ
の位相比較基準信号12を得ることができる。2.5ギ
ガヘルツから10キロヘルツ下げた2.499990ギ
ガヘルツの信号をPLL回路部11から出力させるとき
には、ダイレクト・ディジタル・シンセサイザ23から
2.499990メガヘルツの位相比較基準信号12を
出力させる必要がある。このとき、基準クロック信号2
1を10メガヘルツのままにして、周波数設定信号25
の値を“3FFFEF39”に設定しても2.4999
90メガヘルツの位相比較基準信号12を得ることがで
きる。しかしながらこの場合には、スプリアスが多く発
生する。ダイレクト・ディジタル・シンセサイザ23か
ら出力される信号の周波数が基準クロック信号21の周
波数の2のN乗分の1の周波数ではないからである。
【0023】そこで、周波数設定信号25の値を“40
000000”に設定し、基準クロック信号21の周波
数を9.999960メガヘルツにした。このときはス
プリアスの発生が少なかった。このようにダイレクト・
ディジタル・シンセサイザ23の出力する信号の周波数
を基準クロック信号21の4分の1にしたまま、基準ク
ロック信号21の周波数を変化させれば、スプリアスの
少ない任意の周波数の信号を得ることができる。スプリ
アスの発生が少なくなる原因は明確ではないが、種々測
定した結果、4分の1に限らず、2のN乗分の1であれ
ば、スプリアスの発生が少ないことが判明した。
000000”に設定し、基準クロック信号21の周波
数を9.999960メガヘルツにした。このときはス
プリアスの発生が少なかった。このようにダイレクト・
ディジタル・シンセサイザ23の出力する信号の周波数
を基準クロック信号21の4分の1にしたまま、基準ク
ロック信号21の周波数を変化させれば、スプリアスの
少ない任意の周波数の信号を得ることができる。スプリ
アスの発生が少なくなる原因は明確ではないが、種々測
定した結果、4分の1に限らず、2のN乗分の1であれ
ば、スプリアスの発生が少ないことが判明した。
【0024】測定に使用したダイレクト・ディジタル・
シンセサイザ23の位相アキュムレータ31は、基準ク
ロック信号21の1周期を2の32乗で位相分割してお
り、また、周波数設定信号25は1から2の32乗まで
の値を設定できるようになっている。基準クロック信号
の周波数に対する出力信号の周波数の比率は、2の32
乗を分母として設定するようになっているので、比率を
整数分の1に設定できるのは2のN乗分の1の場合だけ
である。仮に、ダイレクト・ディジタル・シンセサイザ
23への周波数の設定方法が異なり任意の比率を設定で
きるとすれば、2のN乗分の1に限らず、整数分の1の
ときはスプリアスの発生が少ないものと考えられる。
シンセサイザ23の位相アキュムレータ31は、基準ク
ロック信号21の1周期を2の32乗で位相分割してお
り、また、周波数設定信号25は1から2の32乗まで
の値を設定できるようになっている。基準クロック信号
の周波数に対する出力信号の周波数の比率は、2の32
乗を分母として設定するようになっているので、比率を
整数分の1に設定できるのは2のN乗分の1の場合だけ
である。仮に、ダイレクト・ディジタル・シンセサイザ
23への周波数の設定方法が異なり任意の比率を設定で
きるとすれば、2のN乗分の1に限らず、整数分の1の
ときはスプリアスの発生が少ないものと考えられる。
【0025】以上説明した実施例では、ダイレクト・デ
ィジタル・シンセサイザに設定する周波数設定信号の値
として固定した値を使用したが、比率が2のN乗分の1
になる値であれば、この値を変化させてもよい。たとえ
ば、基準信号の周波数を変化させることができる範囲で
は、PLL回路部から出力する信号の周波数範囲をすべ
てカバーできないときは、周波数設定信号の値を変化さ
せて対応することができる。また、実施例では基準クロ
ック信号の周波数を演算によって算出したが、予めPL
L回路部から出力する周波数に対応する基準クロック信
号の周波数の値をテーブル型式で記憶しておいてもよ
い。
ィジタル・シンセサイザに設定する周波数設定信号の値
として固定した値を使用したが、比率が2のN乗分の1
になる値であれば、この値を変化させてもよい。たとえ
ば、基準信号の周波数を変化させることができる範囲で
は、PLL回路部から出力する信号の周波数範囲をすべ
てカバーできないときは、周波数設定信号の値を変化さ
せて対応することができる。また、実施例では基準クロ
ック信号の周波数を演算によって算出したが、予めPL
L回路部から出力する周波数に対応する基準クロック信
号の周波数の値をテーブル型式で記憶しておいてもよ
い。
【0026】また実施例では、分周比を変化させること
によってクロック信号から任意の周波数の基準クロック
信号を生成するユニバーサル分周器を使用したが、任意
の周波数の信号を出力できるものであれば、これに限る
ものではない。
によってクロック信号から任意の周波数の基準クロック
信号を生成するユニバーサル分周器を使用したが、任意
の周波数の信号を出力できるものであれば、これに限る
ものではない。
【0027】さらに実施例ではPLL回路部のループの
外側にダイレクト・ディジタル・シンセサイザを設けて
いるが、ループの中に組み込んでもよい。たとえば、ル
ープ内の分周器の出力をダイレクト・ディジタル・シン
セサイザの基準クロック信号として入力する。ダイレク
ト・ディジタル・シンセサイザは、分周器の出力の2の
N乗分の1の周波数の信号を出力するよう設定してお
く。たとえばこれを4分の1の周波数に設定する。ダイ
レクト・ディジタル・シンセサイザの出力とユニバーサ
ル分周器の出力をPLL回路部の位相比較器に入力す
る。PLL回路部が出力すべき信号の周波数を分周器の
分周比で割り、さらにこれをダイレクト・ディジタル・
シンセサイザの設定値に応じて4分の1した周波数の信
号をユニバーサル分周器が出力するように設定する。こ
のようにしても、スプリアスの発生を少なく抑えた周波
数シンセサイザを得ることができる。
外側にダイレクト・ディジタル・シンセサイザを設けて
いるが、ループの中に組み込んでもよい。たとえば、ル
ープ内の分周器の出力をダイレクト・ディジタル・シン
セサイザの基準クロック信号として入力する。ダイレク
ト・ディジタル・シンセサイザは、分周器の出力の2の
N乗分の1の周波数の信号を出力するよう設定してお
く。たとえばこれを4分の1の周波数に設定する。ダイ
レクト・ディジタル・シンセサイザの出力とユニバーサ
ル分周器の出力をPLL回路部の位相比較器に入力す
る。PLL回路部が出力すべき信号の周波数を分周器の
分周比で割り、さらにこれをダイレクト・ディジタル・
シンセサイザの設定値に応じて4分の1した周波数の信
号をユニバーサル分周器が出力するように設定する。こ
のようにしても、スプリアスの発生を少なく抑えた周波
数シンセサイザを得ることができる。
【0028】
【発明の効果】請求項1記載の発明によれば、予め用意
されたスプリアスの少ない比率をダイレクト・ディジタ
ル・シンセサイザに設定した状態で、出力すべき信号の
周波数に応じて発振器の発振発振周波数を変更してい
る。これにより、スプリアスの少ない任意の周波数の信
号をダイレクト・ディジタル・シンセサイザから出力さ
せることができる。
されたスプリアスの少ない比率をダイレクト・ディジタ
ル・シンセサイザに設定した状態で、出力すべき信号の
周波数に応じて発振器の発振発振周波数を変更してい
る。これにより、スプリアスの少ない任意の周波数の信
号をダイレクト・ディジタル・シンセサイザから出力さ
せることができる。
【0029】また請求項2記載の発明によれば、予め用
意されたスプリアスの少ない比率をダイレクト・ディジ
タル・シンセサイザに設定した状態で、出力すべき信号
の周波数に応じて発振器の発振発振周波数を変更してい
る。これにより、スプリアスの少ない任意の周波数の信
号をダイレクト・ディジタル・シンセサイザから出力さ
せることができる。さらに位相同期ループの位相比較の
対象となる信号としてダイレクト・ディジタル・シンセ
サイザの出力を用いることにより、スプリアスが少ない
位相のロックした任意の周波数の信号を位相同期ループ
の出力から得ることができる。また、位相同期ループ内
に分周器を設ければ、ダイレクト・ディジタル・シンセ
サイザの出力する周波数を分周比倍した周波数の信号を
位相同期ループから出力でき、高い周波数の信号を得る
ことができる。
意されたスプリアスの少ない比率をダイレクト・ディジ
タル・シンセサイザに設定した状態で、出力すべき信号
の周波数に応じて発振器の発振発振周波数を変更してい
る。これにより、スプリアスの少ない任意の周波数の信
号をダイレクト・ディジタル・シンセサイザから出力さ
せることができる。さらに位相同期ループの位相比較の
対象となる信号としてダイレクト・ディジタル・シンセ
サイザの出力を用いることにより、スプリアスが少ない
位相のロックした任意の周波数の信号を位相同期ループ
の出力から得ることができる。また、位相同期ループ内
に分周器を設ければ、ダイレクト・ディジタル・シンセ
サイザの出力する周波数を分周比倍した周波数の信号を
位相同期ループから出力でき、高い周波数の信号を得る
ことができる。
【0030】さらに請求項3記載の発明によれば、ダイ
レクト・ディジタル・シンセサイザに2のN乗分の1の
比率を設定している。2のN乗分の1の比率を設定する
ことによって、ダイレクト・ディジタル・シンセサイザ
からスプリアスの少ない出力信号を得ることができる。
レクト・ディジタル・シンセサイザに2のN乗分の1の
比率を設定している。2のN乗分の1の比率を設定する
ことによって、ダイレクト・ディジタル・シンセサイザ
からスプリアスの少ない出力信号を得ることができる。
【図1】本発明の一実施例であるPLL周波数シンセサ
イザの回路構成の概要を表わしたブロック図である。
イザの回路構成の概要を表わしたブロック図である。
【図2】従来から使用されているダイレクト・ディジタ
ル・シンセサイザを利用したPLL周波数シンセサイザ
の回路構成についてその概要を表わしたブロック図であ
る。
ル・シンセサイザを利用したPLL周波数シンセサイザ
の回路構成についてその概要を表わしたブロック図であ
る。
【図3】ダイレクト・ディジタル・シンセサイザの回路
構成の概要を表わしたブロック図である。
構成の概要を表わしたブロック図である。
11 PLL回路部 13 位相比較基準信号発生部 23 ダイレクト・ディジタル・シンセサイザ 43 ユニバーサル分周器 45 基準周波数算出回路 46 比率レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 健一 神奈川県川崎市麻生区南黒川8−1 株式 会社日放電子内
Claims (3)
- 【請求項1】 発振周波数を可変とした発振器と、 この発振器が出力する信号の周波数を設定された比率の
周波数に変換した信号を出力するダイレクト・ディジタ
ル・シンセサイザと、 このダイレクト・ディジタル・シンセサイザの出力する
信号に含まれるスプリアスが少なくなる予め用意された
比率をこのダイレクト・ディジタル・シンセサイザに設
定する比率設定手段と、 前記発振器の発振周波数を前記ダイレクト・ディジタル
・シンセサイザから出力させるべき信号の周波数を前記
比率設定手段によって設定された比率で除した結果得ら
れる周波数に設定する発振周波数設定手段とを具備する
ことを特徴とする周波数シンセサイザ。 - 【請求項2】 発振周波数を可変とした発振器と、 この発振器が出力する信号の周波数を設定された比率の
周波数に変換した信号を出力するダイレクト・ディジタ
ル・シンセサイザと、 このダイレクト・ディジタル・シンセサイザの出力する
信号に含まれるスプリアスが少なくなる予め用意された
比率をこのダイレクト・ディジタル・シンセサイザに設
定する比率設定手段と、 前記発振器の発振周波数を前記ダイレクト・ディジタル
・シンセサイザから出力させるべき信号の周波数を前記
比率設定手段によって設定された比率で除した結果得ら
れる周波数に設定する発振周波数設定手段と、 前記ダイレクト・ディジタル・シンセサイザの出力を位
相比較の対象となる信号として入力する位相同期ループ
とを具備することを特徴とする周波数シンセサイザ。 - 【請求項3】 前記比率設定手段の設定する比率が2の
N乗分の1(Nは1以上の整数)であることを特徴とす
る請求項1または請求項2記載の周波数シンセサイザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6163432A JPH0832350A (ja) | 1994-07-15 | 1994-07-15 | 周波数シンセサイザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6163432A JPH0832350A (ja) | 1994-07-15 | 1994-07-15 | 周波数シンセサイザ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0832350A true JPH0832350A (ja) | 1996-02-02 |
Family
ID=15773787
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6163432A Pending JPH0832350A (ja) | 1994-07-15 | 1994-07-15 | 周波数シンセサイザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0832350A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08162850A (ja) * | 1994-12-09 | 1996-06-21 | Nec Corp | 周波数合成回路 |
JP2005190482A (ja) * | 2003-12-23 | 2005-07-14 | Teradyne Inc | 任意周波数制御クロックを有するdds回路 |
JP2009232058A (ja) * | 2008-03-21 | 2009-10-08 | Denso Corp | Cicフィルタ,フィルタシステム及び衛星信号受信回路 |
JP2013170976A (ja) * | 2012-02-22 | 2013-09-02 | Anritsu Corp | 移動体通信機器試験用信号発生装置およびその周波数制御方法 |
JP2017188786A (ja) * | 2016-04-06 | 2017-10-12 | 有限会社ファインチューン | 数値制御波形発生器及びデジタル同期検波器 |
-
1994
- 1994-07-15 JP JP6163432A patent/JPH0832350A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08162850A (ja) * | 1994-12-09 | 1996-06-21 | Nec Corp | 周波数合成回路 |
JP2005190482A (ja) * | 2003-12-23 | 2005-07-14 | Teradyne Inc | 任意周波数制御クロックを有するdds回路 |
JP2009232058A (ja) * | 2008-03-21 | 2009-10-08 | Denso Corp | Cicフィルタ,フィルタシステム及び衛星信号受信回路 |
JP2013170976A (ja) * | 2012-02-22 | 2013-09-02 | Anritsu Corp | 移動体通信機器試験用信号発生装置およびその周波数制御方法 |
JP2017188786A (ja) * | 2016-04-06 | 2017-10-12 | 有限会社ファインチューン | 数値制御波形発生器及びデジタル同期検波器 |
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