JP3516785B2 - 周波数シンセサイザ装置 - Google Patents
周波数シンセサイザ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、出力信号周波数を常に
設定周波数に一致させるように動作するフェーズロック
ループ（ＰＬＬ）形の周波数シンセサイザ装置に関す
る。
設定周波数に一致させるように動作するフェーズロック
ループ（ＰＬＬ）形の周波数シンセサイザ装置に関す
る。
【０００２】
【従来の技術】図５は従来の周波数シンセサイザ装置の
構成を示している。図５において、１は電圧制御発振器
（以下、ＶＣＯとする）、２は可変分周器、３は位相比
較器、４はチャージポンプ、５はローパルフィルタ（以
下、ＬＰＦとする）である。
構成を示している。図５において、１は電圧制御発振器
（以下、ＶＣＯとする）、２は可変分周器、３は位相比
較器、４はチャージポンプ、５はローパルフィルタ（以
下、ＬＰＦとする）である。
【０００３】上記従来の周波数シンセサイザ装置につい
て、以下、その動作と共に更に詳細に説明する。可変分
周器２は外部より設定される分周比に基づいて、ＶＣＯ
１の出力信号（以下、ｆｖｃｏとする）の周波数を分周
した信号ｆｄｉｖを出力する。位相比較器３はｆｄｉｖ
と基準信号（以下、ｆｒｅｆとする）の位相を比較して
位相差に応じたパルス信号Ｕ、Ｄをチャージポンプ４に
出力する。チャージポンプ４は位相比較器３から出力さ
れるパルス信号Ｕ、Ｄに基づいて電荷をＬＰＦ５に充放
電することにより、ＶＣＯ１の制御電圧端子に直流電圧
が入力される。制御電圧端子に加わる電圧に応じて周波
数が変化するＶＣＯ１の出力は、外部に出力されるとと
もに可変分周器２に入力される。このように周波数シン
セサイザ装置は、ＶＣＯ１と可変分周器２と位相比較器
３とチャージポンプ４とＬＰＦ５がフィードバックルー
プを形成しており、ｆｒｅｆとｆｄｉｖの周波数と位相
が一致したところでロック状態になり、ＶＣＯ１の出力
信号は安定する。
て、以下、その動作と共に更に詳細に説明する。可変分
周器２は外部より設定される分周比に基づいて、ＶＣＯ
１の出力信号（以下、ｆｖｃｏとする）の周波数を分周
した信号ｆｄｉｖを出力する。位相比較器３はｆｄｉｖ
と基準信号（以下、ｆｒｅｆとする）の位相を比較して
位相差に応じたパルス信号Ｕ、Ｄをチャージポンプ４に
出力する。チャージポンプ４は位相比較器３から出力さ
れるパルス信号Ｕ、Ｄに基づいて電荷をＬＰＦ５に充放
電することにより、ＶＣＯ１の制御電圧端子に直流電圧
が入力される。制御電圧端子に加わる電圧に応じて周波
数が変化するＶＣＯ１の出力は、外部に出力されるとと
もに可変分周器２に入力される。このように周波数シン
セサイザ装置は、ＶＣＯ１と可変分周器２と位相比較器
３とチャージポンプ４とＬＰＦ５がフィードバックルー
プを形成しており、ｆｒｅｆとｆｄｉｖの周波数と位相
が一致したところでロック状態になり、ＶＣＯ１の出力
信号は安定する。
【０００４】図６は上記周波数シンセサイザ装置に用い
るパルススワロウ方式の可変分周器の構成を示してい
る。図６において、６は２モジュラスプリスケーラ、７
はメインカウンタ、８はスワロウカウンタ、９はモード
制御手段である。
るパルススワロウ方式の可変分周器の構成を示してい
る。図６において、６は２モジュラスプリスケーラ、７
はメインカウンタ、８はスワロウカウンタ、９はモード
制御手段である。
【０００５】上記パルススワロウ方式の可変分周器につ
いて、以下、その動作と共に更に詳細に説明する。２ジ
ュラスプリスケーラ６は、入力信号ｆｖｃｏの周波数を
Ｐ分周、または（Ｐ＋１）分周した信号ｆｃｋをメイン
カウンタ７とスワロウカウンタ８へ出力する。メインカ
ウンタ７とスワロウカウンタ８は同時にｆｃｋのカウン
トを開始し、カウント値をモード制御手段９へ出力す
る。モード制御手段９はスワロウカウンタ８のカウント
値がＡになるまでは２モジュラスプリスケーラ６の分周
比を（Ｐ＋１）に、メインカウンタ７のカウント値がＡ
〜Ｎ（但し、Ａ＜Ｎ）の間は２モジュラスプリスケーラ
６の分周比をＰになるようにモード制御信号を２モジュ
ラスプリスケーラ６へ出力する。メインカウンタ７のカ
ウント値がＮになれば、スワロウカウンタ８にＡ値を、
メインカウンタ７にＮ値をそれぞれロードし、同時に信
号ｆｄｉｖを出力する。以後、この動作を繰り返す。す
なわち、パルススワロウ方式の可変分周器の総分周比Ｍ
は（数１）のようになる。
いて、以下、その動作と共に更に詳細に説明する。２ジ
ュラスプリスケーラ６は、入力信号ｆｖｃｏの周波数を
Ｐ分周、または（Ｐ＋１）分周した信号ｆｃｋをメイン
カウンタ７とスワロウカウンタ８へ出力する。メインカ
ウンタ７とスワロウカウンタ８は同時にｆｃｋのカウン
トを開始し、カウント値をモード制御手段９へ出力す
る。モード制御手段９はスワロウカウンタ８のカウント
値がＡになるまでは２モジュラスプリスケーラ６の分周
比を（Ｐ＋１）に、メインカウンタ７のカウント値がＡ
〜Ｎ（但し、Ａ＜Ｎ）の間は２モジュラスプリスケーラ
６の分周比をＰになるようにモード制御信号を２モジュ
ラスプリスケーラ６へ出力する。メインカウンタ７のカ
ウント値がＮになれば、スワロウカウンタ８にＡ値を、
メインカウンタ７にＮ値をそれぞれロードし、同時に信
号ｆｄｉｖを出力する。以後、この動作を繰り返す。す
なわち、パルススワロウ方式の可変分周器の総分周比Ｍ
は（数１）のようになる。
【０００６】
【数１】
以上のように動作するパルススワロウ方式の可変分周器
の図５の辺変分周器２に使用した場合、ロック状態にお
ける周波数シンセサイザ装置の出力信号ｆｖｃｏは（数
２）のようになる。
の図５の辺変分周器２に使用した場合、ロック状態にお
ける周波数シンセサイザ装置の出力信号ｆｖｃｏは（数
２）のようになる。
【０００７】
【数２】
【０００８】
【発明が解決しようとする課題】周波数シンセサイザ装
置において、出力信号が設定周波数で安定するまでの時
間（以下、引き込み時間と呼ぶ）を短縮することと、低
消費電力化をはかることは重要課題である。引き込み時
間を短縮するためには、ｆｒｅｆを高くする必要があ
る。（数１）において、Ｎ＜ＰではＮ＞Ａの条件を満足
しない場合がでてきて連続の分周比を設定できなくな
る。したがって、連続に設定できる最小の分周比Ｍｍｉ
ｎは（数３）のようになる。
置において、出力信号が設定周波数で安定するまでの時
間（以下、引き込み時間と呼ぶ）を短縮することと、低
消費電力化をはかることは重要課題である。引き込み時
間を短縮するためには、ｆｒｅｆを高くする必要があ
る。（数１）において、Ｎ＜ＰではＮ＞Ａの条件を満足
しない場合がでてきて連続の分周比を設定できなくな
る。したがって、連続に設定できる最小の分周比Ｍｍｉ
ｎは（数３）のようになる。
【０００９】
【数３】
よって、最大のｆｒｅｆは（数４）で表わせる。
【００１０】
【数４】
ｆｒｅｆのの周波数を高くするにはＰを小さくすればよ
いが、その場合、メインカウンタ７とスワロウカウンタ
８のクロックｆｃｋの周波数が高くなり、消費電力が増
加してしまう。したがって、Ｐは大きくしなければなら
ず、この場合、ｆｒｅｆの周波数を高くすることができ
ず、引き込み時間を充分に短縮することができないとい
う問題があった。
いが、その場合、メインカウンタ７とスワロウカウンタ
８のクロックｆｃｋの周波数が高くなり、消費電力が増
加してしまう。したがって、Ｐは大きくしなければなら
ず、この場合、ｆｒｅｆの周波数を高くすることができ
ず、引き込み時間を充分に短縮することができないとい
う問題があった。
【００１１】本発明は、上記従来の問題を解決するもの
で、Ｐを小さくすることなく連続に設定可能な最小の分
周比を小さくし、ｆｒｅｆの周波数を高くすることで引
き込み時間を短縮することができるようにした周波数シ
ンセサイザ装置を提供することを目的とするものであ
る。
で、Ｐを小さくすることなく連続に設定可能な最小の分
周比を小さくし、ｆｒｅｆの周波数を高くすることで引
き込み時間を短縮することができるようにした周波数シ
ンセサイザ装置を提供することを目的とするものであ
る。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の周波数シンセサイザ装置は、基準信号と可
変分周器の出力の信号の位相を位相比較器で比較し、位
相差に基づいてパルス幅が増減する信号をチャージポン
プとローパスフィルタを介して電圧制御発振器へ出力
し、上記電圧制御発振器の出力の周波数を上記可変分周
器で外部から設定される分周比に基づいて分周して出力
する周波数シンセサイザ装置において、上記可変分周器
が、Ｐ（Ｐは正の整数）、（Ｐ＋１）及び（Ｐ＋２ k ）
（ｋは１以上の整数）で表されるｋ通りの分周比（合計
でｋ＋２通り）を設定できるプリスケーラと、このプリ
スケーラの出力をカウントするカウンタと、このカウン
タのカウント値に基づき上記プリスケーラの分周比を制
御するモード制御手段とを備えたものである。
に、本発明の周波数シンセサイザ装置は、基準信号と可
変分周器の出力の信号の位相を位相比較器で比較し、位
相差に基づいてパルス幅が増減する信号をチャージポン
プとローパスフィルタを介して電圧制御発振器へ出力
し、上記電圧制御発振器の出力の周波数を上記可変分周
器で外部から設定される分周比に基づいて分周して出力
する周波数シンセサイザ装置において、上記可変分周器
が、Ｐ（Ｐは正の整数）、（Ｐ＋１）及び（Ｐ＋２ k ）
（ｋは１以上の整数）で表されるｋ通りの分周比（合計
でｋ＋２通り）を設定できるプリスケーラと、このプリ
スケーラの出力をカウントするカウンタと、このカウン
タのカウント値に基づき上記プリスケーラの分周比を制
御するモード制御手段とを備えたものである。
【００１３】
【００１４】そして、上記周波数シンセサイザ装置にお
いて、プリスケーラが、入力信号を分周する２モジュラ
スプリスケーラと、この２モジュラスプリスケーラの出
力信号を分周するｎ個（但し、ｎは１以上の整数）の従
属接続された２分周器と、この２分周器の出力と上記モ
ード制御手段より出力される信号の論理積をとる第１の
論理ゲートと、この第１の論理ゲートの出力の論理和を
とり、上記２モジュラスプリスケーラの分周比を制御す
る第２の論理ゲートとを備えることができる。
いて、プリスケーラが、入力信号を分周する２モジュラ
スプリスケーラと、この２モジュラスプリスケーラの出
力信号を分周するｎ個（但し、ｎは１以上の整数）の従
属接続された２分周器と、この２分周器の出力と上記モ
ード制御手段より出力される信号の論理積をとる第１の
論理ゲートと、この第１の論理ゲートの出力の論理和を
とり、上記２モジュラスプリスケーラの分周比を制御す
る第２の論理ゲートとを備えることができる。
【００１５】
【作用】上記のように構成された本発明によれば、カウ
ンタのカウント値に基づいてプリスケーラの複数の分周
比を切り換えることにより、連続に設定可能な最小の分
周比を小さくすることができるので、基準信号の周波数
を高くすることができる。
ンタのカウント値に基づいてプリスケーラの複数の分周
比を切り換えることにより、連続に設定可能な最小の分
周比を小さくすることができるので、基準信号の周波数
を高くすることができる。
【００１６】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１は本発明の一実施例の構成を示
している。本発明実施例は図５に示した従来の周波数シ
ンセサイザ装置の可変分周器２を新たな構成としたもの
で、その他の同一の構成要素には同一の符号を付して説
明を省略する。
しながら説明する。図１は本発明の一実施例の構成を示
している。本発明実施例は図５に示した従来の周波数シ
ンセサイザ装置の可変分周器２を新たな構成としたもの
で、その他の同一の構成要素には同一の符号を付して説
明を省略する。
【００１７】可変分周器２は、（ｋ＋２）通り（但し、
ｋは１以上の整数）の分周比を設定することができ、モ
ード制御手段９の設定する分周比に基づき、ｆｖｃｏの
周波数を分周した信号ｆｃｋを出力する（ｋ＋２）モジ
ュラスプリスケーラ１０と、外部より設定されるカウン
ト値に基づきｆｃｋをカウントし、カウント値をモード
制御手段９に出力するとともに、カウント終了時に発生
する信号ｆｄｉｖを出力するカウンタ１１と、カウンタ
１１のカウント値に基づき、（ｋ＋２）モジュラスプリ
スケーラ１０の分周比を制御する信号Ｓ、Ｓ1〜ＳKを出
力するモード制御手段９とから構成されている。
ｋは１以上の整数）の分周比を設定することができ、モ
ード制御手段９の設定する分周比に基づき、ｆｖｃｏの
周波数を分周した信号ｆｃｋを出力する（ｋ＋２）モジ
ュラスプリスケーラ１０と、外部より設定されるカウン
ト値に基づきｆｃｋをカウントし、カウント値をモード
制御手段９に出力するとともに、カウント終了時に発生
する信号ｆｄｉｖを出力するカウンタ１１と、カウンタ
１１のカウント値に基づき、（ｋ＋２）モジュラスプリ
スケーラ１０の分周比を制御する信号Ｓ、Ｓ1〜ＳKを出
力するモード制御手段９とから構成されている。
【００１８】図２は図１の（ｋ＋２）モジュラスプリス
ケーラ１０の構成図である。モード信号の制御により分
周比をＱ、または（Ｑ＋１）に変更することができ、入
力信号ｆｖｃｏの周波数をＱ分周、または（Ｑ＋１）分
周した信号ｆｍｏｄを出力する２モジュラスプリスケー
ラ１２と、ｎ個の２分周器（但し、ｎは１以上の整数で
ｎ≧ｋ）が従属接続されてｆｍｏｄ周波数を２n分周し
た信号ｆｄｉｖを出力する、２n分周器１３と、２n分周
器１３内のｎ個の２分周器の出力と信号Ｓ1〜ＳKをそれ
ぞれ論理積をとるＡＮＤゲート１４と、ＡＮＤゲート１
４内のｋ個のＡＮＤゲート出力と信号Ｓの論理和をとる
ＮＯＲゲート１５とから構成されている。
ケーラ１０の構成図である。モード信号の制御により分
周比をＱ、または（Ｑ＋１）に変更することができ、入
力信号ｆｖｃｏの周波数をＱ分周、または（Ｑ＋１）分
周した信号ｆｍｏｄを出力する２モジュラスプリスケー
ラ１２と、ｎ個の２分周器（但し、ｎは１以上の整数で
ｎ≧ｋ）が従属接続されてｆｍｏｄ周波数を２n分周し
た信号ｆｄｉｖを出力する、２n分周器１３と、２n分周
器１３内のｎ個の２分周器の出力と信号Ｓ1〜ＳKをそれ
ぞれ論理積をとるＡＮＤゲート１４と、ＡＮＤゲート１
４内のｋ個のＡＮＤゲート出力と信号Ｓの論理和をとる
ＮＯＲゲート１５とから構成されている。
【００１９】以上のように構成された本発明実施例の周
波数シンセサイザ装置について、以下、その動作を説明
する。
波数シンセサイザ装置について、以下、その動作を説明
する。
【００２０】図２に示した（ｋ＋２）モジュラスプリス
ケーラの動作を図３に従い説明する。図２の２モジュラ
スプリスケーラ１２は、モード信号がＬレベルのときに
は、ｆｖｃｏの周波数をＱ分周した信号ｆｍｏｄを出力
し、モード信号がＨレベルのときには、ｆｖｃｏの周波
数を（Ｑ＋１）分周した信号ｆｍｏｄを出力する。
ケーラの動作を図３に従い説明する。図２の２モジュラ
スプリスケーラ１２は、モード信号がＬレベルのときに
は、ｆｖｃｏの周波数をＱ分周した信号ｆｍｏｄを出力
し、モード信号がＨレベルのときには、ｆｖｃｏの周波
数を（Ｑ＋１）分周した信号ｆｍｏｄを出力する。
【００２１】ＳがＨレベルのときのモード信号はＬレベ
ルで、ｆｖｃｏの周波数をＰ（≡２ n・Ｑ）分周した信
号ｆｃｋが出力される。ＳがＬレベルでＳ1〜ＳKがＨレ
ベルのときのモード信号は、２nパルスのｆｍｏｄ信号
の内の１パルスの間Ｈレベルで、その他はＬレベルにな
る。すなわち、ｆｖｃｏの周波数を（Ｐ＋１）分周した
信号ｆｃｋが出力される。ＳとＳ1がＨレベルでＳ2〜Ｓ
KがＨレベルのときのモード信号は、２nパルスのｆｍｏ
ｄ信号の内の２パルスの間Ｈレベルで、その他はＬレベ
ルになる。すなわち、ｆｖｃｏの周波数を（Ｐ＋２）分
周した信号ｆｃｋが出力される。Ｓ、Ｓ1、Ｓ2がＬレベ
ルでＳ3〜ＳKがＨレベルのときのモード信号は、２nパ
ルスのｆｍｏｄ信号の内の４パルスの間Ｈレベルで、そ
の他はＬレベルになる。すなわち、ｆｖｃｏの周波数を
（Ｐ＋４）分周した信号ｆｃｋが出力される。
ルで、ｆｖｃｏの周波数をＰ（≡２ n・Ｑ）分周した信
号ｆｃｋが出力される。ＳがＬレベルでＳ1〜ＳKがＨレ
ベルのときのモード信号は、２nパルスのｆｍｏｄ信号
の内の１パルスの間Ｈレベルで、その他はＬレベルにな
る。すなわち、ｆｖｃｏの周波数を（Ｐ＋１）分周した
信号ｆｃｋが出力される。ＳとＳ1がＨレベルでＳ2〜Ｓ
KがＨレベルのときのモード信号は、２nパルスのｆｍｏ
ｄ信号の内の２パルスの間Ｈレベルで、その他はＬレベ
ルになる。すなわち、ｆｖｃｏの周波数を（Ｐ＋２）分
周した信号ｆｃｋが出力される。Ｓ、Ｓ1、Ｓ2がＬレベ
ルでＳ3〜ＳKがＨレベルのときのモード信号は、２nパ
ルスのｆｍｏｄ信号の内の４パルスの間Ｈレベルで、そ
の他はＬレベルになる。すなわち、ｆｖｃｏの周波数を
（Ｐ＋４）分周した信号ｆｃｋが出力される。
【００２２】以下、同様に考えると、信号Ｓ、Ｓ1〜Ｓ2
と分周比の関係は（表１）のようになる（＊印：Ｄｏ
ｎ’ｔ Ｃａｒｅ）。
と分周比の関係は（表１）のようになる（＊印：Ｄｏ
ｎ’ｔ Ｃａｒｅ）。
【００２３】
【表１】
以上のように、図２の（ｋ＋２）モジュラスプリスケー
ラは、Ｓ、Ｓ1〜Ｓkの制御により（ｋ＋２）通りの分周
比を設定できる。
ラは、Ｓ、Ｓ1〜Ｓkの制御により（ｋ＋２）通りの分周
比を設定できる。
【００２４】図１において、（ｋ＋２）モジュラスプリ
スケーラ１０は、入力信号ｆｖｃｏの周波数を信号Ｓ、
Ｓ1〜Ｓkに基づいて（表１）に示す分周比で分周した信
号ｆｃｋをカウンタ１１へ出力する。カウンタ１１はｆ
ｃｋをカウントし、カウント値をモード制御手段９へ出
力する。モード制御手段９は、図４のタイミングチャー
トに示すように、（ｋ＋２）モジュラスプリスケーラ１
０の分周比を制御する。
スケーラ１０は、入力信号ｆｖｃｏの周波数を信号Ｓ、
Ｓ1〜Ｓkに基づいて（表１）に示す分周比で分周した信
号ｆｃｋをカウンタ１１へ出力する。カウンタ１１はｆ
ｃｋをカウントし、カウント値をモード制御手段９へ出
力する。モード制御手段９は、図４のタイミングチャー
トに示すように、（ｋ＋２）モジュラスプリスケーラ１
０の分周比を制御する。
【００２５】図４において、カウンタ１１がＡ1カウン
トするまでは、（ｋ＋２）モジュラスプリスケーラ１０
の分周比を（Ｐ＋１）にし、その後、カウント値がＡ2
になるまでは（ｋ＋２）モジュラスプリスケーラ１０の
分周比を（Ｐ＋２）にする。以下、同様にカウント値が
Ａ3、Ａ4、…Ａj（但しｊ＝ｋ＋１）になる毎に（ｋ＋
２）モジュラスプリスケーラ１０の分周比をそれぞれ
（Ｐ＋２j-1）に切り換える。その後、カウンタ１１が
Ａj+1カウントするまでは（ｋ＋２）モジュラスプリス
ケーラ１０の分周比をＰにする。カウント終了は、以上
の動作を繰り返す。すなわち、可変分周器２の総分周比
Ｍは（数５）のようになる。
トするまでは、（ｋ＋２）モジュラスプリスケーラ１０
の分周比を（Ｐ＋１）にし、その後、カウント値がＡ2
になるまでは（ｋ＋２）モジュラスプリスケーラ１０の
分周比を（Ｐ＋２）にする。以下、同様にカウント値が
Ａ3、Ａ4、…Ａj（但しｊ＝ｋ＋１）になる毎に（ｋ＋
２）モジュラスプリスケーラ１０の分周比をそれぞれ
（Ｐ＋２j-1）に切り換える。その後、カウンタ１１が
Ａj+1カウントするまでは（ｋ＋２）モジュラスプリス
ケーラ１０の分周比をＰにする。カウント終了は、以上
の動作を繰り返す。すなわち、可変分周器２の総分周比
Ｍは（数５）のようになる。
【００２６】
【数５】
したがって、ロック状態における周波数シンセサイザ装
置の出力信号ｆｖｃｏは（数６）のようになる。
置の出力信号ｆｖｃｏは（数６）のようになる。
【００２７】
【数６】
本発明の効果を示す一例を（表２）に示す。（表２）
は、例えば、Ｐが３２、６４、１２８（但し、Ｐ＝４・
２2、ｎ≧ｋ）で、かつそれぞれについてｋが１、２、
３の場合の連続に設定できる最小の分周比Ｍｍｉｎを算
出したものである。また、（数３）より算出される図６
のパルススワロウ方式の可変分周器で連続に設定できる
最小の分周比も（表２）に併せて示す。
は、例えば、Ｐが３２、６４、１２８（但し、Ｐ＝４・
２2、ｎ≧ｋ）で、かつそれぞれについてｋが１、２、
３の場合の連続に設定できる最小の分周比Ｍｍｉｎを算
出したものである。また、（数３）より算出される図６
のパルススワロウ方式の可変分周器で連続に設定できる
最小の分周比も（表２）に併せて示す。
【００２８】
【表２】
（表２）に示すように、Ｐの値が同じでも従来例に比べ
てＭｍｉｎの値を小さくすることができる。また、ｋの
値を大きくすることで、更にＭｍｉｎを小さくすること
ができる。すなわち、プリスケーラの分周比を小さくす
ることなくＭｍｉｎを小さくすることができる。これに
より、（数７）で表わされるｆｒｅｆの最大の周波数も
高くすることが可能となり、引き込み時間を短縮するこ
とができる。
てＭｍｉｎの値を小さくすることができる。また、ｋの
値を大きくすることで、更にＭｍｉｎを小さくすること
ができる。すなわち、プリスケーラの分周比を小さくす
ることなくＭｍｉｎを小さくすることができる。これに
より、（数７）で表わされるｆｒｅｆの最大の周波数も
高くすることが可能となり、引き込み時間を短縮するこ
とができる。
【００２９】
【数７】
なお、（表２）ではＰが３２、６４、１２８（Ｑ＝４）
で、かつそれぞれｋが１、２、３の場合についてＭｍｉ
ｎを算出したが、本発明はこれに限定されず、それぞれ
任意の値であっても同様に構成することが可能である。
で、かつそれぞれｋが１、２、３の場合についてＭｍｉ
ｎを算出したが、本発明はこれに限定されず、それぞれ
任意の値であっても同様に構成することが可能である。
【００３０】更に、本実施例ではカウンタ１１のカウン
ト値に基づいて（ｋ＋２）モジュラスプリスケーラ１０
の分周比を切り換えているが、カウンタ１１を複数個の
カウンタに分割し、そのそれぞれのカウンタのカウント
値に基づいて（ｋ＋２）モジュラスプリスケーラ１０の
分周比を切り換える構成としてもよい。
ト値に基づいて（ｋ＋２）モジュラスプリスケーラ１０
の分周比を切り換えているが、カウンタ１１を複数個の
カウンタに分割し、そのそれぞれのカウンタのカウント
値に基づいて（ｋ＋２）モジュラスプリスケーラ１０の
分周比を切り換える構成としてもよい。
【００３１】
【発明の効果】以上説明したように本発明によれば、プ
リスケーラの出力信号を計数するカウンタのカウント値
に基づいて、プリスケーラの複数の分周比を切り換える
ようにしたものであり、カウンタの動作周波数を高くす
ることなく、可変分周器で連続に設定可能な最小の分周
比を小さくして周波数シンセサイザ装置の基準信号の周
波数を高くすることで、引き込み時間を短縮することが
できる。
リスケーラの出力信号を計数するカウンタのカウント値
に基づいて、プリスケーラの複数の分周比を切り換える
ようにしたものであり、カウンタの動作周波数を高くす
ることなく、可変分周器で連続に設定可能な最小の分周
比を小さくして周波数シンセサイザ装置の基準信号の周
波数を高くすることで、引き込み時間を短縮することが
できる。
【図１】本発明の一実施例における周波数シンセサイザ
装置を示すブロック図
装置を示すブロック図
【図２】同周波数シンセサイザ装置に用いたプリスケー
ラの具体的構成を示す回路図
ラの具体的構成を示す回路図
【図３】同周波数シンセサイザ装置に用いたプリスケー
ラの動作を示すタイミングチャート
ラの動作を示すタイミングチャート
【図４】同周波数シンセサイザ装置に用いた可変分周器
の動作を示すタイミングチャート
の動作を示すタイミングチャート
【図５】従来の周波数シンセサイザ装置を示すブロック
図
図
【図６】同周波数シンセサイザ装置に用いた可変分周器
を示すブロック図
を示すブロック図
１ 電圧制御発振器
２ 可変分周器
３ 位相比較器
４ チャージポンプ
５ ローパスフィルタ
６ ２モジュラスプリスケーラ
７ メインカウンタ
８ スワロウカウンタ
９ モード制御手段
１０ （ｋ＋２）モジュラスプリスケーラ
１１ カウンタ
１２ ２モジュラスプリスケーラ
１３ ２n
１４ ＡＮＤゲート
１５ ＮＯＲゲート
Claims (2)
- 【請求項１】 基準信号と可変分周器の出力の信号の位
相を位相比較器で比較し、位相差に基づいてパルス幅が
増減する信号をチャージポンプとローパスフィルタを介
して電圧制御発振器へ出力し、上記電圧制御発振器の出
力の周波数を上記可変分周器で外部から設定される分周
比に基づいて分周して出力する周波数シンセサイザ装置
において、上記可変分周器が、Ｐ（Ｐは正の整数）、
（Ｐ＋１）及び（Ｐ＋２ k ）（ｋは１以上の整数）で表
されるｋ通りの分周比（合計でｋ＋２通り）を設定でき
るプリスケーラと、このプリスケーラの出力をカウント
するカウンタと、このカウンタのカウント値に基づき上
記プリスケーラの分周比を制御するモード制御手段とを
備えた周波数シンセサイザ装置。 - 【請求項２】 プリスケーラが、入力信号を分周する２
モジュラスプリスケーラと、この２モジュラスプリスケ
ーラの出力信号を分周するｎ個（但し、ｎは１以上の整
数）の従属接続された２分周器と、この２分周器の出力
と上記モード制御手段より出力される信号の論理積をと
る第１の論理ゲートと、この第１の論理ゲートの出力の
論理和をとり、上記２モジュラスプリスケーラの分周比
を制御する第２の論理ゲートとを備えた請求項１記載の
周波数シンセサイザ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25599695A JP3516785B2 (ja) | 1995-10-03 | 1995-10-03 | 周波数シンセサイザ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25599695A JP3516785B2 (ja) | 1995-10-03 | 1995-10-03 | 周波数シンセサイザ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0998085A JPH0998085A (ja) | 1997-04-08 |
| JP3516785B2 true JP3516785B2 (ja) | 2004-04-05 |
Family
ID=17286460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25599695A Expired - Fee Related JP3516785B2 (ja) | 1995-10-03 | 1995-10-03 | 周波数シンセサイザ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3516785B2 (ja) |
-
1995
- 1995-10-03 JP JP25599695A patent/JP3516785B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0998085A (ja) | 1997-04-08 |
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