【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ回路とそれを用いた信号発生器に関し、詳しくは、プリチューン回路の改良に関するものである。
【０００２】
【従来の技術】
周波数シンセサイザ方式の信号発生器として、図４に示すようなＰＬＬの同調帯域に高速に引き込むためのプリチューン回路を備えたＰＬＬ回路が一般的に用いられている。
【０００３】
図４において、発振器１の出力信号は、位相検出器２の一方の入力端子に入力されている。位相検出器２の出力信号は、ループフィルタ３を介して加算器４の一方の入力端子に入力されている。加算器４の出力信号は、電圧制御発振器（以下ＶＣＯという）５に制御信号として入力されている。ＶＣＯ５の出力信号は、発振出力信号として外部に出力されるとともに、位相検出器２の他方の入力端子およびプリチューン回路６を介して加算器４の他方の入力端子にも入力されている。
【０００４】
図５は図４のプリチューン回路６の一例を示す構成ブロック図である。プリチューン回路６は、カウンタ６１とコンパレータ６２とで構成されている。コンパレータ６２の一方の入力端子にはカウンタ６１の出力が入力され、他方の入力端子には周波数設定値を入力する設定端子６３が接続されている。コンパレータ６２の出力信号は、電流源７の出力をＶＣＯ５に選択的に入力するように接続されたスイッチ８を開閉駆動する制御信号として、スイッチ８に入力されている。ＶＣＯ５とスイッチ８の接続点はコンデンサ９を介して共通電位点に接続されている。
【０００５】
図６は図５の動作説明図である。カウンタ６１はＶＣＯ５の出力周波数をクロックとしてカウントアップし、出力周波数を計数する。コンパレータ６２はカウンタ６１の計数値と設定端子６３から入力設定された周波数値とを比較し、ＶＣＯ５の出力周波数が設定された帯域外の場合にはスイッチ８を駆動する制御パルスを出力する。プリチューン回路６の制御パルスでスイッチ８がオンになることによりＶＣＯ５の制御電圧が上昇し、ＶＣＯ５の出力周波数も高くなる。プリチューン回路６は、ＶＣＯ５の出力周波数が設定された周波数帯域内に入るまでこのようなカウントと制御を繰り返す。
【０００６】
【特許文献１】
特開２０００−４０９５９（第２頁）
【０００７】
なお、特許文献１には、周波数変更時にチャージポンプの動作を一時的に停止させることにより、周波数引き込み時間を短縮する技術が開示されている。そして、その第２頁には、プリチューン動作の概要が開示されている。
【０００８】
【発明が解決しようとする課題】
このような構成のプリチューン回路としては、周波数計数の分解能と高速制御が要求される。
しかし、図５のプリチューン回路６のようにＶＣＯ５の出力周波数をクロックとしてカウントアップするダイレクトカウント方式では、クロック周波数とカウント計数時間が比例の関係にあることから、ＶＣＯ５の出力周波数が高ければ高速・高分解能を満足するものの、使用するデバイスの動作周波数には限界がある。
【０００９】
本発明は、このような従来の問題点を解決するものであり、その目的は、使用するデバイスの動作周波数による制限を受けることなく高速・高分解能でＶＣＯの出力周波数を制御できるＰＬＬ回路とそれを用いた信号発生器を提供することにある。
【００１０】
【課題を解決するための手段】
このような目的を達成する請求項１の発明は、
電圧制御発振器の出力周波数をカウントするカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、比較手段の比較結果に基づき電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するＰＬＬ回路であって、
前記カウント手段はレシプロカルカウント方式を含むことを特徴とする。
【００１１】
請求項２の発明は、請求項１記載のＰＬＬ回路において、レシプロカルカウント方式のカウント手段は、電圧制御発振器の出力周波数を所定数カウントする毎に出力される分周パルスをゲート信号として、電圧制御発振器の出力周波数よりも高い基準周波数をカウントすることを特徴とする。
【００１２】
請求項３の発明は、請求項１または請求項２記載のＰＬＬ回路において、回路デバイスとしてＦＰＧＡを用いることを特徴とする。
【００１３】
請求項４の発明は、請求項１から請求項３のいずれかに記載のＰＬＬ回路において、基準周波数信号として装置内部の他の信号を共用することを特徴とする。
【００１４】
これらにより、高速・高分解能で電圧制御発振器の制御が行える。
【００１５】
請求項５の発明は、電圧制御発振器の出力周波数をカウントするレシプロカルカウント方式のカウント手段と、このカウント手段のカウント値と設定周波数を比較する比較手段とを有し、比較手段の比較結果に基づき電圧制御発振器の出力周波数が設定周波数帯域に入るように電圧制御発振器の制御電圧を制御するＰＬＬ回路を含むことを特徴とする信号発生器である。
【００１６】
これにより、ＰＬＬ回路の同期範囲を狭くできて周波数帯域を狭くでき、低雑音の信号発生器が実現できる。
【００１７】
【発明の実施の形態】
以下、図面を用いて本発明を詳しく説明する。
図１は本発明の実施の形態の一例を示す構成ブロック図であり、図５と共通する部分には同一の符号を付けている。
【００１８】
一般に周波数を測定するカウンタ方式は、図４のプリチューン回路６を構成するカウンタ６１のように入力周波数を直接カウントするダイレクトカウント方式と、入力周波数と基準周波数との比から入力周波数を測定するレシプロカルカウント方式に大別できる。ここで、基準周波数が入力周波数より高い場合には、レシプロカルカウント方式の方がダイレクトカウント方式よりも高速で高分解の入力周波数計数値が得られる。本発明は、このようなレシプロカルカウント方式の特性に着目したものである。
【００１９】
例えばＦＰＧＡ（Ｆｉｌｅｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅａｒｒａｙフィールド・プログラマブル・ゲートアレイ）デバイスでプリチューン回路６を構成する場合、一般に入出力ポートに対してデバイス内部の動作周波数が高いため、入力周波数に対して内部の基準周波数を高くするように実現することは可能である。
【００２０】
図１において、プリチューン回路６は、図５のカウンタ６１とコンパレータ６２の他に、レシプロカルカウント方式の基準カウンタ６４と基準周波数源６５とで構成されている。ここで、カウンタ６１はダイレクトカウント方式のものであり、一定数をカウントする毎に分周パルスを基準カウンタ６４の一方の入力端子に出力するように構成されている。基準カウンタ６４の他方の入力端子には、基準周波数源６５の周波数信号が入力されている。なおこの基準周波数源６５は、本発明を実際の装置に適用する場合には、新規に設けなくてもその装置内部で用いられている基準周波数信号系統があればそれを共用できる。
【００２１】
基準カウンタ６４は、カウンタ６１から出力される分周パルスの間に基準周波数源６５の周波数信号をカウントし、そのカウントデータをコンパレータ６２の一方の入力端子に入力する。コンパレータ６２の他方の入力端子には周波数設定値を入力する設定端子６３が接続されている。ここで、周波数設定値は、基準カウンタ６４のカウント値に対応した値に設定しておく。コンパレータ６２の出力信号は、電流源７の出力をＶＣＯ５に選択的に入力するように接続されたスイッチ８を開閉駆動する制御信号として、スイッチ８に入力されている。ＶＣＯ５とスイッチ８の接続点はコンデンサ９を介して共通電位点に接続されている。
【００２２】
このような構成において、コンパレータ６２は、ＶＣＯ５の出力周波数をカウントするカウンタ６１の計数値がある値になったときの基準カウンタ６４の値と設定周波数とを比較する。そして、比較の結果、設定周波数に対してＶＣＯ５の出力周波数がずれていれば、ＶＣＯ５の出力周波数を設定周波数に近づけるようにスイッチ８を駆動するための制御パルスを出力する。
【００２３】
例えば図２でゲート時間ｔをレシプロカルカウント方式とダイレクトカウント方式の両方式で同じと考えた場合、基準周波数が入力周波数より高ければ、基準周波数をカウントするレシプロカルカウント方式のほうが分解能が高いことは明らかである。
【００２４】
下記の条件で従来のプリチューン回路と本発明のプリチューン回路について、一定時間内の周波数分解能を比較する。
ＶＣＯ５の出力周波数：５０ＭＨｚ
カウント時間：１ｍｓｅｃ
基準周波数：３００ＭＨｚ
【００２５】
＜従来のプリチューン回路＞
５０ＭＨｚを１ｍｓｅｃカウントした数は、
カウント数（Ｍ） ＝ ５００００
よって、周波数分解能は、
周波数分解能 ＝ ５０ＭＨｚ ／ ５００００ ＝ １ｋＨｚ
になる。
【００２６】
＜本発明のプリチューン回路＞
５０ＭＨｚを１ｍｓｅｃカウントした数は、
カウント数（Ｍ） ＝ ５００００
３００ＭＨｚを１ｍｓｅｃカウントした数は、
カウント数（Ｎ） ＝ ３０００００
よって、周波数分解能は、
周波数分解能 ＝ ５０ＭＨｚ ／ ３０００００ ＝ １６７Ｈｚ
になり、従来のプリチューン回路に比べて高くなる。
【００２７】
図３は、このような本発明に基づくプリチューン回路を含むＰＬＬ回路の応用例の一例を示す周波数シンセサイズ方式の信号発生器であり、複数のＰＬＬ回路を組み合わせて広帯域で低雑音のデジタル変調信号発生器を実現している。
【００２８】
図３において、水晶発振器１０の出力信号は高分解能ＰＬＬ１１に入力されていて、高分解能ＰＬＬ１１からは１０〜２０ＭＨｚ／０．０２５Ｈｚ Ｓｔｅｐの出力信号が乗算器１２の一方の入力端子に出力されるとともに、６４０〜１３００ＭＨｚ／２０ＭＨｚ Ｓｔｅｐの出力信号が乗算器１３の一方の入力端子に出力されている。乗算器１２の他方の入力端子には、ローパスフィルタ（ＬＰＦ）１４を介して乗算器１３の出力信号が入力されている。乗算器１２の他方の入力端子には、ＶＣＯ５の出力信号が入力されている。なお、ＶＣＯ５の出力信号は、周波数を１／１６に分周する分周器１５を介して本発明を適用したプリチューン回路６に入力されている。
【００２９】
従来のプリチューン回路を使った信号発生器における周波数設定分解能は例えば０．１Ｈｚ、周波数設定時間は１０ｍｓｅｃ（ｔｙｐ．）であった。これに対し、本発明のプリチューン回路を使用して周波数設定時間を同じ値にした場合、前述した本発明の具体的効果から明らかなように、従来よりもＰＬＬ回路の同期範囲内に近づけることができる。このことは、ＰＬＬ回路の同期範囲を狭くすることができることを示し、周波数帯域を狭くできることになる。したがって、従来よりも低雑音の信号発生器が実現できる。
【００３０】
このように構成される信号発生器は、デジタル放送機器の測定検査に好適な周波数シンセサイズ方式の各種のデジタル信号発生器として好適である。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、使用するデバイスの動作周波数による制限を受けることなく高速・高分解能で電圧制御発振器の出力周波数を制御できるＰＬＬ回路とそれを用いた信号発生器を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態の一例を示す構成ブロック図である。
【図２】レシプロカルカウント方式の説明図である。
【図３】本発明に基づくプリチューン回路を含むＰＬＬ回路の応用例の一例を示す周波数シンセサイズ方式の信号発生器の構成ブロック図である。
【図４】従来のプリチューン回路を備えたＰＬＬ回路の一例を示す構成ブロック図である。
【図５】従来のＰＬＬ回路の一例を示す構成ブロック図である。
【図６】図５の動作説明図である。
【符号の説明】
１ 発振器
２ 位相検出器
３ ループフィルタ
４ 加算器
５ ＶＣＯ（電圧制御発生器）
６ プリチューン回路
６１ カウンタ
６２ コンパレータ
６３ 設定端子
６４ 基準カウンタ
６５ 基準周波数源
７ 電流源
８ スイッチ
９ コンデンサ
１０ 水晶発振器
１１ 高分解能ＰＬＬ
１２，１３ 乗算器
１４ ローパスフィルタ（ＬＰＦ）
１５ 分周器[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a PLL circuit and a signal generator using the same, and more particularly to an improvement in a pretune circuit.
[0002]
[Prior art]
As a signal generator of the frequency synthesizer system, a PLL circuit having a pretune circuit for rapidly drawing into a tuning band of the PLL as shown in FIG. 4 is generally used.
[0003]
In FIG. 4, the output signal of the oscillator 1 is input to one input terminal of the phase detector 2. The output signal of the phase detector 2 is input to one input terminal of the adder 4 via the loop filter 3. The output signal of the adder 4 is input as a control signal to a voltage controlled oscillator (VCO) 5. The output signal of the VCO 5 is output to the outside as an oscillation output signal, and is also input to the other input terminal of the phase detector 2 and the other input terminal of the adder 4 via the pretune circuit 6.
[0004]
FIG. 5 is a configuration block diagram showing an example of the pretune circuit 6 of FIG. The pretune circuit 6 includes a counter 61 and a comparator 62. An output of the counter 61 is input to one input terminal of the comparator 62, and a setting terminal 63 for inputting a frequency setting value is connected to the other input terminal. The output signal of the comparator 62 is input to the switch 8 as a control signal for driving the switch 8 connected to selectively input the output of the current source 7 to the VCO 5. The connection point between the VCO 5 and the switch 8 is connected via a capacitor 9 to a common potential point.
[0005]
FIG. 6 is an operation explanatory diagram of FIG. The counter 61 counts up using the output frequency of the VCO 5 as a clock and counts the output frequency. The comparator 62 compares the count value of the counter 61 with the frequency value input and set from the setting terminal 63, and outputs a control pulse for driving the switch 8 when the output frequency of the VCO 5 is out of the set band. When the switch 8 is turned on by the control pulse of the pretune circuit 6, the control voltage of the VCO 5 increases, and the output frequency of the VCO 5 also increases. The pretune circuit 6 repeats such counting and control until the output frequency of the VCO 5 falls within the set frequency band.
[0006]
[Patent Document 1]
JP 2000-40959 (page 2)
[0007]
Patent Document 1 discloses a technique for shortening the frequency pull-in time by temporarily stopping the operation of the charge pump when changing the frequency. The second page discloses the outline of the pretune operation.
[0008]
[Problems to be solved by the invention]
The pretuned circuit having such a configuration is required to have a high frequency count resolution and high-speed control.
However, in the direct counting system in which the output frequency of the VCO 5 is counted up using the clock as the clock as in the pretune circuit 6 of FIG. 5, since the clock frequency and the count time are proportional, the higher the output frequency of the VCO 5, the higher the speed. -Although high resolution is satisfied, the operating frequency of the device used is limited.
[0009]
SUMMARY OF THE INVENTION The present invention solves such a conventional problem, and an object of the invention is to provide a PLL circuit capable of controlling the output frequency of a VCO with high speed and high resolution without being limited by the operating frequency of a device to be used. To provide a signal generator using the same.
[0010]
[Means for Solving the Problems]
The invention of claim 1, which achieves such an object,
Counting means for counting the output frequency of the voltage controlled oscillator, and comparing means for comparing the count value of the counting means with the set frequency, wherein the output frequency of the voltage controlled oscillator falls within the set frequency band based on the comparison result of the comparing means A PLL circuit for controlling a control voltage of a voltage-controlled oscillator so that
The counting means includes a reciprocal counting method.
[0011]
According to a second aspect of the present invention, in the PLL circuit according to the first aspect, the counting means of the reciprocal counting method uses the frequency-divided pulse output every time the output frequency of the voltage-controlled oscillator is counted by a predetermined number as a gate signal to control the voltage. It is characterized in that a reference frequency higher than the output frequency of the oscillator is counted.
[0012]
According to a third aspect of the present invention, in the PLL circuit according to the first or second aspect, an FPGA is used as a circuit device.
[0013]
According to a fourth aspect of the present invention, in the PLL circuit according to any one of the first to third aspects, another signal in the device is shared as the reference frequency signal.
[0014]
These enable high-speed and high-resolution control of the voltage-controlled oscillator.
[0015]
According to a fifth aspect of the present invention, there is provided a reciprocal counting type counting means for counting the output frequency of the voltage controlled oscillator, and a comparing means for comparing the count value of the counting means with a set frequency, based on a comparison result of the comparing means. A signal generator including a PLL circuit that controls a control voltage of the voltage controlled oscillator so that an output frequency of the voltage controlled oscillator falls within a set frequency band.
[0016]
As a result, the synchronization range of the PLL circuit can be narrowed, the frequency band can be narrowed, and a low-noise signal generator can be realized.
[0017]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, the present invention will be described in detail with reference to the drawings.
FIG. 1 is a configuration block diagram showing an example of an embodiment of the present invention, and portions common to FIG. 5 are denoted by the same reference numerals.
[0018]
Generally, a counter method for measuring a frequency is a direct count method for directly counting an input frequency like a counter 61 included in the pretune circuit 6 in FIG. 4, and a reciprocal method for measuring an input frequency from a ratio of an input frequency to a reference frequency. It can be broadly divided into counting methods. Here, when the reference frequency is higher than the input frequency, the reciprocal counting method can obtain a high-resolution input frequency count value faster than the direct counting method. The present invention focuses on such characteristics of the reciprocal counting method.
[0019]
For example, when the pretune circuit 6 is configured by an FPGA (Filled Programmable Gateway field programmable gate array) device, since the operating frequency inside the device is generally high with respect to the input / output ports, the internal reference frequency is set with respect to the input frequency. It is possible to achieve higher.
[0020]
1, the pretune circuit 6 includes a reference counter 64 of a reciprocal counting system and a reference frequency source 65 in addition to the counter 61 and the comparator 62 of FIG. Here, the counter 61 is of a direct count type, and is configured to output a frequency-divided pulse to one input terminal of the reference counter 64 every time a predetermined number is counted. The frequency signal of the reference frequency source 65 is input to the other input terminal of the reference counter 64. When the present invention is applied to an actual device, the reference frequency source 65 can be shared without any additional provision if there is a reference frequency signal system used inside the device.
[0021]
The reference counter 64 counts the frequency signal of the reference frequency source 65 during the frequency division pulse output from the counter 61, and inputs the count data to one input terminal of the comparator 62. A setting terminal 63 for inputting a frequency setting value is connected to the other input terminal of the comparator 62. Here, the frequency setting value is set to a value corresponding to the count value of the reference counter 64. The output signal of the comparator 62 is input to the switch 8 as a control signal for driving the switch 8 connected to selectively input the output of the current source 7 to the VCO 5. The connection point between the VCO 5 and the switch 8 is connected via a capacitor 9 to a common potential point.
[0022]
In such a configuration, the comparator 62 compares the value of the reference counter 64 when the count value of the counter 61 for counting the output frequency of the VCO 5 reaches a certain value with the set frequency. As a result of the comparison, if the output frequency of the VCO 5 deviates from the set frequency, a control pulse for driving the switch 8 is output so that the output frequency of the VCO 5 approaches the set frequency.
[0023]
For example, assuming that the gate time t is the same in both the reciprocal counting method and the direct counting method in FIG. 2, if the reference frequency is higher than the input frequency, it is clear that the reciprocal counting method for counting the reference frequency has higher resolution. It is.
[0024]
Under the following conditions, the conventional pretuned circuit and the pretuned circuit of the present invention are compared in frequency resolution within a certain time.
Output frequency of VCO5: 50MHz
Counting time: 1msec
Reference frequency: 300 MHz
[0025]
<Conventional pretune circuit>
The number obtained by counting 50 MHz for 1 msec is
Count number (M) = 50,000
Therefore, the frequency resolution is
Frequency resolution = 50MHz / 50000 = 1kHz
become.
[0026]
<Pretune circuit of the present invention>
The number obtained by counting 50 MHz for 1 msec is
Count number (M) = 50,000
The number obtained by counting 300 MHz for 1 msec is
Count number (N) = 300,000
Therefore, the frequency resolution is
Frequency resolution = 50MHz / 300000 = 167Hz
, Which is higher than that of the conventional pretune circuit.
[0027]
FIG. 3 shows a frequency synthesizer type signal generator showing an example of an application example of a PLL circuit including a pretuned circuit according to the present invention, and a wideband and low noise digital modulation by combining a plurality of PLL circuits. A signal generator has been realized.
[0028]
In FIG. 3, an output signal of the crystal oscillator 10 is input to a high-resolution PLL 11, and an output signal of 10 to 20 MHz / 0.025 Hz Step is output from the high-resolution PLL 11 to one input terminal of the multiplier 12. , 640 to 1300 MHz / 20 MHz Step are output to one input terminal of the multiplier 13. The output signal of the multiplier 13 is input to the other input terminal of the multiplier 12 via a low-pass filter (LPF) 14. The output signal of the VCO 5 is input to the other input terminal of the multiplier 12. The output signal of the VCO 5 is input to the pretune circuit 6 to which the present invention is applied via the frequency divider 15 for dividing the frequency by 1/16.
[0029]
The frequency setting resolution of a signal generator using a conventional pretune circuit is, for example, 0.1 Hz, and the frequency setting time is 10 msec (typ.). On the other hand, when the frequency setting time is set to the same value by using the pretuned circuit of the present invention, as is apparent from the specific effects of the present invention described above, it is necessary to bring the frequency closer to within the synchronization range of the PLL circuit than in the related art. Can be. This means that the synchronization range of the PLL circuit can be narrowed, and the frequency band can be narrowed. Therefore, a signal generator with lower noise than before can be realized.
[0030]
The signal generator configured as described above is suitable as various digital signal generators of a frequency synthesis method suitable for measurement and inspection of digital broadcasting equipment.
[0031]
【The invention's effect】
As described above, according to the present invention, a PLL circuit capable of controlling the output frequency of a voltage controlled oscillator with high speed and high resolution without being limited by the operating frequency of a device to be used, and a signal generator using the PLL circuit are realized. it can.
[Brief description of the drawings]
FIG. 1 is a configuration block diagram illustrating an example of an embodiment of the present invention.
FIG. 2 is an explanatory diagram of a reciprocal counting method.
FIG. 3 is a configuration block diagram of a frequency synthesizer type signal generator showing an example of an application example of a PLL circuit including a pretune circuit according to the present invention.
FIG. 4 is a configuration block diagram illustrating an example of a PLL circuit including a conventional pretune circuit.
FIG. 5 is a configuration block diagram illustrating an example of a conventional PLL circuit.
FIG. 6 is an operation explanatory diagram of FIG. 5;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 Oscillator 2 Phase detector 3 Loop filter 4 Adder 5 VCO (Voltage control generator)
6 Pretune circuit 61 Counter 62 Comparator 63 Setting terminal 64 Reference counter 65 Reference frequency source 7 Current source 8 Switch 9 Capacitor 10 Crystal oscillator 11 High resolution PLL
12, 13 multiplier 14 low-pass filter (LPF)
15 divider
