JPH07297642A - 周波数倍数回路 - Google Patents
周波数倍数回路Info
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- JPH07297642A JPH07297642A JP7008862A JP886295A JPH07297642A JP H07297642 A JPH07297642 A JP H07297642A JP 7008862 A JP7008862 A JP 7008862A JP 886295 A JP886295 A JP 886295A JP H07297642 A JPH07297642 A JP H07297642A
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- signal
- frequency
- output
- reference clock
- delay
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、デジタルゲートにて回路を
構成し、温度または製品工程変数の変化に影響されるこ
となく作動点を自動的に調節し、所定デューティ比の倍
周波数クロック信号を得ることのできる周波数倍数回路
を提供することである。 【構成】 基準クロック信号を遅延させる遅延手段と、
分周信号を出力する分周手段と、遅延された出力信号と
分周手段の出力信号とを比較し所定デューティ比の信号
を検出する信号検出手段と、それら出力信号をデコーデ
ィングし基準クロック信号の１／２周期のｎ倍遅延信号
を出力するデコーディング手段と、基準クロック信号の
倍数周波数を発生する周波数発生手段とを備えて周波数
倍数回路が構成されている。
構成し、温度または製品工程変数の変化に影響されるこ
となく作動点を自動的に調節し、所定デューティ比の倍
周波数クロック信号を得ることのできる周波数倍数回路
を提供することである。 【構成】 基準クロック信号を遅延させる遅延手段と、
分周信号を出力する分周手段と、遅延された出力信号と
分周手段の出力信号とを比較し所定デューティ比の信号
を検出する信号検出手段と、それら出力信号をデコーデ
ィングし基準クロック信号の１／２周期のｎ倍遅延信号
を出力するデコーディング手段と、基準クロック信号の
倍数周波数を発生する周波数発生手段とを備えて周波数
倍数回路が構成されている。
Description
【０００１】
【産業上の利用分野】本発明は、周波数倍数回路に関わ
るもので、詳しくは、入力するクロック信号の１周期の
１／２に該当する位置で転位する２倍周波数クロック信
号を発生させ、または１／ｎ（ｎは２以上の整数であ
る。）に該当する位置で転位するｎ倍周波数クロック信
号を発生させて、デューティ比を任意に調節し得るよう
にした周波数倍数回路に関するものである。
るもので、詳しくは、入力するクロック信号の１周期の
１／２に該当する位置で転位する２倍周波数クロック信
号を発生させ、または１／ｎ（ｎは２以上の整数であ
る。）に該当する位置で転位するｎ倍周波数クロック信
号を発生させて、デューティ比を任意に調節し得るよう
にした周波数倍数回路に関するものである。
【０００２】
【従来の技術】一般に、１つのシステムを設計する場
合、該システムに入力するクロック信号の１周期の１／
４に該当する位置に供給される信号を探すため、遅延器
またはＰＬＬ（phase locked loop ）回路を適用してい
る。そして、従来周波数倍数回路においては、図３に示
すように、基準クロックをｎ分周する分周器１と、該分
周器１の出力信号と基準クロック信号（ｒｅｆ）のｎ倍
クロック信号とを比較しパルストレイン（train ）を発
生する位相検出部２と、該位相検出部２の出力信号中高
域成分を制御する低域通過フィルタ３と、該低域通過フ
ィルタ３の出力電圧により発振周波数を出力する電圧制
御発振器ＶＣＯ４と、該電圧制御発振器４の出力を分周
し、前記基準クロック信号ｒｅｆのｍ×ｎ倍クロック信
号を前記位相検出部２に出力する分周器５とを備えてい
た。
合、該システムに入力するクロック信号の１周期の１／
４に該当する位置に供給される信号を探すため、遅延器
またはＰＬＬ（phase locked loop ）回路を適用してい
る。そして、従来周波数倍数回路においては、図３に示
すように、基準クロックをｎ分周する分周器１と、該分
周器１の出力信号と基準クロック信号（ｒｅｆ）のｎ倍
クロック信号とを比較しパルストレイン（train ）を発
生する位相検出部２と、該位相検出部２の出力信号中高
域成分を制御する低域通過フィルタ３と、該低域通過フ
ィルタ３の出力電圧により発振周波数を出力する電圧制
御発振器ＶＣＯ４と、該電圧制御発振器４の出力を分周
し、前記基準クロック信号ｒｅｆのｍ×ｎ倍クロック信
号を前記位相検出部２に出力する分周器５とを備えてい
た。
【０００３】そして、このように構成された従来の周波
数倍数回路の作用を説明すると次のようであった。ま
ず、初期に電圧制御の発振器から任意の初期周波数信号
が出力して分周器５に印加し、初期周波数の１／ｎ×ｍ
倍周波数が位相検出部２に出力される。この場合、該分
周器でｍ×ｎ倍分周が行なわれるが、ｎは基準クロック
信号を分周する次数を示し、ｍは基準クロック信号（ｒ
ｅｆ）の周波数の所望する倍数を示す。一方、分周器１
では入力される基準クロック信号ｒｅｆをｎ倍分周して
基準クロック信号の周波数よりｎ倍低い周波数信号を出
力し、前記位相検出部２は前記分周器１の出力信号と前
記分周器５の出力信号とを比較し、該分周器１の出力信
号の周波数が前記分周器５の出力信号の周波数よりも高
いと、陽のパルストレイン（train ）を出力し、該分周
器１の出力信号の周波数が前記分周器５の周波数よりも
低いと陰のパルストレインを出力する。次いで、該位相
検出部２の出力信号は低域通過フィルタ３に印加され、
出力信号の電圧レベルを調節する。すなわち、前記位相
検出部２から陽のパルストレインが出力されると前記低
域通過フィルタ３の出力電圧は増加され、該位相検出部
２から陰のパルストレインが出力されると低域通過フィ
ルタ３の出力電圧は減少される。次に、該低域通過フィ
ルタ３の出力電圧の下限に従って前記電圧制御発振器４
から出力する発振周波数が加減されて前記分周器５に再
び印加される。その後、このような動作が反復継続して
行なわれてそれら分周器１および５から出力する信号の
位相が同一となると、前記位相検出器２からの出力信号
は“０”になり、前記電圧制御発振器４の発振動作が安
定し、出力信号の周波数は基準クロック信号のｍ倍にな
る。
数倍数回路の作用を説明すると次のようであった。ま
ず、初期に電圧制御の発振器から任意の初期周波数信号
が出力して分周器５に印加し、初期周波数の１／ｎ×ｍ
倍周波数が位相検出部２に出力される。この場合、該分
周器でｍ×ｎ倍分周が行なわれるが、ｎは基準クロック
信号を分周する次数を示し、ｍは基準クロック信号（ｒ
ｅｆ）の周波数の所望する倍数を示す。一方、分周器１
では入力される基準クロック信号ｒｅｆをｎ倍分周して
基準クロック信号の周波数よりｎ倍低い周波数信号を出
力し、前記位相検出部２は前記分周器１の出力信号と前
記分周器５の出力信号とを比較し、該分周器１の出力信
号の周波数が前記分周器５の出力信号の周波数よりも高
いと、陽のパルストレイン（train ）を出力し、該分周
器１の出力信号の周波数が前記分周器５の周波数よりも
低いと陰のパルストレインを出力する。次いで、該位相
検出部２の出力信号は低域通過フィルタ３に印加され、
出力信号の電圧レベルを調節する。すなわち、前記位相
検出部２から陽のパルストレインが出力されると前記低
域通過フィルタ３の出力電圧は増加され、該位相検出部
２から陰のパルストレインが出力されると低域通過フィ
ルタ３の出力電圧は減少される。次に、該低域通過フィ
ルタ３の出力電圧の下限に従って前記電圧制御発振器４
から出力する発振周波数が加減されて前記分周器５に再
び印加される。その後、このような動作が反復継続して
行なわれてそれら分周器１および５から出力する信号の
位相が同一となると、前記位相検出器２からの出力信号
は“０”になり、前記電圧制御発振器４の発振動作が安
定し、出力信号の周波数は基準クロック信号のｍ倍にな
る。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の周波数倍数回路においては、遅延
器を使用する場合に温度の変化または集積回路の製造工
程の変化に大きく影響を受けて誤動作が発生する。また
遅延器に代わってＰＬＬを使用する場合には該ＰＬＬの
チップ外部に抵抗およびコンデンサを連結するので容積
が大きくなり、原価が上昇するという不都合な点があっ
た。この問題は従来の周波数倍数回路がアナログ回路で
構成されていたというところに起因するものである。
うに構成された従来の周波数倍数回路においては、遅延
器を使用する場合に温度の変化または集積回路の製造工
程の変化に大きく影響を受けて誤動作が発生する。また
遅延器に代わってＰＬＬを使用する場合には該ＰＬＬの
チップ外部に抵抗およびコンデンサを連結するので容積
が大きくなり、原価が上昇するという不都合な点があっ
た。この問題は従来の周波数倍数回路がアナログ回路で
構成されていたというところに起因するものである。
【０００５】また、初期段階から出力信号の周波数が安
定するまでの時間が長くなるため半導体チップを設計す
るときの回路の全体的な循環の同調作業が困難であり、
製品が工程のパラメータまたは温度の変化に敏感に反応
して、誤動作の発生するおそれがあるという不都合な点
もあった。
定するまでの時間が長くなるため半導体チップを設計す
るときの回路の全体的な循環の同調作業が困難であり、
製品が工程のパラメータまたは温度の変化に敏感に反応
して、誤動作の発生するおそれがあるという不都合な点
もあった。
【０００６】このような問題を解決するために本発明の
目的とするところは、デジタルゲートを用いて周波数倍
数回路を構成し、温度の変化または製造工程変数の変化
にかかわりなく作動点を自動的に調整し、所定デューテ
ィ比の倍周波数クロック信号を得ることのできる周波数
倍数回路を提供することである。
目的とするところは、デジタルゲートを用いて周波数倍
数回路を構成し、温度の変化または製造工程変数の変化
にかかわりなく作動点を自動的に調整し、所定デューテ
ィ比の倍周波数クロック信号を得ることのできる周波数
倍数回路を提供することである。
【０００７】
【課題を解決するための手段】基準クロック信号を順次
遅延させる第１遅延手段と、該基準クロック信号を遅延
させた信号と該基準クロック信号との論理和により分周
された信号を出力する分周手段と、該分周手段の出力信
号を順次遅延させる第２遅延手段と、該第２遅延手段で
所定時間遅延させた出力信号と前記分周手段の出力信号
とをそれぞれ比較し所定デューティ比の信号を検出する
信号検出手段と、該信号検出手段の出力信号と前記第１
遅延手段で所定時間遅延された出力信号とをデコードし
て前記基準クロック信号を該基準クロック信号の１／２
周期のｎ（ｎは２以上の整数）倍に遅延させた信号に出
力するデコーディング手段と、該デコーディング手段の
出力信号と前記基準クロック信号との排他的論理和を出
力し、該基準クロック信号の倍数周波数を発生する周波
数発生手段とを備えた。
遅延させる第１遅延手段と、該基準クロック信号を遅延
させた信号と該基準クロック信号との論理和により分周
された信号を出力する分周手段と、該分周手段の出力信
号を順次遅延させる第２遅延手段と、該第２遅延手段で
所定時間遅延させた出力信号と前記分周手段の出力信号
とをそれぞれ比較し所定デューティ比の信号を検出する
信号検出手段と、該信号検出手段の出力信号と前記第１
遅延手段で所定時間遅延された出力信号とをデコードし
て前記基準クロック信号を該基準クロック信号の１／２
周期のｎ（ｎは２以上の整数）倍に遅延させた信号に出
力するデコーディング手段と、該デコーディング手段の
出力信号と前記基準クロック信号との排他的論理和を出
力し、該基準クロック信号の倍数周波数を発生する周波
数発生手段とを備えた。
【０００８】
【作用】第１遅延手段の働きにより、基準クロック信号
が順次遅延させられ、分周手段の働きにより、前記遅延
させられた基準クロック信号と前記基準クロック信号と
が論理和されて分周された信号が出力され、第２遅延手
段の働きにより、前記分周手段による出力信号が順次遅
延させられる。さらに信号検出手段の働きにより、前記
第２遅延手段で所定時間遅延させられた出力信号とを前
記分周手段の出力信号とが比較されて、所定デューティ
比の信号が出力される。さらに、デコーディング手段の
働きにより、前記信号検出手段の出力信号と前記第１遅
延手段で所定時間遅延させられた出力信号とがデコード
されて前記基準クロック信号を該基準クロック信号の１
／２周期のｎ（ｎは２以上の整数）倍に遅延させられた
信号が出力され、周波数発生手段の働きにより、デコー
ディング手段の出力信号と前記基準クロック信号との論
理結合が出力されて該基準クロック信号の倍数周波数が
発生させられる。
が順次遅延させられ、分周手段の働きにより、前記遅延
させられた基準クロック信号と前記基準クロック信号と
が論理和されて分周された信号が出力され、第２遅延手
段の働きにより、前記分周手段による出力信号が順次遅
延させられる。さらに信号検出手段の働きにより、前記
第２遅延手段で所定時間遅延させられた出力信号とを前
記分周手段の出力信号とが比較されて、所定デューティ
比の信号が出力される。さらに、デコーディング手段の
働きにより、前記信号検出手段の出力信号と前記第１遅
延手段で所定時間遅延させられた出力信号とがデコード
されて前記基準クロック信号を該基準クロック信号の１
／２周期のｎ（ｎは２以上の整数）倍に遅延させられた
信号が出力され、周波数発生手段の働きにより、デコー
ディング手段の出力信号と前記基準クロック信号との論
理結合が出力されて該基準クロック信号の倍数周波数が
発生させられる。
【０００９】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。図１に示したように、本発明に係る周
波数倍数回路においては、基準クロック信号（ｃｌｋ）
をＢ１ないしＢ６に示される各バッファにより順次遅延
させる第１遅延手段としての第１遅延部１１と、該基準
クロック信号をＢ７およびＢ８に示される各バッファに
より順次遅延させて、遅延したバッファＢ８の出力信号
と前記基準クロック信号とが排他的ＯＲゲートにより分
周された信号を出力する分周手段としての分周器１２
と、該分周器１２の出力信号をＢ１１ないしＢ２４に示
されるバッファにより順次遅延させる第２遅延手段とし
ての第２遅延部１３と、該第２遅延部１３の出力信号と
前記分周器１２の各バッファＢ１８，Ｂ２０，Ｂ２２，
Ｂ２４の出力信号との論理積をＡＮ１ないしＡＮ４に示
されるＡＮＤゲートで行ない、それぞれの出力信号を、
前記分周器１２の出力信号を反転する反転器ＩＮ１の出
力信号によりフリップフロップＦＦ１ないしＦＦ４でそ
れぞれラッチして、所定デューティ比の信号を検出する
信号検出手段としての信号検出部１４と、該信号検出部
１４のフリップフロップＦＦ１ないしＦＦ４の出力信号
と前記第１遅延部１１のバッファＢ３ないしＢ６の出力
信号との論理積をＡＮ５ないしＡＮ８に示されるＡＮＤ
ゲートでそれぞれ出力し、それらの出力信号の論理和を
ＯＲゲートＯＲ１で出力することにより基準クロック信
号の１／２周期のｎ倍に遅延された信号を発生するデコ
ーディング手段としてのデコーダ１５と、該デコーダ１
５の出力信号と前記基準クロック信号との排他的論理和
をＸＯＲ２に示す排他的ＯＲゲートで出力することによ
り該基準クロック信号の倍数周波数を発生する周波数発
生手段としての周波数発生部１６とを備えている。
詳細に説明する。図１に示したように、本発明に係る周
波数倍数回路においては、基準クロック信号（ｃｌｋ）
をＢ１ないしＢ６に示される各バッファにより順次遅延
させる第１遅延手段としての第１遅延部１１と、該基準
クロック信号をＢ７およびＢ８に示される各バッファに
より順次遅延させて、遅延したバッファＢ８の出力信号
と前記基準クロック信号とが排他的ＯＲゲートにより分
周された信号を出力する分周手段としての分周器１２
と、該分周器１２の出力信号をＢ１１ないしＢ２４に示
されるバッファにより順次遅延させる第２遅延手段とし
ての第２遅延部１３と、該第２遅延部１３の出力信号と
前記分周器１２の各バッファＢ１８，Ｂ２０，Ｂ２２，
Ｂ２４の出力信号との論理積をＡＮ１ないしＡＮ４に示
されるＡＮＤゲートで行ない、それぞれの出力信号を、
前記分周器１２の出力信号を反転する反転器ＩＮ１の出
力信号によりフリップフロップＦＦ１ないしＦＦ４でそ
れぞれラッチして、所定デューティ比の信号を検出する
信号検出手段としての信号検出部１４と、該信号検出部
１４のフリップフロップＦＦ１ないしＦＦ４の出力信号
と前記第１遅延部１１のバッファＢ３ないしＢ６の出力
信号との論理積をＡＮ５ないしＡＮ８に示されるＡＮＤ
ゲートでそれぞれ出力し、それらの出力信号の論理和を
ＯＲゲートＯＲ１で出力することにより基準クロック信
号の１／２周期のｎ倍に遅延された信号を発生するデコ
ーディング手段としてのデコーダ１５と、該デコーダ１
５の出力信号と前記基準クロック信号との排他的論理和
をＸＯＲ２に示す排他的ＯＲゲートで出力することによ
り該基準クロック信号の倍数周波数を発生する周波数発
生手段としての周波数発生部１６とを備えている。
【００１０】次にこのように構成された本発明に係る周
波数倍数回路の動作を以下に説明する。まず、分周器１
２のバッファＢ７，Ｂ８では図２の（Ａ）に示したよう
に、基準クロック信号が順次遅延させられる。さらに排
他的ＯＲゲートＸＯＲ１では、前記バッファＢ８の出力
信号と前記基準クロック信号との論理和が出力し、図２
の（Ｂ）に示しように、該基準クロック信号が高電位に
なった後、遅延させられた時間だけパルスが発生する。
また、第１遅延部１１各バッファＢ１ないしＢ６では、
図２の（Ｙ），（Ｚ）および（ＡＡ）ないし（ＡＤ）に
示したように、入力する前記基準クロック信号が順次シ
フトさせられて、遅延した遅延信号ｂないしｇのそれぞ
れの出力がある。次に第２遅延部１３の各バッファＢ１
１ないしＢ１７では、図２の（Ｉ）に示したように入力
する分周器１２の出力信号が順次シフトさせられて、遅
延信号ｃｄａないしｃｄｇのそれぞれの出力がある。次
にバッファＢ１８にバッファＢ１７の出力信号ｃｄｇが
入力して図２の（Ｊ）に示したような遅延信号ｈがバッ
ファＢ１８から出力され、バッファＢ１９にはバッファ
Ｂ１８の出力信号ｈが入力して図２の（Ｋ）に示したよ
うな遅延信号ｉがバッファＢ１９から出力され、バッフ
ァＢ２０にはバッファＢ１９の出力信号ｉが入力して図
２の（Ｌ）に示したような遅延信号ｊがバッファＢ２０
から出力され、バッファＢ２１にはバッファＢ２０の出
力信号が入力して図２の（Ｍ）に示したような遅延信号
ｋがバッファＢ２１から出力され、バッファＢ２２には
バッファＢ２１の出力信号ｋが入力して図２の（Ｎ）に
示したような遅延信号ｌがバッファＢ２２から出力さ
れ、バッファＢ２３にはバッファＢ２２の出力信号ｌが
入力して図２の（Ｏ）に示したような遅延信号ｍがバッ
ファＢ２３から出力され、バッファＢ２４にはバッファ
Ｂ２３の出力信号ｍが入力して図２の（Ｐ）に示したよ
うな遅延信号ｎがバッファＢ２４から出力される。次に
信号検出部１４の各ＡＮＤゲートＡＮ１ないしＡＮ４で
は、前記第２遅延部１３の各バッファＢ１８，Ｂ２０，
Ｂ２２，Ｂ２４の出力信号と前記分周器１２の出力信号
とが比較され、基準クロック信号ｃｌｋの１／２周期ま
で遅延された信号と該分周器１２の出力信号Ｃｋｅｄｇ
ｅとの重なる信号が検出されて図２の（Ｑ）ないし
（Ｔ）に示したような信号ｈｈ，ｊｊ，ｌｌ，ｎｎが発
生する。さらに、該分周器１２の下降エッジ出力信号を
反転した反転器ＩＮ１の上昇エッジ出力信号がクロック
端子に印加されたフリップフロップＦＦ１ないしＦＦ４
では、前記ＡＮＤゲートＡＮ１ないしＡＮ４の出力信号
であるｈｈ，ｊｊ，ｌｌ，ｎｎがそれぞれラッチされて
図２の（Ｕ）ないし（Ｘ）に示したような信号ｅｎ１な
いしｅｎ４がデコーダ１５のＡＮＤゲートを示すＡＮ５
ないしＡＮ８の一方側入力端子にそれぞれ出力される。
一方、第１遅延部１１のバッファＢ３には前記基準クロ
ック信号が各バッファＢ１，Ｂ２を通って入力された
後、該バッファＢ３より図２（ＡＡ）に示したような遅
延信号ｄが出力される。該バッファＢ３の出力信号ｄは
バッファＢ４に入力して図２の（ＡＢ）に示したような
遅延信号ｅが出力され、該バッファＢ４の出力信号ｅは
バッファＢ５に入力して図２の（ＡＣ）に示したような
遅延信号ｆが出力され、該バッファＢ５の出力信号ｆは
バッファＢ６に入力して図２の（ＡＤ）に示したような
遅延信号ｇが出力され、デコーダ１５のＡＮＤゲートＡ
Ｎ５ないしＡＮ８の他方側端子に前記ｄないしｇの信号
がそれぞれ入力される。これにより該デコーダ１５の各
ＡＮＤゲートＡＮ５ないしＡＮ８の一方側端子には前記
信号検出部１４の出力信号ｅｎ１ないしｅｎ４がそれぞ
れ入力され、他方側端子には前記第１遅延部１１の出力
信号ｄないしｇがそれぞれ入力されて双方の論理積がそ
れぞれのＡＮＤゲートより出力される。出力された前記
信号はＯＲゲートＯＲ１に入力してその論理和である前
記基準クロック信号の１／４周期だけ遅延された信号ｍ
ｉｄが周波数発生部１６に出力される。すなわち、前記
第２遅延部１３のバッファＢ２０の出力信号と、分周器
１２の出力信号とが前記信号検出部１４のＡＮＤゲート
ＡＮ２へ入力されると、該ＡＮＤゲートＡＮ２の出力は
双方の信号の高電位状態が重なる時間だけ高電位とな
り、前記分周器１２の下降エッジにトリガされたフリッ
プフロップＦＦ１ないしＦＦ４が前記ＡＮＤゲートＡＮ
２の出力を保持して、前記デコーダ１５のＡＮＤゲート
ＡＮ６にイネーブル信号ｅｎ２が出力される。該デコー
ダ１５のＡＮＤゲートＡＮ６は前記第１遅延部１１のバ
ッファＢ４の出力をＯＲゲートＯＲ１に出力し、図２の
（ＡＥ）に示したような基準クロックの１／４周期だけ
遅延された信号が周波数発生部１６の一方側端子に出力
される。次に該周波数発生部１６の排他的ＯＲゲートＸ
ＯＲ２に前記デコーダ１５の出力信号ｍｉｄと前記基準
クロック信号とが入力してその論理和である図２の（Ａ
Ｆ）に示したような基準クロック信号周波数の２倍に相
当する周波数信号ＯＵＴが出力される。
波数倍数回路の動作を以下に説明する。まず、分周器１
２のバッファＢ７，Ｂ８では図２の（Ａ）に示したよう
に、基準クロック信号が順次遅延させられる。さらに排
他的ＯＲゲートＸＯＲ１では、前記バッファＢ８の出力
信号と前記基準クロック信号との論理和が出力し、図２
の（Ｂ）に示しように、該基準クロック信号が高電位に
なった後、遅延させられた時間だけパルスが発生する。
また、第１遅延部１１各バッファＢ１ないしＢ６では、
図２の（Ｙ），（Ｚ）および（ＡＡ）ないし（ＡＤ）に
示したように、入力する前記基準クロック信号が順次シ
フトさせられて、遅延した遅延信号ｂないしｇのそれぞ
れの出力がある。次に第２遅延部１３の各バッファＢ１
１ないしＢ１７では、図２の（Ｉ）に示したように入力
する分周器１２の出力信号が順次シフトさせられて、遅
延信号ｃｄａないしｃｄｇのそれぞれの出力がある。次
にバッファＢ１８にバッファＢ１７の出力信号ｃｄｇが
入力して図２の（Ｊ）に示したような遅延信号ｈがバッ
ファＢ１８から出力され、バッファＢ１９にはバッファ
Ｂ１８の出力信号ｈが入力して図２の（Ｋ）に示したよ
うな遅延信号ｉがバッファＢ１９から出力され、バッフ
ァＢ２０にはバッファＢ１９の出力信号ｉが入力して図
２の（Ｌ）に示したような遅延信号ｊがバッファＢ２０
から出力され、バッファＢ２１にはバッファＢ２０の出
力信号が入力して図２の（Ｍ）に示したような遅延信号
ｋがバッファＢ２１から出力され、バッファＢ２２には
バッファＢ２１の出力信号ｋが入力して図２の（Ｎ）に
示したような遅延信号ｌがバッファＢ２２から出力さ
れ、バッファＢ２３にはバッファＢ２２の出力信号ｌが
入力して図２の（Ｏ）に示したような遅延信号ｍがバッ
ファＢ２３から出力され、バッファＢ２４にはバッファ
Ｂ２３の出力信号ｍが入力して図２の（Ｐ）に示したよ
うな遅延信号ｎがバッファＢ２４から出力される。次に
信号検出部１４の各ＡＮＤゲートＡＮ１ないしＡＮ４で
は、前記第２遅延部１３の各バッファＢ１８，Ｂ２０，
Ｂ２２，Ｂ２４の出力信号と前記分周器１２の出力信号
とが比較され、基準クロック信号ｃｌｋの１／２周期ま
で遅延された信号と該分周器１２の出力信号Ｃｋｅｄｇ
ｅとの重なる信号が検出されて図２の（Ｑ）ないし
（Ｔ）に示したような信号ｈｈ，ｊｊ，ｌｌ，ｎｎが発
生する。さらに、該分周器１２の下降エッジ出力信号を
反転した反転器ＩＮ１の上昇エッジ出力信号がクロック
端子に印加されたフリップフロップＦＦ１ないしＦＦ４
では、前記ＡＮＤゲートＡＮ１ないしＡＮ４の出力信号
であるｈｈ，ｊｊ，ｌｌ，ｎｎがそれぞれラッチされて
図２の（Ｕ）ないし（Ｘ）に示したような信号ｅｎ１な
いしｅｎ４がデコーダ１５のＡＮＤゲートを示すＡＮ５
ないしＡＮ８の一方側入力端子にそれぞれ出力される。
一方、第１遅延部１１のバッファＢ３には前記基準クロ
ック信号が各バッファＢ１，Ｂ２を通って入力された
後、該バッファＢ３より図２（ＡＡ）に示したような遅
延信号ｄが出力される。該バッファＢ３の出力信号ｄは
バッファＢ４に入力して図２の（ＡＢ）に示したような
遅延信号ｅが出力され、該バッファＢ４の出力信号ｅは
バッファＢ５に入力して図２の（ＡＣ）に示したような
遅延信号ｆが出力され、該バッファＢ５の出力信号ｆは
バッファＢ６に入力して図２の（ＡＤ）に示したような
遅延信号ｇが出力され、デコーダ１５のＡＮＤゲートＡ
Ｎ５ないしＡＮ８の他方側端子に前記ｄないしｇの信号
がそれぞれ入力される。これにより該デコーダ１５の各
ＡＮＤゲートＡＮ５ないしＡＮ８の一方側端子には前記
信号検出部１４の出力信号ｅｎ１ないしｅｎ４がそれぞ
れ入力され、他方側端子には前記第１遅延部１１の出力
信号ｄないしｇがそれぞれ入力されて双方の論理積がそ
れぞれのＡＮＤゲートより出力される。出力された前記
信号はＯＲゲートＯＲ１に入力してその論理和である前
記基準クロック信号の１／４周期だけ遅延された信号ｍ
ｉｄが周波数発生部１６に出力される。すなわち、前記
第２遅延部１３のバッファＢ２０の出力信号と、分周器
１２の出力信号とが前記信号検出部１４のＡＮＤゲート
ＡＮ２へ入力されると、該ＡＮＤゲートＡＮ２の出力は
双方の信号の高電位状態が重なる時間だけ高電位とな
り、前記分周器１２の下降エッジにトリガされたフリッ
プフロップＦＦ１ないしＦＦ４が前記ＡＮＤゲートＡＮ
２の出力を保持して、前記デコーダ１５のＡＮＤゲート
ＡＮ６にイネーブル信号ｅｎ２が出力される。該デコー
ダ１５のＡＮＤゲートＡＮ６は前記第１遅延部１１のバ
ッファＢ４の出力をＯＲゲートＯＲ１に出力し、図２の
（ＡＥ）に示したような基準クロックの１／４周期だけ
遅延された信号が周波数発生部１６の一方側端子に出力
される。次に該周波数発生部１６の排他的ＯＲゲートＸ
ＯＲ２に前記デコーダ１５の出力信号ｍｉｄと前記基準
クロック信号とが入力してその論理和である図２の（Ａ
Ｆ）に示したような基準クロック信号周波数の２倍に相
当する周波数信号ＯＵＴが出力される。
【００１１】このような本発明に係る周波数倍数回路に
おいては温度または集積回路の製造工程の変数が変化す
る場合に基準クロック信号と最終遅延バッファとの出力
信号間の各信号発生時間が変化しても、信号検出部１４
のＡＮＤゲートＡＮ１ないしＡＮ４が第２遅延部１３の
各バッファＢ１８，Ｂ２０，Ｂ２２，Ｂ２４の出力信号
と分周器１２の出力信号とを比較し、該比較結果の信号
ｈｈ，ｊｊ，ｌｌ，ｎｎのうち基準クロック信号の１／
２周期まで遅延された信号と分周器１２の出力信号とが
重なる１つの信号をイネーブル信号として出力するた
め、ＡＮＤゲートＡＮ１ないしＡＮ４のうち１つが高電
位信号でデコーダ１５に出力されると第１遅延部１１の
ノードのバッファＢ３ないしＢ６のうち１つの信号が出
力されるように該デコーダ１５のＡＮＤゲートＡＮ５な
いしＡＮ８のうちのいずれかが動作する。したがって、
該デコーダ１５が基準クロック信号の１／４周期に該当
する信号を周波数発生部１６に出力すると、周波数発生
部１６の排他的ＯＲゲート（ＸＯＲ２）は、該デコーダ
１５の出力信号と基準クロック信号との論理和を行な
い、温度または工程変数の変化に影響されることなく常
に基準クロック信号の１／４デューティを有する２倍周
波数信号を出力する。さらに、帰還される信号の１つが
発生するまでにかかる時間の１／２位置に該当する遅延
クロック信号を選択する以外に１／３，１／４，…など
といった位置に該当する遅延クロック信号を選択するこ
とで倍周波数のデューティ比を調整することも可能であ
る。
おいては温度または集積回路の製造工程の変数が変化す
る場合に基準クロック信号と最終遅延バッファとの出力
信号間の各信号発生時間が変化しても、信号検出部１４
のＡＮＤゲートＡＮ１ないしＡＮ４が第２遅延部１３の
各バッファＢ１８，Ｂ２０，Ｂ２２，Ｂ２４の出力信号
と分周器１２の出力信号とを比較し、該比較結果の信号
ｈｈ，ｊｊ，ｌｌ，ｎｎのうち基準クロック信号の１／
２周期まで遅延された信号と分周器１２の出力信号とが
重なる１つの信号をイネーブル信号として出力するた
め、ＡＮＤゲートＡＮ１ないしＡＮ４のうち１つが高電
位信号でデコーダ１５に出力されると第１遅延部１１の
ノードのバッファＢ３ないしＢ６のうち１つの信号が出
力されるように該デコーダ１５のＡＮＤゲートＡＮ５な
いしＡＮ８のうちのいずれかが動作する。したがって、
該デコーダ１５が基準クロック信号の１／４周期に該当
する信号を周波数発生部１６に出力すると、周波数発生
部１６の排他的ＯＲゲート（ＸＯＲ２）は、該デコーダ
１５の出力信号と基準クロック信号との論理和を行な
い、温度または工程変数の変化に影響されることなく常
に基準クロック信号の１／４デューティを有する２倍周
波数信号を出力する。さらに、帰還される信号の１つが
発生するまでにかかる時間の１／２位置に該当する遅延
クロック信号を選択する以外に１／３，１／４，…など
といった位置に該当する遅延クロック信号を選択するこ
とで倍周波数のデューティ比を調整することも可能であ
る。
【００１２】
【発明の効果】本発明に係る周波数倍数回路において
は、アナログ素子を使用せず、デジタルゲートにて回路
が構成されているため、回路の設計を容易に行なうこと
ができるとともに、温度または集積回路の製造工程変数
の変化に影響を受けることなく、作動点を自動的に調節
して所定デューティ比の倍周波数のクロック信号を得る
ことができる。
は、アナログ素子を使用せず、デジタルゲートにて回路
が構成されているため、回路の設計を容易に行なうこと
ができるとともに、温度または集積回路の製造工程変数
の変化に影響を受けることなく、作動点を自動的に調節
して所定デューティ比の倍周波数のクロック信号を得る
ことができる。
【図１】本発明に係る周波数倍数回路を示した回路図で
ある。
ある。
【図２】本発明に係る各部出力信号波形図である。
【図３】従来の周波数倍数回路を示したブロック図であ
る。
る。
１，５ 分周器 ２ 位相検出部 ３ 低域通過フィルタ ４ 電圧制御発振器 １１，１３ 遅延部 １２ 分周器 １４ 信号検出部 １５ デコーダ １６ 周波数発生部 ＦＦ１〜ＦＦ２ フリップフロップ ＡＮ１〜ＡＮ８ ＡＮＤゲート ＯＲ１ ＯＲゲート ＸＯＲ１，ＸＯＲ２ 排他的ＯＲゲート ＩＮ１ 反転器 Ｂ１〜Ｂ８，Ｂ１１〜Ｂ２４ バッファ
Claims (9)
- 【請求項１】 周波数倍数回路であって、基準クロック
信号を順次遅延させる第１遅延手段と、該基準クロック
信号を遅延させた信号と該基準クロック信号との論理和
により分周された信号を出力する分周手段と、該分周手
段の出力信号を順次遅延させる第２遅延手段と、 該第２遅延手段で所定時間遅延された出力信号と前記分
周手段の出力信号とを比較し、所定デューティ比の信号
を出力する信号検出手段と、 該信号検出手段の出力信号と前記第１遅延手段で所定時
間遅延された出力信号をデコードし、前記基準クロック
信号を該基準クロック信号の１／２周期のｎ倍（ｎは２
以上の整数である。）に遅延させた信号を出力するデコ
ーディング手段と、 該デコーディング手段の出力信号と前記基準クロック信
号との論理結合により該基準クロック信号の倍数周波数
を発生する周波数発生手段とを備えた周波数倍数回路。 - 【請求項２】 前記第１遅延手段は、前記基準クロック
信号を順次遅延させるようにｎ／２（ｎは２以上の整数
である。）個の遅延素子を備えた請求項１記載の周波数
倍数回路。 - 【請求項３】 前記遅延素子は、［｛ｎ／２＋（２ｍ）
÷２｝±ｘ］（ｍおよびｘはそれぞれ１以上の整数であ
る。）の位置に該当する遅延素子の出力信号が前記デコ
ーディング手段にそれぞれ出力される請求項２記載の周
波数倍数回路。 - 【請求項４】 前記分周手段は、前記基準クロック信号
を遅延させる遅延素子、該遅延素子の出力信号と前記基
準クロック信号との排他的論理和を出力する排他的ＯＲ
ゲートとを備えた請求項１記載の周波数倍数回路。 - 【請求項５】 前記第２遅延手段は、前記分周手段の出
力信号を順次遅延させるようにｎ個の遅延素子を備えた
請求項１記載の周波数倍数回路。 - 【請求項６】 前記遅延手段は、ｎ／２＋２ｍ（ｎは２
以上の整数であり、ｍは自然数である。）の位置に該当
する遅延素子の出力信号が前記信号検出手段に出力され
る請求項５記載の周波数倍数回路。 - 【請求項７】 前記信号検出手段は、前記分周手段の出
力信号を反転させる反転器と前記第２遅延手段のｍ（ｍ
は自然数である。）個の出力信号と前記分周手段の出力
信号との論理積を出力するＡＮＤゲートと、前記反転器
の出力信号をトリガとして前記ＡＮＤゲートの出力信号
を保持し、前記デコーディング手段に出力するフリップ
フロップ等を備えた請求項１記載の周波数倍数回路。 - 【請求項８】 前記デコーディング手段は、前記第１遅
延手段の出力手段と前記信号検出手段の出力信号との論
理積を出力する複数のＡＮＤゲートと、それらＡＮＤゲ
ートの出力信号の論理和を前記周波数発生手段に出力す
るＯＲゲートとを備えた請求項１記載の周波数倍数回
路。 - 【請求項９】 前記周波数発生手段は、前記基準クロッ
ク信号と前記デコーディング手段の出力信号との排他的
論理和を出力し、前記基準クロック信号の倍数周波数を
発生する排他的ＯＲゲートを備えた請求項１記載の周波
数倍数回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940007861A KR960009965B1 (ko) | 1994-04-14 | 1994-04-14 | 주파수 배수 회로 |
| KR94P7861 | 1994-04-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07297642A true JPH07297642A (ja) | 1995-11-10 |
Family
ID=19381067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7008862A Pending JPH07297642A (ja) | 1994-04-14 | 1995-01-24 | 周波数倍数回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5530387A (ja) |
| JP (1) | JPH07297642A (ja) |
| KR (1) | KR960009965B1 (ja) |
| DE (1) | DE19502035C2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0875823A (ja) * | 1994-09-02 | 1996-03-22 | Toshiba Microelectron Corp | 動作速度測定回路及びこれを組み込んだ半導体装置 |
| US5721501A (en) * | 1995-07-26 | 1998-02-24 | Kabushiki Kaisha Toshiba | Frequency multiplier and semiconductor integrated circuit employing the same |
| JP3561792B2 (ja) * | 1995-09-06 | 2004-09-02 | 株式会社ルネサステクノロジ | クロック発生回路 |
| JP3323054B2 (ja) * | 1996-04-01 | 2002-09-09 | 株式会社東芝 | 周波数逓倍回路 |
| US5786715A (en) * | 1996-06-21 | 1998-07-28 | Sun Microsystems, Inc. | Programmable digital frequency multiplier |
| US5933035A (en) * | 1996-12-31 | 1999-08-03 | Cirrus Logic, Inc. | Digital clock frequency multiplication circuit and method |
| US5818270A (en) * | 1997-02-27 | 1998-10-06 | Honeywell, Inc. | Temperature independent, wide range frequency clock multiplier |
| JPH10256883A (ja) * | 1997-03-06 | 1998-09-25 | Nec Ic Microcomput Syst Ltd | デジタル逓倍回路 |
| US5920211A (en) * | 1997-03-27 | 1999-07-06 | Lsi Logic Corporation | Fully digital clock synthesizer |
| JP3173420B2 (ja) * | 1997-04-25 | 2001-06-04 | 日本電気株式会社 | 同期式遅延回路 |
| JP3319340B2 (ja) | 1997-05-30 | 2002-08-26 | 日本電気株式会社 | 半導体回路装置 |
| JP3220052B2 (ja) * | 1997-06-13 | 2001-10-22 | 日本電気株式会社 | クロック制御装置 |
| KR19990005986A (ko) * | 1997-06-30 | 1999-01-25 | 김영환 | 주파수 증폭기를 이용한 고속 클럭 시스템 |
| KR100273251B1 (ko) * | 1997-12-17 | 2001-01-15 | 김영환 | 듀티비를 보상하는 부지연신호 발생회로 |
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| JP3592950B2 (ja) * | 1999-03-11 | 2004-11-24 | 株式会社東芝 | 周波数逓倍回路 |
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1995
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