JPH07297642A - 周波数倍数回路 - Google Patents
周波数倍数回路Info
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- JPH07297642A JPH07297642A JP7008862A JP886295A JPH07297642A JP H07297642 A JPH07297642 A JP H07297642A JP 7008862 A JP7008862 A JP 7008862A JP 886295 A JP886295 A JP 886295A JP H07297642 A JPH07297642 A JP H07297642A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency
- output
- reference clock
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/00006—Changing the frequency
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、デジタルゲートにて回路を
構成し、温度または製品工程変数の変化に影響されるこ
となく作動点を自動的に調節し、所定デューティ比の倍
周波数クロック信号を得ることのできる周波数倍数回路
を提供することである。 【構成】 基準クロック信号を遅延させる遅延手段と、
分周信号を出力する分周手段と、遅延された出力信号と
分周手段の出力信号とを比較し所定デューティ比の信号
を検出する信号検出手段と、それら出力信号をデコーデ
ィングし基準クロック信号の1/2周期のn倍遅延信号
を出力するデコーディング手段と、基準クロック信号の
倍数周波数を発生する周波数発生手段とを備えて周波数
倍数回路が構成されている。
構成し、温度または製品工程変数の変化に影響されるこ
となく作動点を自動的に調節し、所定デューティ比の倍
周波数クロック信号を得ることのできる周波数倍数回路
を提供することである。 【構成】 基準クロック信号を遅延させる遅延手段と、
分周信号を出力する分周手段と、遅延された出力信号と
分周手段の出力信号とを比較し所定デューティ比の信号
を検出する信号検出手段と、それら出力信号をデコーデ
ィングし基準クロック信号の1/2周期のn倍遅延信号
を出力するデコーディング手段と、基準クロック信号の
倍数周波数を発生する周波数発生手段とを備えて周波数
倍数回路が構成されている。
Description
【0001】
【産業上の利用分野】本発明は、周波数倍数回路に関わ
るもので、詳しくは、入力するクロック信号の1周期の
1/2に該当する位置で転位する2倍周波数クロック信
号を発生させ、または1/n(nは2以上の整数であ
る。)に該当する位置で転位するn倍周波数クロック信
号を発生させて、デューティ比を任意に調節し得るよう
にした周波数倍数回路に関するものである。
るもので、詳しくは、入力するクロック信号の1周期の
1/2に該当する位置で転位する2倍周波数クロック信
号を発生させ、または1/n(nは2以上の整数であ
る。)に該当する位置で転位するn倍周波数クロック信
号を発生させて、デューティ比を任意に調節し得るよう
にした周波数倍数回路に関するものである。
【0002】
【従来の技術】一般に、1つのシステムを設計する場
合、該システムに入力するクロック信号の1周期の1/
4に該当する位置に供給される信号を探すため、遅延器
またはPLL(phase locked loop )回路を適用してい
る。そして、従来周波数倍数回路においては、図3に示
すように、基準クロックをn分周する分周器1と、該分
周器1の出力信号と基準クロック信号(ref)のn倍
クロック信号とを比較しパルストレイン(train )を発
生する位相検出部2と、該位相検出部2の出力信号中高
域成分を制御する低域通過フィルタ3と、該低域通過フ
ィルタ3の出力電圧により発振周波数を出力する電圧制
御発振器VCO4と、該電圧制御発振器4の出力を分周
し、前記基準クロック信号refのm×n倍クロック信
号を前記位相検出部2に出力する分周器5とを備えてい
た。
合、該システムに入力するクロック信号の1周期の1/
4に該当する位置に供給される信号を探すため、遅延器
またはPLL(phase locked loop )回路を適用してい
る。そして、従来周波数倍数回路においては、図3に示
すように、基準クロックをn分周する分周器1と、該分
周器1の出力信号と基準クロック信号(ref)のn倍
クロック信号とを比較しパルストレイン(train )を発
生する位相検出部2と、該位相検出部2の出力信号中高
域成分を制御する低域通過フィルタ3と、該低域通過フ
ィルタ3の出力電圧により発振周波数を出力する電圧制
御発振器VCO4と、該電圧制御発振器4の出力を分周
し、前記基準クロック信号refのm×n倍クロック信
号を前記位相検出部2に出力する分周器5とを備えてい
た。
【0003】そして、このように構成された従来の周波
数倍数回路の作用を説明すると次のようであった。ま
ず、初期に電圧制御の発振器から任意の初期周波数信号
が出力して分周器5に印加し、初期周波数の1/n×m
倍周波数が位相検出部2に出力される。この場合、該分
周器でm×n倍分周が行なわれるが、nは基準クロック
信号を分周する次数を示し、mは基準クロック信号(r
ef)の周波数の所望する倍数を示す。一方、分周器1
では入力される基準クロック信号refをn倍分周して
基準クロック信号の周波数よりn倍低い周波数信号を出
力し、前記位相検出部2は前記分周器1の出力信号と前
記分周器5の出力信号とを比較し、該分周器1の出力信
号の周波数が前記分周器5の出力信号の周波数よりも高
いと、陽のパルストレイン(train )を出力し、該分周
器1の出力信号の周波数が前記分周器5の周波数よりも
低いと陰のパルストレインを出力する。次いで、該位相
検出部2の出力信号は低域通過フィルタ3に印加され、
出力信号の電圧レベルを調節する。すなわち、前記位相
検出部2から陽のパルストレインが出力されると前記低
域通過フィルタ3の出力電圧は増加され、該位相検出部
2から陰のパルストレインが出力されると低域通過フィ
ルタ3の出力電圧は減少される。次に、該低域通過フィ
ルタ3の出力電圧の下限に従って前記電圧制御発振器4
から出力する発振周波数が加減されて前記分周器5に再
び印加される。その後、このような動作が反復継続して
行なわれてそれら分周器1および5から出力する信号の
位相が同一となると、前記位相検出器2からの出力信号
は“0”になり、前記電圧制御発振器4の発振動作が安
定し、出力信号の周波数は基準クロック信号のm倍にな
る。
数倍数回路の作用を説明すると次のようであった。ま
ず、初期に電圧制御の発振器から任意の初期周波数信号
が出力して分周器5に印加し、初期周波数の1/n×m
倍周波数が位相検出部2に出力される。この場合、該分
周器でm×n倍分周が行なわれるが、nは基準クロック
信号を分周する次数を示し、mは基準クロック信号(r
ef)の周波数の所望する倍数を示す。一方、分周器1
では入力される基準クロック信号refをn倍分周して
基準クロック信号の周波数よりn倍低い周波数信号を出
力し、前記位相検出部2は前記分周器1の出力信号と前
記分周器5の出力信号とを比較し、該分周器1の出力信
号の周波数が前記分周器5の出力信号の周波数よりも高
いと、陽のパルストレイン(train )を出力し、該分周
器1の出力信号の周波数が前記分周器5の周波数よりも
低いと陰のパルストレインを出力する。次いで、該位相
検出部2の出力信号は低域通過フィルタ3に印加され、
出力信号の電圧レベルを調節する。すなわち、前記位相
検出部2から陽のパルストレインが出力されると前記低
域通過フィルタ3の出力電圧は増加され、該位相検出部
2から陰のパルストレインが出力されると低域通過フィ
ルタ3の出力電圧は減少される。次に、該低域通過フィ
ルタ3の出力電圧の下限に従って前記電圧制御発振器4
から出力する発振周波数が加減されて前記分周器5に再
び印加される。その後、このような動作が反復継続して
行なわれてそれら分周器1および5から出力する信号の
位相が同一となると、前記位相検出器2からの出力信号
は“0”になり、前記電圧制御発振器4の発振動作が安
定し、出力信号の周波数は基準クロック信号のm倍にな
る。
【0004】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来の周波数倍数回路においては、遅延
器を使用する場合に温度の変化または集積回路の製造工
程の変化に大きく影響を受けて誤動作が発生する。また
遅延器に代わってPLLを使用する場合には該PLLの
チップ外部に抵抗およびコンデンサを連結するので容積
が大きくなり、原価が上昇するという不都合な点があっ
た。この問題は従来の周波数倍数回路がアナログ回路で
構成されていたというところに起因するものである。
うに構成された従来の周波数倍数回路においては、遅延
器を使用する場合に温度の変化または集積回路の製造工
程の変化に大きく影響を受けて誤動作が発生する。また
遅延器に代わってPLLを使用する場合には該PLLの
チップ外部に抵抗およびコンデンサを連結するので容積
が大きくなり、原価が上昇するという不都合な点があっ
た。この問題は従来の周波数倍数回路がアナログ回路で
構成されていたというところに起因するものである。
【0005】また、初期段階から出力信号の周波数が安
定するまでの時間が長くなるため半導体チップを設計す
るときの回路の全体的な循環の同調作業が困難であり、
製品が工程のパラメータまたは温度の変化に敏感に反応
して、誤動作の発生するおそれがあるという不都合な点
もあった。
定するまでの時間が長くなるため半導体チップを設計す
るときの回路の全体的な循環の同調作業が困難であり、
製品が工程のパラメータまたは温度の変化に敏感に反応
して、誤動作の発生するおそれがあるという不都合な点
もあった。
【0006】このような問題を解決するために本発明の
目的とするところは、デジタルゲートを用いて周波数倍
数回路を構成し、温度の変化または製造工程変数の変化
にかかわりなく作動点を自動的に調整し、所定デューテ
ィ比の倍周波数クロック信号を得ることのできる周波数
倍数回路を提供することである。
目的とするところは、デジタルゲートを用いて周波数倍
数回路を構成し、温度の変化または製造工程変数の変化
にかかわりなく作動点を自動的に調整し、所定デューテ
ィ比の倍周波数クロック信号を得ることのできる周波数
倍数回路を提供することである。
【0007】
【課題を解決するための手段】基準クロック信号を順次
遅延させる第1遅延手段と、該基準クロック信号を遅延
させた信号と該基準クロック信号との論理和により分周
された信号を出力する分周手段と、該分周手段の出力信
号を順次遅延させる第2遅延手段と、該第2遅延手段で
所定時間遅延させた出力信号と前記分周手段の出力信号
とをそれぞれ比較し所定デューティ比の信号を検出する
信号検出手段と、該信号検出手段の出力信号と前記第1
遅延手段で所定時間遅延された出力信号とをデコードし
て前記基準クロック信号を該基準クロック信号の1/2
周期のn(nは2以上の整数)倍に遅延させた信号に出
力するデコーディング手段と、該デコーディング手段の
出力信号と前記基準クロック信号との排他的論理和を出
力し、該基準クロック信号の倍数周波数を発生する周波
数発生手段とを備えた。
遅延させる第1遅延手段と、該基準クロック信号を遅延
させた信号と該基準クロック信号との論理和により分周
された信号を出力する分周手段と、該分周手段の出力信
号を順次遅延させる第2遅延手段と、該第2遅延手段で
所定時間遅延させた出力信号と前記分周手段の出力信号
とをそれぞれ比較し所定デューティ比の信号を検出する
信号検出手段と、該信号検出手段の出力信号と前記第1
遅延手段で所定時間遅延された出力信号とをデコードし
て前記基準クロック信号を該基準クロック信号の1/2
周期のn(nは2以上の整数)倍に遅延させた信号に出
力するデコーディング手段と、該デコーディング手段の
出力信号と前記基準クロック信号との排他的論理和を出
力し、該基準クロック信号の倍数周波数を発生する周波
数発生手段とを備えた。
【0008】
【作用】第1遅延手段の働きにより、基準クロック信号
が順次遅延させられ、分周手段の働きにより、前記遅延
させられた基準クロック信号と前記基準クロック信号と
が論理和されて分周された信号が出力され、第2遅延手
段の働きにより、前記分周手段による出力信号が順次遅
延させられる。さらに信号検出手段の働きにより、前記
第2遅延手段で所定時間遅延させられた出力信号とを前
記分周手段の出力信号とが比較されて、所定デューティ
比の信号が出力される。さらに、デコーディング手段の
働きにより、前記信号検出手段の出力信号と前記第1遅
延手段で所定時間遅延させられた出力信号とがデコード
されて前記基準クロック信号を該基準クロック信号の1
/2周期のn(nは2以上の整数)倍に遅延させられた
信号が出力され、周波数発生手段の働きにより、デコー
ディング手段の出力信号と前記基準クロック信号との論
理結合が出力されて該基準クロック信号の倍数周波数が
発生させられる。
が順次遅延させられ、分周手段の働きにより、前記遅延
させられた基準クロック信号と前記基準クロック信号と
が論理和されて分周された信号が出力され、第2遅延手
段の働きにより、前記分周手段による出力信号が順次遅
延させられる。さらに信号検出手段の働きにより、前記
第2遅延手段で所定時間遅延させられた出力信号とを前
記分周手段の出力信号とが比較されて、所定デューティ
比の信号が出力される。さらに、デコーディング手段の
働きにより、前記信号検出手段の出力信号と前記第1遅
延手段で所定時間遅延させられた出力信号とがデコード
されて前記基準クロック信号を該基準クロック信号の1
/2周期のn(nは2以上の整数)倍に遅延させられた
信号が出力され、周波数発生手段の働きにより、デコー
ディング手段の出力信号と前記基準クロック信号との論
理結合が出力されて該基準クロック信号の倍数周波数が
発生させられる。
【0009】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。図1に示したように、本発明に係る周
波数倍数回路においては、基準クロック信号(clk)
をB1ないしB6に示される各バッファにより順次遅延
させる第1遅延手段としての第1遅延部11と、該基準
クロック信号をB7およびB8に示される各バッファに
より順次遅延させて、遅延したバッファB8の出力信号
と前記基準クロック信号とが排他的ORゲートにより分
周された信号を出力する分周手段としての分周器12
と、該分周器12の出力信号をB11ないしB24に示
されるバッファにより順次遅延させる第2遅延手段とし
ての第2遅延部13と、該第2遅延部13の出力信号と
前記分周器12の各バッファB18,B20,B22,
B24の出力信号との論理積をAN1ないしAN4に示
されるANDゲートで行ない、それぞれの出力信号を、
前記分周器12の出力信号を反転する反転器IN1の出
力信号によりフリップフロップFF1ないしFF4でそ
れぞれラッチして、所定デューティ比の信号を検出する
信号検出手段としての信号検出部14と、該信号検出部
14のフリップフロップFF1ないしFF4の出力信号
と前記第1遅延部11のバッファB3ないしB6の出力
信号との論理積をAN5ないしAN8に示されるAND
ゲートでそれぞれ出力し、それらの出力信号の論理和を
ORゲートOR1で出力することにより基準クロック信
号の1/2周期のn倍に遅延された信号を発生するデコ
ーディング手段としてのデコーダ15と、該デコーダ1
5の出力信号と前記基準クロック信号との排他的論理和
をXOR2に示す排他的ORゲートで出力することによ
り該基準クロック信号の倍数周波数を発生する周波数発
生手段としての周波数発生部16とを備えている。
詳細に説明する。図1に示したように、本発明に係る周
波数倍数回路においては、基準クロック信号(clk)
をB1ないしB6に示される各バッファにより順次遅延
させる第1遅延手段としての第1遅延部11と、該基準
クロック信号をB7およびB8に示される各バッファに
より順次遅延させて、遅延したバッファB8の出力信号
と前記基準クロック信号とが排他的ORゲートにより分
周された信号を出力する分周手段としての分周器12
と、該分周器12の出力信号をB11ないしB24に示
されるバッファにより順次遅延させる第2遅延手段とし
ての第2遅延部13と、該第2遅延部13の出力信号と
前記分周器12の各バッファB18,B20,B22,
B24の出力信号との論理積をAN1ないしAN4に示
されるANDゲートで行ない、それぞれの出力信号を、
前記分周器12の出力信号を反転する反転器IN1の出
力信号によりフリップフロップFF1ないしFF4でそ
れぞれラッチして、所定デューティ比の信号を検出する
信号検出手段としての信号検出部14と、該信号検出部
14のフリップフロップFF1ないしFF4の出力信号
と前記第1遅延部11のバッファB3ないしB6の出力
信号との論理積をAN5ないしAN8に示されるAND
ゲートでそれぞれ出力し、それらの出力信号の論理和を
ORゲートOR1で出力することにより基準クロック信
号の1/2周期のn倍に遅延された信号を発生するデコ
ーディング手段としてのデコーダ15と、該デコーダ1
5の出力信号と前記基準クロック信号との排他的論理和
をXOR2に示す排他的ORゲートで出力することによ
り該基準クロック信号の倍数周波数を発生する周波数発
生手段としての周波数発生部16とを備えている。
【0010】次にこのように構成された本発明に係る周
波数倍数回路の動作を以下に説明する。まず、分周器1
2のバッファB7,B8では図2の(A)に示したよう
に、基準クロック信号が順次遅延させられる。さらに排
他的ORゲートXOR1では、前記バッファB8の出力
信号と前記基準クロック信号との論理和が出力し、図2
の(B)に示しように、該基準クロック信号が高電位に
なった後、遅延させられた時間だけパルスが発生する。
また、第1遅延部11各バッファB1ないしB6では、
図2の(Y),(Z)および(AA)ないし(AD)に
示したように、入力する前記基準クロック信号が順次シ
フトさせられて、遅延した遅延信号bないしgのそれぞ
れの出力がある。次に第2遅延部13の各バッファB1
1ないしB17では、図2の(I)に示したように入力
する分周器12の出力信号が順次シフトさせられて、遅
延信号cdaないしcdgのそれぞれの出力がある。次
にバッファB18にバッファB17の出力信号cdgが
入力して図2の(J)に示したような遅延信号hがバッ
ファB18から出力され、バッファB19にはバッファ
B18の出力信号hが入力して図2の(K)に示したよ
うな遅延信号iがバッファB19から出力され、バッフ
ァB20にはバッファB19の出力信号iが入力して図
2の(L)に示したような遅延信号jがバッファB20
から出力され、バッファB21にはバッファB20の出
力信号が入力して図2の(M)に示したような遅延信号
kがバッファB21から出力され、バッファB22には
バッファB21の出力信号kが入力して図2の(N)に
示したような遅延信号lがバッファB22から出力さ
れ、バッファB23にはバッファB22の出力信号lが
入力して図2の(O)に示したような遅延信号mがバッ
ファB23から出力され、バッファB24にはバッファ
B23の出力信号mが入力して図2の(P)に示したよ
うな遅延信号nがバッファB24から出力される。次に
信号検出部14の各ANDゲートAN1ないしAN4で
は、前記第2遅延部13の各バッファB18,B20,
B22,B24の出力信号と前記分周器12の出力信号
とが比較され、基準クロック信号clkの1/2周期ま
で遅延された信号と該分周器12の出力信号Ckedg
eとの重なる信号が検出されて図2の(Q)ないし
(T)に示したような信号hh,jj,ll,nnが発
生する。さらに、該分周器12の下降エッジ出力信号を
反転した反転器IN1の上昇エッジ出力信号がクロック
端子に印加されたフリップフロップFF1ないしFF4
では、前記ANDゲートAN1ないしAN4の出力信号
であるhh,jj,ll,nnがそれぞれラッチされて
図2の(U)ないし(X)に示したような信号en1な
いしen4がデコーダ15のANDゲートを示すAN5
ないしAN8の一方側入力端子にそれぞれ出力される。
一方、第1遅延部11のバッファB3には前記基準クロ
ック信号が各バッファB1,B2を通って入力された
後、該バッファB3より図2(AA)に示したような遅
延信号dが出力される。該バッファB3の出力信号dは
バッファB4に入力して図2の(AB)に示したような
遅延信号eが出力され、該バッファB4の出力信号eは
バッファB5に入力して図2の(AC)に示したような
遅延信号fが出力され、該バッファB5の出力信号fは
バッファB6に入力して図2の(AD)に示したような
遅延信号gが出力され、デコーダ15のANDゲートA
N5ないしAN8の他方側端子に前記dないしgの信号
がそれぞれ入力される。これにより該デコーダ15の各
ANDゲートAN5ないしAN8の一方側端子には前記
信号検出部14の出力信号en1ないしen4がそれぞ
れ入力され、他方側端子には前記第1遅延部11の出力
信号dないしgがそれぞれ入力されて双方の論理積がそ
れぞれのANDゲートより出力される。出力された前記
信号はORゲートOR1に入力してその論理和である前
記基準クロック信号の1/4周期だけ遅延された信号m
idが周波数発生部16に出力される。すなわち、前記
第2遅延部13のバッファB20の出力信号と、分周器
12の出力信号とが前記信号検出部14のANDゲート
AN2へ入力されると、該ANDゲートAN2の出力は
双方の信号の高電位状態が重なる時間だけ高電位とな
り、前記分周器12の下降エッジにトリガされたフリッ
プフロップFF1ないしFF4が前記ANDゲートAN
2の出力を保持して、前記デコーダ15のANDゲート
AN6にイネーブル信号en2が出力される。該デコー
ダ15のANDゲートAN6は前記第1遅延部11のバ
ッファB4の出力をORゲートOR1に出力し、図2の
(AE)に示したような基準クロックの1/4周期だけ
遅延された信号が周波数発生部16の一方側端子に出力
される。次に該周波数発生部16の排他的ORゲートX
OR2に前記デコーダ15の出力信号midと前記基準
クロック信号とが入力してその論理和である図2の(A
F)に示したような基準クロック信号周波数の2倍に相
当する周波数信号OUTが出力される。
波数倍数回路の動作を以下に説明する。まず、分周器1
2のバッファB7,B8では図2の(A)に示したよう
に、基準クロック信号が順次遅延させられる。さらに排
他的ORゲートXOR1では、前記バッファB8の出力
信号と前記基準クロック信号との論理和が出力し、図2
の(B)に示しように、該基準クロック信号が高電位に
なった後、遅延させられた時間だけパルスが発生する。
また、第1遅延部11各バッファB1ないしB6では、
図2の(Y),(Z)および(AA)ないし(AD)に
示したように、入力する前記基準クロック信号が順次シ
フトさせられて、遅延した遅延信号bないしgのそれぞ
れの出力がある。次に第2遅延部13の各バッファB1
1ないしB17では、図2の(I)に示したように入力
する分周器12の出力信号が順次シフトさせられて、遅
延信号cdaないしcdgのそれぞれの出力がある。次
にバッファB18にバッファB17の出力信号cdgが
入力して図2の(J)に示したような遅延信号hがバッ
ファB18から出力され、バッファB19にはバッファ
B18の出力信号hが入力して図2の(K)に示したよ
うな遅延信号iがバッファB19から出力され、バッフ
ァB20にはバッファB19の出力信号iが入力して図
2の(L)に示したような遅延信号jがバッファB20
から出力され、バッファB21にはバッファB20の出
力信号が入力して図2の(M)に示したような遅延信号
kがバッファB21から出力され、バッファB22には
バッファB21の出力信号kが入力して図2の(N)に
示したような遅延信号lがバッファB22から出力さ
れ、バッファB23にはバッファB22の出力信号lが
入力して図2の(O)に示したような遅延信号mがバッ
ファB23から出力され、バッファB24にはバッファ
B23の出力信号mが入力して図2の(P)に示したよ
うな遅延信号nがバッファB24から出力される。次に
信号検出部14の各ANDゲートAN1ないしAN4で
は、前記第2遅延部13の各バッファB18,B20,
B22,B24の出力信号と前記分周器12の出力信号
とが比較され、基準クロック信号clkの1/2周期ま
で遅延された信号と該分周器12の出力信号Ckedg
eとの重なる信号が検出されて図2の(Q)ないし
(T)に示したような信号hh,jj,ll,nnが発
生する。さらに、該分周器12の下降エッジ出力信号を
反転した反転器IN1の上昇エッジ出力信号がクロック
端子に印加されたフリップフロップFF1ないしFF4
では、前記ANDゲートAN1ないしAN4の出力信号
であるhh,jj,ll,nnがそれぞれラッチされて
図2の(U)ないし(X)に示したような信号en1な
いしen4がデコーダ15のANDゲートを示すAN5
ないしAN8の一方側入力端子にそれぞれ出力される。
一方、第1遅延部11のバッファB3には前記基準クロ
ック信号が各バッファB1,B2を通って入力された
後、該バッファB3より図2(AA)に示したような遅
延信号dが出力される。該バッファB3の出力信号dは
バッファB4に入力して図2の(AB)に示したような
遅延信号eが出力され、該バッファB4の出力信号eは
バッファB5に入力して図2の(AC)に示したような
遅延信号fが出力され、該バッファB5の出力信号fは
バッファB6に入力して図2の(AD)に示したような
遅延信号gが出力され、デコーダ15のANDゲートA
N5ないしAN8の他方側端子に前記dないしgの信号
がそれぞれ入力される。これにより該デコーダ15の各
ANDゲートAN5ないしAN8の一方側端子には前記
信号検出部14の出力信号en1ないしen4がそれぞ
れ入力され、他方側端子には前記第1遅延部11の出力
信号dないしgがそれぞれ入力されて双方の論理積がそ
れぞれのANDゲートより出力される。出力された前記
信号はORゲートOR1に入力してその論理和である前
記基準クロック信号の1/4周期だけ遅延された信号m
idが周波数発生部16に出力される。すなわち、前記
第2遅延部13のバッファB20の出力信号と、分周器
12の出力信号とが前記信号検出部14のANDゲート
AN2へ入力されると、該ANDゲートAN2の出力は
双方の信号の高電位状態が重なる時間だけ高電位とな
り、前記分周器12の下降エッジにトリガされたフリッ
プフロップFF1ないしFF4が前記ANDゲートAN
2の出力を保持して、前記デコーダ15のANDゲート
AN6にイネーブル信号en2が出力される。該デコー
ダ15のANDゲートAN6は前記第1遅延部11のバ
ッファB4の出力をORゲートOR1に出力し、図2の
(AE)に示したような基準クロックの1/4周期だけ
遅延された信号が周波数発生部16の一方側端子に出力
される。次に該周波数発生部16の排他的ORゲートX
OR2に前記デコーダ15の出力信号midと前記基準
クロック信号とが入力してその論理和である図2の(A
F)に示したような基準クロック信号周波数の2倍に相
当する周波数信号OUTが出力される。
【0011】このような本発明に係る周波数倍数回路に
おいては温度または集積回路の製造工程の変数が変化す
る場合に基準クロック信号と最終遅延バッファとの出力
信号間の各信号発生時間が変化しても、信号検出部14
のANDゲートAN1ないしAN4が第2遅延部13の
各バッファB18,B20,B22,B24の出力信号
と分周器12の出力信号とを比較し、該比較結果の信号
hh,jj,ll,nnのうち基準クロック信号の1/
2周期まで遅延された信号と分周器12の出力信号とが
重なる1つの信号をイネーブル信号として出力するた
め、ANDゲートAN1ないしAN4のうち1つが高電
位信号でデコーダ15に出力されると第1遅延部11の
ノードのバッファB3ないしB6のうち1つの信号が出
力されるように該デコーダ15のANDゲートAN5な
いしAN8のうちのいずれかが動作する。したがって、
該デコーダ15が基準クロック信号の1/4周期に該当
する信号を周波数発生部16に出力すると、周波数発生
部16の排他的ORゲート(XOR2)は、該デコーダ
15の出力信号と基準クロック信号との論理和を行な
い、温度または工程変数の変化に影響されることなく常
に基準クロック信号の1/4デューティを有する2倍周
波数信号を出力する。さらに、帰還される信号の1つが
発生するまでにかかる時間の1/2位置に該当する遅延
クロック信号を選択する以外に1/3,1/4,…など
といった位置に該当する遅延クロック信号を選択するこ
とで倍周波数のデューティ比を調整することも可能であ
る。
おいては温度または集積回路の製造工程の変数が変化す
る場合に基準クロック信号と最終遅延バッファとの出力
信号間の各信号発生時間が変化しても、信号検出部14
のANDゲートAN1ないしAN4が第2遅延部13の
各バッファB18,B20,B22,B24の出力信号
と分周器12の出力信号とを比較し、該比較結果の信号
hh,jj,ll,nnのうち基準クロック信号の1/
2周期まで遅延された信号と分周器12の出力信号とが
重なる1つの信号をイネーブル信号として出力するた
め、ANDゲートAN1ないしAN4のうち1つが高電
位信号でデコーダ15に出力されると第1遅延部11の
ノードのバッファB3ないしB6のうち1つの信号が出
力されるように該デコーダ15のANDゲートAN5な
いしAN8のうちのいずれかが動作する。したがって、
該デコーダ15が基準クロック信号の1/4周期に該当
する信号を周波数発生部16に出力すると、周波数発生
部16の排他的ORゲート(XOR2)は、該デコーダ
15の出力信号と基準クロック信号との論理和を行な
い、温度または工程変数の変化に影響されることなく常
に基準クロック信号の1/4デューティを有する2倍周
波数信号を出力する。さらに、帰還される信号の1つが
発生するまでにかかる時間の1/2位置に該当する遅延
クロック信号を選択する以外に1/3,1/4,…など
といった位置に該当する遅延クロック信号を選択するこ
とで倍周波数のデューティ比を調整することも可能であ
る。
【0012】
【発明の効果】本発明に係る周波数倍数回路において
は、アナログ素子を使用せず、デジタルゲートにて回路
が構成されているため、回路の設計を容易に行なうこと
ができるとともに、温度または集積回路の製造工程変数
の変化に影響を受けることなく、作動点を自動的に調節
して所定デューティ比の倍周波数のクロック信号を得る
ことができる。
は、アナログ素子を使用せず、デジタルゲートにて回路
が構成されているため、回路の設計を容易に行なうこと
ができるとともに、温度または集積回路の製造工程変数
の変化に影響を受けることなく、作動点を自動的に調節
して所定デューティ比の倍周波数のクロック信号を得る
ことができる。
【図1】本発明に係る周波数倍数回路を示した回路図で
ある。
ある。
【図2】本発明に係る各部出力信号波形図である。
【図3】従来の周波数倍数回路を示したブロック図であ
る。
る。
1,5 分周器 2 位相検出部 3 低域通過フィルタ 4 電圧制御発振器 11,13 遅延部 12 分周器 14 信号検出部 15 デコーダ 16 周波数発生部 FF1〜FF2 フリップフロップ AN1〜AN8 ANDゲート OR1 ORゲート XOR1,XOR2 排他的ORゲート IN1 反転器 B1〜B8,B11〜B24 バッファ
Claims (9)
- 【請求項1】 周波数倍数回路であって、基準クロック
信号を順次遅延させる第1遅延手段と、該基準クロック
信号を遅延させた信号と該基準クロック信号との論理和
により分周された信号を出力する分周手段と、該分周手
段の出力信号を順次遅延させる第2遅延手段と、 該第2遅延手段で所定時間遅延された出力信号と前記分
周手段の出力信号とを比較し、所定デューティ比の信号
を出力する信号検出手段と、 該信号検出手段の出力信号と前記第1遅延手段で所定時
間遅延された出力信号をデコードし、前記基準クロック
信号を該基準クロック信号の1/2周期のn倍(nは2
以上の整数である。)に遅延させた信号を出力するデコ
ーディング手段と、 該デコーディング手段の出力信号と前記基準クロック信
号との論理結合により該基準クロック信号の倍数周波数
を発生する周波数発生手段とを備えた周波数倍数回路。 - 【請求項2】 前記第1遅延手段は、前記基準クロック
信号を順次遅延させるようにn/2(nは2以上の整数
である。)個の遅延素子を備えた請求項1記載の周波数
倍数回路。 - 【請求項3】 前記遅延素子は、[{n/2+(2m)
÷2}±x](mおよびxはそれぞれ1以上の整数であ
る。)の位置に該当する遅延素子の出力信号が前記デコ
ーディング手段にそれぞれ出力される請求項2記載の周
波数倍数回路。 - 【請求項4】 前記分周手段は、前記基準クロック信号
を遅延させる遅延素子、該遅延素子の出力信号と前記基
準クロック信号との排他的論理和を出力する排他的OR
ゲートとを備えた請求項1記載の周波数倍数回路。 - 【請求項5】 前記第2遅延手段は、前記分周手段の出
力信号を順次遅延させるようにn個の遅延素子を備えた
請求項1記載の周波数倍数回路。 - 【請求項6】 前記遅延手段は、n/2+2m(nは2
以上の整数であり、mは自然数である。)の位置に該当
する遅延素子の出力信号が前記信号検出手段に出力され
る請求項5記載の周波数倍数回路。 - 【請求項7】 前記信号検出手段は、前記分周手段の出
力信号を反転させる反転器と前記第2遅延手段のm(m
は自然数である。)個の出力信号と前記分周手段の出力
信号との論理積を出力するANDゲートと、前記反転器
の出力信号をトリガとして前記ANDゲートの出力信号
を保持し、前記デコーディング手段に出力するフリップ
フロップ等を備えた請求項1記載の周波数倍数回路。 - 【請求項8】 前記デコーディング手段は、前記第1遅
延手段の出力手段と前記信号検出手段の出力信号との論
理積を出力する複数のANDゲートと、それらANDゲ
ートの出力信号の論理和を前記周波数発生手段に出力す
るORゲートとを備えた請求項1記載の周波数倍数回
路。 - 【請求項9】 前記周波数発生手段は、前記基準クロッ
ク信号と前記デコーディング手段の出力信号との排他的
論理和を出力し、前記基準クロック信号の倍数周波数を
発生する排他的ORゲートを備えた請求項1記載の周波
数倍数回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940007861A KR960009965B1 (ko) | 1994-04-14 | 1994-04-14 | 주파수 배수 회로 |
KR94P7861 | 1994-04-14 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07297642A true JPH07297642A (ja) | 1995-11-10 |
Family
ID=19381067
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7008862A Pending JPH07297642A (ja) | 1994-04-14 | 1995-01-24 | 周波数倍数回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5530387A (ja) |
JP (1) | JPH07297642A (ja) |
KR (1) | KR960009965B1 (ja) |
DE (1) | DE19502035C2 (ja) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0875823A (ja) * | 1994-09-02 | 1996-03-22 | Toshiba Microelectron Corp | 動作速度測定回路及びこれを組み込んだ半導体装置 |
US5721501A (en) * | 1995-07-26 | 1998-02-24 | Kabushiki Kaisha Toshiba | Frequency multiplier and semiconductor integrated circuit employing the same |
JP3561792B2 (ja) * | 1995-09-06 | 2004-09-02 | 株式会社ルネサステクノロジ | クロック発生回路 |
JP3323054B2 (ja) * | 1996-04-01 | 2002-09-09 | 株式会社東芝 | 周波数逓倍回路 |
US5786715A (en) * | 1996-06-21 | 1998-07-28 | Sun Microsystems, Inc. | Programmable digital frequency multiplier |
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JP3173420B2 (ja) * | 1997-04-25 | 2001-06-04 | 日本電気株式会社 | 同期式遅延回路 |
JP3319340B2 (ja) | 1997-05-30 | 2002-08-26 | 日本電気株式会社 | 半導体回路装置 |
JP3220052B2 (ja) * | 1997-06-13 | 2001-10-22 | 日本電気株式会社 | クロック制御装置 |
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-
1994
- 1994-04-14 KR KR1019940007861A patent/KR960009965B1/ko not_active IP Right Cessation
-
1995
- 1995-01-03 US US08/367,616 patent/US5530387A/en not_active Expired - Lifetime
- 1995-01-24 JP JP7008862A patent/JPH07297642A/ja active Pending
- 1995-01-24 DE DE19502035A patent/DE19502035C2/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE19502035A1 (de) | 1995-10-26 |
DE19502035C2 (de) | 1997-01-23 |
KR960009965B1 (ko) | 1996-07-25 |
US5530387A (en) | 1996-06-25 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
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