JP3535788B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/2281—Timing of a read operation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はメモリセルのデータ
の読み出し時間を外部から指定することが可能な半導体
記憶装置に関し、例えば、外部から供給されるクロック
のサイクル数を単位として表されるレイテンシによって
読み出し時間を規定した半導体記憶装置に関するもので
ある。
の読み出し時間を外部から指定することが可能な半導体
記憶装置に関し、例えば、外部から供給されるクロック
のサイクル数を単位として表されるレイテンシによって
読み出し時間を規定した半導体記憶装置に関するもので
ある。
【０００２】
【従来の技術】昨今の半導体記憶装置の中には、読み出
しコマンドが与えられた時点から実際にメモリセルのデ
ータが読み出されて半導体記憶装置外部へ出力されるま
での読み出し時間を外部から指定できるものがある。特
に、半導体記憶装置が適用されるシステムのクロックに
同期して動作するシンクロナスマスクＲＯＭ（同期式マ
スク・リード・オンリ・メモリ）やＳＤＲＡＭ（同期式
ダイナミック・ランダム・アクセス・メモリ）などで
は、上記の読み出し時間をクロックのサイクル数で表現
した「レイテンシ（Latency）」を用いている。
しコマンドが与えられた時点から実際にメモリセルのデ
ータが読み出されて半導体記憶装置外部へ出力されるま
での読み出し時間を外部から指定できるものがある。特
に、半導体記憶装置が適用されるシステムのクロックに
同期して動作するシンクロナスマスクＲＯＭ（同期式マ
スク・リード・オンリ・メモリ）やＳＤＲＡＭ（同期式
ダイナミック・ランダム・アクセス・メモリ）などで
は、上記の読み出し時間をクロックのサイクル数で表現
した「レイテンシ（Latency）」を用いている。
【０００３】こうしたレイテンシの指定を外部から行え
るように構成することで、半導体記憶装置自体の性能，
システム側の要求，ユーザの使い方などに応じた最適な
読み出し時間を設定することができる。言い換えると、
半導体記憶装置に必要とされる読み出し時間は半導体記
憶装置とシステムとの相互関係によって決まってくるこ
とから、そうした種々の条件に応じて読み出し時間を柔
軟に制御したいという要請がある。例えば、近年ではシ
ステムの動作周波数がますます高くなってきているが、
半導体記憶装置の性能はそうしたシステムの動作速度に
追随できていないというのが実状である。したがって、
そうした状況ではレイテンシとして大きな値を指定して
やることで、システムと半導体記憶装置との間に存在す
る性能上のギャップを補完することが必要となる。
るように構成することで、半導体記憶装置自体の性能，
システム側の要求，ユーザの使い方などに応じた最適な
読み出し時間を設定することができる。言い換えると、
半導体記憶装置に必要とされる読み出し時間は半導体記
憶装置とシステムとの相互関係によって決まってくるこ
とから、そうした種々の条件に応じて読み出し時間を柔
軟に制御したいという要請がある。例えば、近年ではシ
ステムの動作周波数がますます高くなってきているが、
半導体記憶装置の性能はそうしたシステムの動作速度に
追随できていないというのが実状である。したがって、
そうした状況ではレイテンシとして大きな値を指定して
やることで、システムと半導体記憶装置との間に存在す
る性能上のギャップを補完することが必要となる。
【０００４】ところで、これまでに用いられている半導
体記憶装置として、例えばシンクロナスマスクＲＯＭで
は次のようにしてメモリセルのデータの読み出しを行っ
ている。まず、ＣＡＳ（カラム・アドレス・ストロー
ブ）信号を有効化してから実際にデータが出力されるま
でのレイテンシを「ＣＡＳレイテンシ」としてシンクロ
ナスマスクＲＯＭ外部から設定しておく。なお、これ以
降の説明と当該説明で参照される図面中ではＣＡＳレイ
テンシを「ＣＬ」と略記することがある。そうして実際
に読み出しを行う場合には、まずロウ（行）アドレスを
指定するとともにＲＡＳ（ロウ・アドレス・ストロー
ブ）信号を有効化して、与えられたロウアドレスに対応
したワード線を活性化させる。
体記憶装置として、例えばシンクロナスマスクＲＯＭで
は次のようにしてメモリセルのデータの読み出しを行っ
ている。まず、ＣＡＳ（カラム・アドレス・ストロー
ブ）信号を有効化してから実際にデータが出力されるま
でのレイテンシを「ＣＡＳレイテンシ」としてシンクロ
ナスマスクＲＯＭ外部から設定しておく。なお、これ以
降の説明と当該説明で参照される図面中ではＣＡＳレイ
テンシを「ＣＬ」と略記することがある。そうして実際
に読み出しを行う場合には、まずロウ（行）アドレスを
指定するとともにＲＡＳ（ロウ・アドレス・ストロー
ブ）信号を有効化して、与えられたロウアドレスに対応
したワード線を活性化させる。
【０００５】次に、カラム（列）アドレスを指定すると
ともにＣＡＳ信号を有効化して、与えられたカラムアド
レスに対応するディジット線（ビット線あるいはデータ
線などとも言う）を選択する。この結果、ロウアドレス
及びカラムアドレスで一意に特定されるメモリセルが選
択される。また、ＣＡＳ信号が有効化されるのに伴って
センスアンプ活性化信号を有効化してセンスアンプが動
作状態となり、センスアンプは選択されたディジット線
を通じてメモリセルの記憶データをセンスする。センス
アンプによるセンス結果は出力バッファ等を通じてシン
クロナスマスクＲＯＭの外部へ出力される。ここで、従
来のシンクロナスマスクＲＯＭでは内部に設けたディレ
イ回路などを利用してセンスアンプ活性化信号を生成し
ているため、センスアンプ活性化信号の有効期間は常に
一定となっている。
ともにＣＡＳ信号を有効化して、与えられたカラムアド
レスに対応するディジット線（ビット線あるいはデータ
線などとも言う）を選択する。この結果、ロウアドレス
及びカラムアドレスで一意に特定されるメモリセルが選
択される。また、ＣＡＳ信号が有効化されるのに伴って
センスアンプ活性化信号を有効化してセンスアンプが動
作状態となり、センスアンプは選択されたディジット線
を通じてメモリセルの記憶データをセンスする。センス
アンプによるセンス結果は出力バッファ等を通じてシン
クロナスマスクＲＯＭの外部へ出力される。ここで、従
来のシンクロナスマスクＲＯＭでは内部に設けたディレ
イ回路などを利用してセンスアンプ活性化信号を生成し
ているため、センスアンプ活性化信号の有効期間は常に
一定となっている。
【０００６】ここで、図１０はいま述べた従来のシンク
ロナスマスクＲＯＭの動作を示したタイミングチャート
である。同図では、ＣＡＳ信号が有効化された時点から
データの出力が完了されるまでの時点におけるタイミン
グを幾つかのＣＡＳレイテンシについて示したものであ
る。また、同図に示した「ＣＬＫ」はシステムのクロッ
クに同期して生成されるシンクロナスマスクＲＯＭ内部
のクロックである。例えばＣＡＳレイテンシが“５”で
ある場合には、クロックＣＬＫの０クロック目の立ち上
がりでＣＡＳ信号が与えられると、その直後にセンスア
ンプ活性化信号が活性化〔すなわち“Ｌ”（ローレベ
ル）〕されて２クロック目の立ち上がりの直後に非活性
化〔すなわち“Ｈ”（ハイレベル）〕される。
ロナスマスクＲＯＭの動作を示したタイミングチャート
である。同図では、ＣＡＳ信号が有効化された時点から
データの出力が完了されるまでの時点におけるタイミン
グを幾つかのＣＡＳレイテンシについて示したものであ
る。また、同図に示した「ＣＬＫ」はシステムのクロッ
クに同期して生成されるシンクロナスマスクＲＯＭ内部
のクロックである。例えばＣＡＳレイテンシが“５”で
ある場合には、クロックＣＬＫの０クロック目の立ち上
がりでＣＡＳ信号が与えられると、その直後にセンスア
ンプ活性化信号が活性化〔すなわち“Ｌ”（ローレベ
ル）〕されて２クロック目の立ち上がりの直後に非活性
化〔すなわち“Ｈ”（ハイレベル）〕される。
【０００７】そして、４クロック目の立ち下がり前後で
データの出力が始まり、ＣＡＳ信号が与えられてからＣ
ＡＳレイテンシ“５”に相当する時間が経過した５クロ
ック目の立ち上がりで、バースト出力される最初のデー
タ“Ｄ０”の値が確定して出力データとして外部へ出力
される。ＣＡＳレイテンシ“５”以外の場合もいま述べ
たのと同様であって、ＣＡＳレイテンシの値の違いに起
因してＣＡＳレイテンシが“６”〜“８”の場合にそれ
ぞれ６クロック目〜８クロック目の立ち上がりでデータ
“Ｄ０”の値が確定するようになる。このように、従来
のシンクロナスマスクＲＯＭではＣＡＳレイテンシとし
てどのような値が指定されていても、センスアンプ活性
化信号の有効期間はクロックＣＬＫの２サイクル分であ
って一定となっている。
データの出力が始まり、ＣＡＳ信号が与えられてからＣ
ＡＳレイテンシ“５”に相当する時間が経過した５クロ
ック目の立ち上がりで、バースト出力される最初のデー
タ“Ｄ０”の値が確定して出力データとして外部へ出力
される。ＣＡＳレイテンシ“５”以外の場合もいま述べ
たのと同様であって、ＣＡＳレイテンシの値の違いに起
因してＣＡＳレイテンシが“６”〜“８”の場合にそれ
ぞれ６クロック目〜８クロック目の立ち上がりでデータ
“Ｄ０”の値が確定するようになる。このように、従来
のシンクロナスマスクＲＯＭではＣＡＳレイテンシとし
てどのような値が指定されていても、センスアンプ活性
化信号の有効期間はクロックＣＬＫの２サイクル分であ
って一定となっている。
【０００８】以上のようなシンクロナスマスクＲＯＭに
対し、ＣＡＳレイテンシに応じてセンスアンプ活性化信
号の有効期間を変化させたものとしては例えば特開平１
０−６９７７０号公報に開示されたＳＤＲＡＭが挙げら
れる。このＳＤＲＡＭはＣＡＳレイテンシの値が小さい
ほど動作周波数が低くなるとの前提の下に設計されてい
る。この場合、ＣＡＳレイテンシの値が小さくなるほど
クロックの１サイクルの周期が長くなるので、ＣＡＳレ
イテンシの値を小さくした場合には、メモリセルのアク
セス期間に相当するカラム線選択信号の有効期間および
ディジット線のイコライズ期間に相当するショート信号
の有効期間をそれぞれ長くしている。
対し、ＣＡＳレイテンシに応じてセンスアンプ活性化信
号の有効期間を変化させたものとしては例えば特開平１
０−６９７７０号公報に開示されたＳＤＲＡＭが挙げら
れる。このＳＤＲＡＭはＣＡＳレイテンシの値が小さい
ほど動作周波数が低くなるとの前提の下に設計されてい
る。この場合、ＣＡＳレイテンシの値が小さくなるほど
クロックの１サイクルの周期が長くなるので、ＣＡＳレ
イテンシの値を小さくした場合には、メモリセルのアク
セス期間に相当するカラム線選択信号の有効期間および
ディジット線のイコライズ期間に相当するショート信号
の有効期間をそれぞれ長くしている。
【０００９】すなわち、カラム線選択信号の有効期間と
ショート信号の有効期間の割合をＣＡＳレイテンシによ
らず常に一定とし、なおかつ、これら両期間の和がＣＡ
Ｓレイテンシによらず常にシステムクロックの１サイク
ルに等しくなるようにしている。以上について具体的に
数値を挙げて示すと、ＣＡＳレイテンシが“１”〜
“４”の場合にはクロックの１サイクルがそれぞれ“１
８ｎｓ”，“９ｎｓ”，“７ｎｓ”，“６ｎｓ”とな
る。そしてこのとき、カラム線選択信号の有効期間をそ
れぞれ“６ｎｓ”，“６ｎｓ”，“４．６ｎｓ”，“４
ｎｓ”とするとともに、ショート信号の有効期間をそれ
ぞれ“１２ｎｓ”，“３ｎｓ”，“２．４ｎｓ”，“２
ｎｓ”としている。
ショート信号の有効期間の割合をＣＡＳレイテンシによ
らず常に一定とし、なおかつ、これら両期間の和がＣＡ
Ｓレイテンシによらず常にシステムクロックの１サイク
ルに等しくなるようにしている。以上について具体的に
数値を挙げて示すと、ＣＡＳレイテンシが“１”〜
“４”の場合にはクロックの１サイクルがそれぞれ“１
８ｎｓ”，“９ｎｓ”，“７ｎｓ”，“６ｎｓ”とな
る。そしてこのとき、カラム線選択信号の有効期間をそ
れぞれ“６ｎｓ”，“６ｎｓ”，“４．６ｎｓ”，“４
ｎｓ”とするとともに、ショート信号の有効期間をそれ
ぞれ“１２ｎｓ”，“３ｎｓ”，“２．４ｎｓ”，“２
ｎｓ”としている。
【００１０】
【発明が解決しようとする課題】以上説明したように、
既存のシンクロナスマスクＲＯＭではセンスアンプ活性
化信号を生成するのにディレイ回路等を使用しているた
め、ＣＡＳレイテンシがどのような値になっていてもセ
ンスアンプ活性化信号の有効期間が一定になってしまっ
ている。このため、上記シンクロナスマスクＲＯＭでは
最小値のＣＡＳレイテンシ（図１０に示した範囲で言え
ばその値が“５”）に合わせてタイミング設計をしなけ
ればならない。
既存のシンクロナスマスクＲＯＭではセンスアンプ活性
化信号を生成するのにディレイ回路等を使用しているた
め、ＣＡＳレイテンシがどのような値になっていてもセ
ンスアンプ活性化信号の有効期間が一定になってしまっ
ている。このため、上記シンクロナスマスクＲＯＭでは
最小値のＣＡＳレイテンシ（図１０に示した範囲で言え
ばその値が“５”）に合わせてタイミング設計をしなけ
ればならない。
【００１１】しかしながら、これ以外の値のＣＡＳレイ
テンシとして例えばＣＡＳレイテンシ“８”に着目する
と、この場合には８クロック目の立ち上がりになって初
めてデータが出力されればよいため、センスアンプ活性
化信号の有効期間が２サイクルである必要はなくこれよ
りも長くとも良い。つまり、ＣＡＳレイテンシの値を大
きくすればするほどセンスアンプ活性化信号の有効期間
を延ばすことができる。その意味で従来のシンクロナス
マスクＲＯＭは非常に無駄なタイミング設計を行ってい
ると言える。
テンシとして例えばＣＡＳレイテンシ“８”に着目する
と、この場合には８クロック目の立ち上がりになって初
めてデータが出力されればよいため、センスアンプ活性
化信号の有効期間が２サイクルである必要はなくこれよ
りも長くとも良い。つまり、ＣＡＳレイテンシの値を大
きくすればするほどセンスアンプ活性化信号の有効期間
を延ばすことができる。その意味で従来のシンクロナス
マスクＲＯＭは非常に無駄なタイミング設計を行ってい
ると言える。
【００１２】しかも、センスアンプ活性化信号の有効期
間が常に一定であると、メモリセルのデータを読み出す
ときのセンスアンプの動作マージンはＣＡＳレイテンシ
がどのような値であっても同じにしかならない。センス
アンプの動作マージンをとることでそれだけシンクロナ
スマスクＲＯＭの動作周波数を上げることが可能となる
が、上述したようなシンクロナスマスクＲＯＭの構成で
はＣＡＳレイテンシをどのように設定しても同一の動作
周波数でしか読み出しを行うことができないという問題
がある。
間が常に一定であると、メモリセルのデータを読み出す
ときのセンスアンプの動作マージンはＣＡＳレイテンシ
がどのような値であっても同じにしかならない。センス
アンプの動作マージンをとることでそれだけシンクロナ
スマスクＲＯＭの動作周波数を上げることが可能となる
が、上述したようなシンクロナスマスクＲＯＭの構成で
はＣＡＳレイテンシをどのように設定しても同一の動作
周波数でしか読み出しを行うことができないという問題
がある。
【００１３】一方、上述したＳＤＲＡＭでは、ＣＡＳレ
イテンシが“１”以外の場合にもカラム選択信号の有効
期間とショート信号の有効期間との和がクロックの１サ
イクルに等しくなっているため、１クロック目の期間内
でメモリセルのデータの読み出しが行われる。しかしな
がら、この場合もＣＡＳレイテンシが例えば“４”であ
れば４クロック目のタイミングになって初めてデータが
出力される。したがって、ＣＡＳレイテンシが“１”以
外の場合にはＣＡＳレイテンシが“１”のときに比べて
カラム選択信号の有効期間およびショート信号の有効期
間の双方をさらに延ばすことができるはずである。
イテンシが“１”以外の場合にもカラム選択信号の有効
期間とショート信号の有効期間との和がクロックの１サ
イクルに等しくなっているため、１クロック目の期間内
でメモリセルのデータの読み出しが行われる。しかしな
がら、この場合もＣＡＳレイテンシが例えば“４”であ
れば４クロック目のタイミングになって初めてデータが
出力される。したがって、ＣＡＳレイテンシが“１”以
外の場合にはＣＡＳレイテンシが“１”のときに比べて
カラム選択信号の有効期間およびショート信号の有効期
間の双方をさらに延ばすことができるはずである。
【００１４】このように、上記ＳＤＲＡＭにおいても既
存のシンクロナスマスクＲＯＭと同様に無駄なタイミン
グ設計を行っている。換言するならば、上記ＳＤＲＡＭ
では、動作周波数が高くなるほどＣＡＳレイテンシの値
を大きくして読み出し時間を長くできるはずであるにも
拘わらず、動作周波数を高くするほどカラム線選択信号
の有効期間およびショート信号の有効期間を短くしてし
まっている。このため、動作周波数が低い場合には動作
余裕が得られるものの、動作周波数が高くなるにつれて
それだけ読み出しマージンに余裕がなくなってゆき、却
って不良になり易くなってしまっている。
存のシンクロナスマスクＲＯＭと同様に無駄なタイミン
グ設計を行っている。換言するならば、上記ＳＤＲＡＭ
では、動作周波数が高くなるほどＣＡＳレイテンシの値
を大きくして読み出し時間を長くできるはずであるにも
拘わらず、動作周波数を高くするほどカラム線選択信号
の有効期間およびショート信号の有効期間を短くしてし
まっている。このため、動作周波数が低い場合には動作
余裕が得られるものの、動作周波数が高くなるにつれて
それだけ読み出しマージンに余裕がなくなってゆき、却
って不良になり易くなってしまっている。
【００１５】本発明は上記のような事情に鑑みてなされ
たものであって、その目的は、外部から指定されたＣＡ
Ｓレイテンシに応じた期間を読み出しのために有効利用
することで、読み出しマージンを十分確保することが可
能な半導体記憶装置を提供することにある。
たものであって、その目的は、外部から指定されたＣＡ
Ｓレイテンシに応じた期間を読み出しのために有効利用
することで、読み出しマージンを十分確保することが可
能な半導体記憶装置を提供することにある。
【００１６】
【００１７】
【００１８】
【課題を解決するための手段】以上の課題を解決するた
めに 、請求項１記載の発明は、メモリセルのデータの読
み出し指示を行ってから該データが読み出されて外部へ
出力されるまでの時間を示すレイテンシ長が可変の半導
体記憶装置において、前記読み出し指示を行ってから前
記データの読み出しが完了するまでの読み出し動作期間
であって、前記メモリセルのデータの読み出しを行うセ
ンスアンプが活性化されるセンスアンプ活性化期間に比
例した該読み出し動作期間を前記レイテンシ長に比例さ
せ、前記センスアンプ活性化期間は、前記レイテンシ長
の決定に用いられるクロック信号の１サイクルだけ有効
となる基本信号を生成し、該基本信号を前記クロック信
号に同期して順次遅延させて前記レイテンシ長に応じた
個数の基準信号を生成し、該基準信号を合成することに
より得られることを特徴としている。また、請求項２記
載の発明は、請求項１記載の発明において、前記センス
アンプは、前記メモリセルに流れる電流の電流量に応じ
て前記メモリセルのデータを読み出す電流検出型センス
アンプであることを特徴としている。また、請求項３記
載の発明は、メモリセルのデータの読み出し指示を行っ
てから該データが読み出されて外部へ出力されるまでの
時間を示すレイテンシ長が可変の半導体記憶装置におい
て、前記読み出し指示を行ってから前記データの読み出
しが完了するまでの読み出し動作期間であって、前記メ
モリセルのデータの読み出しを行うセンスアンプが活性
化されるセンスアンプ活性化期間に比例した該読み出し
動作期間を前記レイテンシ長に比例させ、前記センスア
ンプは、前記メモリセルに流れる電流の電流量に応じて
前記メモリセルのデータを読み出す電流検出型センスア
ンプであることを特徴としている。
めに 、請求項１記載の発明は、メモリセルのデータの読
み出し指示を行ってから該データが読み出されて外部へ
出力されるまでの時間を示すレイテンシ長が可変の半導
体記憶装置において、前記読み出し指示を行ってから前
記データの読み出しが完了するまでの読み出し動作期間
であって、前記メモリセルのデータの読み出しを行うセ
ンスアンプが活性化されるセンスアンプ活性化期間に比
例した該読み出し動作期間を前記レイテンシ長に比例さ
せ、前記センスアンプ活性化期間は、前記レイテンシ長
の決定に用いられるクロック信号の１サイクルだけ有効
となる基本信号を生成し、該基本信号を前記クロック信
号に同期して順次遅延させて前記レイテンシ長に応じた
個数の基準信号を生成し、該基準信号を合成することに
より得られることを特徴としている。また、請求項２記
載の発明は、請求項１記載の発明において、前記センス
アンプは、前記メモリセルに流れる電流の電流量に応じ
て前記メモリセルのデータを読み出す電流検出型センス
アンプであることを特徴としている。また、請求項３記
載の発明は、メモリセルのデータの読み出し指示を行っ
てから該データが読み出されて外部へ出力されるまでの
時間を示すレイテンシ長が可変の半導体記憶装置におい
て、前記読み出し指示を行ってから前記データの読み出
しが完了するまでの読み出し動作期間であって、前記メ
モリセルのデータの読み出しを行うセンスアンプが活性
化されるセンスアンプ活性化期間に比例した該読み出し
動作期間を前記レイテンシ長に比例させ、前記センスア
ンプは、前記メモリセルに流れる電流の電流量に応じて
前記メモリセルのデータを読み出す電流検出型センスア
ンプであることを特徴としている。
【００１９】また、請求項４記載の発明は、請求項１〜
３の何れかの項記載の発明において、前記センスアンプ
は、前記センスアンプ活性化期間に動作して前記メモリ
セルのデータを出力する差動増幅手段と、前記センスア
ンプ活性化期間において前記差動増幅手段の差動出力端
を短絡させるイコライズ手段と、前記センスアンプ活性
化期間において前記差動増幅手段の差動入力端にバイア
ス電圧を供給するバイアス手段と、前記メモリセルがオ
ンセル，オフセルのときに前記差動入力端の一端に印加
される両電圧の中間電圧を前記差動入力端の他端に供給
するリファレンスセルと、前記リファレンスセル及び読
み出し対象の前記メモリセルにそれぞれ流れる電流を検
出して得られる電圧を前記差動入力端に供給する電流検
出手段とを備えたことを特徴としている。
３の何れかの項記載の発明において、前記センスアンプ
は、前記センスアンプ活性化期間に動作して前記メモリ
セルのデータを出力する差動増幅手段と、前記センスア
ンプ活性化期間において前記差動増幅手段の差動出力端
を短絡させるイコライズ手段と、前記センスアンプ活性
化期間において前記差動増幅手段の差動入力端にバイア
ス電圧を供給するバイアス手段と、前記メモリセルがオ
ンセル，オフセルのときに前記差動入力端の一端に印加
される両電圧の中間電圧を前記差動入力端の他端に供給
するリファレンスセルと、前記リファレンスセル及び読
み出し対象の前記メモリセルにそれぞれ流れる電流を検
出して得られる電圧を前記差動入力端に供給する電流検
出手段とを備えたことを特徴としている。
【００２０】また、請求項５記載の発明は、メモリセル
のデータの読み出し指示を行ってから該データが読み出
されて外部へ出力されるまでの時間を示すレイテンシ長
が可変の半導体記憶装置において、前記読み出し指示を
行ってから前記データの読み出しが完了するまでの読み
出し動作期間であって、前記メモリセルのデータの読み
出しを行うセンスアンプが活性化されるセンスアンプ活
性化期間に比例した該読み出し動作期間を前記レイテン
シ長に比例させ、前記センスアンプは、前記センスアン
プ活性化期間に動作して前記メモリセルのデータを出力
する差動増幅手段と、前記センスアンプ活性化期間にお
いて前記差動増幅手段の差動出力端を短絡させるイコラ
イズ手段と、前記センスアンプ活性化期間において前記
差動増幅手段の差動入力端にバイアス電圧を供給するバ
イアス手段と、前記メモリセルがオンセル，オフセルの
ときに前記差動入力端の一端に印加される両電圧の中間
電圧を前記差動入力端の他端に供給するリファレンスセ
ルと、前記リファレンスセル及び読み出し対象の前記メ
モリセルにそれぞれ流れる電流を検出して得られる電圧
を前記差動入力端に供給する電流検出手段とを備えたこ
とを特徴としている。また、請求項６記載の発明は、請
求項４又は５記載の発明において、前記センスアンプ活
性化期間において、前記メモリセルに流れる電流に応じ
て前記差動入力端の一端に印加される電圧と前記リファ
レンスセルに流れる電流に応じて前記差動入力端の他端
に印加される電圧との差電圧は時間経過に従って増大し
てゆくことを特徴としている。また、請求項７記載の発
明は、請求項１〜６の何れかの項記載の発明において、
前記読み出し動作期間は、前記読み出しの完了から前記
メモリセルのデータを外部に出力するまでの出力期間を
前記レイテンシ長から除いた期間に設定されていること
を特徴としている。また、請求項８記載の発明は、メモ
リセルのデータの読み出し指示を行ってから該データが
読み出されて外部へ出力されるまでの時間を示すレイテ
ンシ長が可変の半導体記憶装置において、前記読み出し
指示を行ってから前記データの読み出しが完了するまで
の読み出し動作期間であって、前記メモリセルのデータ
の読み出しを行うセンスアンプが活性化されるセンスア
ンプ活性化期間に比例した該読み出し動作期間を前記レ
イテンシ長に比例させ、前記読み出し動作期間は、前記
読み出しの完了から前記メモリセルのデータを外部に出
力するまでの出力期間を前記レイテンシ長から除いた期
間に設定されていることを特徴としている。
のデータの読み出し指示を行ってから該データが読み出
されて外部へ出力されるまでの時間を示すレイテンシ長
が可変の半導体記憶装置において、前記読み出し指示を
行ってから前記データの読み出しが完了するまでの読み
出し動作期間であって、前記メモリセルのデータの読み
出しを行うセンスアンプが活性化されるセンスアンプ活
性化期間に比例した該読み出し動作期間を前記レイテン
シ長に比例させ、前記センスアンプは、前記センスアン
プ活性化期間に動作して前記メモリセルのデータを出力
する差動増幅手段と、前記センスアンプ活性化期間にお
いて前記差動増幅手段の差動出力端を短絡させるイコラ
イズ手段と、前記センスアンプ活性化期間において前記
差動増幅手段の差動入力端にバイアス電圧を供給するバ
イアス手段と、前記メモリセルがオンセル，オフセルの
ときに前記差動入力端の一端に印加される両電圧の中間
電圧を前記差動入力端の他端に供給するリファレンスセ
ルと、前記リファレンスセル及び読み出し対象の前記メ
モリセルにそれぞれ流れる電流を検出して得られる電圧
を前記差動入力端に供給する電流検出手段とを備えたこ
とを特徴としている。また、請求項６記載の発明は、請
求項４又は５記載の発明において、前記センスアンプ活
性化期間において、前記メモリセルに流れる電流に応じ
て前記差動入力端の一端に印加される電圧と前記リファ
レンスセルに流れる電流に応じて前記差動入力端の他端
に印加される電圧との差電圧は時間経過に従って増大し
てゆくことを特徴としている。また、請求項７記載の発
明は、請求項１〜６の何れかの項記載の発明において、
前記読み出し動作期間は、前記読み出しの完了から前記
メモリセルのデータを外部に出力するまでの出力期間を
前記レイテンシ長から除いた期間に設定されていること
を特徴としている。また、請求項８記載の発明は、メモ
リセルのデータの読み出し指示を行ってから該データが
読み出されて外部へ出力されるまでの時間を示すレイテ
ンシ長が可変の半導体記憶装置において、前記読み出し
指示を行ってから前記データの読み出しが完了するまで
の読み出し動作期間であって、前記メモリセルのデータ
の読み出しを行うセンスアンプが活性化されるセンスア
ンプ活性化期間に比例した該読み出し動作期間を前記レ
イテンシ長に比例させ、前記読み出し動作期間は、前記
読み出しの完了から前記メモリセルのデータを外部に出
力するまでの出力期間を前記レイテンシ長から除いた期
間に設定されていることを特徴としている。
【００２１】
【発明の実施の形態】以下、図面を参照して本発明の一
実施形態について説明するが、ここでは半導体記憶装置
の具体例としてシンクロナスマスクＲＯＭを取り上げる
ことにする。最初に本実施形態の概要を説明しておく
と、後掲する図６及び図７にも示したように、本実施形
態ではＣＡＳレイテンシの値が大きくなるほどセンスア
ンプ活性化信号の有効期間を長くとるようにしている。
こうすることで、ＣＡＳレイテンシに相当する期間を読
み出し動作のために最大限に有効利用することができ、
ＣＡＳレイテンシが大きくなるほどセンスアンプの読み
出しマージンを確保できるようになる。
実施形態について説明するが、ここでは半導体記憶装置
の具体例としてシンクロナスマスクＲＯＭを取り上げる
ことにする。最初に本実施形態の概要を説明しておく
と、後掲する図６及び図７にも示したように、本実施形
態ではＣＡＳレイテンシの値が大きくなるほどセンスア
ンプ活性化信号の有効期間を長くとるようにしている。
こうすることで、ＣＡＳレイテンシに相当する期間を読
み出し動作のために最大限に有効利用することができ、
ＣＡＳレイテンシが大きくなるほどセンスアンプの読み
出しマージンを確保できるようになる。
【００２２】（１）構成の説明
全体の構成
図１は本実施形態によるシンクロナスマスクＲＯＭの全
体構成を示したブロック図であって、本発明を説明する
にあたって直接関連しない信号や機能ブロックについて
はすべて図示を省略してある。同図において、外部クロ
ックＣＬＫ，クロックイネーブルＣＫＥ，アドレスバス
上に供給されるアドレスＡＤＲ（Ａ００〜Ａ１２の１３
ビット），チップセレクトＣＳＢ，ロウアドレスストロ
ーブＲＡＳＢ，カラムアドレスストローブＣＡＳＢ，モ
ードレジスタイネーブルＭＲＢは何れもシンクロナスマ
スクＲＯＭの外部から供給される信号である。
体構成を示したブロック図であって、本発明を説明する
にあたって直接関連しない信号や機能ブロックについて
はすべて図示を省略してある。同図において、外部クロ
ックＣＬＫ，クロックイネーブルＣＫＥ，アドレスバス
上に供給されるアドレスＡＤＲ（Ａ００〜Ａ１２の１３
ビット），チップセレクトＣＳＢ，ロウアドレスストロ
ーブＲＡＳＢ，カラムアドレスストローブＣＡＳＢ，モ
ードレジスタイネーブルＭＲＢは何れもシンクロナスマ
スクＲＯＭの外部から供給される信号である。
【００２３】これに対し、出力データＯＵＴはシンクロ
ナスマスクＲＯＭから外部に対して出力される信号であ
る。なお、信号名の末尾に付与された記号「Ｂ」は負論
理の信号を意味しており、例えばロウアドレスストロー
ブＲＡＳＢはロウアドレスストローブＲＡＳの反転信号
である。まず、外部クロックＣＬＫはシンクロナスマス
クＲＯＭの適用されるシステム内で用いられる基準クロ
ックである。クロックジェネレータ１はクロックイネー
ブルＣＫＥが“Ｈ”のときに、外部クロックＣＬＫに同
期した内部クロックＩＣＬＫを生成して各部へ分配供給
する。なお、クロックイネーブルＣＫＥが“Ｌ”に設定
されると内部クロックＩＣＬＫは生成されないが、これ
はパワーダウン等の際にのみ使用されるものであるた
め、以下の説明ではクロックイネーブルＣＫＥが常に
“Ｈ”であるものとする。
ナスマスクＲＯＭから外部に対して出力される信号であ
る。なお、信号名の末尾に付与された記号「Ｂ」は負論
理の信号を意味しており、例えばロウアドレスストロー
ブＲＡＳＢはロウアドレスストローブＲＡＳの反転信号
である。まず、外部クロックＣＬＫはシンクロナスマス
クＲＯＭの適用されるシステム内で用いられる基準クロ
ックである。クロックジェネレータ１はクロックイネー
ブルＣＫＥが“Ｈ”のときに、外部クロックＣＬＫに同
期した内部クロックＩＣＬＫを生成して各部へ分配供給
する。なお、クロックイネーブルＣＫＥが“Ｌ”に設定
されると内部クロックＩＣＬＫは生成されないが、これ
はパワーダウン等の際にのみ使用されるものであるた
め、以下の説明ではクロックイネーブルＣＫＥが常に
“Ｈ”であるものとする。
【００２４】次に、コマンドデコーダ２は、チップセレ
クトＣＳＢが“Ｌ”に設定されてこのシンクロナスマス
クＲＯＭが選択されたときに動作する。そしてコマンド
デコーダ２は、ロウアドレスストローブＲＡＳＢ，カラ
ムアドレスストローブＣＡＳＢ，モードレジスタイネー
ブルＭＲＢを内部クロックＩＣＬＫに同期して取り込
み、これら信号の各レベルの組み合わせで指定されたコ
マンドをデコードして、このデコード結果を制御回路３
へ送出する。その際、指定されたコマンドがモードレジ
スタ４の内容を設定するための「モードレジスタセット
コマンド」であるならば、コマンドデコーダ２はモード
レジスタ４に対してモード設定データの取り込み指示信
号を出力する。なお、モードレジスタセットコマンドの
指定は、チップセレクトＣＳＢ，ロウアドレスストロー
ブＲＡＳＢ，カラムアドレスストローブＣＳＢ，モード
レジスタイネーブルＭＲＢを全て“Ｌ”にすることで行
う。
クトＣＳＢが“Ｌ”に設定されてこのシンクロナスマス
クＲＯＭが選択されたときに動作する。そしてコマンド
デコーダ２は、ロウアドレスストローブＲＡＳＢ，カラ
ムアドレスストローブＣＡＳＢ，モードレジスタイネー
ブルＭＲＢを内部クロックＩＣＬＫに同期して取り込
み、これら信号の各レベルの組み合わせで指定されたコ
マンドをデコードして、このデコード結果を制御回路３
へ送出する。その際、指定されたコマンドがモードレジ
スタ４の内容を設定するための「モードレジスタセット
コマンド」であるならば、コマンドデコーダ２はモード
レジスタ４に対してモード設定データの取り込み指示信
号を出力する。なお、モードレジスタセットコマンドの
指定は、チップセレクトＣＳＢ，ロウアドレスストロー
ブＲＡＳＢ，カラムアドレスストローブＣＳＢ，モード
レジスタイネーブルＭＲＢを全て“Ｌ”にすることで行
う。
【００２５】次に、制御回路３はシンクロナスマスクＲ
ＯＭ内の各部の動作を統括する回路であって、本発明に
関連する範囲についてのみ説明すると、コマンドデコー
ダ２から与えられるコマンドのデコード結果，モードレ
ジスタ４に保持されているモード設定データおよび内部
クロックＩＣＬＫに従って、基本信号ＬＩＮ，モードリ
セット信号ＭＤＲＳＢおよびモード設定信号ＭＤＣＬ０
〜ＭＤＣＬ５を生成する。なお、基本信号ＬＩＮ，モー
ドリセット信号ＭＤＲＳＢ，モード設定信号ＭＤＣＬ０
〜ＭＤＣＬ５の詳細についてはここでは触れず、図３及
び図４を参照して後述するものとする。
ＯＭ内の各部の動作を統括する回路であって、本発明に
関連する範囲についてのみ説明すると、コマンドデコー
ダ２から与えられるコマンドのデコード結果，モードレ
ジスタ４に保持されているモード設定データおよび内部
クロックＩＣＬＫに従って、基本信号ＬＩＮ，モードリ
セット信号ＭＤＲＳＢおよびモード設定信号ＭＤＣＬ０
〜ＭＤＣＬ５を生成する。なお、基本信号ＬＩＮ，モー
ドリセット信号ＭＤＲＳＢ，モード設定信号ＭＤＣＬ０
〜ＭＤＣＬ５の詳細についてはここでは触れず、図３及
び図４を参照して後述するものとする。
【００２６】次に、モードレジスタ４はコマンドデコー
ダ２から取り込み指示信号が出力されたタイミングでア
ドレスＡＤＲに載せられているモード設定データを取り
込む。ここで、図２（ａ）はモード設定データのフォー
マットを示しており、アドレスＡＤＲを構成している１
３ビットのアドレスデータＡ００〜Ａ１２のうち、Ａ０
５〜Ａ０３の３ビットでＣＡＳレイテンシの値が指定さ
れる。例えば、これら３ビットがＢ“０１０”〜Ｂ“１
１１”（先頭に付された「Ｂ」は２進数を意味してい
る）であればそれぞれＣＡＳレイテンシの値が“４”〜
“９”である。そして制御回路３は、モードレジスタ４
のアドレスデータ出力によってＣＡＳレイテンシ値に対
応するモード設定信号ＭＤＣＬ０〜ＭＤＣＬ５を生成出
力する。
ダ２から取り込み指示信号が出力されたタイミングでア
ドレスＡＤＲに載せられているモード設定データを取り
込む。ここで、図２（ａ）はモード設定データのフォー
マットを示しており、アドレスＡＤＲを構成している１
３ビットのアドレスデータＡ００〜Ａ１２のうち、Ａ０
５〜Ａ０３の３ビットでＣＡＳレイテンシの値が指定さ
れる。例えば、これら３ビットがＢ“０１０”〜Ｂ“１
１１”（先頭に付された「Ｂ」は２進数を意味してい
る）であればそれぞれＣＡＳレイテンシの値が“４”〜
“９”である。そして制御回路３は、モードレジスタ４
のアドレスデータ出力によってＣＡＳレイテンシ値に対
応するモード設定信号ＭＤＣＬ０〜ＭＤＣＬ５を生成出
力する。
【００２７】ちなみに、アドレスデータＡ０６はＲＡＳ
レイテンシであって、ロウアドレスストローブＲＡＳＢ
（後述する「ＡＣＴコマンド」に対応）を有効にした時
点を基準としてカラムアドレスストローブＣＡＳＢ（後
述する「ＲＥＡＤコマンド」に対応）を有効化できるま
での時間をクロックのサイクル数で表したものである。
また、アドレスデータＡ０２はバーストタイプであっ
て、バーストデータのアドレスがインクリメントされる
順序として「シーケンシャル」や「インターリーブ」な
どに相当するデータ出力順序の型式が指定される。ま
た、アドレスデータＡ０１〜Ａ００はバースト長を指定
するためのデータであって、例えば“４”又は“８”に
相当するデータが指定される。
レイテンシであって、ロウアドレスストローブＲＡＳＢ
（後述する「ＡＣＴコマンド」に対応）を有効にした時
点を基準としてカラムアドレスストローブＣＡＳＢ（後
述する「ＲＥＡＤコマンド」に対応）を有効化できるま
での時間をクロックのサイクル数で表したものである。
また、アドレスデータＡ０２はバーストタイプであっ
て、バーストデータのアドレスがインクリメントされる
順序として「シーケンシャル」や「インターリーブ」な
どに相当するデータ出力順序の型式が指定される。ま
た、アドレスデータＡ０１〜Ａ００はバースト長を指定
するためのデータであって、例えば“４”又は“８”に
相当するデータが指定される。
【００２８】一方、図２（ｂ）はモード設定データがモ
ードレジスタ４に取り込まれるタイミングを示したもの
である。図示したように、コマンドデコーダ２に対して
「モードレジスタセットコマンド」（図中の「ＭＲ
Ｓ」）が指定されるのと同時に、アドレスＡＤＲにはモ
ード設定データが与えられる。このときに、コマンドデ
コーダ２が内部クロックＩＣＬＫの立ち上がりタイミン
グで取り込み指示信号をモードレジスタ４に送出するこ
とで、モードレジスタ４がモード設定データを内部へ取
り込む。なお、図示した「ＡＣＴ」は外部から指定され
たロウアドレスに対応するワード線を活性化させるため
のロウアクティベートコマンドである。このコマンドを
指定するには、チップセレクトＣＳＢ及びロウアドレス
ストローブＲＡＳＢを有効化するとともに、アドレスＡ
ＤＲには活性化すべきワード線に対応するロウアドレス
を載せる。
ードレジスタ４に取り込まれるタイミングを示したもの
である。図示したように、コマンドデコーダ２に対して
「モードレジスタセットコマンド」（図中の「ＭＲ
Ｓ」）が指定されるのと同時に、アドレスＡＤＲにはモ
ード設定データが与えられる。このときに、コマンドデ
コーダ２が内部クロックＩＣＬＫの立ち上がりタイミン
グで取り込み指示信号をモードレジスタ４に送出するこ
とで、モードレジスタ４がモード設定データを内部へ取
り込む。なお、図示した「ＡＣＴ」は外部から指定され
たロウアドレスに対応するワード線を活性化させるため
のロウアクティベートコマンドである。このコマンドを
指定するには、チップセレクトＣＳＢ及びロウアドレス
ストローブＲＡＳＢを有効化するとともに、アドレスＡ
ＤＲには活性化すべきワード線に対応するロウアドレス
を載せる。
【００２９】再び図１を参照すると、センスアンプ活性
化信号生成回路５は、基本信号ＬＩＮ，モードリセット
信号ＭＤＲＳＢ，モード設定信号ＭＤＣＬ０〜ＭＤＣＬ
５および内部クロックＩＣＬＫに基づき、ＣＡＳレイテ
ンシに応じた幅を持つ負のパルスをセンスアンプ活性化
信号ＥＱＢとして出力する。このセンスアンプ活性化信
号生成回路５の詳細構成についてはこの後にさらに詳述
する。次に、ロウアドレスバッファ６，カラムアドレス
バッファ７はそれぞれアドレスＡＤＲに含まれているロ
ウアドレス，カラムアドレスをバッファリングして出力
する。
化信号生成回路５は、基本信号ＬＩＮ，モードリセット
信号ＭＤＲＳＢ，モード設定信号ＭＤＣＬ０〜ＭＤＣＬ
５および内部クロックＩＣＬＫに基づき、ＣＡＳレイテ
ンシに応じた幅を持つ負のパルスをセンスアンプ活性化
信号ＥＱＢとして出力する。このセンスアンプ活性化信
号生成回路５の詳細構成についてはこの後にさらに詳述
する。次に、ロウアドレスバッファ６，カラムアドレス
バッファ７はそれぞれアドレスＡＤＲに含まれているロ
ウアドレス，カラムアドレスをバッファリングして出力
する。
【００３０】なお、本発明の特徴部分が一見して分かり
やすいように制御回路４とセンスアンプ活性化信号生成
回路５を別ブロックとしているが、制御回路４の内部に
センスアンプ活性化信号生成回路５を組み入れてしまっ
ても良いのはもちろんである。また、センスアンプ活性
化信号ＥＱＢが有効となっている期間をセンスアンプ活
性化期間と呼ぶ。
やすいように制御回路４とセンスアンプ活性化信号生成
回路５を別ブロックとしているが、制御回路４の内部に
センスアンプ活性化信号生成回路５を組み入れてしまっ
ても良いのはもちろんである。また、センスアンプ活性
化信号ＥＱＢが有効となっている期間をセンスアンプ活
性化期間と呼ぶ。
【００３１】次に、メモリセルアレイ８は一般的なマス
クＲＯＭと同様のメモリセルがワード線およびディジッ
ト線の交差する位置上にマトリクス状に配列されたもの
である。ロウデコーダ９はロウアドレスバッファ６から
供給されるロウアドレスをデコードして、このロウアド
レスに対応しているワード線を活性化させる。カラムデ
コーダ・選択回路１０は実際にはカラムデコーダ及びカ
ラムスイッチで構成されている。このうち、カラムデコ
ーダはカラムアドレスバッファ７から供給されるカラム
アドレスをデコードして、このカラムアドレスに対応し
ているディジット線を選択するための選択信号を発生さ
せる。
クＲＯＭと同様のメモリセルがワード線およびディジッ
ト線の交差する位置上にマトリクス状に配列されたもの
である。ロウデコーダ９はロウアドレスバッファ６から
供給されるロウアドレスをデコードして、このロウアド
レスに対応しているワード線を活性化させる。カラムデ
コーダ・選択回路１０は実際にはカラムデコーダ及びカ
ラムスイッチで構成されている。このうち、カラムデコ
ーダはカラムアドレスバッファ７から供給されるカラム
アドレスをデコードして、このカラムアドレスに対応し
ているディジット線を選択するための選択信号を発生さ
せる。
【００３２】一方、カラムスイッチはこの選択信号で選
択された何れか１本のディジット線を次に説明するセン
スアンプ１１に接続する。このセンスアンプ１１はセン
スアンプ活性化信号ＥＱＢが“Ｌ”のときに活性化さ
れ、カラムデコーダ・選択回路１０で選択された上記デ
ィジット線を通じ、ロウアドレス及びカラムアドレスで
特定されるメモリセルのデータをセンスし、センス結果
である“０”／“１”何れかの読み出しデータを出力す
る。次に、出力バッファ１２はセンスアンプ１１から送
出される読み出しデータを内部クロックＩＣＬＫに同期
してラッチし、これを出力データＯＵＴとして図示しな
い出力ピンを介して外部へ出力する。また、出力バッフ
ァ１２はデータをバースト的に出力する際に制御回路３
の指示に従ってバーストデータを出力する。
択された何れか１本のディジット線を次に説明するセン
スアンプ１１に接続する。このセンスアンプ１１はセン
スアンプ活性化信号ＥＱＢが“Ｌ”のときに活性化さ
れ、カラムデコーダ・選択回路１０で選択された上記デ
ィジット線を通じ、ロウアドレス及びカラムアドレスで
特定されるメモリセルのデータをセンスし、センス結果
である“０”／“１”何れかの読み出しデータを出力す
る。次に、出力バッファ１２はセンスアンプ１１から送
出される読み出しデータを内部クロックＩＣＬＫに同期
してラッチし、これを出力データＯＵＴとして図示しな
い出力ピンを介して外部へ出力する。また、出力バッフ
ァ１２はデータをバースト的に出力する際に制御回路３
の指示に従ってバーストデータを出力する。
【００３３】 センスアンプ活性化信号生成回路
次に、図３を参照してセンスアンプ活性化信号生成回路
５の詳細構成について説明する。なお、同図に「ＤＥＬ
ＣＬ生成回路」で示した基準信号発生回路の詳細構成は
図４に示してある。まず基本信号ＬＩＮは内部クロック
ＩＣＬＫの周期に等しい時間幅を持った負のパルスであ
って、制御回路３はコマンドデコーダ２から「ＲＥＡＤ
コマンド」が通知されたことをトリガとして基本信号Ｌ
ＩＮに上記負のパルスを発生させる。なお、ＲＥＡＤコ
マンドを指定するには、チップセレクトＣＳＢ及びカラ
ムアドレスストローブＣＡＳＢを“Ｌ”に設定するとと
もに、アドレスＡＤＲ上には読み出し対象となるカラム
アドレスを載せる。
５の詳細構成について説明する。なお、同図に「ＤＥＬ
ＣＬ生成回路」で示した基準信号発生回路の詳細構成は
図４に示してある。まず基本信号ＬＩＮは内部クロック
ＩＣＬＫの周期に等しい時間幅を持った負のパルスであ
って、制御回路３はコマンドデコーダ２から「ＲＥＡＤ
コマンド」が通知されたことをトリガとして基本信号Ｌ
ＩＮに上記負のパルスを発生させる。なお、ＲＥＡＤコ
マンドを指定するには、チップセレクトＣＳＢ及びカラ
ムアドレスストローブＣＡＳＢを“Ｌ”に設定するとと
もに、アドレスＡＤＲ上には読み出し対象となるカラム
アドレスを載せる。
【００３４】次に、モード設定信号ＭＤＣＬ０〜ＭＤＣ
Ｌ５はそれぞれＣＡＳレイテンシ“４”〜“９”に対応
しており、ＣＡＳレイテンシの値に応じた何れかのモー
ド設定信号だけが“Ｌ”レベルとなる。例えばモードレ
ジスタ４にＣＡＳレイテンシ“５”が設定されていれ
ば、モード設定信号ＭＤＣＬ１のみが“Ｌ”となってこ
れ以外の４つの信号は何れも“Ｈ”となる。次に、モー
ドリセット信号ＭＤＲＳＢは次に説明する基準信号生成
回路２１の内部に設けられたフリップフロップを初期化
するための信号であって、「モードレジスタセットコマ
ンド」が入力されたときに一定期間だけ“Ｌ”となって
それ以外においては“Ｈ”となる。
Ｌ５はそれぞれＣＡＳレイテンシ“４”〜“９”に対応
しており、ＣＡＳレイテンシの値に応じた何れかのモー
ド設定信号だけが“Ｌ”レベルとなる。例えばモードレ
ジスタ４にＣＡＳレイテンシ“５”が設定されていれ
ば、モード設定信号ＭＤＣＬ１のみが“Ｌ”となってこ
れ以外の４つの信号は何れも“Ｈ”となる。次に、モー
ドリセット信号ＭＤＲＳＢは次に説明する基準信号生成
回路２１の内部に設けられたフリップフロップを初期化
するための信号であって、「モードレジスタセットコマ
ンド」が入力されたときに一定期間だけ“Ｌ”となって
それ以外においては“Ｈ”となる。
【００３５】次に、基準信号生成回路２１（図中の「Ｄ
ＥＬＣＬ生成回路」）は基本信号ＬＩＮ，内部クロック
ＩＣＬＫ，モードリセット信号ＭＤＲＳＢに基づき、モ
ード設定信号ＭＤＣＬ０〜ＭＤＣＬ５で指定されたＣＡ
Ｓレイテンシに応じて基準信号ＤＥＬＣＬ０〜ＤＥＬＣ
Ｌ５を生成する。ここで、〔表１〕を参照して、有効に
なったモード設定信号，生成される基準信号，センスア
ンプ活性化信号ＥＱＢの有効期間の関係についてもう少
し詳しく説明する。
ＥＬＣＬ生成回路」）は基本信号ＬＩＮ，内部クロック
ＩＣＬＫ，モードリセット信号ＭＤＲＳＢに基づき、モ
ード設定信号ＭＤＣＬ０〜ＭＤＣＬ５で指定されたＣＡ
Ｓレイテンシに応じて基準信号ＤＥＬＣＬ０〜ＤＥＬＣ
Ｌ５を生成する。ここで、〔表１〕を参照して、有効に
なったモード設定信号，生成される基準信号，センスア
ンプ活性化信号ＥＱＢの有効期間の関係についてもう少
し詳しく説明する。
【表１】
まず、モード設定信号ＭＤＣＬ０が有効であれば基本信
号ＬＩＮを基準信号ＤＥＬＣＬ０としてそのまま出力す
る。また、モード設定信号ＭＤＣＬ１が有効であれば基
本信号ＬＩＮを基準信号ＤＥＬＣＬ１としてそのまま出
力するとともに、この基準信号ＤＥＬＣＬ１を内部クロ
ックＩＣＬＫの１サイクル分だけ遅延させた信号を基準
信号ＤＥＬＣＬ０として発生させる。
号ＬＩＮを基準信号ＤＥＬＣＬ０としてそのまま出力す
る。また、モード設定信号ＭＤＣＬ１が有効であれば基
本信号ＬＩＮを基準信号ＤＥＬＣＬ１としてそのまま出
力するとともに、この基準信号ＤＥＬＣＬ１を内部クロ
ックＩＣＬＫの１サイクル分だけ遅延させた信号を基準
信号ＤＥＬＣＬ０として発生させる。
【００３６】さらに、モード設定信号ＭＤＣＬ２が有効
であれば基本信号ＬＩＮを基準信号ＤＥＬＣＬ２として
そのまま出力するとともに、この基準信号ＤＥＬＣＬ２
を１サイクル分だけ遅延させた信号を基準信号ＤＥＬＣ
Ｌ１として発生させるほか、この基準信号ＤＥＬＣＬ１
をさらに１サイクル分（つまり基準信号ＤＥＬＣＬ２を
２サイクル分）遅延させた信号を基準信号ＤＥＬＣＬ０
として発生させる。以下同様であって、例えばモード設
定信号ＭＤＣＬ５が有効であれば、基本信号ＬＩＮを基
準信号ＤＥＬＣＬ５としてそのまま出力するとともに、
この基準信号ＤＥＬＣＬ５を順次１サイクルずつ遅延さ
せて得られる信号をそれぞれ基準信号ＤＥＬＣＬ４，
…，ＤＥＬＣＬ０として発生させる。
であれば基本信号ＬＩＮを基準信号ＤＥＬＣＬ２として
そのまま出力するとともに、この基準信号ＤＥＬＣＬ２
を１サイクル分だけ遅延させた信号を基準信号ＤＥＬＣ
Ｌ１として発生させるほか、この基準信号ＤＥＬＣＬ１
をさらに１サイクル分（つまり基準信号ＤＥＬＣＬ２を
２サイクル分）遅延させた信号を基準信号ＤＥＬＣＬ０
として発生させる。以下同様であって、例えばモード設
定信号ＭＤＣＬ５が有効であれば、基本信号ＬＩＮを基
準信号ＤＥＬＣＬ５としてそのまま出力するとともに、
この基準信号ＤＥＬＣＬ５を順次１サイクルずつ遅延さ
せて得られる信号をそれぞれ基準信号ＤＥＬＣＬ４，
…，ＤＥＬＣＬ０として発生させる。
【００３７】次に、ＮＡＮＤゲート２２〜２５及びイン
バータ２６〜２９は、基本信号ＬＩＮおよび基準信号Ｄ
ＥＬＣＬ０〜ＤＥＬＣＬ５として得られる各信号の論理
積（この場合はこれら信号が何れも負のパルスであるた
め実質的には論理和）をとってこれら信号を全て合成
し、それによって得られた負のパルスをセンスアンプ活
性化信号ＥＱＢとして発生させる。したがって、モード
設定信号ＭＤＣＬ１が有効であるならば、基本信号ＬＩ
Ｎが有効となった時点から内部クロックＩＣＬＫの２サ
イクル分の幅を持った負のパルスがセンスアンプ活性化
信号ＥＱＢとして生成される。
バータ２６〜２９は、基本信号ＬＩＮおよび基準信号Ｄ
ＥＬＣＬ０〜ＤＥＬＣＬ５として得られる各信号の論理
積（この場合はこれら信号が何れも負のパルスであるた
め実質的には論理和）をとってこれら信号を全て合成
し、それによって得られた負のパルスをセンスアンプ活
性化信号ＥＱＢとして発生させる。したがって、モード
設定信号ＭＤＣＬ１が有効であるならば、基本信号ＬＩ
Ｎが有効となった時点から内部クロックＩＣＬＫの２サ
イクル分の幅を持った負のパルスがセンスアンプ活性化
信号ＥＱＢとして生成される。
【００３８】以下同様であって、モード設定信号ＭＤＣ
Ｌ２〜ＭＤＣＬ５が各々有効であるならば、基本信号Ｌ
ＩＮが有効となった時点からそれぞれ“３”サイクル〜
“６”サイクルの幅を持った負のパルスがセンスアンプ
活性化信号ＥＱＢとして生成される。なお、モード設定
信号ＭＤＣＬ０が有効であるならば、合成動作に関係な
く内部クロックＩＣＬＫの“１”サイクル分の幅を持っ
た信号が出力されることになる。
Ｌ２〜ＭＤＣＬ５が各々有効であるならば、基本信号Ｌ
ＩＮが有効となった時点からそれぞれ“３”サイクル〜
“６”サイクルの幅を持った負のパルスがセンスアンプ
活性化信号ＥＱＢとして生成される。なお、モード設定
信号ＭＤＣＬ０が有効であるならば、合成動作に関係な
く内部クロックＩＣＬＫの“１”サイクル分の幅を持っ
た信号が出力されることになる。
【００３９】 基準信号生成回路
次に、図４を参照して基準信号生成回路２１の詳細な構
成例について説明する。インバータ３９，４０はモード
リセット信号ＭＤＲＳＢをバッファリングする。インバ
ータ４１は内部クロックＩＣＬＫの反転信号であるクロ
ックＩＣＬＫＢを生成し、インバータ４２はこのクロッ
クＩＣＬＫＢをさらに反転させて内部クロックＩＣＬＫ
と同相のクロックＩＣＬＫＴを生成させる。次に、ＮＯ
Ｒゲート４３はモード設定信号ＭＤＣＬ５が有効
（“Ｌ”）なときにのみ基本信号ＬＩＮを反転させて出
力する。インバータ４４はＮＯＲゲート４３の出力をさ
らに反転させて基準信号ＤＥＬＣＬ５を生成するため、
モード設定信号ＭＤＣＬ５が有効であれば基本信号ＬＩ
Ｎがそのまま基準信号ＤＥＬＣＬ５に出力される。
成例について説明する。インバータ３９，４０はモード
リセット信号ＭＤＲＳＢをバッファリングする。インバ
ータ４１は内部クロックＩＣＬＫの反転信号であるクロ
ックＩＣＬＫＢを生成し、インバータ４２はこのクロッ
クＩＣＬＫＢをさらに反転させて内部クロックＩＣＬＫ
と同相のクロックＩＣＬＫＴを生成させる。次に、ＮＯ
Ｒゲート４３はモード設定信号ＭＤＣＬ５が有効
（“Ｌ”）なときにのみ基本信号ＬＩＮを反転させて出
力する。インバータ４４はＮＯＲゲート４３の出力をさ
らに反転させて基準信号ＤＥＬＣＬ５を生成するため、
モード設定信号ＭＤＣＬ５が有効であれば基本信号ＬＩ
Ｎがそのまま基準信号ＤＥＬＣＬ５に出力される。
【００４０】次に、符号４５-5はマスタスレーブフリッ
プフロップ（以下「ＭＳ・ＦＦ」と略記する）を有する
ＦＦ回路であって、トランスファゲート（以下「ＴＧ」
と略記する）４６〜４９，ＮＡＮＤゲート５０〜５１，
インバータ５２〜５４を備えている。このうち、インバ
ータ５４を除いた回路がＭＳ・ＦＦを構成しており、イ
ンバータ５４はこのＭＳ・ＦＦの出力を反転してから次
段の回路に出力する。また、ＴＧ４６，ＴＧ４７，ＮＡ
ＮＤゲート５０，インバータ５２がマスタ段のフリップ
フロップを構成し、ＴＧ４８，ＴＧ４９，ＮＡＮＤゲー
ト５１，インバータ５３がスレーブ段のフリップフロッ
プを構成している。
プフロップ（以下「ＭＳ・ＦＦ」と略記する）を有する
ＦＦ回路であって、トランスファゲート（以下「ＴＧ」
と略記する）４６〜４９，ＮＡＮＤゲート５０〜５１，
インバータ５２〜５４を備えている。このうち、インバ
ータ５４を除いた回路がＭＳ・ＦＦを構成しており、イ
ンバータ５４はこのＭＳ・ＦＦの出力を反転してから次
段の回路に出力する。また、ＴＧ４６，ＴＧ４７，ＮＡ
ＮＤゲート５０，インバータ５２がマスタ段のフリップ
フロップを構成し、ＴＧ４８，ＴＧ４９，ＮＡＮＤゲー
ト５１，インバータ５３がスレーブ段のフリップフロッ
プを構成している。
【００４１】なお、ＴＧ４６，ＴＧ４９ではｐＭＯＳ
（金属酸化物半導体）トランジスタ側にクロックＩＣＬ
ＫＴが供給されるとともに、ｎＭＯＳトランジスタ側に
クロックＩＣＬＫＢが供給されている。これに対してＴ
Ｇ４７，ＴＧ４８ではｎＭＯＳトランジスタ側にクロッ
クＩＣＬＫＴが供給されるとともに、ｐＭＯＳトランジ
スタ側にクロックＩＣＬＫＢが供給されている。このほ
か、ＦＦ回路４５-1〜４５-4はＦＦ回路４５-5と内部構
成が全く同一であることから、これらＦＦ回路４５-1〜
４５-4については詳細構成の図示を省略してある。
（金属酸化物半導体）トランジスタ側にクロックＩＣＬ
ＫＴが供給されるとともに、ｎＭＯＳトランジスタ側に
クロックＩＣＬＫＢが供給されている。これに対してＴ
Ｇ４７，ＴＧ４８ではｎＭＯＳトランジスタ側にクロッ
クＩＣＬＫＴが供給されるとともに、ｐＭＯＳトランジ
スタ側にクロックＩＣＬＫＢが供給されている。このほ
か、ＦＦ回路４５-1〜４５-4はＦＦ回路４５-5と内部構
成が全く同一であることから、これらＦＦ回路４５-1〜
４５-4については詳細構成の図示を省略してある。
【００４２】モードレジスタセットコマンドの入力によ
ってモードリセット信号ＭＤＲＳＢが一定期間“Ｌ”に
なると、ＮＡＮＤゲート５０はその出力を強制的に
“Ｈ”としてマスタ段のフリップフロップを初期化す
る。このとき同時に、ＮＡＮＤゲート５１はその出力を
強制的に“Ｈ”として、この後の内部クロックＩＣＬＫ
の立ち下がりタイミングでスレーブ段のフリップフロッ
プを初期化する。以上に対して、モードリセット信号Ｍ
ＤＲＳＢが“Ｈ”に設定されているのであればＮＡＮＤ
ゲート５０，５１がインバータと等価になるため、ＦＦ
回路４５-5は単なるＭＳ・ＦＦとして機能するようにな
る。つまり、ＦＦ回路４５-5はＮＯＲゲート４３からの
入力信号をクロックＩＣＬＫの立ち上がりでラッチした
信号を出力することになる。
ってモードリセット信号ＭＤＲＳＢが一定期間“Ｌ”に
なると、ＮＡＮＤゲート５０はその出力を強制的に
“Ｈ”としてマスタ段のフリップフロップを初期化す
る。このとき同時に、ＮＡＮＤゲート５１はその出力を
強制的に“Ｈ”として、この後の内部クロックＩＣＬＫ
の立ち下がりタイミングでスレーブ段のフリップフロッ
プを初期化する。以上に対して、モードリセット信号Ｍ
ＤＲＳＢが“Ｈ”に設定されているのであればＮＡＮＤ
ゲート５０，５１がインバータと等価になるため、ＦＦ
回路４５-5は単なるＭＳ・ＦＦとして機能するようにな
る。つまり、ＦＦ回路４５-5はＮＯＲゲート４３からの
入力信号をクロックＩＣＬＫの立ち上がりでラッチした
信号を出力することになる。
【００４３】次に、ＮＯＲゲート６０はＮＯＲゲート４
３と同様の役割を果たしており、モード設定信号ＭＤＣ
Ｌ４が有効な場合にだけ基本信号ＬＩＮを反転させて出
力する。また、インバータ６１及びＮＡＮＤゲート６２
はＮＯＲゲート６０の出力とＦＦ回路４５-5の出力を合
成するためのものである。もっとも、ＣＡＳレイテンシ
の値はモードレジスタセットコマンドで変更しない限り
は不変であるため、１回の読み出し動作の過程において
例えばモード設定信号ＭＤＣＬ４，ＭＤＣＬ５が同時に
有効となることはない。したがって実際上、ＮＡＮＤゲ
ート６２はインバータ６１の出力あるいはＦＦ回路４５
-5の出力の何れか一方を次段のＦＦ回路４５-4に伝達す
ることになる。また、インバータ６３はインバータ４４
と同様の役割を果たしており、ＮＡＮＤゲート６２の出
力を反転させてこれを基準信号ＤＥＬＣＬ４として出力
する。
３と同様の役割を果たしており、モード設定信号ＭＤＣ
Ｌ４が有効な場合にだけ基本信号ＬＩＮを反転させて出
力する。また、インバータ６１及びＮＡＮＤゲート６２
はＮＯＲゲート６０の出力とＦＦ回路４５-5の出力を合
成するためのものである。もっとも、ＣＡＳレイテンシ
の値はモードレジスタセットコマンドで変更しない限り
は不変であるため、１回の読み出し動作の過程において
例えばモード設定信号ＭＤＣＬ４，ＭＤＣＬ５が同時に
有効となることはない。したがって実際上、ＮＡＮＤゲ
ート６２はインバータ６１の出力あるいはＦＦ回路４５
-5の出力の何れか一方を次段のＦＦ回路４５-4に伝達す
ることになる。また、インバータ６３はインバータ４４
と同様の役割を果たしており、ＮＡＮＤゲート６２の出
力を反転させてこれを基準信号ＤＥＬＣＬ４として出力
する。
【００４４】次に、ＦＦ回路４５-4，ＮＯＲゲート６
４，インバータ６５〜６６，ＮＡＮＤゲート６７から成
る回路は、ＦＦ回路４５-5，ＮＯＲゲート６０，インバ
ータ６１，ＮＡＮＤゲート６２，インバータ６３から成
る回路と同様の機能を有している。前者が後者と相違す
る点は、モード設定信号ＭＤＣＬ４の代わりにモード設
定信号ＭＤＣＬ３が入力されること、および、基準信号
ＤＥＬＣＬ４の代わりに基準信号ＤＥＬＣＬ３が出力さ
れることだけである。したがって、モード設定信号ＭＤ
ＣＬ３が有効であるならば、基本信号ＬＩＮがＮＯＲゲ
ート６４，インバータ６５，ＮＡＮＤゲート６７，イン
バータ６６を通じて基準信号ＤＥＬＣＬ３としてそのま
ま出力されることになる。
４，インバータ６５〜６６，ＮＡＮＤゲート６７から成
る回路は、ＦＦ回路４５-5，ＮＯＲゲート６０，インバ
ータ６１，ＮＡＮＤゲート６２，インバータ６３から成
る回路と同様の機能を有している。前者が後者と相違す
る点は、モード設定信号ＭＤＣＬ４の代わりにモード設
定信号ＭＤＣＬ３が入力されること、および、基準信号
ＤＥＬＣＬ４の代わりに基準信号ＤＥＬＣＬ３が出力さ
れることだけである。したがって、モード設定信号ＭＤ
ＣＬ３が有効であるならば、基本信号ＬＩＮがＮＯＲゲ
ート６４，インバータ６５，ＮＡＮＤゲート６７，イン
バータ６６を通じて基準信号ＤＥＬＣＬ３としてそのま
ま出力されることになる。
【００４５】一方、モード設定信号ＭＤＣＬ４又はＭＤ
ＣＬ５が有効であると、このときにはモード設定信号Ｍ
ＤＣＬ３が無効であるため、ＦＦ回路４５-4は前段のＮ
ＡＮＤゲート６２の出力を内部クロックＩＣＬＫに同期
してラッチして出力し、これがＮＡＮＤゲート６７，イ
ンバータ６６を通じて基準信号ＤＥＬＣＬ３として出力
されることになる。そして、ＦＦ回路４５-3，ＮＯＲゲ
ート７０，インバータ７１〜７２，ＮＡＮＤゲート７３
から成る回路と、ＦＦ回路４５-2，ＮＯＲゲート７４，
インバータ７５〜７６，ＮＡＮＤゲート７７から成る回
路と、ＦＦ回路４５-1，ＮＯＲゲート７８，インバータ
７９〜８０，ＮＡＮＤゲート８１から成る回路も同様の
構成である。
ＣＬ５が有効であると、このときにはモード設定信号Ｍ
ＤＣＬ３が無効であるため、ＦＦ回路４５-4は前段のＮ
ＡＮＤゲート６２の出力を内部クロックＩＣＬＫに同期
してラッチして出力し、これがＮＡＮＤゲート６７，イ
ンバータ６６を通じて基準信号ＤＥＬＣＬ３として出力
されることになる。そして、ＦＦ回路４５-3，ＮＯＲゲ
ート７０，インバータ７１〜７２，ＮＡＮＤゲート７３
から成る回路と、ＦＦ回路４５-2，ＮＯＲゲート７４，
インバータ７５〜７６，ＮＡＮＤゲート７７から成る回
路と、ＦＦ回路４５-1，ＮＯＲゲート７８，インバータ
７９〜８０，ＮＡＮＤゲート８１から成る回路も同様の
構成である。
【００４６】以上のような回路構成を採用することによ
って、モード設定信号ＭＤＣＬ０を有効とした場合に
は、基本信号ＬＩＮに与えられた負のパルスがＮＯＲゲ
ート７８〜インバータ８０を介してそのまま基準信号Ｄ
ＥＬＣＬ０として出力される。またモード設定信号ＭＤ
ＣＬ１を有効とした場合には、基本信号ＬＩＮに与えら
れる負のパルスがＮＯＲゲート７４〜ＮＡＮＤゲート７
７及びインバータ７６を介してそのまま基準信号ＤＥＬ
ＣＬ１として出力されるほか、基本信号ＬＩＮの反転信
号がＦＦ回路４５-1にラッチされてさらに反転されたの
ち、ＮＡＮＤゲート８１及びインバータ８０を通じて基
準信号ＤＥＬＣＬ０として出力される。
って、モード設定信号ＭＤＣＬ０を有効とした場合に
は、基本信号ＬＩＮに与えられた負のパルスがＮＯＲゲ
ート７８〜インバータ８０を介してそのまま基準信号Ｄ
ＥＬＣＬ０として出力される。またモード設定信号ＭＤ
ＣＬ１を有効とした場合には、基本信号ＬＩＮに与えら
れる負のパルスがＮＯＲゲート７４〜ＮＡＮＤゲート７
７及びインバータ７６を介してそのまま基準信号ＤＥＬ
ＣＬ１として出力されるほか、基本信号ＬＩＮの反転信
号がＦＦ回路４５-1にラッチされてさらに反転されたの
ち、ＮＡＮＤゲート８１及びインバータ８０を通じて基
準信号ＤＥＬＣＬ０として出力される。
【００４７】モード設定信号ＭＤＣＬ２〜ＭＤＣＬ５が
有効化された場合も同様である。例えばモード設定信号
ＭＤＣＬ５を有効化した場合、基本信号ＬＩＮに与えら
れた負のパルスがＮＯＲゲート４３及びインバータ４４
を通じてそのまま基準信号ＤＥＬＣＬ５として出力され
る。また、ＮＯＲゲート４３で反転された基本信号ＬＩ
ＮがＦＦ回路４５-5でラッチされてからＮＡＮＤゲート
及びインバータ６３を通じて基準信号ＤＥＬＣＬ４とし
て出力され、以後は内部クロックＩＣＬＫに同期してＦ
Ｆ回路４５-4〜４５-1で順次ラッチされながら伝搬して
ゆき、それに伴って負のパルスが基準信号ＤＥＬＣＬ３
〜ＤＥＬＣＬ０として生成されてゆく。
有効化された場合も同様である。例えばモード設定信号
ＭＤＣＬ５を有効化した場合、基本信号ＬＩＮに与えら
れた負のパルスがＮＯＲゲート４３及びインバータ４４
を通じてそのまま基準信号ＤＥＬＣＬ５として出力され
る。また、ＮＯＲゲート４３で反転された基本信号ＬＩ
ＮがＦＦ回路４５-5でラッチされてからＮＡＮＤゲート
及びインバータ６３を通じて基準信号ＤＥＬＣＬ４とし
て出力され、以後は内部クロックＩＣＬＫに同期してＦ
Ｆ回路４５-4〜４５-1で順次ラッチされながら伝搬して
ゆき、それに伴って負のパルスが基準信号ＤＥＬＣＬ３
〜ＤＥＬＣＬ０として生成されてゆく。
【００４８】 センスアンプ
次に、図５を参照して図１に示したセンスアンプ１１の
詳細構成について説明する。なお、図５では電流検出型
センスアンプの構成例を示したものである。ｐＭＯＳの
トランジスタ（以下「Ｔｒ」と略記する）１００，１０
１及びｎＭＯＳのＴｒ１０２〜１０４はいわゆるカレン
トミラー型の差動増幅器であって、Ｔｒ１０２のゲート
に印加される電圧とＴｒ１０３のゲートに印加される電
圧とを互いに比較し、その比較結果に応じて出力データ
ＳＡＯＵＴに“Ｈ”または“Ｌ”の何れかを出力する。
ここで、Ｔｒ１０４のゲートにはセンスアンプ活性化信
号ＥＱＢの反転信号よりも有効期間が所定時間αだけ長
い波形が印加される。
詳細構成について説明する。なお、図５では電流検出型
センスアンプの構成例を示したものである。ｐＭＯＳの
トランジスタ（以下「Ｔｒ」と略記する）１００，１０
１及びｎＭＯＳのＴｒ１０２〜１０４はいわゆるカレン
トミラー型の差動増幅器であって、Ｔｒ１０２のゲート
に印加される電圧とＴｒ１０３のゲートに印加される電
圧とを互いに比較し、その比較結果に応じて出力データ
ＳＡＯＵＴに“Ｈ”または“Ｌ”の何れかを出力する。
ここで、Ｔｒ１０４のゲートにはセンスアンプ活性化信
号ＥＱＢの反転信号よりも有効期間が所定時間αだけ長
い波形が印加される。
【００４９】また、ｐＭＯＳのＴｒ１０５はイコライズ
用トランジスタであって、センスアンプ活性化信号ＥＱ
Ｂを“Ｌ”にすることで差動出力端であるノードＮ１及
びノードＮ２を短絡して同電位にする。ｎＭＯＳトラン
ジスタで構成された本セル１１０は、ロウアドレス及び
カラムアドレスによってメモリセルアレイ８（図１参
照）から選択された読み出し対象のメモリセルであっ
て、そのゲートにはワード線ＷＬが接続される。本セル
１１０は自身が表すデータ（“１”又は“０”）に応じ
てオン（ＯＮ）セルまたはオフ（ＯＦＦ）セルに設定さ
れている。
用トランジスタであって、センスアンプ活性化信号ＥＱ
Ｂを“Ｌ”にすることで差動出力端であるノードＮ１及
びノードＮ２を短絡して同電位にする。ｎＭＯＳトラン
ジスタで構成された本セル１１０は、ロウアドレス及び
カラムアドレスによってメモリセルアレイ８（図１参
照）から選択された読み出し対象のメモリセルであっ
て、そのゲートにはワード線ＷＬが接続される。本セル
１１０は自身が表すデータ（“１”又は“０”）に応じ
てオン（ＯＮ）セルまたはオフ（ＯＦＦ）セルに設定さ
れている。
【００５０】本セル１１０がオンセルであればワード線
ＷＬを活性化させることで本セル１１０が接続されたデ
ィジット線に電流が流れるが、本セル１１０がオフセル
であれば当該ディジット線に電流は流れない。なお、同
図では本セル１１０とセンスアンプの間に介在するディ
ジット線およびカラムデコーダ・選択回路の図示を省略
してある。次に、インバータ１１１は本セル１１０がオ
ンセルであって自身の入力に“Ｌ”が印加されたとき
に、ｎＭＯＳのＴｒ１１２のゲートに対して“Ｈ”を印
加してＴｒ１１２をオンさせ、さもなくば同トランジス
タのゲートに対して“Ｌ”を印加してこれをオフさせ
る。
ＷＬを活性化させることで本セル１１０が接続されたデ
ィジット線に電流が流れるが、本セル１１０がオフセル
であれば当該ディジット線に電流は流れない。なお、同
図では本セル１１０とセンスアンプの間に介在するディ
ジット線およびカラムデコーダ・選択回路の図示を省略
してある。次に、インバータ１１１は本セル１１０がオ
ンセルであって自身の入力に“Ｌ”が印加されたとき
に、ｎＭＯＳのＴｒ１１２のゲートに対して“Ｈ”を印
加してＴｒ１１２をオンさせ、さもなくば同トランジス
タのゲートに対して“Ｌ”を印加してこれをオフさせ
る。
【００５１】ｐＭＯＳのＴｒ１１３はバイアス段のトラ
ンジスタであって、そのゲートにはセンスアンプ活性化
信号ＥＱＢよりも有効期間が所定時間αだけ長い波形が
印加される。次に、リファレンスセル１２０は本セル１
１０と同じ特性を持ったｎＭＯＳトランジスタであっ
て、そのゲートには図示しないリファレンス電圧発生回
路が生成したリファレンス電圧ＶＲＥＦが印加される。
なお、リファレンス電圧ＶＲＥＦを設定するにあたって
は、本セル１１０がオンセルであるときにＴｒ１０３の
ゲートへ印加される電圧と本セル１１０がオフセルであ
るときにＴｒ１０３のゲートへ印加される電圧との中間
電圧がＴｒ１０２のゲートに印加されるようにする。な
お、インバータ１２１，ｎＭＯＳのＴｒ１２２，ｐＭＯ
ＳのＴｒ１２３はそれぞれインバータ１１１，Ｔｒ１１
２，Ｔｒ１１３と同様の役割を果たす。
ンジスタであって、そのゲートにはセンスアンプ活性化
信号ＥＱＢよりも有効期間が所定時間αだけ長い波形が
印加される。次に、リファレンスセル１２０は本セル１
１０と同じ特性を持ったｎＭＯＳトランジスタであっ
て、そのゲートには図示しないリファレンス電圧発生回
路が生成したリファレンス電圧ＶＲＥＦが印加される。
なお、リファレンス電圧ＶＲＥＦを設定するにあたって
は、本セル１１０がオンセルであるときにＴｒ１０３の
ゲートへ印加される電圧と本セル１１０がオフセルであ
るときにＴｒ１０３のゲートへ印加される電圧との中間
電圧がＴｒ１０２のゲートに印加されるようにする。な
お、インバータ１２１，ｎＭＯＳのＴｒ１２２，ｐＭＯ
ＳのＴｒ１２３はそれぞれインバータ１１１，Ｔｒ１１
２，Ｔｒ１１３と同様の役割を果たす。
【００５２】（２）動作の説明
次に、図６及び図７に示したタイミングチャートを参照
しつつ上記構成によるシンクロナスマスクＲＯＭからの
読み出し動作について説明する。なお、これらの図では
ＣＡＳレイテンシの取り得る値“４”〜“９”のうち
“５”〜“８”についてのみ動作波形を示してある。ま
た、ＲＥＡＤコマンドの入力された時点がＣＡＳレイテ
ンシの基準となることから、これらの図ではＲＥＡＤコ
マンド（図中の「ＣＡＳ」）が与えられたタイミングを
「０クロック目」として示すようにしている。
しつつ上記構成によるシンクロナスマスクＲＯＭからの
読み出し動作について説明する。なお、これらの図では
ＣＡＳレイテンシの取り得る値“４”〜“９”のうち
“５”〜“８”についてのみ動作波形を示してある。ま
た、ＲＥＡＤコマンドの入力された時点がＣＡＳレイテ
ンシの基準となることから、これらの図ではＲＥＡＤコ
マンド（図中の「ＣＡＳ」）が与えられたタイミングを
「０クロック目」として示すようにしている。
【００５３】 ＣＡＳレイテンシ＝“５”
最初にＣＡＳレイテンシの値として“５”を設定した場
合について説明する。まずは、ＣＡＳレイテンシ等を設
定するためにＭＲＳコマンドを入力するとともに、モー
ド設定データ（図２参照）を指定する。ここでは、ＲＡ
Ｓレイテンシとして“２”，ＣＡＳレイテンシとして
“５”，バーストタイプとして“シーケンシャル”，バ
ースト長として“４”を指定したものとする。そして、
コマンドデコーダ２が上記コマンドをデコードして取り
込み指示を行うことで、モードレジスタ４はアドレスＡ
ＤＲから上記モード設定データを取り込む。
合について説明する。まずは、ＣＡＳレイテンシ等を設
定するためにＭＲＳコマンドを入力するとともに、モー
ド設定データ（図２参照）を指定する。ここでは、ＲＡ
Ｓレイテンシとして“２”，ＣＡＳレイテンシとして
“５”，バーストタイプとして“シーケンシャル”，バ
ースト長として“４”を指定したものとする。そして、
コマンドデコーダ２が上記コマンドをデコードして取り
込み指示を行うことで、モードレジスタ４はアドレスＡ
ＤＲから上記モード設定データを取り込む。
【００５４】また、制御回路３はコマンドデコーダ２の
デコード結果を受けてモードレジスタ４からモード設定
データを取り込んで、ＣＡＳレイテンシ“５”に対応し
たモード設定信号ＭＤＣＬ１を“Ｌ”にする。これと同
時に制御回路３はモードリセット信号ＭＤＲＳＢを一定
時間“Ｌ”にするので、センスアンプ活性化信号生成回
路５内の基準信号生成回路２１は内蔵のＭＳ・ＦＦを初
期化する。
デコード結果を受けてモードレジスタ４からモード設定
データを取り込んで、ＣＡＳレイテンシ“５”に対応し
たモード設定信号ＭＤＣＬ１を“Ｌ”にする。これと同
時に制御回路３はモードリセット信号ＭＤＲＳＢを一定
時間“Ｌ”にするので、センスアンプ活性化信号生成回
路５内の基準信号生成回路２１は内蔵のＭＳ・ＦＦを初
期化する。
【００５５】次に、図２（ｂ）に示したようにＭＲＳコ
マンドの入力から例えば２サイクルが経過した時点でＡ
ＣＴコマンドが入力される。このときアドレスＡＤＲに
ロウアドレスが与えられており、これがロウアドレスバ
ッファ６を通じてロウデコーダ９に与えられて対応する
ワード線が活性化される。ここではＲＡＳレイテンシと
して“２”が指定されているので、この後、ＡＣＴコマ
ンドが入力された２サイクル後である内部クロックＩＣ
ＬＫの“０クロック目”（図６又は図７を参照）の時点
においてＲＥＡＤコマンドが入力される。このときアド
レスＡＤＲにはカラムアドレスが与えられているため、
このカラムアドレスがカラムアドレスバッファ７を通じ
てカラムデコーダ・選択回路１０に送られる。これによ
り、カラムデコーダ・選択回路１０は指定されたロウア
ドレスに対応するディジット線をセンスアンプ１１に接
続する。
マンドの入力から例えば２サイクルが経過した時点でＡ
ＣＴコマンドが入力される。このときアドレスＡＤＲに
ロウアドレスが与えられており、これがロウアドレスバ
ッファ６を通じてロウデコーダ９に与えられて対応する
ワード線が活性化される。ここではＲＡＳレイテンシと
して“２”が指定されているので、この後、ＡＣＴコマ
ンドが入力された２サイクル後である内部クロックＩＣ
ＬＫの“０クロック目”（図６又は図７を参照）の時点
においてＲＥＡＤコマンドが入力される。このときアド
レスＡＤＲにはカラムアドレスが与えられているため、
このカラムアドレスがカラムアドレスバッファ７を通じ
てカラムデコーダ・選択回路１０に送られる。これによ
り、カラムデコーダ・選択回路１０は指定されたロウア
ドレスに対応するディジット線をセンスアンプ１１に接
続する。
【００５６】また、制御回路３はＲＥＡＤコマンドが与
えられると、基本信号ＬＩＮに１サイクル幅の負のパル
スを発生させてセンスアンプ活性化信号生成回路５に供
給する。すると、センスアンプ活性化信号生成回路５は
基本信号ＬＩＮの立ち下がりをトリガとして基準信号Ｄ
ＥＬＣＬ１に負のパルスを発生させる（図７の基準波形
に相当）。これにより、図６に示すように内部クロッ
クＩＣＬＫの“０クロック目”の立ち上がりに同期して
センスアンプ活性化信号ＥＱＢが“Ｈ”から“Ｌ”に変
化して、センスアンプ１１が活性状態に移行する。
えられると、基本信号ＬＩＮに１サイクル幅の負のパル
スを発生させてセンスアンプ活性化信号生成回路５に供
給する。すると、センスアンプ活性化信号生成回路５は
基本信号ＬＩＮの立ち下がりをトリガとして基準信号Ｄ
ＥＬＣＬ１に負のパルスを発生させる（図７の基準波形
に相当）。これにより、図６に示すように内部クロッ
クＩＣＬＫの“０クロック目”の立ち上がりに同期して
センスアンプ活性化信号ＥＱＢが“Ｈ”から“Ｌ”に変
化して、センスアンプ１１が活性状態に移行する。
【００５７】また、センスアンプ活性化信号生成回路５
は基本信号ＬＩＮをＦＦ回路４５-1で１サイクル分遅延
させるため、内部クロックＩＣＬＫの“１クロック目”
の立ち上がりに同期して基準信号ＤＥＬＣＬ０に負のパ
ルスが生成される（図７の基準波形に相当）。この結
果、図６または図７に示す通り、センスアンプ活性化信
号ＥＱＢには２サイクル分の幅を持った負のパルスが生
成されて、内部クロックＩＣＬＫの“２クロック目”の
立ち上がりでセンスアンプ活性化信号ＥＱＢが“Ｈ”に
戻ってセンスアンプ１１が非活性状態に戻る。
は基本信号ＬＩＮをＦＦ回路４５-1で１サイクル分遅延
させるため、内部クロックＩＣＬＫの“１クロック目”
の立ち上がりに同期して基準信号ＤＥＬＣＬ０に負のパ
ルスが生成される（図７の基準波形に相当）。この結
果、図６または図７に示す通り、センスアンプ活性化信
号ＥＱＢには２サイクル分の幅を持った負のパルスが生
成されて、内部クロックＩＣＬＫの“２クロック目”の
立ち上がりでセンスアンプ活性化信号ＥＱＢが“Ｈ”に
戻ってセンスアンプ１１が非活性状態に戻る。
【００５８】ここで、センスアンプ１１はセンスアンプ
活性化信号ＥＱＢが“Ｌ”となっている２サイクルの期
間中にイコライズ動作およびセンス動作を行って、上記
ロウアドレス及びカラムアドレスで指定されたメモリセ
ルが示すデータをセンスする。こうしてセンスアンプ１
１がセンス動作を完了させると、メモリセルのデータが
センスアンプ１１から出力バッファ１２に伝達される。
制御回路３はＣＡＳレイテンシ“５”に従って内部クロ
ックＩＣＬＫの“４クロック目”の立ち上がりに同期し
て出力バッファ１２に対して取り込み指示を送出する。
活性化信号ＥＱＢが“Ｌ”となっている２サイクルの期
間中にイコライズ動作およびセンス動作を行って、上記
ロウアドレス及びカラムアドレスで指定されたメモリセ
ルが示すデータをセンスする。こうしてセンスアンプ１
１がセンス動作を完了させると、メモリセルのデータが
センスアンプ１１から出力バッファ１２に伝達される。
制御回路３はＣＡＳレイテンシ“５”に従って内部クロ
ックＩＣＬＫの“４クロック目”の立ち上がりに同期し
て出力バッファ１２に対して取り込み指示を送出する。
【００５９】これにより、出力バッファ１２はセンスア
ンプ１１から送られてくるデータ“Ｄ０”をラッチし、
出力データＯＵＴとして出力ピンを介してシンクロナス
マスクＲＯＭの外部に出力する。こうしてまずデータ
“Ｄ０”が“４クロック目”の立ち下がり近傍から出力
されるようになる。これ以後は、データ“Ｄ０”の場合
と同様であって、内部クロックＩＣＬＫに同期してデー
タ“Ｄ１”〜“Ｄ３”が順次出力されるようになる。
ンプ１１から送られてくるデータ“Ｄ０”をラッチし、
出力データＯＵＴとして出力ピンを介してシンクロナス
マスクＲＯＭの外部に出力する。こうしてまずデータ
“Ｄ０”が“４クロック目”の立ち下がり近傍から出力
されるようになる。これ以後は、データ“Ｄ０”の場合
と同様であって、内部クロックＩＣＬＫに同期してデー
タ“Ｄ１”〜“Ｄ３”が順次出力されるようになる。
【００６０】なお上述したように、ＣＡＳレイテンシが
“５”の場合には“５クロック目”の一つ手前のサイク
ルである“４クロック目”からデータが出力され始める
ようになる。このため、“４クロック目”の立ち上がり
から実際にデータが出力されるまでの時間がシンクロナ
スマスクＲＯＭの仕様上のアクセスタイムとなる。した
がって、“４クロック目”の立ち上がり時点までにセン
スアンプ１１からのデータが出力バッファ１２に到達し
ていれば良い。
“５”の場合には“５クロック目”の一つ手前のサイク
ルである“４クロック目”からデータが出力され始める
ようになる。このため、“４クロック目”の立ち上がり
から実際にデータが出力されるまでの時間がシンクロナ
スマスクＲＯＭの仕様上のアクセスタイムとなる。した
がって、“４クロック目”の立ち上がり時点までにセン
スアンプ１１からのデータが出力バッファ１２に到達し
ていれば良い。
【００６１】ここで、図５に示した構成を持つセンスア
ンプの動作は次のようになる。まずセンスアンプ活性化
信号ＥＱＢが“Ｈ”となっている時刻ｔ５０（図８を参
照）までの期間においては、Ｔｒ１０４，１０５，１１
３，１２３が何れもカットオフするためセンスアンプは
動作しない。この後、“０クロック目”の立ち上がりに
相当する時刻ｔ５０でセンスアンプ活性化信号ＥＱＢが
“Ｌ”になると、Ｔｒ１０４が導通してセンスアンプを
構成する差動増幅器が動作するようになる。また、Ｔｒ
Ｑ１０５が導通状態となって図５のノードＮ１，Ｎ２が
短絡されてイコライズが行われる。さらに、Ｔｒ１１
３，１２３が何れも導通状態となるため、電源電位に相
当するバイアスがＴｒ１０２，１０３の各ゲートに供給
されるようになる。
ンプの動作は次のようになる。まずセンスアンプ活性化
信号ＥＱＢが“Ｈ”となっている時刻ｔ５０（図８を参
照）までの期間においては、Ｔｒ１０４，１０５，１１
３，１２３が何れもカットオフするためセンスアンプは
動作しない。この後、“０クロック目”の立ち上がりに
相当する時刻ｔ５０でセンスアンプ活性化信号ＥＱＢが
“Ｌ”になると、Ｔｒ１０４が導通してセンスアンプを
構成する差動増幅器が動作するようになる。また、Ｔｒ
Ｑ１０５が導通状態となって図５のノードＮ１，Ｎ２が
短絡されてイコライズが行われる。さらに、Ｔｒ１１
３，１２３が何れも導通状態となるため、電源電位に相
当するバイアスがＴｒ１０２，１０３の各ゲートに供給
されるようになる。
【００６２】また、この時点ではＡＣＴコマンドの発行
によってワード線ＷＬが活性化されているほか、リファ
レンスセル１２０のゲートにはリファレンス電圧ＶＲＥ
Ｆが供給されている。したがって、本セル１１０がオン
セルであるならばこの本セル１１０が導通してインバー
タ１１１の入力が“Ｌ”となり、インバータ１１１の出
力である“Ｈ”がＴｒ１１２のゲートに印加されて導通
する結果、Ｔｒ１０３のゲート電圧はほぼ“０”とな
る。
によってワード線ＷＬが活性化されているほか、リファ
レンスセル１２０のゲートにはリファレンス電圧ＶＲＥ
Ｆが供給されている。したがって、本セル１１０がオン
セルであるならばこの本セル１１０が導通してインバー
タ１１１の入力が“Ｌ”となり、インバータ１１１の出
力である“Ｈ”がＴｒ１１２のゲートに印加されて導通
する結果、Ｔｒ１０３のゲート電圧はほぼ“０”とな
る。
【００６３】これに対して、本セル１１０がオフセルで
あるならばこの本セル１１０は非導通状態となる。この
ため、Ｔｒ１１３及びＴｒ１１２を通じてインバータ１
１１の入力ノードが充電されてその電位が高くなると、
インバータ１１１の出力が“Ｌ”となってＴｒ１１２が
導通しなくなる。したがってこの場合はＴｒ１１３を通
じて供給されるバイアス電圧がＴｒ１０３のゲートに印
加される。一方、リファレンスセル側でも本セル側と同
様の動作がなされて、Ｔｒ１０２のゲートにオンセル及
びオフセルのゲート電圧の中間電圧が印加される。その
結果、差動増幅器は本１１０セル側の電圧がリファレン
スセル１２０側の電圧以上となっていれば、出力データ
ＳＡＯＵＴとして“Ｈ”（“１”）を出力しさもなくば
“Ｌ”（“０”）を出力する。
あるならばこの本セル１１０は非導通状態となる。この
ため、Ｔｒ１１３及びＴｒ１１２を通じてインバータ１
１１の入力ノードが充電されてその電位が高くなると、
インバータ１１１の出力が“Ｌ”となってＴｒ１１２が
導通しなくなる。したがってこの場合はＴｒ１１３を通
じて供給されるバイアス電圧がＴｒ１０３のゲートに印
加される。一方、リファレンスセル側でも本セル側と同
様の動作がなされて、Ｔｒ１０２のゲートにオンセル及
びオフセルのゲート電圧の中間電圧が印加される。その
結果、差動増幅器は本１１０セル側の電圧がリファレン
スセル１２０側の電圧以上となっていれば、出力データ
ＳＡＯＵＴとして“Ｈ”（“１”）を出力しさもなくば
“Ｌ”（“０”）を出力する。
【００６４】以上のようなセンス動作の過程でＴｒ１０
２，Ｔｒ１０３の各ゲートに印加される電圧波形をセン
スアンプ活性化信号ＥＱＢとともに図８に示してある。
図中、「リファレンスセル信号」はリファレンスセル１
２０（図５を参照）に対応するＴｒ１０２のゲート電圧
波形，「本セル信号（ＯＦＦセル）」は本セル１１０が
オフセルであるときのＴｒ１０３のゲート電圧波形，
「本セル信号（ＯＮセル）」は本セル１１０がオンセル
であるときのＴｒ１０３のゲート電圧波形である。上述
したように時刻ｔ５０でセンスアンプ活性化信号ＥＱＢ
を“Ｈ”から“Ｌ”に変化させると、選択セル及びリフ
ァレンスセルへのプリチャージが行われるため、３つの
電圧波形は何れも徐々に上昇してゆくが、最初のうちは
何れの電圧波形の変化態様もほぼ同じである。
２，Ｔｒ１０３の各ゲートに印加される電圧波形をセン
スアンプ活性化信号ＥＱＢとともに図８に示してある。
図中、「リファレンスセル信号」はリファレンスセル１
２０（図５を参照）に対応するＴｒ１０２のゲート電圧
波形，「本セル信号（ＯＦＦセル）」は本セル１１０が
オフセルであるときのＴｒ１０３のゲート電圧波形，
「本セル信号（ＯＮセル）」は本セル１１０がオンセル
であるときのＴｒ１０３のゲート電圧波形である。上述
したように時刻ｔ５０でセンスアンプ活性化信号ＥＱＢ
を“Ｈ”から“Ｌ”に変化させると、選択セル及びリフ
ァレンスセルへのプリチャージが行われるため、３つの
電圧波形は何れも徐々に上昇してゆくが、最初のうちは
何れの電圧波形の変化態様もほぼ同じである。
【００６５】しかし、時刻ｔ５１になった辺りから３つ
の電圧波形に差異が認められるようになって、本セル信
号（ＯＦＦセル）の電圧波形は時間経過とともに漸増
し、リファレンスセル信号は時間経過によらず電圧がほ
ぼ一定となり、本セル信号（ＯＮセル）の電圧波形は時
間経過とともに漸減してゆく。このため、図８に示した
通りリファレンスセル信号からの開きが本セル信号（Ｏ
ＦＦセル），本セル信号（ＯＮセル）ともに時間経過に
つれて大きくなってゆく。当然ながら、本セル信号（Ｏ
ＦＦセル，ＯＮセル）とリファレンスセル信号との間の
開きが大きいほど読み出しマージンを取ることができて
読み出しには有利である。したがって、読み出しマージ
ンだけを考えればセンスアンプ活性化信号ＥＱＢを
“Ｈ”に戻すタイミングは、遅ければ遅いほど（例えば
時刻ｔ５２よりも時刻ｔ５３の方が）読み出しマージン
をより確保できることになる。
の電圧波形に差異が認められるようになって、本セル信
号（ＯＦＦセル）の電圧波形は時間経過とともに漸増
し、リファレンスセル信号は時間経過によらず電圧がほ
ぼ一定となり、本セル信号（ＯＮセル）の電圧波形は時
間経過とともに漸減してゆく。このため、図８に示した
通りリファレンスセル信号からの開きが本セル信号（Ｏ
ＦＦセル），本セル信号（ＯＮセル）ともに時間経過に
つれて大きくなってゆく。当然ながら、本セル信号（Ｏ
ＦＦセル，ＯＮセル）とリファレンスセル信号との間の
開きが大きいほど読み出しマージンを取ることができて
読み出しには有利である。したがって、読み出しマージ
ンだけを考えればセンスアンプ活性化信号ＥＱＢを
“Ｈ”に戻すタイミングは、遅ければ遅いほど（例えば
時刻ｔ５２よりも時刻ｔ５３の方が）読み出しマージン
をより確保できることになる。
【００６６】もっとも、センスアンプ活性化信号ＥＱＢ
を“Ｈ”に戻すタイミングを決定するにあたっては、セ
ンスアンプ１１がセンスしたメモリセルのデータを出力
バッファ１２経由で出力ピンに伝達するまでに要する時
間（以下「出力時間」と呼ぶ）を考慮しておかねばなら
ない。というのも、出力時間として必要な最低限の時間
は当然存在するため、センスアンプ活性化信号ＥＱＢの
立ち上がりが遅れてしまうと、シンクロナスマスクＲＯ
Ｍのアクセスタイムが出力時間によって律速されてしま
うことになる。こうしたことから、センスアンプ活性化
信号ＥＱＢを立ち上げるタイミングは、ＣＡＳレイテン
シによって決まる立ち上がりタイミングから出力時間分
だけ前のタイミングに設定するのが最適である。
を“Ｈ”に戻すタイミングを決定するにあたっては、セ
ンスアンプ１１がセンスしたメモリセルのデータを出力
バッファ１２経由で出力ピンに伝達するまでに要する時
間（以下「出力時間」と呼ぶ）を考慮しておかねばなら
ない。というのも、出力時間として必要な最低限の時間
は当然存在するため、センスアンプ活性化信号ＥＱＢの
立ち上がりが遅れてしまうと、シンクロナスマスクＲＯ
Ｍのアクセスタイムが出力時間によって律速されてしま
うことになる。こうしたことから、センスアンプ活性化
信号ＥＱＢを立ち上げるタイミングは、ＣＡＳレイテン
シによって決まる立ち上がりタイミングから出力時間分
だけ前のタイミングに設定するのが最適である。
【００６７】以上のような理由から、本実施形態ではＣ
ＡＳレイテンシが“５”の場合にはセンスアンプ活性化
信号ＥＱＢを“Ｈ”に戻すタイミングを２クロック目の
立ち上がりに設定するとともに、このタイミング以降の
期間を出力時間に割り当てるようにしている。したがっ
て、出力時間をこれよりも短縮させることができるので
あれば、センスアンプ活性化信号ＥＱＢを“Ｈ”にする
タイミングを２クロック目の立ち上がりよりも遅らせて
も問題なく、そうすることでさらに読み出しマージンを
大きくすることができる。
ＡＳレイテンシが“５”の場合にはセンスアンプ活性化
信号ＥＱＢを“Ｈ”に戻すタイミングを２クロック目の
立ち上がりに設定するとともに、このタイミング以降の
期間を出力時間に割り当てるようにしている。したがっ
て、出力時間をこれよりも短縮させることができるので
あれば、センスアンプ活性化信号ＥＱＢを“Ｈ”にする
タイミングを２クロック目の立ち上がりよりも遅らせて
も問題なく、そうすることでさらに読み出しマージンを
大きくすることができる。
【００６８】なお、本セル信号（ＯＦＦセル，ＯＮセ
ル）の電圧波形も何れは飽和して、センスアンプ活性化
信号ＥＱＢを“Ｌ”に維持してもそれ以上電圧変化が認
められなくなる状態となる。しかし、そうした状態に至
るのは相当程度の時間が経過してからのことであって、
本実施形態のようにＣＡＳレイテンシが“４”〜“９”
程度の範囲内である場合には、本セル信号（ＯＦＦセ
ル，ＯＮセル）の飽和することが予想される場合であっ
てもできる限り遅いタイミングまでセンスアンプ活性化
信号ＥＱＢを“Ｌ”に維持する方が確実に読み出しを行
うことができる。
ル）の電圧波形も何れは飽和して、センスアンプ活性化
信号ＥＱＢを“Ｌ”に維持してもそれ以上電圧変化が認
められなくなる状態となる。しかし、そうした状態に至
るのは相当程度の時間が経過してからのことであって、
本実施形態のようにＣＡＳレイテンシが“４”〜“９”
程度の範囲内である場合には、本セル信号（ＯＦＦセ
ル，ＯＮセル）の飽和することが予想される場合であっ
てもできる限り遅いタイミングまでセンスアンプ活性化
信号ＥＱＢを“Ｌ”に維持する方が確実に読み出しを行
うことができる。
【００６９】 ＣＡＳレイテンシ＝“６”
ＣＡＳレイテンシの値が“５”以外の場合も上述した動
作とほぼ同じであるため、相違点のみを簡単に述べる。
いま、ＣＡＳレイテンシの値として“６”が設定された
場合にはモード設定信号ＭＤＣＬ１の代わりにモード設
定信号ＭＤＣＬ２が“Ｌ”となる。この場合も内部クロ
ックＩＣＬＫの“０クロック目”で基本信号ＬＩＮに負
のパルスが生成されて、センスアンプ活性化信号ＥＱＢ
が“Ｌ”に遷移する。すなわち、この場合は基本信号Ｌ
ＩＮの立ち下がりをトリガとして基本信号ＬＩＮから基
準信号ＤＥＬＣＬ２に負のパルス（図７の基準波形に
相当）が生成される。
作とほぼ同じであるため、相違点のみを簡単に述べる。
いま、ＣＡＳレイテンシの値として“６”が設定された
場合にはモード設定信号ＭＤＣＬ１の代わりにモード設
定信号ＭＤＣＬ２が“Ｌ”となる。この場合も内部クロ
ックＩＣＬＫの“０クロック目”で基本信号ＬＩＮに負
のパルスが生成されて、センスアンプ活性化信号ＥＱＢ
が“Ｌ”に遷移する。すなわち、この場合は基本信号Ｌ
ＩＮの立ち下がりをトリガとして基本信号ＬＩＮから基
準信号ＤＥＬＣＬ２に負のパルス（図７の基準波形に
相当）が生成される。
【００７０】次に、“１クロック目”の立ち上がりから
基準信号ＤＥＬＣＬ１に負のパルス（図７の基準波形
に相当）が生成され、さらに“２クロック目”の立ち上
がりから基準信号ＤＥＬＣＬ０に負のパルス（図７の基
準波形に相当）が生成される。この結果、センスアン
プ活性化信号生成回路５は３サイクル分の幅を持った負
のパルスをセンスアンプ活性化信号ＥＱＢとして発生さ
せる。これにより、“３クロック目”の立ち上がりでセ
ンスアンプ活性化信号ＥＱＢが“Ｈ”に戻るまでセンス
動作が行われる。これに引き続いて上記同様の出力動作
が行われ、“５クロック目”の立ち上がりに同期してセ
ンスアンプ１１から伝達されたデータが出力バッファ１
２にラッチされて“６クロック目”から外部へ出力され
る。
基準信号ＤＥＬＣＬ１に負のパルス（図７の基準波形
に相当）が生成され、さらに“２クロック目”の立ち上
がりから基準信号ＤＥＬＣＬ０に負のパルス（図７の基
準波形に相当）が生成される。この結果、センスアン
プ活性化信号生成回路５は３サイクル分の幅を持った負
のパルスをセンスアンプ活性化信号ＥＱＢとして発生さ
せる。これにより、“３クロック目”の立ち上がりでセ
ンスアンプ活性化信号ＥＱＢが“Ｈ”に戻るまでセンス
動作が行われる。これに引き続いて上記同様の出力動作
が行われ、“５クロック目”の立ち上がりに同期してセ
ンスアンプ１１から伝達されたデータが出力バッファ１
２にラッチされて“６クロック目”から外部へ出力され
る。
【００７１】
ＣＡＳレイテンシ＝“７”〜“９”／“４”
ＣＡＳレイテンシの値が“７”又は“８”の場合も全く
同様である。まず、ＣＡＳレイテンシの値が“７”の場
合にはモード設定信号ＭＤＣＬ３が“Ｌ”となる。この
ため、“０クロック目”で生成される基本信号ＬＩＮか
ら基準信号ＤＥＬＣＬ３に負のパルス（図７の基準波形
に相当）が生成され、センスアンプ活性化信号ＥＱＢ
が“Ｌ”に遷移する。これ以後は、“１クロック目”〜
“３クロック目”の立ち上がりから基準信号ＤＥＬＣＬ
２〜ＤＥＬＣＬ０にそれぞれ負のパルス（図７の基準波
形〜にそれぞれ相当）が生成され、４サイクル分の
幅を持った負のパルスがセンスアンプ活性化信号ＥＱＢ
として発生する。このため、“４クロック目”の立ち上
がりに同期してセンスアンプ活性化信号ＥＱＢが“Ｈ”
に戻り、その後の出力動作によってシステム側では“７
クロック目”の立ち上がりからデータが使用可能とな
る。
同様である。まず、ＣＡＳレイテンシの値が“７”の場
合にはモード設定信号ＭＤＣＬ３が“Ｌ”となる。この
ため、“０クロック目”で生成される基本信号ＬＩＮか
ら基準信号ＤＥＬＣＬ３に負のパルス（図７の基準波形
に相当）が生成され、センスアンプ活性化信号ＥＱＢ
が“Ｌ”に遷移する。これ以後は、“１クロック目”〜
“３クロック目”の立ち上がりから基準信号ＤＥＬＣＬ
２〜ＤＥＬＣＬ０にそれぞれ負のパルス（図７の基準波
形〜にそれぞれ相当）が生成され、４サイクル分の
幅を持った負のパルスがセンスアンプ活性化信号ＥＱＢ
として発生する。このため、“４クロック目”の立ち上
がりに同期してセンスアンプ活性化信号ＥＱＢが“Ｈ”
に戻り、その後の出力動作によってシステム側では“７
クロック目”の立ち上がりからデータが使用可能とな
る。
【００７２】また、ＣＡＳレイテンシの値が“８”の場
合にはモード設定信号ＭＤＣＬ４が“Ｌ”となる。この
ため、０クロック目で生成される基本信号ＬＩＮから基
準信号ＤＥＬＣＬ４に負のパルス（図７の基準波形に
相当）が生成され、センスアンプ活性化信号ＥＱＢが
“Ｌ”に遷移する。これ以後は、“１クロック目”〜
“４クロック目”の立ち上がりから基準信号ＤＥＬＣＬ
３〜ＤＥＬＣＬ０にそれぞれ負のパルス（図７の基準波
形〜にそれぞれ相当）が生成され、５サイクル分の
幅を持った負のパルスがセンスアンプ活性化信号ＥＱＢ
として発生する。このため、“５クロック目”の立ち上
がりに同期してセンスアンプ活性化信号ＥＱＢが“Ｈ”
に戻り、その後の出力動作によって“８クロック目”の
立ち上がりからデータが使用可能となる。
合にはモード設定信号ＭＤＣＬ４が“Ｌ”となる。この
ため、０クロック目で生成される基本信号ＬＩＮから基
準信号ＤＥＬＣＬ４に負のパルス（図７の基準波形に
相当）が生成され、センスアンプ活性化信号ＥＱＢが
“Ｌ”に遷移する。これ以後は、“１クロック目”〜
“４クロック目”の立ち上がりから基準信号ＤＥＬＣＬ
３〜ＤＥＬＣＬ０にそれぞれ負のパルス（図７の基準波
形〜にそれぞれ相当）が生成され、５サイクル分の
幅を持った負のパルスがセンスアンプ活性化信号ＥＱＢ
として発生する。このため、“５クロック目”の立ち上
がりに同期してセンスアンプ活性化信号ＥＱＢが“Ｈ”
に戻り、その後の出力動作によって“８クロック目”の
立ち上がりからデータが使用可能となる。
【００７３】なお、ＣＡＳレイテンシの値が“４”又は
“９”の場合については特に図示していないが上述した
説明から容易にその動作を理解できるはずである。すな
わち、ＣＡＳレイテンシの値が“４”の場合にはモード
設定信号ＭＤＣＬ０が“Ｌ”になるため、センスアンプ
活性化信号ＥＱＢには１サイクル分の幅の負のパルスが
生成され、“１クロック目”の立ち上がりでセンスアン
プ活性化信号ＥＱＢが“Ｈ”に戻る。また、ＣＡＳレイ
テンシの値が“９”の場合にはモード設定信号ＭＤＣＬ
５が“Ｌ”になるため、センスアンプ活性化信号ＥＱＢ
には６サイクル分の幅の負のパルスが生成され、“６ク
ロック目”の立ち上がりでセンスアンプ活性化信号ＥＱ
Ｂが“Ｈ”に戻る。
“９”の場合については特に図示していないが上述した
説明から容易にその動作を理解できるはずである。すな
わち、ＣＡＳレイテンシの値が“４”の場合にはモード
設定信号ＭＤＣＬ０が“Ｌ”になるため、センスアンプ
活性化信号ＥＱＢには１サイクル分の幅の負のパルスが
生成され、“１クロック目”の立ち上がりでセンスアン
プ活性化信号ＥＱＢが“Ｈ”に戻る。また、ＣＡＳレイ
テンシの値が“９”の場合にはモード設定信号ＭＤＣＬ
５が“Ｌ”になるため、センスアンプ活性化信号ＥＱＢ
には６サイクル分の幅の負のパルスが生成され、“６ク
ロック目”の立ち上がりでセンスアンプ活性化信号ＥＱ
Ｂが“Ｈ”に戻る。
【００７４】以上のように、本実施形態では、ＲＥＡＤ
コマンドが内部クロックＩＣＬＫに同期して与えられた
時点でＣＡＳレイテンシの値によらずセンスアンプ活性
化信号ＥＱＢを“Ｌ”とする一方で、センスアンプ活性
化信号ＥＱＢを“Ｈ”に戻す場合には、ＣＡＳレイテン
シの値に応じたタイミングで内部クロックＩＣＬＫに同
期して戻している。その際、ＣＡＳレイテンシの値が大
きいほどセンスアンプ活性化信号ＥＱＢを“Ｈ”に戻す
タイミングを遅くして、センスアンプ活性化期間を長く
している。こうすることで、ＣＡＳレイテンシが大きく
なるにつれて読み出しマージンがそれだけ十分取れるよ
うになて読み出しが有利になる。
コマンドが内部クロックＩＣＬＫに同期して与えられた
時点でＣＡＳレイテンシの値によらずセンスアンプ活性
化信号ＥＱＢを“Ｌ”とする一方で、センスアンプ活性
化信号ＥＱＢを“Ｈ”に戻す場合には、ＣＡＳレイテン
シの値に応じたタイミングで内部クロックＩＣＬＫに同
期して戻している。その際、ＣＡＳレイテンシの値が大
きいほどセンスアンプ活性化信号ＥＱＢを“Ｈ”に戻す
タイミングを遅くして、センスアンプ活性化期間を長く
している。こうすることで、ＣＡＳレイテンシが大きく
なるにつれて読み出しマージンがそれだけ十分取れるよ
うになて読み出しが有利になる。
【００７５】ここで、図９は読み出し動作を行えるクロ
ックの上限周波数とＣＡＳレイテンシの値との関係を模
式的に示したものである。本実施形態ではＣＡＳレイテ
ンシを大きくするにつれてセンスアンプ活性化期間が延
びる。このため、ＣＡＳレイテンシを大きくするほど高
いクロック周波数でも読み出し動作が可能となる。した
がって、図示したようにＣＡＳレイテンシの値とクロッ
ク周波数の上限値との関係がほぼ線形となり、ＣＡＳレ
イテンシの値を大きくするほどクロック周波数の上限値
を上げてゆくことができる。また、本実施形態では外部
クロックＣＬＫ（したがって内部クロックＩＣＬＫ）に
同期してセンスアンプ活性化信号ＥＱＢを生成してい
る。このため、外部クロックＣＬＫの周波数が変化した
場合にもその周波数変化に追従してセンスアンプ活性化
期間が伸縮することになる。
ックの上限周波数とＣＡＳレイテンシの値との関係を模
式的に示したものである。本実施形態ではＣＡＳレイテ
ンシを大きくするにつれてセンスアンプ活性化期間が延
びる。このため、ＣＡＳレイテンシを大きくするほど高
いクロック周波数でも読み出し動作が可能となる。した
がって、図示したようにＣＡＳレイテンシの値とクロッ
ク周波数の上限値との関係がほぼ線形となり、ＣＡＳレ
イテンシの値を大きくするほどクロック周波数の上限値
を上げてゆくことができる。また、本実施形態では外部
クロックＣＬＫ（したがって内部クロックＩＣＬＫ）に
同期してセンスアンプ活性化信号ＥＱＢを生成してい
る。このため、外部クロックＣＬＫの周波数が変化した
場合にもその周波数変化に追従してセンスアンプ活性化
期間が伸縮することになる。
【００７６】（３）変形例
上述した説明ではＣＡＳレイテンシの値を“４”〜
“９”にしていたが、これはあくまで一例であってどの
ようなものであっても良い。また、上述した説明ではＣ
ＡＳレイテンシが“１”ずつ増加する毎にセンスアンプ
活性化期間が１サイクルずつ延びるようにしていたが、
必ずしもこのようにする必要はない。例えば、ＣＡＳレ
イテンシの値が“４”及び“５”のときには何れも１サ
イクル幅とし、ＣＡＳレイテンシの値が“６”以上では
上述したように１サイクルずつ増加させるようにしても
良い。また例えば、ＣＡＳレイテンシの値が“４”のと
きに１サイクル幅とし、ＣＡＳレイテンシの値が“５”
及び“６”では何れも２サイクル幅とし、ＣＡＳレイテ
ンシの値が“７”以上では上述のように１サイクルずつ
増やすなどしても良い。さらに例えば、ＣＡＳレイテン
シの値が“７”までは上述のように１サイクルずつ増や
すようにして、ＣＡＳレイテンシの値が“８”及び
“９”では同じサイクル数とするようにしても良い。
“９”にしていたが、これはあくまで一例であってどの
ようなものであっても良い。また、上述した説明ではＣ
ＡＳレイテンシが“１”ずつ増加する毎にセンスアンプ
活性化期間が１サイクルずつ延びるようにしていたが、
必ずしもこのようにする必要はない。例えば、ＣＡＳレ
イテンシの値が“４”及び“５”のときには何れも１サ
イクル幅とし、ＣＡＳレイテンシの値が“６”以上では
上述したように１サイクルずつ増加させるようにしても
良い。また例えば、ＣＡＳレイテンシの値が“４”のと
きに１サイクル幅とし、ＣＡＳレイテンシの値が“５”
及び“６”では何れも２サイクル幅とし、ＣＡＳレイテ
ンシの値が“７”以上では上述のように１サイクルずつ
増やすなどしても良い。さらに例えば、ＣＡＳレイテン
シの値が“７”までは上述のように１サイクルずつ増や
すようにして、ＣＡＳレイテンシの値が“８”及び
“９”では同じサイクル数とするようにしても良い。
【００７７】また、上述した説明ではシンクロナスマス
クＲＯＭを例に挙げて説明したが、本発明はこれに限定
されるものではない。すなわち、読み出し時間を外部か
らの指定に従って可変できる構成の半導体記憶装置であ
れば、ＳＤＲＡＭなどの同期式半導体記憶装置のみなら
ず、同期式であるか非同期式であるかやＲＯＭ，ＲＡＭ
何れであるかを問わず様々な半導体記憶装置に適用可能
である。また、上述したようにクロックの立ち上がりに
同期してデータ転送を行うもの以外にも、クロックの立
ち上がりエッジ及び立ち下がりエッジの双方でデータ転
送を行うＤＤＲ（Double Data Rate）技術を採用した半
導体記憶装置などにも適用可能である。
クＲＯＭを例に挙げて説明したが、本発明はこれに限定
されるものではない。すなわち、読み出し時間を外部か
らの指定に従って可変できる構成の半導体記憶装置であ
れば、ＳＤＲＡＭなどの同期式半導体記憶装置のみなら
ず、同期式であるか非同期式であるかやＲＯＭ，ＲＡＭ
何れであるかを問わず様々な半導体記憶装置に適用可能
である。また、上述したようにクロックの立ち上がりに
同期してデータ転送を行うもの以外にも、クロックの立
ち上がりエッジ及び立ち下がりエッジの双方でデータ転
送を行うＤＤＲ（Double Data Rate）技術を採用した半
導体記憶装置などにも適用可能である。
【００７８】例えば、上述したシンクロナスマスクＲＯ
ＭとＤＲＡＭでは以下のような構成上の違いがあるが、
この違いを認識していれば本発明をＤＲＡＭ等にも適用
することができる。まず、シンクロナスマスクＲＯＭと
ＤＲＡＭでは読み出しのためのデータ経路が異なってい
る。すなわち、シンクロナスマスクＲＯＭではＣＡＳ信
号（ＲＥＡＤコマンド）が有効化された時点で読み出し
対象のメモリセルが１つに特定される。そこでこの時点
で初めてセンスアンプを動作させるとともに、ディジッ
ト線を選択して読み出し対象のメモリセルをセンスアン
プに接続する。そして読み出し対象のメモリセルに電流
が流れるかどうかをセンスアンプで検知することでデー
タをセンスする。したがって、シンクロナスマスクＲＯ
Ｍでは出力データ１ビット当たりセンスアンプが１台で
済む。
ＭとＤＲＡＭでは以下のような構成上の違いがあるが、
この違いを認識していれば本発明をＤＲＡＭ等にも適用
することができる。まず、シンクロナスマスクＲＯＭと
ＤＲＡＭでは読み出しのためのデータ経路が異なってい
る。すなわち、シンクロナスマスクＲＯＭではＣＡＳ信
号（ＲＥＡＤコマンド）が有効化された時点で読み出し
対象のメモリセルが１つに特定される。そこでこの時点
で初めてセンスアンプを動作させるとともに、ディジッ
ト線を選択して読み出し対象のメモリセルをセンスアン
プに接続する。そして読み出し対象のメモリセルに電流
が流れるかどうかをセンスアンプで検知することでデー
タをセンスする。したがって、シンクロナスマスクＲＯ
Ｍでは出力データ１ビット当たりセンスアンプが１台で
済む。
【００７９】これに対して、ＤＲＡＭではＲＡＳ信号が
有効化された時点でワード線を活性化させるとともに全
てのセンスアンプを動作させ、このワード線に接続され
ているメモリセルのデータをセンスしてラッチする。そ
の後、ＣＡＳ信号が有効化された時点で、指定されたカ
ラムアドレスに対応するセンスアンプのデータを選択し
て出力する。したがって、ＤＲＡＭではディジット線の
数に相当する台数のセンスアンプが必要となるが、これ
は一般的なＤＲＡＭのメモリセルが破壊読み出し型であ
ることによるものであって、センスアンプでラッチした
データをメモリセルに対して再書き込みする必要がある
ためである。
有効化された時点でワード線を活性化させるとともに全
てのセンスアンプを動作させ、このワード線に接続され
ているメモリセルのデータをセンスしてラッチする。そ
の後、ＣＡＳ信号が有効化された時点で、指定されたカ
ラムアドレスに対応するセンスアンプのデータを選択し
て出力する。したがって、ＤＲＡＭではディジット線の
数に相当する台数のセンスアンプが必要となるが、これ
は一般的なＤＲＡＭのメモリセルが破壊読み出し型であ
ることによるものであって、センスアンプでラッチした
データをメモリセルに対して再書き込みする必要がある
ためである。
【００８０】また、以上のような相違点に対応して次の
ような違いもある。すなわち、シンクロナスマスクＲＯ
Ｍではイコライズ動作とセンス動作の期間がオーバーラ
ップしている。これに対して、ＤＲＡＭではプリチャー
ジ・イコライズ動作のための期間とセンス動作の期間が
異なっており、予めディジット線のプリチャージ動作を
行うとともに相補のディジット線対を短絡させて同電位
にしてイコライズ動作を行う。そして、プリチャージ・
イコライズ動作が終了したのちに、ワード線を活性化さ
せてメモリセルに記憶されているデータをセンスアンプ
に取り込んだのち、何れかのセンスアンプを選択してセ
ンス結果を出力する。
ような違いもある。すなわち、シンクロナスマスクＲＯ
Ｍではイコライズ動作とセンス動作の期間がオーバーラ
ップしている。これに対して、ＤＲＡＭではプリチャー
ジ・イコライズ動作のための期間とセンス動作の期間が
異なっており、予めディジット線のプリチャージ動作を
行うとともに相補のディジット線対を短絡させて同電位
にしてイコライズ動作を行う。そして、プリチャージ・
イコライズ動作が終了したのちに、ワード線を活性化さ
せてメモリセルに記憶されているデータをセンスアンプ
に取り込んだのち、何れかのセンスアンプを選択してセ
ンス結果を出力する。
【００８１】さらに、シンクロナスマスクＲＯＭのセン
スアンプは、メモリセルに流れる電流を検出してメモリ
セルのデータを判別しており、最終的には電流を電圧に
変換しているものの本質的には電流検知型のセンスアン
プである。これに対して、ＤＲＡＭではメモリセルを構
成するキャパシタに電荷が蓄積されているかどうかでデ
ータを記憶しているため、その電荷を読み出すことでデ
ィジット線上に生じる微小な電位から記憶データを判別
するものであって電圧検出型のセンスアンプである。
スアンプは、メモリセルに流れる電流を検出してメモリ
セルのデータを判別しており、最終的には電流を電圧に
変換しているものの本質的には電流検知型のセンスアン
プである。これに対して、ＤＲＡＭではメモリセルを構
成するキャパシタに電荷が蓄積されているかどうかでデ
ータを記憶しているため、その電荷を読み出すことでデ
ィジット線上に生じる微小な電位から記憶データを判別
するものであって電圧検出型のセンスアンプである。
【００８２】
【発明の効果】以上説明したように、本発明では、メモ
リセルのデータの読み出し指示を行ってから当該データ
の読み出しが完了するまでの読み出し動作期間を上記読
み出し指示を行ってから外部へ出力されるまでの時間を
示すレイテンシ長に比例させている。これにより、レイ
テンシ長が大きくなるほど読み出し動作期間も長くなっ
て、それだけ読み出しの際の動作マージンを確保するこ
とができる。したがって、動作周波数が上がった場合に
もレイテンシ長を大きくすることでタイミング余裕を持
たせることができるため、さらに動作周波数を上げるこ
とが可能となる。
リセルのデータの読み出し指示を行ってから当該データ
の読み出しが完了するまでの読み出し動作期間を上記読
み出し指示を行ってから外部へ出力されるまでの時間を
示すレイテンシ長に比例させている。これにより、レイ
テンシ長が大きくなるほど読み出し動作期間も長くなっ
て、それだけ読み出しの際の動作マージンを確保するこ
とができる。したがって、動作周波数が上がった場合に
もレイテンシ長を大きくすることでタイミング余裕を持
たせることができるため、さらに動作周波数を上げるこ
とが可能となる。
【００８３】
【００８４】また、請求項６記載の発明では、センスア
ンプ活性化期間において、メモリセル，リファレンスセ
ルにそれぞれ流れる電流に応じて差動入力端に印加され
る電圧間の差電圧が時間経過に従って増大してゆくよう
になっている。このため、レイテンシ長に比例させてセ
ンスアンプ活性化期間を長くするにつれて、読み出し対
象のメモリセルとリファレンスセルとの電圧差の開きが
大きくなって読み出しに有利となる。また、請求項７又
は８記載の発明では、読み出しの完了からメモリセルの
データを外部に出力するまでの出力期間をレイテンシ長
から除いた期間を読み出し動作期間として設定するよう
にしている。これにより、出力時間によってアクセスタ
イムが律速されないように配慮しつつ読み出し動作期間
を可能な限りとることができるため、読み出しマージン
を最大にすることができる。
ンプ活性化期間において、メモリセル，リファレンスセ
ルにそれぞれ流れる電流に応じて差動入力端に印加され
る電圧間の差電圧が時間経過に従って増大してゆくよう
になっている。このため、レイテンシ長に比例させてセ
ンスアンプ活性化期間を長くするにつれて、読み出し対
象のメモリセルとリファレンスセルとの電圧差の開きが
大きくなって読み出しに有利となる。また、請求項７又
は８記載の発明では、読み出しの完了からメモリセルの
データを外部に出力するまでの出力期間をレイテンシ長
から除いた期間を読み出し動作期間として設定するよう
にしている。これにより、出力時間によってアクセスタ
イムが律速されないように配慮しつつ読み出し動作期間
を可能な限りとることができるため、読み出しマージン
を最大にすることができる。
【図１】 本発明の一実施形態による半導体記憶装置
であるシンクロナスマスクＲＯＭの全体構成例を示した
ブロック図である。
であるシンクロナスマスクＲＯＭの全体構成例を示した
ブロック図である。
【図２】 同実施形態によるシンクロナスマスクＲＯ
Ｍに対するモード設定動作を説明するための図であっ
て、（ａ）はモード設定のためにアドレスバス上に載せ
られるモード設定データの詳細なフォーマットを示した
説明図，（ｂ）はモード設定の際におけるモードレジス
タセットコマンドとモード設定データとの関係を示した
タイミングチャートである。
Ｍに対するモード設定動作を説明するための図であっ
て、（ａ）はモード設定のためにアドレスバス上に載せ
られるモード設定データの詳細なフォーマットを示した
説明図，（ｂ）はモード設定の際におけるモードレジス
タセットコマンドとモード設定データとの関係を示した
タイミングチャートである。
【図３】 図１に示したセンスアンプ活性化信号生成
回路５の詳細例な構成を示した回路図である。
回路５の詳細例な構成を示した回路図である。
【図４】 図３に示した基準信号生成回路２１の詳細
な構成例を示した回路図である。
な構成例を示した回路図である。
【図５】 図１に示したセンスアンプ１１の詳細な構
成例を示した回路図である。
成例を示した回路図である。
【図６】 同実施形態によるシンクロナスマスクＲＯ
Ｍの読み出し動作を幾つかのＣＡＳレイテンシについて
示したタイミングチャートである。
Ｍの読み出し動作を幾つかのＣＡＳレイテンシについて
示したタイミングチャートである。
【図７】 同実施形態によるシンクロナスマスクＲＯ
Ｍにおいて、基準波形をもとにセンスアンプ活性化信号
ＥＱＢが生成される様子を幾つかのＣＡＳレイテンシに
ついて示したタイミングチャートである。
Ｍにおいて、基準波形をもとにセンスアンプ活性化信号
ＥＱＢが生成される様子を幾つかのＣＡＳレイテンシに
ついて示したタイミングチャートである。
【図８】 図１又は図５に示したセンスアンプ１１の
詳細な動作を示したタイミングチャートである。
詳細な動作を示したタイミングチャートである。
【図９】 同実施形態におけるＣＡＳレイテンシと動
作可能周波数との関係を示したグラフである。
作可能周波数との関係を示したグラフである。
【図１０】 従来の技術によるシンクロナスマスクＲ
ＯＭの読み出し動作を幾つかのＣＡＳレイテンシについ
て示したタイミングチャートである。
ＯＭの読み出し動作を幾つかのＣＡＳレイテンシについ
て示したタイミングチャートである。
１…クロックジェネレータ、２…コマンドデコーダ、３
…制御回路、４…モードレジスタ、５…センスアンプ活
性化信号生成回路、６…ロウアドレスバッファ、７…カ
ラムアドレスバッファ、８…メモリセルアレイ、９…ロ
ウデコーダ、１０…カラムデコーダ・選択回路、１１…
センスアンプ、１２…出力バッファ、２１…基準信号生
成回路、２２〜２５…ＮＡＮＤゲート、２６〜２９…イ
ンバータ、ＣＡＳＢ…カラムアドレスストローブ、ＣＬ
Ｋ…外部クロック、ＣＳＢ…チップセレクト、ＤＥＬＣ
Ｌ０〜ＤＥＬＣＬ５…基準信号、ＥＱＢ…センスアンプ
活性化信号、ＩＣＬＫ…内部クロック、ＬＩＮ…基本信
号、ＭＤＣＬ０〜ＭＤＣＬ５…モード設定信号、ＭＤＲ
ＳＢ…モードレジスタリセット信号、ＭＲＢ…モードレ
ジスタイネーブル、ＲＡＳＢ…ロウアドレスストローブ
…制御回路、４…モードレジスタ、５…センスアンプ活
性化信号生成回路、６…ロウアドレスバッファ、７…カ
ラムアドレスバッファ、８…メモリセルアレイ、９…ロ
ウデコーダ、１０…カラムデコーダ・選択回路、１１…
センスアンプ、１２…出力バッファ、２１…基準信号生
成回路、２２〜２５…ＮＡＮＤゲート、２６〜２９…イ
ンバータ、ＣＡＳＢ…カラムアドレスストローブ、ＣＬ
Ｋ…外部クロック、ＣＳＢ…チップセレクト、ＤＥＬＣ
Ｌ０〜ＤＥＬＣＬ５…基準信号、ＥＱＢ…センスアンプ
活性化信号、ＩＣＬＫ…内部クロック、ＬＩＮ…基本信
号、ＭＤＣＬ０〜ＭＤＣＬ５…モード設定信号、ＭＤＲ
ＳＢ…モードレジスタリセット信号、ＭＲＢ…モードレ
ジスタイネーブル、ＲＡＳＢ…ロウアドレスストローブ
Claims (8)
- 【請求項１】 メモリセルのデータの読み出し指示を行
ってから該データが読み出されて外部へ出力されるまで
の時間を示すレイテンシ長が可変の半導体記憶装置にお
いて、 前記読み出し指示を行ってから前記データの読み出しが
完了するまでの読み出し動作期間であって、前記メモリ
セルのデータの読み出しを行うセンスアンプが活性化さ
れるセンスアンプ活性化期間に比例した該読み出し動作
期間を前記レイテンシ長に比例させ、 前記センスアンプ活性化期間は、前記レイテンシ長の決
定に用いられるクロック信号の１サイクルだけ有効とな
る基本信号を生成し、該基本信号を前記クロック信号に
同期して順次遅延させて前記レイテンシ長に応じた個数
の基準信号を生成し、該基準信号を合成することにより
得られることを特徴とする半導体記憶装置。 - 【請求項２】 前記センスアンプは、前記メモリセルに
流れる電流の電流量に応じて前記メモリセルのデータを
読み出す電流検出型センスアンプであることを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】 メモリセルのデータの読み出し指示を行
ってから該データが読み出されて外部へ出力されるまで
の時間を示すレイテンシ長が可変の半導体記憶装置にお
いて、前記読み出し指示を行ってから前記データの読み
出しが完了するまでの読み出し動作期間であって、前記
メモリセルのデータの読み出しを行うセンスアンプが活
性化されるセンスアンプ活性化期間に比例した該読み出
し動作期間を前記レイテンシ長に比例させ、 前記センスアンプは、前記メモリセルに流れる電流の電
流量に応じて前記メモリセルのデータを読み出す電流検
出型センスアンプであることを特徴とする半導体記憶装
置。 - 【請求項４】 前記センスアンプは、 前記センスアンプ活性化期間に動作して前記メモリセル
のデータを出力する差動増幅手段と、 前記センスアンプ活性化期間において前記差動増幅手段
の差動出力端を短絡させるイコライズ手段と、 前記センスアンプ活性化期間において前記差動増幅手段
の差動入力端にバイアス電圧を供給するバイアス手段
と、 前記メモリセルがオンセル，オフセルのときに前記差動
入力端の一端に印加される両電圧の中間電圧を前記差動
入力端の他端に供給するリファレンスセルと、 前記リファレンスセル及び読み出し対象の前記メモリセ
ルにそれぞれ流れる電流を検出して得られる電圧を前記
差動入力端に供給する電流検出手段とを備えたことを特
徴とする請求項１〜３の何れかの項記載の半導体記憶装
置。 - 【請求項５】 メモリセルのデータの読み出し指示を行
ってから該データが読み出されて外部へ出力されるまで
の時間を示すレイテンシ長が可変の半導体記憶装置にお
いて、 前記読み出し指示を行ってから前記データの読み出しが
完了するまでの読み出し動作期間であって、前記メモリ
セルのデータの読み出しを行うセンスアンプが活性化さ
れるセンスアンプ活性化期間に比例した該読み出し動作
期間を前記レイテンシ長に比例させ、 前記センスアンプは、 前記センスアンプ活性化期間に動作して前記メモリセル
のデータを出力する差動増幅手段と、 前記センスアンプ活性化期間において前記差動増幅手段
の差動出力端を短絡させるイコライズ手段と、 前記センスアンプ活性化期間において前記差動増幅手段
の差動入力端にバイアス電圧を供給するバイアス手段
と、 前記メモリセルがオンセル，オフセルのときに前記差動
入力端の一端に印加される両電圧の中間電圧を前記差動
入力端の他端に供給するリファレンスセルと、 前記リファレンスセル及び読み出し対象の前記メモリセ
ルにそれぞれ流れる電流を検出して得られる電圧を前記
差動入力端に供給する電流検出手段とを備えたことを特
徴とする半導体記憶装置。 - 【請求項６】 前記センスアンプ活性化期間において、
前記メモリセルに流れる電流に応じて前記差動入力端の
一端に印加される電圧と前記リファレンスセルに流れる
電流に応じて前記差動入力端の他端に印加される電圧と
の差電圧は時間経過に従って増大してゆくことを特徴と
する請求項４又は５記載の半導体記憶装置。 - 【請求項７】 前記読み出し動作期間は、前記読み出し
の完了から前記メモリセルのデータを外部に出力するま
での出力期間を前記レイテンシ長から除いた期間に設定
されていることを特徴とする請求項１〜６の何れかの項
記載の半導体記憶装置。 - 【請求項８】 メモリセルのデータの読み出し指示を行
ってから該データが読み出されて外部へ出力されるまで
の時間を示すレイテンシ長が可変の半導体記憶装置にお
いて、 前記読み出し指示を行ってから前記データの読み出しが
完了するまでの読み出し動作期間であって、前記メモリ
セルのデータの読み出しを行うセンスアンプが活性化さ
れるセンスアンプ活性化期間に比例した該読み出し動作
期間を前記レイテンシ長に比例させ、 前記読み出し動作期間は、前記読み出しの完了から前記
メモリセルのデータを外部に出力するまでの出力期間を
前記レイテンシ長から除いた期間に設定されていること
を特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37172999A JP3535788B2 (ja) | 1999-12-27 | 1999-12-27 | 半導体記憶装置 |
| US09/740,478 US6504789B2 (en) | 1999-12-27 | 2000-12-18 | Semiconductor memory device |
| KR10-2000-0081461A KR100414413B1 (ko) | 1999-12-27 | 2000-12-26 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37172999A JP3535788B2 (ja) | 1999-12-27 | 1999-12-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001184864A JP2001184864A (ja) | 2001-07-06 |
| JP3535788B2 true JP3535788B2 (ja) | 2004-06-07 |
Family
ID=18499206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37172999A Expired - Fee Related JP3535788B2 (ja) | 1999-12-27 | 1999-12-27 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6504789B2 (ja) |
| JP (1) | JP3535788B2 (ja) |
| KR (1) | KR100414413B1 (ja) |
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| JP2004152348A (ja) * | 2002-10-29 | 2004-05-27 | Renesas Technology Corp | 信号生成回路 |
| US7746715B2 (en) * | 2003-08-13 | 2010-06-29 | Nxp B.V. | Erase and read schemes for charge trapping non-volatile memories |
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| JP2005129151A (ja) * | 2003-10-23 | 2005-05-19 | Fujitsu Ltd | 半導体記憶装置 |
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| US7971023B2 (en) * | 2008-04-30 | 2011-06-28 | Sandisk Corporation | Guaranteed memory card performance to end-of-life |
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| KR101198136B1 (ko) | 2010-07-05 | 2012-11-12 | 에스케이하이닉스 주식회사 | 반도체 장치의 데이터 전달 회로 |
| US10923204B2 (en) * | 2010-08-20 | 2021-02-16 | Attopsemi Technology Co., Ltd | Fully testible OTP memory |
| US10586832B2 (en) | 2011-02-14 | 2020-03-10 | Attopsemi Technology Co., Ltd | One-time programmable devices using gate-all-around structures |
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| JPH10320975A (ja) * | 1997-05-14 | 1998-12-04 | Sharp Corp | 半導体型記憶装置 |
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