JP2002314424A - デジタル・アナログ変換回路 - Google Patents
デジタル・アナログ変換回路Info
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- JP2002314424A JP2002314424A JP2001115223A JP2001115223A JP2002314424A JP 2002314424 A JP2002314424 A JP 2002314424A JP 2001115223 A JP2001115223 A JP 2001115223A JP 2001115223 A JP2001115223 A JP 2001115223A JP 2002314424 A JP2002314424 A JP 2002314424A
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Abstract
(57)【要約】
【課題】システムクロックをそのままに、データの更新
周期を延長させることなく、分解能を向上させたデジタ
ル・アナログ変換回路を提供する。 【解決手段】入力データからこの入力データのLSBデ
ータを除いたデータである波形生成用データをPDM変
換し、PDM変換された分解能分のPDM変換データ出
力の周期期間中のハイレベル期間のうち、1クロック期
間分のみ、PDM変換データ出力の振幅またはハイレベ
ル幅を所定の中間値とに切り換えるデジタル・アナログ
変換回路。
周期を延長させることなく、分解能を向上させたデジタ
ル・アナログ変換回路を提供する。 【解決手段】入力データからこの入力データのLSBデ
ータを除いたデータである波形生成用データをPDM変
換し、PDM変換された分解能分のPDM変換データ出
力の周期期間中のハイレベル期間のうち、1クロック期
間分のみ、PDM変換データ出力の振幅またはハイレベ
ル幅を所定の中間値とに切り換えるデジタル・アナログ
変換回路。
Description
【0001】
【発明の属する技術分野】本発明は、デジタル・アナロ
グ変換回路に関し、特に、1ビットデジタル・アナログ
変換回路に用いられるデジタル・アナログ変換回路に関
する。
グ変換回路に関し、特に、1ビットデジタル・アナログ
変換回路に用いられるデジタル・アナログ変換回路に関
する。
【0002】
【従来の技術】1ビットデジタル・アナログ変換回路
(以下、1ビットD/A回路と略記する)は、電位を設定
する入力データに対する分解能分のデータ出力周期期間
中に、入力データで設定された回数だけ1クロック周期
分のハイレベルのパルスを出力する構成が良く知られて
いる。
(以下、1ビットD/A回路と略記する)は、電位を設定
する入力データに対する分解能分のデータ出力周期期間
中に、入力データで設定された回数だけ1クロック周期
分のハイレベルのパルスを出力する構成が良く知られて
いる。
【0003】このようにして、デジタルデータから矩形
波を生成することを「PDM変換」と言う。PDM変換
の原理は周知の技術であるため、詳細な説明は省略す
る。このPDM変換により生成された矩形波を外付けフ
ィルターにて平滑し、電位として用いる。
波を生成することを「PDM変換」と言う。PDM変換
の原理は周知の技術であるため、詳細な説明は省略す
る。このPDM変換により生成された矩形波を外付けフ
ィルターにて平滑し、電位として用いる。
【0004】図10は、従来の1ビットD/A変換回路
の構成を示す。図10を参照すると、従来の構成の1ビ
ットD/A変換回路は、電位を設定する入力データ10
1をPDM変換回路102でPDM変換することで矩形
波103を生成し、その矩形波3を外付けフィルター1
04にて平滑し、電位として使用する。これが、1ビッ
トD/A回路の一連の動作である。
の構成を示す。図10を参照すると、従来の構成の1ビ
ットD/A変換回路は、電位を設定する入力データ10
1をPDM変換回路102でPDM変換することで矩形
波103を生成し、その矩形波3を外付けフィルター1
04にて平滑し、電位として使用する。これが、1ビッ
トD/A回路の一連の動作である。
【0005】この電位は、1ビットD/A回路の入力デ
ータ101の分解能分のデータ出力周期期間中に、1ク
ロック分のハイレベル期間を何パルス出力するかにより
決まる。
ータ101の分解能分のデータ出力周期期間中に、1ク
ロック分のハイレベル期間を何パルス出力するかにより
決まる。
【0006】
【発明が解決しようとする課題】ここで問題となるの
が、分解能向上に伴うデータの更新周期の延長である。
1ビットD/A回路の分解能を向上させたい場合、PD
M変換された分解能分のデータ出力周期が延長してしま
うため、データの更新周期までもが延長してしまう。例
えば、分解能を8ビットから10ビットに向上させたい
場合、データの更新周期は下記周期分延長してしまう。 増加周期=(1024−256)÷システムクロック周波
数 また、PDM変換された分解能分のデータ出力周期を延
長しない方法としては、PDM変換回路のシステムクロ
ックの周波数をさらに速い周波数に変える方法、例え
ば、分解能を1ビット向上させるため周波数を2倍にす
る方法もある。
が、分解能向上に伴うデータの更新周期の延長である。
1ビットD/A回路の分解能を向上させたい場合、PD
M変換された分解能分のデータ出力周期が延長してしま
うため、データの更新周期までもが延長してしまう。例
えば、分解能を8ビットから10ビットに向上させたい
場合、データの更新周期は下記周期分延長してしまう。 増加周期=(1024−256)÷システムクロック周波
数 また、PDM変換された分解能分のデータ出力周期を延
長しない方法としては、PDM変換回路のシステムクロ
ックの周波数をさらに速い周波数に変える方法、例え
ば、分解能を1ビット向上させるため周波数を2倍にす
る方法もある。
【0007】この方法にはロジック動作の限界、周波数
UPに伴う不要輻射(ノイズ)の増大、バッファ能力不足
に伴う出力波形の鈍り、出力バッファのハイレベル/ロ
ウレベルの切りかえ回数が増加に伴う消費電流の増加の
問題がある。
UPに伴う不要輻射(ノイズ)の増大、バッファ能力不足
に伴う出力波形の鈍り、出力バッファのハイレベル/ロ
ウレベルの切りかえ回数が増加に伴う消費電流の増加の
問題がある。
【0008】具体的には、1ビットD/A回路の分解能
を1ビット分向上させたい場合、PDM変換により生成
する分解能分のデータ出力周期が2倍となってしまうた
め、データの更新周期までもが2倍になってしまってい
た。
を1ビット分向上させたい場合、PDM変換により生成
する分解能分のデータ出力周期が2倍となってしまうた
め、データの更新周期までもが2倍になってしまってい
た。
【0009】したがって、本発明の目的は、システムク
ロックをそのままに、データの更新周期を延長させるこ
となく、分解能を向上させた1ビットD/A回路を提供
することにある。
ロックをそのままに、データの更新周期を延長させるこ
となく、分解能を向上させた1ビットD/A回路を提供
することにある。
【0010】
【課題を解決するための手段】本発明のデジタル・アナ
ログ変換回路は、入力データから前記入力データのLS
Bデータを除いたデータである波形生成用データをPD
M変換し、前記PDM変換された分解能分のPDM変換
データ出力の周期期間中のハイレベル期間のうち、1ク
ロック期間分のみ、前記PDM変換データ出力の振幅ま
たはハイレベル幅を、前記PDM変換データ出力の振幅
の中間値または前記PDM変換データ出力のハイレベル
幅の中間値とに切り換える構成である。
ログ変換回路は、入力データから前記入力データのLS
Bデータを除いたデータである波形生成用データをPD
M変換し、前記PDM変換された分解能分のPDM変換
データ出力の周期期間中のハイレベル期間のうち、1ク
ロック期間分のみ、前記PDM変換データ出力の振幅ま
たはハイレベル幅を、前記PDM変換データ出力の振幅
の中間値または前記PDM変換データ出力のハイレベル
幅の中間値とに切り換える構成である。
【0011】また、本発明のデジタル・アナログ変換回
路は、nビットの入力データを一時格納し、前記入力デ
ータのLSBデータに分配するのに用いる内部レジスタ
と、前記入力データから前記LSBデータを除いたデー
タである波形生成用データと、前記波形生成用データを
PDM変換し、第1の矩形波を作り出すPDM変換回路
と、同じ抵抗値である第1の抵抗と第2の抵抗により構
成され、前記第1の入力された矩形波を分圧し、中間電
位矩形波を作り出す分圧回路と、前記LSBデータが”
1”の時、且つPDM変換された分解能分のデータ出力
周期期間中に出力されているハイレベル期間のうちの1
クロック分だけハイレベル期間を選択するためのパルス
を生成するパルス発生回路と、前記PDM変換回路によ
り生成された前記第1の矩形波と前記分圧回路により生
成された前記中間電位矩形波を前記パルス発生回路によ
り生成した切りかえ信号により切りかえるマルチプレク
サと、前記マルチプレクサにより出力された第3の矩形
波を平滑し、電位へと変換する外付けフィルターとを備
えた構成である。
路は、nビットの入力データを一時格納し、前記入力デ
ータのLSBデータに分配するのに用いる内部レジスタ
と、前記入力データから前記LSBデータを除いたデー
タである波形生成用データと、前記波形生成用データを
PDM変換し、第1の矩形波を作り出すPDM変換回路
と、同じ抵抗値である第1の抵抗と第2の抵抗により構
成され、前記第1の入力された矩形波を分圧し、中間電
位矩形波を作り出す分圧回路と、前記LSBデータが”
1”の時、且つPDM変換された分解能分のデータ出力
周期期間中に出力されているハイレベル期間のうちの1
クロック分だけハイレベル期間を選択するためのパルス
を生成するパルス発生回路と、前記PDM変換回路によ
り生成された前記第1の矩形波と前記分圧回路により生
成された前記中間電位矩形波を前記パルス発生回路によ
り生成した切りかえ信号により切りかえるマルチプレク
サと、前記マルチプレクサにより出力された第3の矩形
波を平滑し、電位へと変換する外付けフィルターとを備
えた構成である。
【0012】さらに、本発明のデジタル・アナログ変換
回路の前記パルス発生回路は、前記PDM変換回路に入
力される前記波形生成用データの分解能分のカウントア
ップ期間をもち、最大値をカウントするとオーバーフロ
ーするカウンター回路と、前記カウンター回路が最大値
をカウントした時に”ハイレベル”を出力するデコーダ
と、前記デコーダのデコーダ出力を受けるOR回路と、
前記OR回路の出力を保持し、クロックの1クロック分
遅らせて出力するフリップフロップと、前記PDM変換
回路の出力信号が”ハイレベル”の時に、接地レベルを
出力し、前記PDM変換回路の出力信号が”ロウレベ
ル”の時に、前記フリップフロップの出力を出力する第
2のマルチプレクサと、前記LSBデータと前記フリッ
プフロップの出力とを掛け算し、前記第1のマルチプレ
クサの切りかえ信号を出力するAND回路とを具備する
構成とすることもできる。
回路の前記パルス発生回路は、前記PDM変換回路に入
力される前記波形生成用データの分解能分のカウントア
ップ期間をもち、最大値をカウントするとオーバーフロ
ーするカウンター回路と、前記カウンター回路が最大値
をカウントした時に”ハイレベル”を出力するデコーダ
と、前記デコーダのデコーダ出力を受けるOR回路と、
前記OR回路の出力を保持し、クロックの1クロック分
遅らせて出力するフリップフロップと、前記PDM変換
回路の出力信号が”ハイレベル”の時に、接地レベルを
出力し、前記PDM変換回路の出力信号が”ロウレベ
ル”の時に、前記フリップフロップの出力を出力する第
2のマルチプレクサと、前記LSBデータと前記フリッ
プフロップの出力とを掛け算し、前記第1のマルチプレ
クサの切りかえ信号を出力するAND回路とを具備する
構成とすることもできる。
【0013】
【発明の実施の形態】本発明によるデジタル・アナログ
変換回路は、1ビットD/A回路において、設定できる
電位数、つまり分解能を向上させたい場合に、電位を決
めるデータからPDM変換により生成する分解能分のデ
ータ出力周期を延長しデータの更新周期をも延長させる
ことなく、分解能を向上させることが可能なことを特徴
としている。
変換回路は、1ビットD/A回路において、設定できる
電位数、つまり分解能を向上させたい場合に、電位を決
めるデータからPDM変換により生成する分解能分のデ
ータ出力周期を延長しデータの更新周期をも延長させる
ことなく、分解能を向上させることが可能なことを特徴
としている。
【0014】本発明のデジタル・アナログ変換回路は、
図1に示すように、PDM変換回路4に入力するデータ
とプラス1ビット分のデータを格納するレジスタ2と、
PDM変換回路4によりPDM変換された矩形波5の振
幅を分圧し、中間の電位となる矩形波9を生成する分圧
回路6と、PDM変換回路4の出力矩形波5と分圧回路
6により生成された矩形波9切りかえるマルチプレクサ
12と、レジスタ2の最下位ビット(以下、LSBとす
る)データが”1”の時、且つ、PDM変換された分解
能分のデータ出力周期期間中に出力されているハイレベ
ル期間のうちの1クロック分だけハイレベル期間を選択
するためのパルスを生成するパルス発生回路10とを設
けた。
図1に示すように、PDM変換回路4に入力するデータ
とプラス1ビット分のデータを格納するレジスタ2と、
PDM変換回路4によりPDM変換された矩形波5の振
幅を分圧し、中間の電位となる矩形波9を生成する分圧
回路6と、PDM変換回路4の出力矩形波5と分圧回路
6により生成された矩形波9切りかえるマルチプレクサ
12と、レジスタ2の最下位ビット(以下、LSBとす
る)データが”1”の時、且つ、PDM変換された分解
能分のデータ出力周期期間中に出力されているハイレベ
ル期間のうちの1クロック分だけハイレベル期間を選択
するためのパルスを生成するパルス発生回路10とを設
けた。
【0015】これらの回路で、PDM変換回路4により
PDM変換された分解能分のデータ出力周期期間中のハ
イレベル期間のうち、パルス発生回路10で生成した1
クロック分のハイレベル期間のみ分圧回路6により分圧
された矩形波9に切りかえることにより、データ出力周
期の延長に伴うデータの更新周期の延長をさせることな
く、分解能を向上することができる。
PDM変換された分解能分のデータ出力周期期間中のハ
イレベル期間のうち、パルス発生回路10で生成した1
クロック分のハイレベル期間のみ分圧回路6により分圧
された矩形波9に切りかえることにより、データ出力周
期の延長に伴うデータの更新周期の延長をさせることな
く、分解能を向上することができる。
【0016】図1は、本発明の第1の実施の形態のデジ
タル・アナログ変換回路の構成図である。
タル・アナログ変換回路の構成図である。
【0017】本発明の第1の実施の形態のデジタル・ア
ナログ変換回路の入力データ1は、D/A変換に用いる
電位を設定するためのデータである。
ナログ変換回路の入力データ1は、D/A変換に用いる
電位を設定するためのデータである。
【0018】図1を参照すると、本発明の第1の実施の
形態のデジタル・アナログ変換回路は、nビットの入力
データ1を一時格納し、入力データ1のLSBデータに
分配するのに用いる内部レジスタ2と、入力データ1か
らLSBデータを除いたデータである波形生成用データ
3と、波形生成用データ3をPDM変換し、矩形波5を
作り出すPDM変換回路4と、同じ抵抗値である抵抗7
と抵抗8により構成され、入力された矩形波5を分圧
し、中間電位矩形波9を作り出す分圧回路6と、レジス
タ2のLSBデータが”1”の時、且つPDM変換され
た分解能分のデータ出力周期期間中に出力されているハ
イレベル期間のうちの1クロック分だけハイレベル期間
を選択するためのパルスを生成するパルス発生回路10
と、PDM変換回路4により生成された矩形波5と分圧
回路6により生成された中間電位矩形波9をパルス発生
回路10により生成した切り換え信号11により切りか
えるマルチプレクサ12と、マルチプレクサ12により
出力された矩形波13を平滑し、電位へと変換する外付
けフィルター14を備える。
形態のデジタル・アナログ変換回路は、nビットの入力
データ1を一時格納し、入力データ1のLSBデータに
分配するのに用いる内部レジスタ2と、入力データ1か
らLSBデータを除いたデータである波形生成用データ
3と、波形生成用データ3をPDM変換し、矩形波5を
作り出すPDM変換回路4と、同じ抵抗値である抵抗7
と抵抗8により構成され、入力された矩形波5を分圧
し、中間電位矩形波9を作り出す分圧回路6と、レジス
タ2のLSBデータが”1”の時、且つPDM変換され
た分解能分のデータ出力周期期間中に出力されているハ
イレベル期間のうちの1クロック分だけハイレベル期間
を選択するためのパルスを生成するパルス発生回路10
と、PDM変換回路4により生成された矩形波5と分圧
回路6により生成された中間電位矩形波9をパルス発生
回路10により生成した切り換え信号11により切りか
えるマルチプレクサ12と、マルチプレクサ12により
出力された矩形波13を平滑し、電位へと変換する外付
けフィルター14を備える。
【0019】次に、図1に示すパルス発生回路10の詳
細構成を図2に示す。
細構成を図2に示す。
【0020】図2を参照すると、本発明の第1の実施の
形態のデジタル・アナログ変換回路のパルス発生回路1
0に使用される信号のうち、入力信号15は、PDM変
換回路4の出力である矩形波5であり、クロック16
は、PDM変換回路4のシステムクロックであり、入力
信号17は、レジスタ2のLSBデータである。
形態のデジタル・アナログ変換回路のパルス発生回路1
0に使用される信号のうち、入力信号15は、PDM変
換回路4の出力である矩形波5であり、クロック16
は、PDM変換回路4のシステムクロックであり、入力
信号17は、レジスタ2のLSBデータである。
【0021】本発明の第1の実施の形態のデジタル・ア
ナログ変換回路のパルス発生回路10は、PDM変換回
路4に入力される波形生成用データ3の分解能分のカウ
ントアップ期間をもち、最大値をカウントするとオーバ
ーフローするカウンター回路18と、カウンター回路1
8が最大値をカウントした時に”ハイレベル”を出力す
るデコーダ19と、デコーダ19の出力20とマルチプ
レクサ24の出力25を足し算するOR回路21と、O
R回路21の出力を保持し、クロック16の1クロック
分遅らせて出力するF/F(フリップフロップ)22と、
入力信号15が”ハイレベル”の時にGND26を出力
し、”ロウレベル”の時にF/F22の出力23を出力
するマルチプレクサ24と、入力信号17とF/F22
の出力23を掛け算し、マルチプレクサ12の切りかえ
信号28を出力するAND回路27とを具備する。
ナログ変換回路のパルス発生回路10は、PDM変換回
路4に入力される波形生成用データ3の分解能分のカウ
ントアップ期間をもち、最大値をカウントするとオーバ
ーフローするカウンター回路18と、カウンター回路1
8が最大値をカウントした時に”ハイレベル”を出力す
るデコーダ19と、デコーダ19の出力20とマルチプ
レクサ24の出力25を足し算するOR回路21と、O
R回路21の出力を保持し、クロック16の1クロック
分遅らせて出力するF/F(フリップフロップ)22と、
入力信号15が”ハイレベル”の時にGND26を出力
し、”ロウレベル”の時にF/F22の出力23を出力
するマルチプレクサ24と、入力信号17とF/F22
の出力23を掛け算し、マルチプレクサ12の切りかえ
信号28を出力するAND回路27とを具備する。
【0022】次に、図1、図2、図11、図12および
図13を参照して、本発明の第1の実施の形態のデジタ
ル・アナログ変換回路の動作を説明する。
図13を参照して、本発明の第1の実施の形態のデジタ
ル・アナログ変換回路の動作を説明する。
【0023】図11は従来の1ビットD/A回路の動作
を示したタイミングチャート、図12は本発明を用いた
場合の動作を示したタイミングチャート、図13は本発
明の動作ON/OFF切りかえ信号を作り出すタイミン
グチャートである。
を示したタイミングチャート、図12は本発明を用いた
場合の動作を示したタイミングチャート、図13は本発
明の動作ON/OFF切りかえ信号を作り出すタイミン
グチャートである。
【0024】従来、PDM変換回路4の分解能を1ビッ
ト分向上させたい場合、図11のようにPDM変換によ
り生成された分解能分のデータ出力周期が2倍となって
しまうため、データの更新周期までもが2倍になってし
まう。例えば、Nビット精度の1ビットD/A回路をN
+1ビット精度に向上させる場合、データの更新周期は
下記周期分増加してしまう。 増加周期={2の(N+1)乗−2のN乗}÷(システム
クロックの周波数) そこで、本実施例では図12に示すようにPDM変換さ
れた分解能分のデータ出力周期期間中のハイレベル期間
の先頭1クロック期間分のみ中間電位に切りかえ可能と
することで、データ出力周期を延長することなく、分解
能を向上させることを可能とした。
ト分向上させたい場合、図11のようにPDM変換によ
り生成された分解能分のデータ出力周期が2倍となって
しまうため、データの更新周期までもが2倍になってし
まう。例えば、Nビット精度の1ビットD/A回路をN
+1ビット精度に向上させる場合、データの更新周期は
下記周期分増加してしまう。 増加周期={2の(N+1)乗−2のN乗}÷(システム
クロックの周波数) そこで、本実施例では図12に示すようにPDM変換さ
れた分解能分のデータ出力周期期間中のハイレベル期間
の先頭1クロック期間分のみ中間電位に切りかえ可能と
することで、データ出力周期を延長することなく、分解
能を向上させることを可能とした。
【0025】次に、PDM変換された分解能分のデータ
出力周期期間中のハイレベル期間の先頭1クロック期間
分のみ中間電位を出力するための動作を詳細に説明す
る。
出力周期期間中のハイレベル期間の先頭1クロック期間
分のみ中間電位を出力するための動作を詳細に説明す
る。
【0026】まず、電位を設定するための入力データ1
がレジスタ2に格納される。そのレジスタ2からLSB
を除いたデータ3はPDM変換回路4でPDM変換さ
れ、矩形波5となる。分圧回路6はPDM変換回路4か
ら出力された矩形波5の振幅を分圧するための回路であ
る。抵抗7と8は同じ抵抗値であるため、分圧回路6の
出力9はPDM変換回路4で生成した矩形波5の振幅を
1/2に分圧した矩形波となる。
がレジスタ2に格納される。そのレジスタ2からLSB
を除いたデータ3はPDM変換回路4でPDM変換さ
れ、矩形波5となる。分圧回路6はPDM変換回路4か
ら出力された矩形波5の振幅を分圧するための回路であ
る。抵抗7と8は同じ抵抗値であるため、分圧回路6の
出力9はPDM変換回路4で生成した矩形波5の振幅を
1/2に分圧した矩形波となる。
【0027】PDM変換回路4から出力された矩形波5
と分圧回路6から出力された矩形波9は、パルス発生回
路10により生成された信号11を切りかえ信号とする
マルチプレクサ12により切りかえられる。切りかえ信
号11は、図2に示すような構成の回路から、図13の
タイミングで生成される。
と分圧回路6から出力された矩形波9は、パルス発生回
路10により生成された信号11を切りかえ信号とする
マルチプレクサ12により切りかえられる。切りかえ信
号11は、図2に示すような構成の回路から、図13の
タイミングで生成される。
【0028】まず、PDM変換回路4の入力データ3の
分解能分のカウンター回路18を設ける。このカウンタ
ー回路18が最大値をカウントしたタイミングをデコー
ダ19にて検知し、イネーブル信号19を生成する。こ
のイネーブル信号19が”ハイレベル”の時、OR回路
21の出力は必ず”ハイレベル”となるので、信号23
は”ハイレベル”となる。
分解能分のカウンター回路18を設ける。このカウンタ
ー回路18が最大値をカウントしたタイミングをデコー
ダ19にて検知し、イネーブル信号19を生成する。こ
のイネーブル信号19が”ハイレベル”の時、OR回路
21の出力は必ず”ハイレベル”となるので、信号23
は”ハイレベル”となる。
【0029】次に、PDM変換回路4の出力である矩形
波5を切りかえ信号とするマルチプレクサ24を設け
る。このマルチプレクサ24は切りかえ信号15が”ハ
イレベル”であればGND26を、“ロウレベル”であ
ればF/F22の出力23を出力する。
波5を切りかえ信号とするマルチプレクサ24を設け
る。このマルチプレクサ24は切りかえ信号15が”ハ
イレベル”であればGND26を、“ロウレベル”であ
ればF/F22の出力23を出力する。
【0030】もし、イネーブル信号19が”ロウレベ
ル”であれば、このマルチプレクサ24の出力25が有
効となる。イネーブル信号19が”ロウレベル”で、切
りかえ信号15が”ハイレベル”であれば出力23はG
ND26を出力する。
ル”であれば、このマルチプレクサ24の出力25が有
効となる。イネーブル信号19が”ロウレベル”で、切
りかえ信号15が”ハイレベル”であれば出力23はG
ND26を出力する。
【0031】イネーブル信号19が”ロウレベル”で、
切りかえ信号15が”ロウレベル”であれば出力23は
出力23をそのまま出力、つまり、F/F22の出力を
保持することとなる。
切りかえ信号15が”ロウレベル”であれば出力23は
出力23をそのまま出力、つまり、F/F22の出力を
保持することとなる。
【0032】この回路の動作を分かり易く説明すると、
カウンター回路18が最大値をカウントした直後、つま
りはカウントアップ期間の先頭に来た時“ハイレベル”
を出力し、データ出力周期期間中のハイレベル期間の先
頭1クロック分の期間が終了するまでその”ハイレベ
ル” を保持する。データ出力周期期間中のハイレベル
期間の先頭1クロック分の期間が終了してからカウント
アップ期間が終了するまで”ロウレベル”を出力する。
カウンター回路18が最大値をカウントした直後、つま
りはカウントアップ期間の先頭に来た時“ハイレベル”
を出力し、データ出力周期期間中のハイレベル期間の先
頭1クロック分の期間が終了するまでその”ハイレベ
ル” を保持する。データ出力周期期間中のハイレベル
期間の先頭1クロック分の期間が終了してからカウント
アップ期間が終了するまで”ロウレベル”を出力する。
【0033】このようにして生成された信号が、図13
でいうスイッチ信号23である。ただし、中間値を出力
するのはレジスタ2のLSBデータが”1”の時のみで
あるので、信号23はレジスタ2のLSBデータとAN
D回路27にて掛け算される。AND回路により掛け算
された出力28がマルチプレクサ12の切りかえ信号と
して用いられる。マルチプレクサ12に選択された出力
13は、外付けフィルター14にて平滑され、電位とし
て用いられる。
でいうスイッチ信号23である。ただし、中間値を出力
するのはレジスタ2のLSBデータが”1”の時のみで
あるので、信号23はレジスタ2のLSBデータとAN
D回路27にて掛け算される。AND回路により掛け算
された出力28がマルチプレクサ12の切りかえ信号と
して用いられる。マルチプレクサ12に選択された出力
13は、外付けフィルター14にて平滑され、電位とし
て用いられる。
【0034】次に、本発明の他の実施の形態について図
面を参照して説明する。
面を参照して説明する。
【0035】図3を参照して、本発明の第2の実施の形
態のデジタル・アナログ変換回路を説明する。
態のデジタル・アナログ変換回路を説明する。
【0036】本発明の第1の実施の形態のデジタル・ア
ナログ変換回路で動作を説明したように、本発明の第2
の実施の形態のデジタル・アナログ変換回路も入力デー
タ1のLSBを除いたデータ3で矩形波5を生成し、分
圧回路6にて中間電位矩形波9を作り出すところまでは
同じ構成である。
ナログ変換回路で動作を説明したように、本発明の第2
の実施の形態のデジタル・アナログ変換回路も入力デー
タ1のLSBを除いたデータ3で矩形波5を生成し、分
圧回路6にて中間電位矩形波9を作り出すところまでは
同じ構成である。
【0037】ここで、本発明の第1の実施の形態のデジ
タル・アナログ変換回路では、2種類の矩形波をマルチ
プレクサ12により切り換えていたが、本発明の第2の
実施の形態のデジタル・アナログ変換回路では、切り換
え回路29を用いて実現した。
タル・アナログ変換回路では、2種類の矩形波をマルチ
プレクサ12により切り換えていたが、本発明の第2の
実施の形態のデジタル・アナログ変換回路では、切り換
え回路29を用いて実現した。
【0038】次に、図4を参照して、本発明の第3の実
施の形態のデジタル・アナログ変換回路を説明する。
施の形態のデジタル・アナログ変換回路を説明する。
【0039】本発明の第1の実施の形態のデジタル・ア
ナログ変換回路では、分圧された中間電位矩形波9を用
いたが、本発明の第3の実施の形態のデジタル・アナロ
グ変換回路では、矩形波5とPDM変換回路4のシステ
ムクロック30をAND回路31にて掛け算し、1クロ
ック期間に出力するハイレベル期間を1/2とした。
ナログ変換回路では、分圧された中間電位矩形波9を用
いたが、本発明の第3の実施の形態のデジタル・アナロ
グ変換回路では、矩形波5とPDM変換回路4のシステ
ムクロック30をAND回路31にて掛け算し、1クロ
ック期間に出力するハイレベル期間を1/2とした。
【0040】以下に、本発明の第1の実施の形態のデジ
タル・アナログ変換回路のように、振幅を1/2にした
矩形波と、本発明の第3の実施の形態のデジタル・アナ
ログ変換回路のように、ハイレベル期間を1/2にした
矩形波がフィルタリング後に同じ結果となることを計算
にて示す。
タル・アナログ変換回路のように、振幅を1/2にした
矩形波と、本発明の第3の実施の形態のデジタル・アナ
ログ変換回路のように、ハイレベル期間を1/2にした
矩形波がフィルタリング後に同じ結果となることを計算
にて示す。
【0041】図15のように各矩形波の振幅とハイレベ
ル期間を設定し、フーリエ変換後の面積を求める。繰り
返し矩形波のフーリエ変換式は
ル期間を設定し、フーリエ変換後の面積を求める。繰り
返し矩形波のフーリエ変換式は
【0042】
【数1】
【0043】上記式に図15で設定した値を代入し、計
算すると、図1の矩形波の場合、
算すると、図1の矩形波の場合、
【0044】
【数2】
【0045】となり、ここで繰り返し矩形波の1周期分
の面積を求めたいので、tにTを代入すると、フーリエ
変換後の面積はa・b/2となる。
の面積を求めたいので、tにTを代入すると、フーリエ
変換後の面積はa・b/2となる。
【0046】図4の場合も同様に計算すると、図1の結
果と同様にa・b/2となる。次の関係式
果と同様にa・b/2となる。次の関係式
【0047】
【数3】
【0048】より、フーリエ変換後の面積が等しいとい
うことは、電荷が等しい。つまりは、外付けフィルター
から出力される電圧が等しいということが言える。
うことは、電荷が等しい。つまりは、外付けフィルター
から出力される電圧が等しいということが言える。
【0049】図5は、本発明の第4の実施の形態のデジ
タル・アナログ変換回路の構成を示す。
タル・アナログ変換回路の構成を示す。
【0050】本発明の第3の実施の形態のデジタル・ア
ナログ変換回路では、本発明の第1の実施の形態のデジ
タル・アナログ変換回路(図1を参照)にあった分圧回
路6の抵抗7、8の変わりに3ステートバッファ32を
用いた構成である。
ナログ変換回路では、本発明の第1の実施の形態のデジ
タル・アナログ変換回路(図1を参照)にあった分圧回
路6の抵抗7、8の変わりに3ステートバッファ32を
用いた構成である。
【0051】3ステートバッファはPch、Nchのト
ランジスタ両方を同時にOFFとすることでハイ・イン
ピーダンス出力となる。この時、出力9はハイレベルで
もないロウレベルでもない中間の電位となる。
ランジスタ両方を同時にOFFとすることでハイ・イン
ピーダンス出力となる。この時、出力9はハイレベルで
もないロウレベルでもない中間の電位となる。
【0052】本実施例の利点は回路規模の大きい抵抗で
はなく、回路規模の小さいトランジスタを用いることに
より、回路面積の増大を防止できる点である。
はなく、回路規模の小さいトランジスタを用いることに
より、回路面積の増大を防止できる点である。
【0053】図6は、本発明の第5の実施の形態のデジ
タル・アナログ変換回路の構成を示す。
タル・アナログ変換回路の構成を示す。
【0054】本発明の第5の実施の形態のデジタル・ア
ナログ変換回路では、本発明の第1の実施の形態のデジ
タル・アナログ変換回路のように出力をマルチプレクサ
により切りかえず、トランジスタ34を切りかえスイッ
チとして用いた。
ナログ変換回路では、本発明の第1の実施の形態のデジ
タル・アナログ変換回路のように出力をマルチプレクサ
により切りかえず、トランジスタ34を切りかえスイッ
チとして用いた。
【0055】トランジスタ34がOFFの時、矩形波5
は抵抗35による電圧降下分のみで出力される。トラン
ジスタがONの時、出力37は矩形波5を抵抗35、3
6により分圧した中間電位矩形波となる。ここで、抵抗
35、36は同じ抵抗値とする。
は抵抗35による電圧降下分のみで出力される。トラン
ジスタがONの時、出力37は矩形波5を抵抗35、3
6により分圧した中間電位矩形波となる。ここで、抵抗
35、36は同じ抵抗値とする。
【0056】図7は、本発明の第6の実施の形態のデジ
タル・アナログ変換回路の構成を示す。
タル・アナログ変換回路の構成を示す。
【0057】本発明の第6の実施の形態のデジタル・ア
ナログ変換回路は、PDM変換回路4で生成した矩形波
5と、分圧回路6で生成した矩形波9を外付けフィルタ
ー14にて平滑する。
ナログ変換回路は、PDM変換回路4で生成した矩形波
5と、分圧回路6で生成した矩形波9を外付けフィルタ
ー14にて平滑する。
【0058】本発明の第1の実施の形態のデジタル・ア
ナログ変換回路の場合、外付けフィルター14直前まで
の抵抗成分が、矩形波5と中間電位矩形波9とで異なっ
てしまう。これでは外付けフィルター14の時定数が異
なってしまい、出力に影響を来してしまう。そのため、
本発明の第6の実施の形態のデジタル・アナログ変換回
路では、回路38のように抵抗を組み合わせることによ
り、外付けフィルター14直前までの抵抗成分を合わ
せ、時定数の変化を防止した。
ナログ変換回路の場合、外付けフィルター14直前まで
の抵抗成分が、矩形波5と中間電位矩形波9とで異なっ
てしまう。これでは外付けフィルター14の時定数が異
なってしまい、出力に影響を来してしまう。そのため、
本発明の第6の実施の形態のデジタル・アナログ変換回
路では、回路38のように抵抗を組み合わせることによ
り、外付けフィルター14直前までの抵抗成分を合わ
せ、時定数の変化を防止した。
【0059】図8は、本発明の第7の実施の形態のデジ
タル・アナログ変換回路の構成を示す。
タル・アナログ変換回路の構成を示す。
【0060】本発明の第1の実施の形態のデジタル・ア
ナログ変換回路では、D/A変換回路のビット精度1ビ
ット分しか向上できないが、本発明の第7の実施の形態
のデジタル・アナログ変換回路の場合、D/A変換回路
のビット精度を2ビット以上向上させることを目的とし
ている。
ナログ変換回路では、D/A変換回路のビット精度1ビ
ット分しか向上できないが、本発明の第7の実施の形態
のデジタル・アナログ変換回路の場合、D/A変換回路
のビット精度を2ビット以上向上させることを目的とし
ている。
【0061】D/A変換する元データのビット数をmビ
ットとする場合、抵抗分割に用いる抵抗の数を2のm乗
個用意する。これにより、矩形波9は2のm乗段階の振
幅を得ることができる。2のm乗段階に分けられた矩形
波は入力データ1の下位mビットをセレクト信号39と
したセレクタ回路40により切りかえられる。セレクタ
回路40からの出力された矩形波9と1ビットD/A回
路4から出力された矩形波5はマルチプレクサ12によ
り切りかえられる。
ットとする場合、抵抗分割に用いる抵抗の数を2のm乗
個用意する。これにより、矩形波9は2のm乗段階の振
幅を得ることができる。2のm乗段階に分けられた矩形
波は入力データ1の下位mビットをセレクト信号39と
したセレクタ回路40により切りかえられる。セレクタ
回路40からの出力された矩形波9と1ビットD/A回
路4から出力された矩形波5はマルチプレクサ12によ
り切りかえられる。
【0062】切りかえ信号11は図9のような構成のパ
ルス発生回路10により生成される。図9のパルス発生
回路は図2のパルス発生回路から入力信号17とAND
回路27を除いたものである。これにより、矩形波5の
ハイレベル期間の最初の1クロック分はセレクタ回路4
0により切り変えられた矩形波9を、次のハイレベル期
間からカウントアップ期間が終了するまでの期間は矩形
波5を出力することができる。
ルス発生回路10により生成される。図9のパルス発生
回路は図2のパルス発生回路から入力信号17とAND
回路27を除いたものである。これにより、矩形波5の
ハイレベル期間の最初の1クロック分はセレクタ回路4
0により切り変えられた矩形波9を、次のハイレベル期
間からカウントアップ期間が終了するまでの期間は矩形
波5を出力することができる。
【0063】
【発明の効果】以上説明したように、従来のデジタル・
アナログ変換回路で、1ビットD/A回路の分解能を1
ビット分向上させたい場合、PDM変換により生成した
分解能分のデータ出力周期が2倍となっていたため、デ
ータの更新周期までもが2倍になってしまっていた。
アナログ変換回路で、1ビットD/A回路の分解能を1
ビット分向上させたい場合、PDM変換により生成した
分解能分のデータ出力周期が2倍となっていたため、デ
ータの更新周期までもが2倍になってしまっていた。
【0064】また、PDM変換した分解能分のデータ出
力周期を変えずに分解能を向上させる方法としては、P
DM変換回路のシステムクロックをさらに速い周波数に
変えるという方法もある。例えば、分解能を1ビット向
上させるために、クロック周波数を2倍にする方法であ
る。
力周期を変えずに分解能を向上させる方法としては、P
DM変換回路のシステムクロックをさらに速い周波数に
変えるという方法もある。例えば、分解能を1ビット向
上させるために、クロック周波数を2倍にする方法であ
る。
【0065】しかし、この方法にはロジック動作の限
界、周波数UPに伴う不要輻射(ノイズ)の増大、バッフ
ァ能力不足に伴う出力波形の鈍りといった問題がある。
界、周波数UPに伴う不要輻射(ノイズ)の増大、バッフ
ァ能力不足に伴う出力波形の鈍りといった問題がある。
【0066】また、図14に示すように、特定周期期間
中の矩形波のハイレベル/ロウレベル切りかわり回数が
増加してしまう。矩形波のハイレベル/ロウレベルは出
力バッファにて切りかえられており、出力バッファは出
力の切りかえの瞬間に貫通電流が発生してしまう。
中の矩形波のハイレベル/ロウレベル切りかわり回数が
増加してしまう。矩形波のハイレベル/ロウレベルは出
力バッファにて切りかえられており、出力バッファは出
力の切りかえの瞬間に貫通電流が発生してしまう。
【0067】システムクロックをさらに速い周波数に変
え、出力バッファの切りかえ回数を増加させるというこ
とは、貫通電流発生回数が増大し、消費電流の増大の問
題もあった。
え、出力バッファの切りかえ回数を増加させるというこ
とは、貫通電流発生回数が増大し、消費電流の増大の問
題もあった。
【0068】本発明では、PDM変換した分解能分のデ
ータ出力周期期間中のハイレベル期間の先頭1クロック
期間のみ、振幅を1/2に分圧した矩形波と切りかえ可
能とすることで分解能を1ビット分向上させているた
め、データ更新周期を延長させることはない。
ータ出力周期期間中のハイレベル期間の先頭1クロック
期間のみ、振幅を1/2に分圧した矩形波と切りかえ可
能とすることで分解能を1ビット分向上させているた
め、データ更新周期を延長させることはない。
【0069】またさらに、本発明では出力バッファの切
りかえ回数も維持できるため、不要輻射(ノイズ)の増
大、バッファ能力不足に伴う出力波形の鈍りの問題また
は貫通電流発生回数が増大し、消費電流の増大の問題を
も防ぐことができる。
りかえ回数も維持できるため、不要輻射(ノイズ)の増
大、バッファ能力不足に伴う出力波形の鈍りの問題また
は貫通電流発生回数が増大し、消費電流の増大の問題を
も防ぐことができる。
【図1】本発明の第1の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。
グ変換回路のブロック図である。
【図2】図1に記載されたパルス発生回路の回路図であ
る。
る。
【図3】本発明の第2の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。
グ変換回路のブロック図である。
【図4】本発明の第3の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。
グ変換回路のブロック図である。
【図5】本発明の第4の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。
グ変換回路のブロック図である。
【図6】本発明の第5の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。
グ変換回路のブロック図である。
【図7】本発明の第6の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。
グ変換回路のブロック図である。
【図8】本発明の第7の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。
グ変換回路のブロック図である。
【図9】本発明の実施の形態のデジタル・アナログ変換
回路の別のパルス発生回路の回路図である。
回路の別のパルス発生回路の回路図である。
【図10】従来のデジタル・アナログ変換回路のブロッ
ク図である。
ク図である。
【図11】従来のデジタル・アナログ変換回路の動作を
示したタイミングチャートである。図12は本発明を用
いた場合の動作を示したタイミングチャート、図13は
本発明のタイミングチャートである。フィルタ演算部の
ブロック図である。
示したタイミングチャートである。図12は本発明を用
いた場合の動作を示したタイミングチャート、図13は
本発明のタイミングチャートである。フィルタ演算部の
ブロック図である。
【図12】本発明の実施の形態のデジタル・アナログ変
換回路の動作を示すタイミングチャートである。
換回路の動作を示すタイミングチャートである。
【図13】本発明の実施の形態のデジタル・アナログ変
換回路の動作ON/OFF切りかえ信号を作り出すタイ
ミングチャートである。
換回路の動作ON/OFF切りかえ信号を作り出すタイ
ミングチャートである。
【図14】本発明の実施の形態のデジタル・アナログ変
換回路の動作を示す他のタイミングチャートである。
換回路の動作を示す他のタイミングチャートである。
【図15】各矩形波の振幅とハイレベル期間を設定し、
フーリエ変換後の面積を求める図である。
フーリエ変換後の面積を求める図である。
1 入力データ 2 内部レジスタ 3 波形生成用データ 4 PDM変換回路 5 矩形波 6 分圧回路 7,8 抵抗 9 矩形波 10 パルス発生回路 11 切り換え信号 12 マルチプレクサ 13 矩形波 14 外付けフィルター 15 入力信号 16 クロック 17 入力信号 18 カウンタ 19 デコーダ 21 OR回路 22 F/F 24 マルチプレクサ 29 切り換え回路
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5J022 AB08 BA06 BA07 CA07 CB02 CE00 CE05 CF08
Claims (9)
- 【請求項1】 入力データから前記入力データのLSB
データを除いたデータである波形生成用データをPul
se Density Modulating変換(以
下、PDM変換と略記する)し、前記PDM変換された
分解能分のPDM変換データ出力の周期期間中のハイレ
ベル期間のうち、1クロック期間分のみ、前記PDM変
換データ出力の振幅またはハイレベル幅を、前記PDM
変換データ出力の振幅の中間値または前記PDM変換デ
ータ出力のハイレベル幅とに切り換えることを特徴とす
るデジタル・アナログ変換回路。 - 【請求項2】 n(nは正の整数)ビットの入力データ
を一時格納し、前記入力データのLSBデータに分配す
るのに用いる内部レジスタと、 前記入力データから前記LSBデータを除いたデータで
ある波形生成用データと、 前記波形生成用データをPDM変換し、第1の矩形波を
作り出すPDM変換回路と、 同じ抵抗値である第1の抵抗と第2の抵抗により構成さ
れ、前記第1の入力された矩形波を分圧し、中間電位矩
形波を作り出す分圧回路と、 前記LSBデータが”1”の時、且つPDM変換された
分解能分のデータ出力周期期間中に出力されているハイ
レベル期間のうちの1クロック分だけハイレベル期間を
選択するためのパルスを生成するパルス発生回路と、 前記PDM変換回路により生成された前記第1の矩形波
と前記分圧回路により生成された前記中間電位矩形波を
前記パルス発生回路により生成した切りかえ信号により
切りかえる第1のマルチプレクサと、 前記第1のマルチプレクサにより出力された第3の矩形
波を平滑し、電位へと変換する外付けフィルターとを備
えたことを特徴とする請求項1記載のデジタル・アナロ
グ変換回路。 - 【請求項3】 前記パルス発生回路は、前記PDM変換
回路に入力される前記波形生成用データの分解能分のカ
ウントアップ期間をもち、最大値をカウントするとオー
バーフローするカウンター回路と、前記カウンター回路
が最大値をカウントした時に”ハイレベル”を出力する
デコーダと、前記デコーダのデコーダ出力を受けるOR
回路と、前記OR回路の出力を保持し、クロックの1ク
ロック分遅らせて出力するフリップフロップと、前記P
DM変換回路の出力信号が”ハイレベル”の時に、接地
レベルを出力し、前記PDM変換回路の出力信号が”ロ
ウレベル”の時に、前記フリップフロップの出力を出力
する第2のマルチプレクサと、前記LSBデータと前記
フリップフロップの出力とを掛け算し、前記第1のマル
チプレクサの切りかえ信号を出力するAND回路とを具
備する請求項2記載のデジタル・アナログ変換回路。 - 【請求項4】 前記第1のマルチプレクサの代わりに、
切り換え回路を備える請求項2または3記載のデジタル
・アナログ変換回路。 - 【請求項5】 前記第1の矩形波と前記PDM変換回路
のシステムクロックをAND回路にて掛け算し、1クロ
ック期間に出力するハイレベル期間を1/2とした請求
項2または3記載のデジタル・アナログ変換回路。 - 【請求項6】 前記分圧回路は、3ステートバッファで
構成される請求項2または3記載のデジタル・アナログ
変換回路。 - 【請求項7】 前前記PDM変換回路の出力信号をトラ
ンジスタによる切り換えスイッチで制御する請求項2ま
たは3記載のデジタル・アナログ変換回路。 - 【請求項8】 抵抗を組み合わせることにより、外付け
フィルター直前までの抵抗成分を合わせた分圧回路を具
備した請求項6記載のデジタル・アナログ変換回路。 - 【請求項9】 前記分圧回路は、前記入力データのビッ
ト数(mビット)に対応して、抵抗分割に用いる抵抗の
数を2のm乗個とし、2のm乗段階に分けられた矩形波
を入力データ1の下位mビットをセレクト信号としたセ
レクタ回路により切りかえる請求項2または3記載のデ
ジタル・アナログ変換回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001115223A JP2002314424A (ja) | 2001-04-13 | 2001-04-13 | デジタル・アナログ変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001115223A JP2002314424A (ja) | 2001-04-13 | 2001-04-13 | デジタル・アナログ変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002314424A true JP2002314424A (ja) | 2002-10-25 |
Family
ID=18966153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001115223A Withdrawn JP2002314424A (ja) | 2001-04-13 | 2001-04-13 | デジタル・アナログ変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002314424A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115882863A (zh) * | 2023-03-02 | 2023-03-31 | 南京芯驰半导体科技有限公司 | 一种多时钟域快速切换的***和方法 |
-
2001
- 2001-04-13 JP JP2001115223A patent/JP2002314424A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN115882863A (zh) * | 2023-03-02 | 2023-03-31 | 南京芯驰半导体科技有限公司 | 一种多时钟域快速切换的***和方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
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