JP2002314424A - デジタル・アナログ変換回路 - Google Patents

Abstract

(57)【要約】 【課題】システムクロックをそのままに、データの更新
周期を延長させることなく、分解能を向上させたデジタ
ル・アナログ変換回路を提供する。 【解決手段】入力データからこの入力データのＬＳＢデ
ータを除いたデータである波形生成用データをＰＤＭ変
換し、ＰＤＭ変換された分解能分のＰＤＭ変換データ出
力の周期期間中のハイレベル期間のうち、１クロック期
間分のみ、ＰＤＭ変換データ出力の振幅またはハイレベ
ル幅を所定の中間値とに切り換えるデジタル・アナログ
変換回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタル・アナロ
グ変換回路に関し、特に、１ビットデジタル・アナログ
変換回路に用いられるデジタル・アナログ変換回路に関
する。

【０００２】

【従来の技術】１ビットデジタル・アナログ変換回路
(以下、１ビットＤ／Ａ回路と略記する)は、電位を設定
する入力データに対する分解能分のデータ出力周期期間
中に、入力データで設定された回数だけ１クロック周期
分のハイレベルのパルスを出力する構成が良く知られて
いる。

【０００３】このようにして、デジタルデータから矩形
波を生成することを「ＰＤＭ変換」と言う。ＰＤＭ変換
の原理は周知の技術であるため、詳細な説明は省略す
る。このＰＤＭ変換により生成された矩形波を外付けフ
ィルターにて平滑し、電位として用いる。

【０００４】図１０は、従来の１ビットＤ／Ａ変換回路
の構成を示す。図１０を参照すると、従来の構成の１ビ
ットＤ／Ａ変換回路は、電位を設定する入力データ１０
１をＰＤＭ変換回路１０２でＰＤＭ変換することで矩形
波１０３を生成し、その矩形波３を外付けフィルター１
０４にて平滑し、電位として使用する。これが、１ビッ
トＤ／Ａ回路の一連の動作である。

【０００５】この電位は、１ビットＤ／Ａ回路の入力デ
ータ１０１の分解能分のデータ出力周期期間中に、１ク
ロック分のハイレベル期間を何パルス出力するかにより
決まる。

【０００６】

【発明が解決しようとする課題】ここで問題となるの
が、分解能向上に伴うデータの更新周期の延長である。
１ビットＤ／Ａ回路の分解能を向上させたい場合、ＰＤ
Ｍ変換された分解能分のデータ出力周期が延長してしま
うため、データの更新周期までもが延長してしまう。例
えば、分解能を８ビットから１０ビットに向上させたい
場合、データの更新周期は下記周期分延長してしまう。 増加周期＝(１０２４−２５６)÷システムクロック周波
数 また、ＰＤＭ変換された分解能分のデータ出力周期を延
長しない方法としては、ＰＤＭ変換回路のシステムクロ
ックの周波数をさらに速い周波数に変える方法、例え
ば、分解能を１ビット向上させるため周波数を２倍にす
る方法もある。

【０００７】この方法にはロジック動作の限界、周波数
ＵＰに伴う不要輻射(ノイズ)の増大、バッファ能力不足
に伴う出力波形の鈍り、出力バッファのハイレベル／ロ
ウレベルの切りかえ回数が増加に伴う消費電流の増加の
問題がある。

【０００８】具体的には、１ビットＤ／Ａ回路の分解能
を１ビット分向上させたい場合、ＰＤＭ変換により生成
する分解能分のデータ出力周期が２倍となってしまうた
め、データの更新周期までもが２倍になってしまってい
た。

【０００９】したがって、本発明の目的は、システムク
ロックをそのままに、データの更新周期を延長させるこ
となく、分解能を向上させた１ビットＤ／Ａ回路を提供
することにある。

【００１０】

【課題を解決するための手段】本発明のデジタル・アナ
ログ変換回路は、入力データから前記入力データのＬＳ
Ｂデータを除いたデータである波形生成用データをＰＤ
Ｍ変換し、前記ＰＤＭ変換された分解能分のＰＤＭ変換
データ出力の周期期間中のハイレベル期間のうち、１ク
ロック期間分のみ、前記ＰＤＭ変換データ出力の振幅ま
たはハイレベル幅を、前記ＰＤＭ変換データ出力の振幅
の中間値または前記ＰＤＭ変換データ出力のハイレベル
幅の中間値とに切り換える構成である。

【００１１】また、本発明のデジタル・アナログ変換回
路は、ｎビットの入力データを一時格納し、前記入力デ
ータのＬＳＢデータに分配するのに用いる内部レジスタ
と、前記入力データから前記ＬＳＢデータを除いたデー
タである波形生成用データと、前記波形生成用データを
ＰＤＭ変換し、第１の矩形波を作り出すＰＤＭ変換回路
と、同じ抵抗値である第１の抵抗と第２の抵抗により構
成され、前記第１の入力された矩形波を分圧し、中間電
位矩形波を作り出す分圧回路と、前記ＬＳＢデータが”
１”の時、且つＰＤＭ変換された分解能分のデータ出力
周期期間中に出力されているハイレベル期間のうちの１
クロック分だけハイレベル期間を選択するためのパルス
を生成するパルス発生回路と、前記ＰＤＭ変換回路によ
り生成された前記第１の矩形波と前記分圧回路により生
成された前記中間電位矩形波を前記パルス発生回路によ
り生成した切りかえ信号により切りかえるマルチプレク
サと、前記マルチプレクサにより出力された第３の矩形
波を平滑し、電位へと変換する外付けフィルターとを備
えた構成である。

【００１２】さらに、本発明のデジタル・アナログ変換
回路の前記パルス発生回路は、前記ＰＤＭ変換回路に入
力される前記波形生成用データの分解能分のカウントア
ップ期間をもち、最大値をカウントするとオーバーフロ
ーするカウンター回路と、前記カウンター回路が最大値
をカウントした時に”ハイレベル”を出力するデコーダ
と、前記デコーダのデコーダ出力を受けるＯＲ回路と、
前記ＯＲ回路の出力を保持し、クロックの１クロック分
遅らせて出力するフリップフロップと、前記ＰＤＭ変換
回路の出力信号が”ハイレベル”の時に、接地レベルを
出力し、前記ＰＤＭ変換回路の出力信号が”ロウレベ
ル”の時に、前記フリップフロップの出力を出力する第
２のマルチプレクサと、前記ＬＳＢデータと前記フリッ
プフロップの出力とを掛け算し、前記第１のマルチプレ
クサの切りかえ信号を出力するＡＮＤ回路とを具備する
構成とすることもできる。

【００１３】

【発明の実施の形態】本発明によるデジタル・アナログ
変換回路は、１ビットＤ／Ａ回路において、設定できる
電位数、つまり分解能を向上させたい場合に、電位を決
めるデータからＰＤＭ変換により生成する分解能分のデ
ータ出力周期を延長しデータの更新周期をも延長させる
ことなく、分解能を向上させることが可能なことを特徴
としている。

【００１４】本発明のデジタル・アナログ変換回路は、
図１に示すように、ＰＤＭ変換回路４に入力するデータ
とプラス１ビット分のデータを格納するレジスタ２と、
ＰＤＭ変換回路４によりＰＤＭ変換された矩形波５の振
幅を分圧し、中間の電位となる矩形波９を生成する分圧
回路６と、ＰＤＭ変換回路４の出力矩形波５と分圧回路
６により生成された矩形波９切りかえるマルチプレクサ
１２と、レジスタ２の最下位ビット(以下、ＬＳＢとす
る)データが”１”の時、且つ、ＰＤＭ変換された分解
能分のデータ出力周期期間中に出力されているハイレベ
ル期間のうちの１クロック分だけハイレベル期間を選択
するためのパルスを生成するパルス発生回路１０とを設
けた。

【００１５】これらの回路で、ＰＤＭ変換回路４により
ＰＤＭ変換された分解能分のデータ出力周期期間中のハ
イレベル期間のうち、パルス発生回路１０で生成した１
クロック分のハイレベル期間のみ分圧回路６により分圧
された矩形波９に切りかえることにより、データ出力周
期の延長に伴うデータの更新周期の延長をさせることな
く、分解能を向上することができる。

【００１６】図１は、本発明の第１の実施の形態のデジ
タル・アナログ変換回路の構成図である。

【００１７】本発明の第１の実施の形態のデジタル・ア
ナログ変換回路の入力データ１は、Ｄ／Ａ変換に用いる
電位を設定するためのデータである。

【００１８】図１を参照すると、本発明の第１の実施の
形態のデジタル・アナログ変換回路は、ｎビットの入力
データ１を一時格納し、入力データ１のＬＳＢデータに
分配するのに用いる内部レジスタ２と、入力データ１か
らＬＳＢデータを除いたデータである波形生成用データ
３と、波形生成用データ３をＰＤＭ変換し、矩形波５を
作り出すＰＤＭ変換回路４と、同じ抵抗値である抵抗７
と抵抗８により構成され、入力された矩形波５を分圧
し、中間電位矩形波９を作り出す分圧回路６と、レジス
タ２のＬＳＢデータが”１”の時、且つＰＤＭ変換され
た分解能分のデータ出力周期期間中に出力されているハ
イレベル期間のうちの１クロック分だけハイレベル期間
を選択するためのパルスを生成するパルス発生回路１０
と、ＰＤＭ変換回路４により生成された矩形波５と分圧
回路６により生成された中間電位矩形波９をパルス発生
回路１０により生成した切り換え信号１１により切りか
えるマルチプレクサ１２と、マルチプレクサ１２により
出力された矩形波１３を平滑し、電位へと変換する外付
けフィルター１４を備える。

【００１９】次に、図１に示すパルス発生回路１０の詳
細構成を図２に示す。

【００２０】図２を参照すると、本発明の第１の実施の
形態のデジタル・アナログ変換回路のパルス発生回路１
０に使用される信号のうち、入力信号１５は、ＰＤＭ変
換回路４の出力である矩形波５であり、クロック１６
は、ＰＤＭ変換回路４のシステムクロックであり、入力
信号１７は、レジスタ２のＬＳＢデータである。

【００２１】本発明の第１の実施の形態のデジタル・ア
ナログ変換回路のパルス発生回路１０は、ＰＤＭ変換回
路４に入力される波形生成用データ３の分解能分のカウ
ントアップ期間をもち、最大値をカウントするとオーバ
ーフローするカウンター回路１８と、カウンター回路１
８が最大値をカウントした時に”ハイレベル”を出力す
るデコーダ１９と、デコーダ１９の出力２０とマルチプ
レクサ２４の出力２５を足し算するＯＲ回路２１と、Ｏ
Ｒ回路２１の出力を保持し、クロック１６の１クロック
分遅らせて出力するＦ／Ｆ(フリップフロップ)２２と、
入力信号１５が”ハイレベル”の時にＧＮＤ２６を出力
し、”ロウレベル”の時にＦ／Ｆ２２の出力２３を出力
するマルチプレクサ２４と、入力信号１７とＦ／Ｆ２２
の出力２３を掛け算し、マルチプレクサ１２の切りかえ
信号２８を出力するＡＮＤ回路２７とを具備する。

【００２２】次に、図１、図２、図１１、図１２および
図１３を参照して、本発明の第１の実施の形態のデジタ
ル・アナログ変換回路の動作を説明する。

【００２３】図１１は従来の１ビットＤ／Ａ回路の動作
を示したタイミングチャート、図１２は本発明を用いた
場合の動作を示したタイミングチャート、図１３は本発
明の動作ＯＮ／ＯＦＦ切りかえ信号を作り出すタイミン
グチャートである。

【００２４】従来、ＰＤＭ変換回路４の分解能を１ビッ
ト分向上させたい場合、図１１のようにＰＤＭ変換によ
り生成された分解能分のデータ出力周期が２倍となって
しまうため、データの更新周期までもが２倍になってし
まう。例えば、Ｎビット精度の１ビットＤ／Ａ回路をＮ
＋１ビット精度に向上させる場合、データの更新周期は
下記周期分増加してしまう。 増加周期＝｛２の(Ｎ＋１)乗−２のＮ乗｝÷（システム
クロックの周波数） そこで、本実施例では図１２に示すようにＰＤＭ変換さ
れた分解能分のデータ出力周期期間中のハイレベル期間
の先頭１クロック期間分のみ中間電位に切りかえ可能と
することで、データ出力周期を延長することなく、分解
能を向上させることを可能とした。

【００２５】次に、ＰＤＭ変換された分解能分のデータ
出力周期期間中のハイレベル期間の先頭１クロック期間
分のみ中間電位を出力するための動作を詳細に説明す
る。

【００２６】まず、電位を設定するための入力データ１
がレジスタ２に格納される。そのレジスタ２からＬＳＢ
を除いたデータ３はＰＤＭ変換回路４でＰＤＭ変換さ
れ、矩形波５となる。分圧回路６はＰＤＭ変換回路４か
ら出力された矩形波５の振幅を分圧するための回路であ
る。抵抗７と８は同じ抵抗値であるため、分圧回路６の
出力９はＰＤＭ変換回路４で生成した矩形波５の振幅を
１／２に分圧した矩形波となる。

【００２７】ＰＤＭ変換回路４から出力された矩形波５
と分圧回路６から出力された矩形波９は、パルス発生回
路１０により生成された信号１１を切りかえ信号とする
マルチプレクサ１２により切りかえられる。切りかえ信
号１１は、図２に示すような構成の回路から、図１３の
タイミングで生成される。

【００２８】まず、ＰＤＭ変換回路４の入力データ３の
分解能分のカウンター回路１８を設ける。このカウンタ
ー回路１８が最大値をカウントしたタイミングをデコー
ダ１９にて検知し、イネーブル信号１９を生成する。こ
のイネーブル信号１９が”ハイレベル”の時、ＯＲ回路
２１の出力は必ず”ハイレベル”となるので、信号２３
は”ハイレベル”となる。

【００２９】次に、ＰＤＭ変換回路４の出力である矩形
波５を切りかえ信号とするマルチプレクサ２４を設け
る。このマルチプレクサ２４は切りかえ信号１５が”ハ
イレベル”であればＧＮＤ２６を、“ロウレベル”であ
ればＦ／Ｆ２２の出力２３を出力する。

【００３０】もし、イネーブル信号１９が”ロウレベ
ル”であれば、このマルチプレクサ２４の出力２５が有
効となる。イネーブル信号１９が”ロウレベル”で、切
りかえ信号１５が”ハイレベル”であれば出力２３はＧ
ＮＤ２６を出力する。

【００３１】イネーブル信号１９が”ロウレベル”で、
切りかえ信号１５が”ロウレベル”であれば出力２３は
出力２３をそのまま出力、つまり、Ｆ／Ｆ２２の出力を
保持することとなる。

【００３２】この回路の動作を分かり易く説明すると、
カウンター回路１８が最大値をカウントした直後、つま
りはカウントアップ期間の先頭に来た時“ハイレベル”
を出力し、データ出力周期期間中のハイレベル期間の先
頭１クロック分の期間が終了するまでその”ハイレベ
ル” を保持する。データ出力周期期間中のハイレベル
期間の先頭１クロック分の期間が終了してからカウント
アップ期間が終了するまで”ロウレベル”を出力する。

【００３３】このようにして生成された信号が、図１３
でいうスイッチ信号２３である。ただし、中間値を出力
するのはレジスタ２のＬＳＢデータが”１”の時のみで
あるので、信号２３はレジスタ２のＬＳＢデータとＡＮ
Ｄ回路２７にて掛け算される。ＡＮＤ回路により掛け算
された出力２８がマルチプレクサ１２の切りかえ信号と
して用いられる。マルチプレクサ１２に選択された出力
１３は、外付けフィルター１４にて平滑され、電位とし
て用いられる。

【００３４】次に、本発明の他の実施の形態について図
面を参照して説明する。

【００３５】図３を参照して、本発明の第２の実施の形
態のデジタル・アナログ変換回路を説明する。

【００３６】本発明の第１の実施の形態のデジタル・ア
ナログ変換回路で動作を説明したように、本発明の第２
の実施の形態のデジタル・アナログ変換回路も入力デー
タ１のＬＳＢを除いたデータ３で矩形波５を生成し、分
圧回路６にて中間電位矩形波９を作り出すところまでは
同じ構成である。

【００３７】ここで、本発明の第１の実施の形態のデジ
タル・アナログ変換回路では、２種類の矩形波をマルチ
プレクサ１２により切り換えていたが、本発明の第２の
実施の形態のデジタル・アナログ変換回路では、切り換
え回路２９を用いて実現した。

【００３８】次に、図４を参照して、本発明の第３の実
施の形態のデジタル・アナログ変換回路を説明する。

【００３９】本発明の第１の実施の形態のデジタル・ア
ナログ変換回路では、分圧された中間電位矩形波９を用
いたが、本発明の第３の実施の形態のデジタル・アナロ
グ変換回路では、矩形波５とＰＤＭ変換回路４のシステ
ムクロック３０をＡＮＤ回路３１にて掛け算し、１クロ
ック期間に出力するハイレベル期間を１／２とした。

【００４０】以下に、本発明の第１の実施の形態のデジ
タル・アナログ変換回路のように、振幅を１／２にした
矩形波と、本発明の第３の実施の形態のデジタル・アナ
ログ変換回路のように、ハイレベル期間を１／２にした
矩形波がフィルタリング後に同じ結果となることを計算
にて示す。

【００４１】図１５のように各矩形波の振幅とハイレベ
ル期間を設定し、フーリエ変換後の面積を求める。繰り
返し矩形波のフーリエ変換式は

【００４２】

【数１】

【００４３】上記式に図１５で設定した値を代入し、計
算すると、図1の矩形波の場合、

【００４４】

【数２】

【００４５】となり、ここで繰り返し矩形波の１周期分
の面積を求めたいので、ｔにＴを代入すると、フーリエ
変換後の面積はａ・ｂ／２となる。

【００４６】図４の場合も同様に計算すると、図１の結
果と同様にａ・ｂ／２となる。次の関係式

【００４７】

【数３】

【００４８】より、フーリエ変換後の面積が等しいとい
うことは、電荷が等しい。つまりは、外付けフィルター
から出力される電圧が等しいということが言える。

【００４９】図５は、本発明の第４の実施の形態のデジ
タル・アナログ変換回路の構成を示す。

【００５０】本発明の第３の実施の形態のデジタル・ア
ナログ変換回路では、本発明の第１の実施の形態のデジ
タル・アナログ変換回路（図１を参照）にあった分圧回
路６の抵抗７、８の変わりに３ステートバッファ３２を
用いた構成である。

【００５１】３ステートバッファはＰｃｈ、Ｎｃｈのト
ランジスタ両方を同時にＯＦＦとすることでハイ・イン
ピーダンス出力となる。この時、出力９はハイレベルで
もないロウレベルでもない中間の電位となる。

【００５２】本実施例の利点は回路規模の大きい抵抗で
はなく、回路規模の小さいトランジスタを用いることに
より、回路面積の増大を防止できる点である。

【００５３】図６は、本発明の第５の実施の形態のデジ
タル・アナログ変換回路の構成を示す。

【００５４】本発明の第５の実施の形態のデジタル・ア
ナログ変換回路では、本発明の第１の実施の形態のデジ
タル・アナログ変換回路のように出力をマルチプレクサ
により切りかえず、トランジスタ３４を切りかえスイッ
チとして用いた。

【００５５】トランジスタ３４がＯＦＦの時、矩形波５
は抵抗３５による電圧降下分のみで出力される。トラン
ジスタがＯＮの時、出力３７は矩形波５を抵抗３５、３
６により分圧した中間電位矩形波となる。ここで、抵抗
３５、３６は同じ抵抗値とする。

【００５６】図７は、本発明の第６の実施の形態のデジ
タル・アナログ変換回路の構成を示す。

【００５７】本発明の第６の実施の形態のデジタル・ア
ナログ変換回路は、ＰＤＭ変換回路４で生成した矩形波
５と、分圧回路６で生成した矩形波９を外付けフィルタ
ー１４にて平滑する。

【００５８】本発明の第１の実施の形態のデジタル・ア
ナログ変換回路の場合、外付けフィルター１４直前まで
の抵抗成分が、矩形波５と中間電位矩形波９とで異なっ
てしまう。これでは外付けフィルター１４の時定数が異
なってしまい、出力に影響を来してしまう。そのため、
本発明の第６の実施の形態のデジタル・アナログ変換回
路では、回路３８のように抵抗を組み合わせることによ
り、外付けフィルター１４直前までの抵抗成分を合わ
せ、時定数の変化を防止した。

【００５９】図８は、本発明の第７の実施の形態のデジ
タル・アナログ変換回路の構成を示す。

【００６０】本発明の第１の実施の形態のデジタル・ア
ナログ変換回路では、Ｄ／Ａ変換回路のビット精度１ビ
ット分しか向上できないが、本発明の第７の実施の形態
のデジタル・アナログ変換回路の場合、Ｄ／Ａ変換回路
のビット精度を２ビット以上向上させることを目的とし
ている。

【００６１】Ｄ／Ａ変換する元データのビット数をｍビ
ットとする場合、抵抗分割に用いる抵抗の数を２のｍ乗
個用意する。これにより、矩形波９は２のｍ乗段階の振
幅を得ることができる。２のｍ乗段階に分けられた矩形
波は入力データ１の下位ｍビットをセレクト信号３９と
したセレクタ回路４０により切りかえられる。セレクタ
回路４０からの出力された矩形波９と１ビットＤ／Ａ回
路４から出力された矩形波５はマルチプレクサ１２によ
り切りかえられる。

【００６２】切りかえ信号１１は図９のような構成のパ
ルス発生回路１０により生成される。図９のパルス発生
回路は図２のパルス発生回路から入力信号１７とＡＮＤ
回路２７を除いたものである。これにより、矩形波５の
ハイレベル期間の最初の１クロック分はセレクタ回路４
０により切り変えられた矩形波９を、次のハイレベル期
間からカウントアップ期間が終了するまでの期間は矩形
波５を出力することができる。

【００６３】

【発明の効果】以上説明したように、従来のデジタル・
アナログ変換回路で、１ビットＤ／Ａ回路の分解能を１
ビット分向上させたい場合、ＰＤＭ変換により生成した
分解能分のデータ出力周期が２倍となっていたため、デ
ータの更新周期までもが２倍になってしまっていた。

【００６４】また、ＰＤＭ変換した分解能分のデータ出
力周期を変えずに分解能を向上させる方法としては、Ｐ
ＤＭ変換回路のシステムクロックをさらに速い周波数に
変えるという方法もある。例えば、分解能を１ビット向
上させるために、クロック周波数を２倍にする方法であ
る。

【００６５】しかし、この方法にはロジック動作の限
界、周波数ＵＰに伴う不要輻射(ノイズ)の増大、バッフ
ァ能力不足に伴う出力波形の鈍りといった問題がある。

【００６６】また、図１４に示すように、特定周期期間
中の矩形波のハイレベル／ロウレベル切りかわり回数が
増加してしまう。矩形波のハイレベル／ロウレベルは出
力バッファにて切りかえられており、出力バッファは出
力の切りかえの瞬間に貫通電流が発生してしまう。

【００６７】システムクロックをさらに速い周波数に変
え、出力バッファの切りかえ回数を増加させるというこ
とは、貫通電流発生回数が増大し、消費電流の増大の問
題もあった。

【００６８】本発明では、ＰＤＭ変換した分解能分のデ
ータ出力周期期間中のハイレベル期間の先頭１クロック
期間のみ、振幅を１／２に分圧した矩形波と切りかえ可
能とすることで分解能を１ビット分向上させているた
め、データ更新周期を延長させることはない。

【００６９】またさらに、本発明では出力バッファの切
りかえ回数も維持できるため、不要輻射(ノイズ)の増
大、バッファ能力不足に伴う出力波形の鈍りの問題また
は貫通電流発生回数が増大し、消費電流の増大の問題を
も防ぐことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。

【図２】図１に記載されたパルス発生回路の回路図であ
る。

【図３】本発明の第２の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。

【図４】本発明の第３の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。

【図５】本発明の第４の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。

【図６】本発明の第５の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。

【図７】本発明の第６の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。

【図８】本発明の第７の実施の形態のデジタル・アナロ
グ変換回路のブロック図である。

【図９】本発明の実施の形態のデジタル・アナログ変換
回路の別のパルス発生回路の回路図である。

【図１０】従来のデジタル・アナログ変換回路のブロッ
ク図である。

【図１１】従来のデジタル・アナログ変換回路の動作を
示したタイミングチャートである。図１２は本発明を用
いた場合の動作を示したタイミングチャート、図１３は
本発明のタイミングチャートである。フィルタ演算部の
ブロック図である。

【図１２】本発明の実施の形態のデジタル・アナログ変
換回路の動作を示すタイミングチャートである。

【図１３】本発明の実施の形態のデジタル・アナログ変
換回路の動作ＯＮ／ＯＦＦ切りかえ信号を作り出すタイ
ミングチャートである。

【図１４】本発明の実施の形態のデジタル・アナログ変
換回路の動作を示す他のタイミングチャートである。

【図１５】各矩形波の振幅とハイレベル期間を設定し、
フーリエ変換後の面積を求める図である。

【符号の説明】

１ 入力データ ２ 内部レジスタ ３ 波形生成用データ ４ ＰＤＭ変換回路 ５ 矩形波 ６ 分圧回路 ７，８ 抵抗 ９ 矩形波 １０ パルス発生回路 １１ 切り換え信号 １２ マルチプレクサ １３ 矩形波 １４ 外付けフィルター １５ 入力信号 １６ クロック １７ 入力信号 １８ カウンタ １９ デコーダ ２１ ＯＲ回路 ２２ Ｆ／Ｆ ２４ マルチプレクサ ２９ 切り換え回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 AB08 BA06 BA07 CA07 CB02 CE00 CE05 CF08

Claims (9)

【特許請求の範囲】
1. 【請求項１】 入力データから前記入力データのＬＳＢ
   データを除いたデータである波形生成用データをＰｕｌ
   ｓｅ Ｄｅｎｓｉｔｙ Ｍｏｄｕｌａｔｉｎｇ変換(以
   下、ＰＤＭ変換と略記する）し、前記ＰＤＭ変換された
   分解能分のＰＤＭ変換データ出力の周期期間中のハイレ
   ベル期間のうち、１クロック期間分のみ、前記ＰＤＭ変
   換データ出力の振幅またはハイレベル幅を、前記ＰＤＭ
   変換データ出力の振幅の中間値または前記ＰＤＭ変換デ
   ータ出力のハイレベル幅とに切り換えることを特徴とす
   るデジタル・アナログ変換回路。
2. 【請求項２】 ｎ（ｎは正の整数）ビットの入力データ
   を一時格納し、前記入力データのＬＳＢデータに分配す
   るのに用いる内部レジスタと、 前記入力データから前記ＬＳＢデータを除いたデータで
   ある波形生成用データと、 前記波形生成用データをＰＤＭ変換し、第１の矩形波を
   作り出すＰＤＭ変換回路と、 同じ抵抗値である第１の抵抗と第２の抵抗により構成さ
   れ、前記第１の入力された矩形波を分圧し、中間電位矩
   形波を作り出す分圧回路と、 前記ＬＳＢデータが”１”の時、且つＰＤＭ変換された
   分解能分のデータ出力周期期間中に出力されているハイ
   レベル期間のうちの１クロック分だけハイレベル期間を
   選択するためのパルスを生成するパルス発生回路と、 前記ＰＤＭ変換回路により生成された前記第１の矩形波
   と前記分圧回路により生成された前記中間電位矩形波を
   前記パルス発生回路により生成した切りかえ信号により
   切りかえる第1のマルチプレクサと、 前記第1のマルチプレクサにより出力された第３の矩形
   波を平滑し、電位へと変換する外付けフィルターとを備
   えたことを特徴とする請求項１記載のデジタル・アナロ
   グ変換回路。
3. 【請求項３】 前記パルス発生回路は、前記ＰＤＭ変換
   回路に入力される前記波形生成用データの分解能分のカ
   ウントアップ期間をもち、最大値をカウントするとオー
   バーフローするカウンター回路と、前記カウンター回路
   が最大値をカウントした時に”ハイレベル”を出力する
   デコーダと、前記デコーダのデコーダ出力を受けるＯＲ
   回路と、前記ＯＲ回路の出力を保持し、クロックの１ク
   ロック分遅らせて出力するフリップフロップと、前記Ｐ
   ＤＭ変換回路の出力信号が”ハイレベル”の時に、接地
   レベルを出力し、前記ＰＤＭ変換回路の出力信号が”ロ
   ウレベル”の時に、前記フリップフロップの出力を出力
   する第２のマルチプレクサと、前記ＬＳＢデータと前記
   フリップフロップの出力とを掛け算し、前記第１のマル
   チプレクサの切りかえ信号を出力するＡＮＤ回路とを具
   備する請求項２記載のデジタル・アナログ変換回路。
4. 【請求項４】 前記第１のマルチプレクサの代わりに、
   切り換え回路を備える請求項２または３記載のデジタル
   ・アナログ変換回路。
5. 【請求項５】 前記第１の矩形波と前記ＰＤＭ変換回路
   のシステムクロックをＡＮＤ回路にて掛け算し、１クロ
   ック期間に出力するハイレベル期間を１／２とした請求
   項２または３記載のデジタル・アナログ変換回路。
6. 【請求項６】 前記分圧回路は、３ステートバッファで
   構成される請求項２または３記載のデジタル・アナログ
   変換回路。
7. 【請求項７】 前前記ＰＤＭ変換回路の出力信号をトラ
   ンジスタによる切り換えスイッチで制御する請求項２ま
   たは３記載のデジタル・アナログ変換回路。
8. 【請求項８】 抵抗を組み合わせることにより、外付け
   フィルター直前までの抵抗成分を合わせた分圧回路を具
   備した請求項６記載のデジタル・アナログ変換回路。
9. 【請求項９】 前記分圧回路は、前記入力データのビッ
   ト数（ｍビット）に対応して、抵抗分割に用いる抵抗の
   数を２のｍ乗個とし、２のｍ乗段階に分けられた矩形波
   を入力データ１の下位ｍビットをセレクト信号としたセ
   レクタ回路により切りかえる請求項２または３記載のデ
   ジタル・アナログ変換回路。