JP5382885B2 - Ａ／ｄ変換集積回路 - Google Patents

Description

本発明は、複数のＡ／Ｄ変換器を含むＡ／Ｄ変換集積回路に関する。

特許文献１には、冗長なデジタル／アナログ変換素子を用いてデジタル／アナログ変換を行うデジタル／アナログ変換回路が記載されている。特許文献１の背景技術によれば、デジタル／アナログ変換回路は、デルタ・シグマ型のアナログデジタル変換器に使用される。デジタル／アナログ変換回路の出力波形にはＲＴＺ波形又はＮＲＴＺ波形が用いられる。

特許文献２には、オーディオ信号（１ビットのデジタル信号）をアナログ信号に変換するＤ／Ａコンバータが記載されている。特許文献２の背景技術によれば、Ｄ／Ａコンバータの出力にＲＴＺ波形が用いられる。

特開２００８−９２１３４号公報 特開２００４−１２８６３７号公報

複数のキャパシタと演算増幅回路とを用いて信号処理を行うアナログ回路とデジタル回路とを含む回路では、演算増幅回路の入力が、アナログ回路の他のノードに該キャパシタを介して電気的に接続されることがある。このとき、演算増幅回路の入力と等電位の導体、即ち、演算増幅回路の入力及び該入力に接続されるキャパシタの一端を含む導体領域にアナログ回路の他のノードとの直流的に接続されない場合、この導体領域は非常に高いインピーダンスを有する。しかしながら、アナログ回路の他の導体と、例えばデジタル信号が伝搬する導体線との容量的な結合が形成される可能性がある。このカップリングを十分に低くするために、高インピーダンスの導体領域をデジタル信号線から物理的に離すことが良い。ところが、Ａ／Ｄ変換器のようなデジタル導体線とアナログ導体線が混在する回路では、物理的な距離をとる分離は望めない場合も多い。また、多数のＡ／Ｄ変換器が配列されるような用途ではなおさらである。

本発明は、デジタル信号を伝える導体からの、容量結合によるノイズの伝搬を低減可能な複数のＡ／Ｄ変換器を含むＡ／Ｄ変換集積回路を提供することを目的とする。

本発明の一側面は、所定の幅に配列された複数のＡ／Ｄ変換器を含むＡ／Ｄ変換集積回路に係る。このＡ／Ｄ変換集積回路における各Ａ／Ｄ変換器は、（ａ）Ａ／Ｄ変換されるべきアナログ信号を受ける入力と、（ｂ）該アナログ信号を表す所定ビット数のデジタル信号の少なくとも一部分を提供する出力と、（ｃ）前記アナログ信号を受けて前記デジタル信号のうちの一又は複数のビット値を表すサブデジタル信号を生成すると共に、該サブデジタル信号を前記出力に提供するサブＡ／Ｄ変換回路と、（ｄ）前記サブＡ／Ｄ変換回路の出力に接続され、前記サブデジタル信号を変調したＲＴＺ信号を発生するＲＴＺ波形発生回路と、（ｅ）Ｄ／Ａ変換回路と、（ｆ）複数のキャパシタ、スイッチ素子及び演算増幅回路からなり、少なくとも前記キャパシタの１つが前記演算増幅回路の仮想接地端子に前記スイッチ素子を介して接続されてなるスイッチキャパシタ増幅回路と、（ｇ）前記ＲＴＺ信号をデジタル信号にエンコードした信号を保持する記憶回路を含み、前記記憶回路の出力を前記Ｄ／Ａ変換回路に出力するＲＴＺ信号受信回路とを備える。

このＡ／Ｄ変換集積回路によれば、Ｄ／Ａ変換回路はサブＡ／Ｄ変換回路の直前の値により制御される。このための制御信号をＤ／Ａ変換回路に提供するために、このＡ／Ｄ変換集積回路ではＲＴＺ波形発生回路がサブＡ／Ｄ変換回路の出力からのサブデジタル信号を変調してＲＴＺ信号を生成すると共に、このＲＴＺ信号を信号線に提供する。そして、ＲＴＺ信号受信回路が、このＲＴＺ信号を信号線から受けると共に、受けた信号をデジタル信号に変換してＤ／Ａ変換回路のための制御信号を生成する。一方、スイッチキャパシタ増幅回路は当該Ａ／Ｄ変換されるべきアナログ信号を処理する。ＲＴＺ信号は信号線を伝搬しており、この信号線はスイッチキャパシタ増幅回路内のノードと寄生キャパシタを介して結合している。これ故に、この処理の際に、スイッチキャパシタ増幅回路内のノードが、寄生キャパシタを介して信号線から撹乱を受けることがある。このＲＴＺ信号の遷移数はゼロ又は偶数回である。スイッチキャパシタ増幅回路内のノードがＲＴＺ信号の最初の遷移によりノイズを受けるとき、該ノードはＲＴＺ信号の二回目の遷移によるノイズも受ける。上記ノードへの二回目のノイズは、一回目の逆方向の遷移であり且つほぼ同じ大きさである。結果として残留するノイズは２つのノイズの打ち消しにより非常に小さい。

本発明に係るＡ／Ｄ変換集積回路では、前記ＲＴＺ波形発生回路は、前記演算増幅回路の仮想接地端子に接続される前記スイッチ素子の状態が変化しない期間において、第１の電圧レベルから第２の電圧レベルへの遷移と前記第２の電圧レベルから前記第１の電圧レベルへの遷移とが同数の遷移数を含む波形からなるＲＴＺ信号を発生することが好ましい。また、本発明に係るＡ／Ｄ変換集積回路では、前記ＲＴＺ波形発生回路は、前記演算増幅回路の仮想接地端子が仮想接地状態にある期間において、第１の電圧レベルから第２の電圧レベルへの遷移と前記第２の電圧レベルから前記第１の電圧レベルへの遷移とが同数の遷移数を含む波形からなるＲＴＺ信号を発生することが好ましい。さらに、本発明に係るＡ／Ｄ変換集積回路では、前記ＲＴＺ波形発生回路は、サブＡ／Ｄ変換回路の出力を前記Ｄ／Ａ変換回路に戻す巡回動作モードと、前記演算増幅回路が演算処理を行う演算処理モードからなるサイクリック巡回Ａ／Ｄ変換動作において、少なくとも前記巡回動作モード期間の間、第１の電圧レベルから第２の電圧レベルへの遷移と前記第２の電圧レベルから前記第１の電圧レベルへの遷移とが同数の遷移数を含む波形からなるＲＴＺ信号を発生することが好ましい。

本発明の一側面は、所定の幅に配列された複数のＡ／Ｄ変換器を含むＡ／Ｄ変換集積回路に係る。このＡ／Ｄ変換集積回路における各Ａ／Ｄ変換器は、（ａ）Ａ／Ｄ変換されるべきアナログ信号を受ける入力と、（ｂ）該アナログ信号を表す所定ビット数のデジタル信号の少なくとも一部分を提供する出力と、（ｃ）前記アナログ信号を受けて前記デジタル信号のうちの一又は複数のビット値を表す信号を生成すると共に、該信号を前記出力に提供するサブＡ／Ｄ変換回路と、（ｄ）前記サブＡ／Ｄ変換回路の出力に接続され、前記信号に応じた第１の制御信号を提供する制御回路と、（ｅ）Ｄ／Ａ変換器、第１のキャパシタ、第２のキャパシタ及び演算増幅回路を有する信号処理回路とを備える。前記Ｄ／Ａ変換器は、前記制御回路からの前記第１の制御信号をラッチする記憶回路と、該記憶回路の格納値に応じたアナログ出力値を提供する出力を含むＤ／Ａ変換回路とを含み、前記信号処理回路は信号処理及び信号保持の少なくともいずれか一方を行い、前記信号処理では、前記Ｄ／Ａ変換回路の前記出力と前記演算増幅回路の入力との間に前記第１のキャパシタを接続すると共に前記演算増幅回路の出力と前記演算増幅回路の前記入力との間に前記第２のキャパシタを接続し、前記信号保持では前記第１のキャパシタが前記演算増幅回路の前記入力から切り離されると共に前記演算増幅回路の出力と前記演算増幅回路の前記入力との間に前記第２のキャパシタを接続され、前記第１の制御信号は、第１の電圧レベルから第２の電圧レベルへの遷移の数と前記第２の電圧レベルから前記第１の電圧レベルへの遷移の数とが同数である波形を有する。

本発明の一側面は、所定の幅に配列された複数のＡ／Ｄ変換器を含むＡ／Ｄ変換集積回路に係る。このＡ／Ｄ変換集積回路における各Ａ／Ｄ変換器は、（ａ）Ａ／Ｄ変換されるべきアナログ信号を受ける入力と、（ｂ）該アナログ信号を表す所定ビット数のデジタル信号の少なくとも一部分を提供する出力と、（ｃ）前記アナログ信号を受けて前記デジタル信号のうちの一又は複数のビット値を表す信号を生成すると共に、該信号を前記出力に提供するサブＡ／Ｄ変換回路と、（ｄ）前記サブＡ／Ｄ変換回路の出力に接続され、前記信号に応じた第１の制御信号を提供する制御回路と、（ｅ）Ｄ／Ａ変換器、第１のキャパシタ、第２のキャパシタ及び演算増幅回路を有する信号処理回路とを備える。前記Ｄ／Ａ変換器は、前記制御回路からの前記第１の制御信号をラッチする記憶回路と、該記憶回路の格納値に応じたアナログ出力値を提供する出力を含むＤ／Ａ変換回路とを含み、前記信号処理回路は、前記Ｄ／Ａ変換回路の前記出力と前記演算増幅回路の入力との間に前記第１のキャパシタを接続すると共に前記演算増幅回路の出力と前記演算増幅回路の前記入力との間に前記第２のキャパシタを接続して信号処理を行い、前記第１の制御信号は、前記第１及び第２のキャパシタが接続される前記演算増幅回路の入力が直流的にも交流的にも高インピーダンス状態である期間において第１の電圧レベルから第２の電圧レベルへの遷移と前記第２の電圧レベルから前記第１の電圧レベルへの遷移とが同数の遷移数を含む波形を有する。

このＡ／Ｄ変換集積回路によれば、信号処理回路における信号処理では、Ｄ／Ａ変換回路の出力と演算増幅回路の入力との間に第１のキャパシタが接続されると共に演算増幅回路の出力と演算増幅回路の入力との間に第２のキャパシタが接続される。これ故に、演算増幅回路の入力は第１及び第２のキャパシタを介して信号処理回路の他のノードと接続される。従って、演算増幅回路の第１の入力に等電位の導体部は、高インピーダンスを示すノードとなる。

Ｄ／Ａ変換器の動作は制御回路によって制御される。このために、第１の制御信号が制御回路からＤ／Ａ変換器に与えられる。第１の制御信号は、第１の電圧レベルから第２の電圧レベルへの遷移と、第２の電圧レベルから第１の電圧レベルへの遷移とを含む波形を有する。これ故に、第１の制御信号によってノードに加えられるノイズは、互いに逆向きの２回の遷移に基づく。これ故に、ノイズを受けるノードが高インピーダンスであるとき、互いに逆向きの２回の遷移に基づくノイズは結果的にキャンセルされる。

Ｄ／Ａ変換回路は、第１の制御信号をラッチする記憶回路と、該記憶回路の格納値に応じた出力値を提供する出力とを含むので、第１及び第２のキャパシタが接続される演算増幅回路の入力が直流的に高インピーダンス状態もある期間において、第１の電圧レベルから第２の電圧レベルへの遷移の数と第２の電圧レベルから第１の電圧レベルへの遷移の数とが同数である波形の制御信号によってＤ／Ａ変換器の動作が可能でなる。

本発明に係るＡ／Ｄ変換集積回路では、前記第１の制御信号は、前記Ｄ／Ａ変換器の前記記憶回路と前記制御回路とを接続する導体を伝播し、前記導体は、前記演算増幅回路の前記第１の入力に前記信号処理の際に接続される導体領域に寄生キャパシタを介して容量的に結合されている。

このＡ／Ｄ変換集積回路によれば、ノイズを受けるノードが高インピーダンスであるとき、寄生キャパシタを介したこのノードへの容量的な結合の大きさに関係なく、互いに逆向きの２回の遷移に基づくノイズは結果的にキャンセルされる。

本発明に係るＡ／Ｄ変換集積回路では、前記制御回路は、前記信号に応じた第２の制御信号を提供し、前記記憶回路は、前記第２の制御信号をラッチし、前記第２の制御信号は、第３の電圧レベルから第４の電圧レベルへの遷移と、前記第４の電圧レベルから前記第３の電圧レベルへの遷移とを含む波形を有し、前記第１の制御信号の前記波形における前記第２の電圧レベルの持続時間は、前記第２の制御信号の前記波形における前記第４の電圧レベルの持続時間と異なる。

このＡ／Ｄ変換集積回路によれば、第１の制御信号に加えて第２の制御信号を用いることによって２値以上のＤ／Ａ変換を行うことができる。

本発明に係るＡ／Ｄ変換集積回路では、前記制御回路は、前記信号に応じた第３の制御信号を提供し、前記記憶回路は、前記第３の制御信号をラッチし、前記第３の制御信号は、第５の電圧レベルから第６の電圧レベルへの遷移と、前記第６の電圧レベルから前記第５の電圧レベルへの遷移とを含む波形を有し、前記第３の制御信号の前記波形における前記遷移の間隔は、前記第１の制御信号の前記波形における前記遷移の間隔と異なる。

このＡ／Ｄ変換集積回路によれば、第１の制御信号に加えて第２の制御信号を用いることによって３値以上のＤ／Ａ変換を行うことができる。

本発明に係るＡ／Ｄ変換集積回路では、前記制御回路は、前記信号に応じた第４の制御信号を提供し、前記記憶回路は、前記第３の制御信号をラッチし、前記第４の制御信号は、一定の電圧レベルの波形を有する。

このＡ／Ｄ変換集積回路によれば、制御信号の一つして、一定の値を有するものを用いることができる。

本発明に係るＡ／Ｄ変換集積回路では、前記記憶回路は、第１のラッチ信号に応じて動作する第１のラッチ回路と、第２のラッチ信号に応じて動作する第２のラッチ回路とを含み、前記第１のラッチ信号のラッチタイミングは前記第２のラッチ信号のラッチタイミングと異なることができる。

このＡ／Ｄ変換集積回路によれば、複数の制御信号をそれぞれ複数のラッチ回路を用いてその値を取り込む際に、各制御信号の最初の遷移からそれぞれ異なるタイミングのラッチ信号を用いることにより電圧レベルの違いを判別できる。

本発明に係るＡ／Ｄ変換集積回路は、前記信号処理回路の出力を介して前記信号処理によって生成された演算値を前記信号処理回路の入力に帰還する帰還経路を更に備えることができる。前記Ａ／Ｄ変換器は、巡回Ａ／Ｄ変換を行う。

このＡ／Ｄ変換集積回路では、サブＡ／Ｄ変換回路はＡ／Ｄ変換器の出力の近くに配置される。制御信号のための導体線は、Ａ／Ｄ変換器の出力側から入力側に向けて延在する。

本発明に係るＡ／Ｄ変換集積回路では、前記信号処理回路は、前記アナログ信号を受ける入力と、第３のキャパシタとを含み、前記信号処理において、前記第３のキャパシタは、前記信号処理回路の前記入力と前記演算増幅回路の前記第１の入力との間に接続される。

このＡ／Ｄ変換集積回路では、サブＡ／Ｄ変換回路はＡ／Ｄ変換器の入力の近くに配置される。制御信号のための導体線は、Ａ／Ｄ変換器の入力側から出力側に向けて延在する。

本発明に係るＡ／Ｄ変換集積回路では、前記信号処理回路は、前記制御回路からの第５の制御信号をラッチする別の記憶回路と、該別の記憶回路の格納値に応じた出力値を提供する出力を有する別のＤ／Ａ変換回路とを含み、前記第５の制御信号は、第７の電圧レベルから第８の電圧レベルへの遷移と、前記第８の電圧レベルから前記第７の電圧レベルへの遷移とを含む波形を有する。

このＡ／Ｄ変換集積回路によれば、２個以上のＤ／Ａ変換回路を用いて、４以上のＤ／Ａ変換値を提供することができ、これらのＤ／Ａ変換回路の制御のための制御信号によるデジタルノイズを低減できる。

本発明に係るＡ／Ｄ変換集積回路は、センサ素子を含むセンサ回路のセンサアレイを備えることができる。前記Ａ／Ｄ変換器は、前記センサアレイのカラムに配置され、前記アナログ信号は前記センサアレイによって提供される。

このＡ／Ｄ変換集積回路によれば、センサアレイからのアナログ信号をＡ／Ｄ変換器を用いてデジタル値に変換できる。なお、複数のＡ／Ｄ変換器は所定の幅に配列されることができ、この所定の幅はセンサアレイの一辺の長さに対応することができる。

本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。

以上説明したように、本発明によれば、デジタル信号を伝える導体からの、容量結合によるノイズの伝搬を低減可能な複数のＡ／Ｄ変換器を含むＡ／Ｄ変換集積回路を提供することを目的とする。

図１は、本実施の形態に係るＡ／Ｄ変換集積回路を概略的に示す図面である。 図２は、Ａ／Ｄ変換器とは異なるＡ／Ｄ変換器の構成を概略的に示す図面である。 図３は、本実施の形態に係るＡ／Ｄ変換器を概略的に示す図面である。 図４は、ＲＴＺ波形発生回路の一回路例を示す図面である。 図５は、ＲＴＺ信号受信回路の一回路例を示す図面である。 図６は、サブＡ／Ｄ変換回路の出力値（０、１、２）、デジタル信号（Ｄ_０、Ｄ_１）、ラッチ信号（Ｂ_０、Ｂ_１）、及び制御信号φ_Ｄ０、φ_Ｄ１、φ_Ｄ２の対応の一覧を示す図面である。 図７は、上記のＡ／Ｄ変換器を適用する例としてイメージセンサを示す図面である。 図８は、本実施の形態に係るＡ／Ｄ変換器の動作のためのタイミングを示す図面である。 図９は、巡回型のＡ／Ｄ変換器の構成を概略的に示す図面である。 図１０は、図９に示される巡回型Ａ／Ｄ変換器の動作を示すタイミングチャートである。 図１１は、２値の信号ＳＤＡを提供するＤ／Ａ変換回路を制御するための制御信号の波形を示す図面である。 図１２は、２値の信号ＳＤＡを提供するＤ／Ａ変換回路を制御するための制御信号の波形を示す図面である。 図１３は、巡回型Ａ／Ｄ変換器の内部の増幅回路において仮想接地点と寄生キャパシタＣ_Ｃでカップリングが生じたときに発生する誤差のシミュレーションの結果を示すグラフである。 図１４は、別のＡ／Ｄ変換器の構成を概略的に示す図面である。

本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のＡ／Ｄ変換集積回路に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。

図１は、本実施の形態に係るＡ／Ｄ変換集積回路を概略的に示す図面である。Ａ／Ｄ変換集積回路１１は、複数のＡ／Ｄ変換器１３ａ〜１３ｎを含む。Ａ／Ｄ変換器１３ａ〜１３ｎの配列は、所定の幅に合わせて配置されていても良い。代表的なＡ／Ｄ変換器１３ａについて、Ａ／Ｄ変換器（符号「１３」として参照する）の構成が示されている。Ａ／Ｄ変換器１３は、入力１５と、出力１７と、サブＡ／Ｄ変換回路１９と、制御回路２１と、信号処理回路２３とを備える。入力１５は、Ａ／Ｄ変換されるべきアナログ信号ＳＡを受ける。出力１７は、該アナログ信号ＳＡを表す所定ビット数のデジタル信号ＳＤの少なくとも一部分（例えばサブデジタル信号）を提供する。サブＡ／Ｄ変換回路１９は、アナログ信号ＳＡを受けてデジタル信号ＳＤのうちの一又は複数のビット値を表す信号ＳＤＰを生成すると共に、信号ＳＤＰを出力１７に提供する。制御回路２１の入力２１ａは、サブＡ／Ｄ変換回路１９の出力１９ａに接続されており、また信号ＳＤＰに応じた第１の制御信号Ｓ_ＣＯＮＴを提供する。第１の制御信号Ｓ_ＣＯＮＴは、第１の電圧レベルＬ１から第２の電圧レベルＬ２への遷移と、第２の電圧レベルＬ２から第１の電圧レベルＬ１への遷移とを含む波形を有する。この波形は、例えば信号ＳＤＰとパルス信号ＳＰを受ける論理積ゲートにより生成される。この例では、制御信号Ｓ_ＣＯＮＴのパルス幅は信号ＳＰによって規定される。この例に限られず、制御信号Ｓ_ＣＯＮＴは、マルチプレクサによっても生成可能であり、マルチプレクは、いくつかのパルス幅を有する信号ＳＰを受けて、これにより信号ＳＤＰの値を有する制御信号Ｓ_ＣＯＮＴのパルス幅を規定できる。

信号処理回路２３では、Ｄ／Ａ変換回路２５及び記憶回路３３はＤ／Ａ変換器２６を構成する。Ｄ／Ａ変換器２６は、制御回路２１の出力２１ｂに接続されている。信号処理回路２３は、第１のキャパシタ２７、第２のキャパシタ２９及び演算増幅回路３１を有する。Ｄ／Ａ変換器２６は、記憶回路３３及びＤ／Ａ変換回路２５を含む。記憶回路３３は、制御回路２１からの第１の制御信号Ｓ_ＣＯＮＴを信号φＬＡＴ０に応答してラッチする。Ｄ／Ａ変換回路２５は、この記憶回路３３の格納値に応じたアナログ出力値ＳＤＡを提供する。信号処理回路２３は、スイッチキャパシタ（switched-capacitor）増幅回路２０の入力と演算増幅回路３１の第１の入力（例えば反転入力）３１ａとの間に第１のキャパシタ２７を接続すると共に演算増幅回路３１の出力（例えば非反転出力）３１ｂと第１の入力（例えば反転入力）３１ａとの間に第２のキャパシタ２９を接続して、信号処理を行う。第１及び第２のキャパシタ２７、２９ならびに演算増幅回路３１の接続は、ＳＣアンプを構成する。この接続において、入力３１ａは仮想接地であり、仮想接地端子と呼ぶことができる。このＳＣアンプでは、演算増幅回路３１の第２の入力（例えば非反転入力）３１ｃは接地線に接続されている。この信号処理の結果として、演算増幅回路３１の出力（例えば非反転出力）３１ｂには演算値が生成される。この演算値は、当該信号処理回路２３の出力に提供される。また、信号処理回路２３は、演算増幅回路３１の出力３１ｂと第１の入力（例えば反転入力）３１ａとの間に第２のキャパシタ２９を接続すると共に第１のキャパシタ２７を演算増幅回路３１から切り離して、第２のキャパシタ２９に電圧を保持する信号保持の処理を行う。このように、Ａ／Ｄ変換器１３では、演算増幅回路３１の入力（例えば入力３１ａ）にキャパシタ２７及び２９の少なくといずれか一方が接続される動作モードでは、演算増幅回路３１の入力３１ａに接続されるノード（導体領域）のインピーダンスは十分に低くない。これ故に、ノイズに対して敏感である。信号処理回路２３はアナログ信号の処理を行うので、上記のノードへのノイズはＡ／Ｄ変換の精度の向上の妨げとなる。

既に説明したように、Ａ／Ｄ変換器１３ａ〜１３ｎが配列されるとき、あるＡ／Ｄ変換器の両側には別のＡ／Ｄ変換器が位置しており、Ａ／Ｄ変換器は密に配列されている。これ故に、Ａ／Ｄ変換器１３ａ〜１３ｎの各々は小さいサイズ（幅）にレイアウトされる。Ａ／Ｄ変換器の構成素子の配置及び配線が高密度で設けられている。また、ＳＣアンプにおいては、演算増幅回路３１の第１の入力３１ａ、第１のキャパシタ２７の一端、及び第２のキャパシタ２９の一端が互いに接続されて、導電領域ＥＰＲを構成している。あるいは、別の例では、ＳＣアンプにおいては、演算増幅回路３１の出力３１ｂと第１の入力３１ａとの間に第２のキャパシタ２９が接続されると共に第１のキャパシタ２７が演算増幅回路３１から切り離されて、導電領域ＥＰＲを構成することもある。信号処理中において、導電領域ＥＰＲは等電位である。第１の制御信号Ｓ_ＣＯＮＴは、Ｄ／Ａ変換器２６の記憶回路３３と制御回路２１とを接続する導体３５上を伝播する。上記の制限されたレイアウトでは、導体３５は、導体領域ＥＰＲの近くを通過する。

このＡ／Ｄ変換集積回路１１によれば、信号処理回路２３における信号処理では、ＳＣアンプを構成する接続が用いられる。これ故に、演算増幅回路３１の第１の入力３１ａは、寄生キャパシタを介して信号処理回路２３に接続される他の導電体（例えば導体３５）と結合される。従って、演算増幅回路３１の第１の入力３１ａと等電位の導体領域ＥＰＲは高いインピーダンスを示す。

Ｄ／Ａ変換回路２５の動作は制御回路２１によって制御される。このために、第１の制御信号Ｓ_ＣＯＮＴが制御回路２１からＤ／Ａ変換回路２５に与えられる。第１の制御信号Ｓ_ＣＯＮＴの波形は、第１及び第２の電圧レベルへＬ１、Ｌ２の間の２回の遷移を含むので、第１の制御信号Ｓ_ＣＯＮＴが他の導電体（例えば導体ＥＰＲ）与えるノイズは、互いに逆向きの２回の遷移に基づく。これ故に、ノイズを受ける他の導電体（例えば導体ＥＰＲ）が高インピーダンスであるとき、互いに逆向きの２回の遷移（或いは互いに逆向きでありゼロ回以上の同数の遷移）に基づくノイズは結果的にキャンセルされる。第１及び第２のキャパシタ２７、２９が接続される演算増幅回路３１の入力が例えば直流的及び交流的に高インピーダンス状態である期間において第１の電圧レベルＬ１から第２の電圧レベルＬ２への遷移と第２の電圧レベルＬ２から第１の電圧レベルＬ１への遷移とが同数の遷移数を含む波形を、第１の制御信号Ｓ_ＣＯＮＴが有する。

Ｄ／Ａ変換器２６は、第１の制御信号Ｓ_ＣＯＮＴをラッチする記憶回路３３を含むと共に、Ｄ／Ａ変換回路２５の出力２５ａは、記憶回路３３の格納値に応じた出力値を提供するので、Ｄ／Ａ変換回路２５は、２回の遷移を有する波形の制御信号Ｓ_ＣＯＮＴによって動作可能である。

Ａ／Ｄ変換集積回路１１では、第１の制御信号Ｓ_ＣＯＮＴは導体３５を伝播し、導体３５は、演算増幅回路３１の第１の入力３１ａに信号処理の際に接続される導体領域ＥＰＲに寄生キャパシタＣ_Ｃを介して容量的に結合されている。しかしながら、このＡ／Ｄ変換集積回路１１によれば、寄生キャパシタＣ_Ｃを介した容量的な結合の大きさに関係なく（実際の回路では、寄生キャパシタＣ_Ｃの具体的な大きさを見積もることは難しい）、ノイズを受けるノードが高インピーダンスであるとき、互いに逆向きの２回の遷移に基づくノイズは結果的にキャンセルされる。

図２は、Ａ／Ｄ変換器１３とは異なるＡ／Ｄ変換器の構成を概略的に示す図面である。Ａ／Ｄ変換器４１では、Ｄ／Ａ変換回路４３を制御する信号Ｖ_ＣＯＮＶは、導体４４を介してサブＡ／Ｄ変換回路４５から提供される。この信号Ｖ_ＣＯＮＶは、第１の電圧レベルＬ１から第２の電圧レベルＬ２への単一の遷移、或いは第２の電圧レベルＬ２から第１の電圧レベルＬ１への単一の遷移を有する。ＳＣアンプ内において、ノイズを受ける導電体ＥＰＲが高インピーダンスであるとき、単一の遷移に基づくノイズはキャンセルされない。

図３は、本実施の形態に係るＡ／Ｄ変換器を概略的に示す図面である。Ａ／Ｄ変換器１４は、図１に示されたＡ／Ｄ変換器１３ａ〜１３ｎの配列における個々のＡ／Ｄ変換器１３ａ〜１３ｎに置き換えることができる。Ａ／Ｄ変換器１４は、入力１５と、出力１７と、サブＡ／Ｄ変換回路１９と、ＲＴＺ波形発生回路２２と、Ｄ／Ａ変換回路２５と、スイッチキャパシタ増幅回路２０と、ＲＴＺ信号受信回路１８とを含む。

ＲＴＺ波形発生回路２２は、サブＡ／Ｄ変換回路１９の出力１９ａに接続された入力２２ａを有し、またサブＡ／Ｄ変換回路１９の出力からの信号ＳＤＰを変調することによりリターンツーゼロ（ＲＴＺ）信号ＲＴＺを発生する。ＲＴＺ信号受信回路１８は、ＲＴＺ波形発生回路２２の出力２２ａからのリターンツーゼロ信号ＲＴＺを受ける入力１８ａを有しており、リターンツーゼロ信号ＲＴＺをエンコードしたデジタル信号を生成する。このデジタル信号はＲＴＺ信号受信回路１８内の記憶回路に格納される。この記憶回路の記憶値は、ＲＴＺ信号受信回路１８の出力１８ｂを介してＤ／Ａ変換回路２５に提供される。スイッチキャパシタ増幅回路２０は、複数のキャパシタ２７、２９、スイッチ素子３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ及び演算増幅回路３１を含む。スイッチキャパシタ増幅回路２０では、キャパシタ２７、２９のうちの少なくともキャパシタの１つ（本実施例では、キャパシタ２７）が演算増幅回路３１の仮想接地端子（例えば３１ａ）にスイッチ素子（例えば３２ｃ）を介して接続されてなる。タイミング発生回路３４はタイミング信号φ_１、φ_２、φ_ＣＤＳ１、φ_ＣＤＳ２を生成し、スイッチ素子３２ａ〜３２ｅは、これらのタイミング信号φ_１、φ_２、φ_ＣＤＳ１、φ_ＣＤＳ２、φ_ＤＡＣによって制御される。信号処理回路２４では、ＲＴＺ信号受信回路１８は、ＲＴＺ波形発生回路２２の出力２２ａからのリターンツーゼロ信号ＲＴＺからデジタル値をエンコードする。このエンコードされた信号は、Ｄ／Ａ変換回路２５を制御するために値を有しており、またＲＴＺ信号受信回路１８内の記憶回路に保持される。或いは、ＲＴＺ信号受信回路１８内の記憶回路は、ＲＴＺ波形発生回路２２の出力２２ａからのリターンツーゼロ信号ＲＴＺを格納してもよく、ＲＴＺ信号受信回路１８は、記憶回路内の信号からからデジタル値を生成する。この記憶回路の格納値に応じて、Ｄ／Ａ変換回路２５はアナログ出力値ＳＤＡを提供する。Ｄ／Ａ変換回路２５は、この記憶回路の格納値に応じたアナログ出力値ＳＤＡを提供する。第１及び第２のキャパシタ２７、２９ならびに演算増幅回路３１の接続は、ＳＣアンプを構成する。このＳＣアンプでは、演算増幅回路３１の第２の入力（例えば非反転入力）３１ｃは接地線に接続されている。

信号処理回路２４は、スイッチキャパシタ増幅回路２０の入力と演算増幅回路３１の第１の入力（例えば反転入力）３１ａとの間に第１のキャパシタ２７を接続すると共に演算増幅回路３１の出力（例えば非反転出力）３１ｂと第１の入力（例えば反転入力）３１ａとの間に第２のキャパシタ２９を接続して、信号処理を行う。この信号処理の結果として、演算増幅回路３１の出力３１ｂには演算値が生成される。この演算値は、当該信号処理回路２４の出力に提供される。例えば、この信号処理中、第１の入力（例えば反転入力）３１ａは、キャパシタ２７，２９の一端と接続されており、これらの接続ノードの電位に等電位の導体領域は、十分に低いインピーダンスでないときがある。演算増幅回路３１の入力３１ａに接続される等電位の導電領域は、ＲＴＺ波形発生回路２２の出力２２ｂからＲＴＺ信号受信回路１８の入力１８ａへの配線導体３６に寄生キャパシタＣ_Ｃを介して結合される。配線導体３６上の電位変化は寄生キャパシタＣ_Ｃを介して等電位の導電体に伝わる。しかしながら、配線導体３６にはリターンツーゼロ信号ＲＴＺが伝搬し、リターンツーゼロ信号ＲＴＺは互いに逆向きの２回の遷移を有する。

このＡ／Ｄ変換回路１４によれば、寄生キャパシタＣ_Ｃを介した容量的な結合の大きさに関係なく（実際の回路では、寄生キャパシタＣ_Ｃの具体的な大きさを見積もることは難しい）、ノイズを受けるノードが高いインピーダンスを示すときでさえも、互いに逆向きの２回の遷移に基づくノイズは結果的にキャンセルされる。

図４は、ＲＴＺ波形発生回路２２の一回路例を示す図面である。ＲＴＺ波形発生回路２２は、サブＡ／Ｄ変換回路１９の出力からの信号ＳＤＰ（Ｄ_０、Ｄ_１）を受ける。以下の説明から理解されるように、ＲＴＺ波形発生回路２２は信号ＳＤＰを変調することによりリターンツーゼロ信号ＲＴＺを生成できる。ＲＴＺ波形発生回路２２では、信号Ｄ_０、Ｄ_１を複数の論理ゲート、例えばＡＮＤ（論理積）ゲート６１、６２が受ける。本実施例では、ＡＮＤゲート６１の入力６１ａ、６１ｂが信号Ｄ_０、Ｄ_１を受け、ＡＮＤゲート６２の入力６２ａ、６２ｂが信号Ｄ_０、＿Ｄ_１を受ける。ここで、信号＿Ｄ_１は信号Ｄ_１の反転信号を示す。反転信号の生成のために、例えばＡＮＤゲート６２の入力６２ｂにはインバータ６３が接続されることができる。ＡＮＤゲート６４の入力６４ａはＡＮＤゲート６１の出力６１ｃからの論理積信号ＡＮＤ１を受け、ＡＮＤゲート６４の入力６４ｂは信号Ｗ２を受ける。ＡＮＤゲート６５の入力６５ａはＡＮＤゲート６２の出力６２ｃからの論理積信号ＡＮＤ２を受け、ＡＮＤゲート６５の入力６５ｂは信号Ｗ１を受ける。排他的論理和（ＥＸＯＲ）ゲート６６の入力６６ａ、６６ｂは、それぞれ、ＡＮＤゲート６４、６５の出力６４ｃ、６５ｃからの論理積信号ＡＮＤ３、ＡＮＤ４を受ける。排他的論理和ゲート６６はリターンツーゼロ信号ＲＴＺを生成する。ここで、信号Ｗ１、Ｗ２はイメージデータを生成するための信号であり、１．５ｂサブＡ／Ｄ変換回路から提供される。

図５は、ＲＴＺ信号受信回路１８及びＤ／Ａ変換回路２５の一回路例を示す図面である。ＲＴＺ信号受信回路１８は、ＲＴＺ波形発生回路２２の出力２２ｂからのリターンツーゼロ信号ＲＴＺを記憶すると共に、リターンツーゼロ信号ＲＴＺからデジタル値をエンコードする。ＲＴＺ信号受信回路１８は、記憶回路７１及びエンコーダ８１を含む。図５の（ａ）部には、記憶回路７１が示されている。記憶回路７１は、一又は複数のビットを格納可能な格納回路を含むことができ、本実施例ではラッチ回路７２、７３を含む。リターンツーゼロ信号ＲＴＺは、ラッチ回路７２、７３の入力７２ａ、７３ａに接続された配線導体３６を介してラッチ回路７２、７３に提供される。ラッチ信号ＬＡＴ１、ＬＡＴ２は、それぞれ、ラッチ回路７２、７３のラッチ入力７２ｂ、７３ｂに入力され、またラッチ回路７２、７３のラッチのタイミングを規定する。ラッチ回路７２、７３は、それぞれ、ラッチ信号ＬＡＴ１、ＬＡＴ２により規定される値Ｂ_０、Ｂ_１を格納し、またこれらの格納値を出力７２ｃ、７３ｃに提供する。

図５の（ｂ）部には、エンコーダ８１が示されている。エンコーダ８１は、複数のＡＮＤゲートといった論理ゲートを含む。例えば、２ビットの信号Ｂ_０、Ｂ_１をエンコードするためには、４個のＡＮＤゲートが必要であるが、本Ａ／Ｄ変換回路１４では各巡回毎に１．５ビットのＡ／Ｄ変換を行うので、３個のＡＮＤゲート８２、８３、８４を用いるエンコードにより、制御信号φ_Ｄ０、φ_Ｄ１、φ_Ｄ２を生成する。信号φＤＡＣは、Ｄ／Ａ変換回路２５に制御信号を提供するタイミングを規定する。ＡＮＤゲート８２、８３、８４の入力８２ｃ、８３ｃ、８４ｃが信号φＤＡＣを受ける。ＡＮＤゲート８２の入力８２ａ、８２ｂは、それぞれ、信号Ｂ_０、Ｂ_１を受ける。ＡＮＤゲート８３の入力８３ａ、８３ｂは、それぞれ、信号Ｂ_０、＿Ｂ_１を受ける。ＡＮＤゲート８３の入力８４ａ、８４ｂは、それぞれ、信号＿Ｂ_０、＿Ｂ_１を受ける。信号Ｂ_０、Ｂ_１の反転信号＿Ｂ_０、＿Ｂ_１を生成するために、インバータ８５が、必要な論理積ゲートの入力に用いられる。このエンコーダ８１では、ＡＮＤゲート８２、８３、８４の出力８２ｄ、８３ｄ、８４ｄが、それぞれ、制御信号φＤ０、φＤ１、φＤ２を提供する。これらの制御信号φＤ０、φＤ１、φＤ２は、Ｄ／Ａ変換回路２５内の３つのスイッチ素子８６ａ、８６ｂ、８６ｃを制御する。サブＡ／Ｄ変換回路１９の出力値（０、１、２）、デジタル信号（Ｄ_０、Ｄ_１）、ラッチ信号（Ｂ_０、Ｂ_１）、及び制御信号φＤ０、φＤ１、φＤ２の対応の一覧は図６に示される。

図７は、上記のＡ／Ｄ変換器を適用する例としてイメージセンサを示す図面である。図７を参照すると、ＣＭＯＳイメージセンサ１では、センサアレイ２は、センサ素子を含むセンサ回路２ａのアレイを含む。センサアレイ２の行に垂直シフトレジスタ３が接続されており、センサアレイ２の列にはＡ／Ｄ変換器アレイ４が接続されている。Ａ／Ｄ変換器アレイ４は、イメージセンサのカラムにアレイ状に配列された複数のＡ／Ｄ変換器１３を含む。Ａ／Ｄ変換器アレイ４は、センサアレイ２の列の幅に合わせて配置される。これ故に、例えば列線毎にＡ／Ｄ変換器１３を設ける回路構成では、Ａ／Ｄ変換器１３の数は列線の数に等しい。個々のＡ／Ｄ変換器１３はセンサアレイ２内のセルサイズに合わせてレイアウトされる。ＣＭＯＳイメージセンサ１では、センサアレイ２はＣＭＯＳイメージセンサのセンサ回路２ａが行方向および列方向に配列されている。図７には、ＣＭＯＳイメージセンサの画素ＰＩＸＥＬが示されており、画素ＰＩＸＥＬはセンサ回路２ａの一例である。本実施の形態に係るＡ／Ｄ変換器１３の適用は、本明細書に記載された特定の構成に限定されることはない。

以上説明したセンサ回路は、イメージセンサに限定されることなく、画素ＰＩＸＥＬの他に半導体回路に一緒に集積可能な各種のセンサに適用することができる。適用可能なセンサとして、例えば距離センサ、磁気センサ、加速度センサ、圧力センサ等がある。

引き続き図７を参照しながら、ＣＭＯＳイメージセンサ１の構成を説明する。画素ＰＩＸＥＬは、リセット状態における第１の信号Ｓ１と光誘起信号出力における第２の信号Ｓ２とを生成する。Ａ／Ｄ変換器１１の入力１３が画素ＰＩＸＥＬに接続されている。Ａ／Ｄ変換器アレイ４には、データレジスタ５が接続されており、画素ＰＩＸＥＬからの信号に対応するＡ／Ｄ変換値がデータレジスタ５に格納される。データレジスタ５は、水平シフトレジスタ６からの信号に応答して、デジタル信号を冗長表現−非冗長表現変換回路７へ提供する。冗長表現−非冗長表現変換回路７は、画素ＰＩＸＥＬからの信号に対応したＮビットのデジタルコードを生成する。

画素ＰＩＸＥＬは、フォトダイオードＤ_Ｆが、イメージに関連する一画素分の光（Ｏｐｔｉｃａｌ Ｓｉｇｎａｌ）を受ける。選択トランジスタＭ_Ｓのゲートは、行方向に伸びる行選択線Ｓに接続されている。リセットトランジスタＭ_Ｒのゲートはリセット線Ｒに接続されている。転送トランジスタＭ_Ｔのゲートは、行方向に伸びる転送選択線に接続されている。フォトダイオードＤ_Ｆの一端は転送トランジスタＭ_Ｔを介して浮遊拡散層ＦＤに接続されている。浮遊拡散層ＦＤは、リセットトランジスタＭ_Ｒを介してリセット電位線Ｒｅｓｅｔに接続されると共に、トランジスタＭ_Ａのゲートに接続されている。トランジスタＭ_Ａの一電流端子（例えばソース）は、選択トランジスタＭ_Ｓを介して列線８に接続されている。トランジスタＭ_Ａは、浮遊拡散層ＦＤの電荷量に応じて電位を選択トランジスタＭ_Ｓを介して列線に提供する。

この構造の画素において、ノイズキャンセル動作は、以下のように行われる。まず、リセット制御信号ＲをリセットトランジスタＭ_Ｒに提供し、浮遊拡散層ＦＤをリセットする。増幅トランジスタＭ_Ａを介して、このリセットレベルを読み出す。画素ＰＩＸＥＬは、浮遊拡散層ＦＤがリセット状態にあるとき第１の信号Ｓ１を生成する。次いで、電荷転送制御信号ＴＸを転送トランジスタＭ_Ｔに供給し、フォトダイオードＤ_Ｆから光誘起信号電荷を浮遊拡散層ＦＤに転送する。この後、トランジスタＭＡを介して、この信号レベルを読み出す。画素ＰＩＸＥＬの浮遊拡散層ＦＤが光誘起電荷の蓄積状態にあるとき第２の信号Ｓ２を生成する。第２の信号Ｓ２には、光誘起電荷を示す信号に第１の信号Ｓ１が重畳されている。このリセットレベルと信号レベルの差は、図１に示されるようなＡ／Ｄ変換器を用いて求められる。これによって、画素ＰＩＸＥＬのトランジスタの特性ばらつきによる固定パターンノイズと、浮遊拡散層をリセットしたときに発生するリセットノイズといったノイズがキャンセルされる。

図８は、本実施の形態に係るＡ／Ｄ変換器の動作のためのタイミングを示す図面である。図３及び図８を参照しながら、Ａ／Ｄ変換器の動作を説明する。図８は、アナログＣＤＳ動作と最初の３サイクルＣＹＣ１、ＣＹＣ２、ＣＹＣ３のＡ／Ｄ変換動作を示す図面である。タイミング信号φ_ＣＤＳ１及びφ_ＣＤＳ２が共に「ハイ」である期間に、センサ回路２ａからの信号Ｓ１を受けて、信号Ｓ１をキャパシタ２７に格納する。次いで、タイミング信号φ_ＣＤＳ１が「ハイ」であり信号φ_ＣＤＳ２が「ロウ」である期間に、センサ回路２ａからの信号Ｓ２を受けて、アナログＣＤＳ動作を信号処理回路２３のＳＣアンプにおいて行って差分信号（Ｓ１−Ｓ２）を演算増幅回路３１の出力３１ｂに生成する。サブＡ／Ｄ変換回路１９はこの信号のＡ／Ｄ変換信号ＳＤＰを生成する。

最初のサイクルのサブＡ／Ｄ変換値はＤ_０＝１、Ｄ_１＝１である。ＲＴＺ波形発生回路２２は、サブＡ／Ｄ変換回路１９の出力からの信号ＳＤＰ（Ｄ_０、Ｄ_１）を受けて、信号ＳＤＰからリターンツーゼロ信号ＲＴＺ１を生成する。この信号ＲＴＺ１は導体配線３６を伝搬してＲＴＺ信号受信回路１８に到達する。ＲＴＺ信号受信回路１８では、ラッチ信号ＬＡＴ１、ＬＡＴ２に応答して記憶回路７１がデジタル値（Ｂ_０、Ｂ_１）を格納する。

２回目のサイクルのサブＡ／Ｄ変換値はＤ_０＝１、Ｄ_１＝０である。ＲＴＺ波形発生回路２２は、サブＡ／Ｄ変換回路１９の出力からの信号ＳＤＰ（Ｄ_０、Ｄ_１）を受けて、信号ＳＤＰからリターンツーゼロ信号ＲＴＺ２を生成する。この信号ＲＴＺ２は導体配線３６を伝搬してＲＴＺ信号受信回路１８に到達する。ＲＴＺ信号受信回路１８では、ラッチ信号ＬＡＴ１、ＬＡＴ２に応答して記憶回路７１がデジタル値（Ｂ_０、Ｂ_１）を格納する。

３回目のサイクルのサブＡ／Ｄ変換値はＤ_０＝０、Ｄ_１＝０である。ＲＴＺ波形発生回路２２は、サブＡ／Ｄ変換回路１９の出力からの信号ＳＤＰ（Ｄ_０、Ｄ_１）を受けて、信号ＳＤＰからリターンツーゼロ信号ＲＴＺ３を生成する。この信号ＲＴＺ３は導体配線３６を伝搬してＲＴＺ信号受信回路１８に到達する。ＲＴＺ信号受信回路１８では、ラッチ信号ＬＡＴ１、ＬＡＴ２に応答して記憶回路７１がデジタル値（Ｂ_０、Ｂ_１）を格納する。

巡回Ａ／Ｄ変換動作は、巡回動作モード及び演算処理モードを含む。巡回Ａ／Ｄ変換動作のサイクルＣＹＣ１、ＣＹＣ２、ＣＹＣ３の各々で、図８における信号φ１がハイであり信号φ２がロウである期間では、キャパシタ２７は入力１５からのアナログ信号又はスイッチ３２ａを介した帰還値を受ける（巡回動作モード）。キャパシタ２９の一端及び他端はそれぞれ演算増幅回路３１の入力３１ａ及び出力３１ｂに接続され、キャパシタ２７はスイッチ３２ｃによって演算増幅回路３１の入力３１ａから切り離されている。ここで、演算増幅回路３１の入力３１ａが接続される導体のインピーダンスは高くなっている。キャパシタ２９及び入力３１ａが接続されるノードは電位を保持している。

図８における信号φ２がハイであり信号φ１がロウである期間では、キャパシタ２７及び２９は演算増幅回路３１の入力３１ａに接続される。この接続において、Ｄ／Ａ変換回路２５からの信号ＳＤＡをキャパシタ２７に加えるとＳＣアンプでは演算が行われる（演算処理モード）。キャパシタ２７及び２９は演算増幅回路３１の入力３１ａに接続され、キャパシタ２９の一端及び他端はそれぞれ演算増幅回路３１の入力３１ａ及び出力３１ｂに接続されている。ここでも、演算増幅回路３１の入力３１ａが接続される導体のインピーダンスは高くなっている。キャパシタ２７、２９が接続されるノードは電位を保持している。これらの接続では、演算増幅回路３１の仮想接地端子（ここでは入力３１ａ）が仮想接地状態にある。

本実施例では、巡回動作モードにおいて、サブＡ／Ｄ変換回路１９からＤ／Ａ変換回路２５へのリターンツーゼロ信号を送っている。必要な場合には、演算処理モードの初期にリターンツーゼロ信号を送ることができる。

リターンツーゼロ信号ＲＴＺ１のハイ状態の期間の長さはリターンツーゼロ信号ＲＴＺ２のハイ状態の期間長さと異なり、同様に、リターンツーゼロ信号ＲＴＺ１のハイ状態の期間の長さはリターンツーゼロ信号ＲＴＺ３のハイ状態の期間長さ（長さゼロ）と異なる。このようなリターンツーゼロ信号ＲＴＺ１、ＲＴＺ２、ＲＴＺ３は導体配線３６を伝搬してＲＴＺ信号受信回路１８に到達する。スイッチキャパシタ増幅回路２０は当該Ａ／Ｄ変換のためのアナログ信号を処理する。リターンツーゼロ信号ＲＴＺは導体配線３６を伝搬しており、この導体配線３６がスイッチキャパシタ増幅回路２０内のノードと寄生キャパシタＣ_Ｃを介して結合している。これ故に、この処理の際に、スイッチキャパシタ増幅回路２０内のノードが、寄生キャパシタＣ_Ｃを介して導体配線３６から撹乱を受けることがある。このノードのインピーダンスが十分に低くないとき、リターンツーゼロ信号ＲＴＺ１、ＲＴＺ２、ＲＴＺ３のデジタル遷移が寄生キャパシタＣ_Ｃを介して上記のノードにノイズとして伝搬する。しかしながら、リターンツーゼロ信号ＲＴＺ１、ＲＴＺ２、ＲＴＺ３のいずれもゼロ又は偶数回の遷移（第１の電圧値のＬから第２の電圧値のＨへの遷移、及び第２の電圧値のＨから第１の電圧値のＬへの遷移）を持つので、一回目の遷移のノイズは、二回目の遷移の逆極性のノイズにより実質的に打ち消される。したがって、上記ノードのインピーダンスが高いときでさえも、結果としての残留ノイズは非常に小さい。

図９は、巡回型のＡ／Ｄ変換器の構成を概略的に示す図面である。巡回型Ａ／Ｄ変換では、総デジタルビット数よりも少ない一又は数ビットずつＡ／Ｄ変換を行う。例えばアナログ信号の数ビット分のＡ／Ｄ変換を行うと共に、これらのビット値に対応する信号を演算増幅回路を用いて差し引き演算値を生成する。この演算値のＡ／Ｄ変換を行うと共に、変換済みのビット値に対応する信号を演算増幅回路を用いて差し引き、次の巡回動作のための演算値を生成する。これを所望のビット数のデジタル信号を得るまで繰り返す。巡回型のＡ／Ｄ変換器では、多くの場合、Ｄ／Ａ変換回路２５はサブＡ／Ｄ変換回路１９よりもセンサアレイ２に近い。信号処理回路２３は、演算増幅回路３１の出力３１ｂと演算増幅回路３１の入力３１ａとの間に第２のキャパシタ２９を接続すると共に第１のキャパシタ２７を入力３１ａから切り離す。第１のキャパシタ２７は入力１５又はスイッチ５１ｂを介してアナログ値を受け、第２のキャパシタ２９は入力３１ａにおけるアナログ値（電位）の保持を行う。また、信号処理回路２３は、この信号処理回路２３の入力２３ａ又はＤ／Ａ変換回路２５の出力２５ａと演算増幅回路３１の入力３１ａとの間に第１のキャパシタ２７を接続すると共に演算増幅回路３１の出力３１ｂと演算増幅回路３１の入力３１ａとの間に第２のキャパシタ２９を接続して信号処理を行う。入力２３ａは、第１のキャパシタ２７の一端にスイッチ５１ａを介して接続される。また、巡回型のＡ／Ｄ変換器は、信号処理によって生成された演算値を演算増幅回路３１の出力３１ｂからＳＣアンプの入力に帰還する帰還経路を含む。この帰還経路はスイッチ５１ｂを含む。この巡回型Ａ／Ｄ変換器１３では、サブＡ／Ｄ変換回路１９はＡ／Ｄ変換器１３の出力の近くに配置される。制御信号のための導体３５は、Ａ／Ｄ変換器１３の出力側から入力側に向けて延在する。

図１０は、図９に示される巡回型Ａ／Ｄ変換器の動作の動作を示すタイミングチャートである。図９に示された巡回型Ａ／Ｄ変換器１３では、一回の巡回動作において１．５ビットのＡ／Ｄ変換を行う。このために、Ｄ／Ａ変換回路２５は３値のアナログ値（例えば＋Ｖ_Ｒ、ゼロ、−Ｖ_Ｒ）を提供する。このために、Ｄ／Ａ変換回路２５は、３つのスイッチ２６ａ、２６ｂ、２６ｃを含み、これらのスイッチ２６ａ、２６ｂ、２６ｃは上記の制御信号に応答して動作する。３つの基準信号（＋Ｖ_Ｒ、ゼロ、−Ｖ_Ｒ）は、電圧源３０ａ、３０ｂ、３０ｃによって提供される。３値のＤ／Ａ信号ＳＤＡを生成するために、サブＡ／Ｄ変換回路１９の出力値ＳＤＰが制御回路２１に提供される。記憶回路３３は、３つの制御信号を格納するラッチ回路といった格納回路３３ａ、３３ｂを有する。格納回路３３ａ、３３ｂは、それぞれ、格納信号φＬＡＴ１、φＬＡＴ２に応答して制御信号を格納すると共に格納値を保持する。制御回路２１は、３値のＤ／Ａ信号ＳＤＡを生成するための制御信号Ｓ_{ＣＯＮＴ１}、Ｓ_{ＣＯＮＴ２}、Ｓ_{ＣＯＮＴ３}を生成する。

引き続く説明におけるスイッチ５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅはタイミング生成器５０によって提供される信号に応答する。巡回型Ａ／Ｄ変換器１３は、入力１５を介してアナログ信号を受けるに先立って、リセット動作を行う。リセット動作では、信号φＣＤＳ２、φ２に応答してスイッチ５１ｄ、５１ｅが閉じられる。

次いで、巡回型Ａ／Ｄ変換器１３ａは、入力１５を介してアナログ信号ＳＡを受ける。このとき、信号φＣＤＳ１に応答してスイッチ５１ａは閉じ、信号φ１に応答してスイッチ５１ｂ、５１ｃは閉じている。また、信号φＣＤＳ２に応答してスイッチ５１ｄが開き、信号φ２に応答してスイッチ５１ｅが開く。

アナログ信号ＳＡはキャパシタ２７に格納される。このとき、Ｄ／Ａ変換回路２５の出力はハイインピーダンス状態（ＨｉＺ）である。また、演算増幅回路３１の出力３１ｂはキャパシタ２９を介して演算増幅回路３１の入力３１ａに接続されており、この接続において、ＳＣアンプでは、入力３１ａが接続される導体領域は十分に低いインピーダンスではない。アナログ信号ＳＡは、スイッチ５１ｂを介してサブＡ／Ｄ変換回路１９に提供され、サブＡ／Ｄ変換回路１９は２ビット分の部分Ａ／Ｄ変換値ＳＤＰを生成する。このために、サブＡ／Ｄ変換回路１９は例えば２個のコンパレータを含み、個々のコンパレータにおける比較結果をＡ／Ｄ変換値ＳＤＰとして提供する。２個のコンパレータはそれぞれ参照値＋Ｖ_Ｒ、−Ｖ_Ｒを受ける。

アナログ信号の取り込みの後に、信号処理回路２３は、信号φＣＤＳ１、φＣＤＳ２に応答してスイッチ５１ａ、５１ｄを開くと共に、信号φ１に応答すてスイッチ５１ｂ、５１ｃを開く。信号φ２に応答して、スイッチ５１ｅを閉じる。この接続により、信号処理回路２３では、キャパシタ２７、２９及び演算増幅回路３１によってＳＣアンプが構成される。このとき、導体領域ＥＰＲは、演算増幅回路３１の仮想接地端子に接続され、また高インピーダンスのノードであり、また導体３５に寄生キャパシタＣ_Ｃを介して容量的に結合している。

この接続において、制御回路２１は、受けたＡ／Ｄ変換値ＳＤＰに応じた信号（制御信号Ｓ_{ＣＯＮＴ１}、Ｓ_{ＣＯＮＴ２}、Ｓ_{ＣＯＮＴ３}のいずれか）を生成する。この信号は導体３５上を伝搬して記憶回路３３に到達する。

図１０のタイミングチャートには、制御信号Ｓ_{ＣＯＮＴ１}、Ｓ_{ＣＯＮＴ２}、Ｓ_{ＣＯＮＴ３}の全てが記載されているけれども、各巡回動作において生成される信号はこれらのうちのいずれか一つである。制御信号Ｓ_{ＣＯＮＴ１}、Ｓ_{ＣＯＮＴ２}、Ｓ_{ＣＯＮＴ３}の送出の期間は、キャパシタ２７、２９及び演算増幅回路３１によってＳＣアンプが構成されている期間内である。この期間に導体領域ＥＰＲは交流的及び直流的に高インピーダンス状態におかれる。送出の期間の始期は、ＳＣアンプの動作期間の始期の後であり、送出の期間の終期は、ＳＣアンプの動作期間の終期の前である。信号が生成されるとき、制御信号Ｓ_{ＣＯＮＴ１}、Ｓ_{ＣＯＮＴ２}、Ｓ_{ＣＯＮＴ３}のいずれも、巡回動作のタイミングにおける時刻ｔ１において第１の遷移Ｔ１を起こす。制御信号Ｓ_{ＣＯＮＴ１}は、最も長い持続期間を有し、時刻ｔ２において第２の遷移Ｔ２を起こす。制御信号Ｓ_{ＣＯＮＴ２}は、次に長い持続期間を有し、時刻ｔ３において第２の遷移Ｔ２を起こす。制御信号Ｓ_{ＣＯＮＴ３}は、最も短い持続期間を有し、時刻ｔ４において第２の遷移Ｔ２を起こす。格納回路３３ａのラッチタイミングは信号φＬＡＴ１によって規定され、格納回路３３ａの格納値は、時刻ｔ５において確定される。格納回路３３ｂのラッチタイミングは信号φＬＡＴ２によって規定され、格納回路３３ｂの格納値は、時刻ｔ６において確定される。制御信号Ｓ_{ＣＯＮＴ１}の第２の遷移Ｔ２は、時刻ｔ５の前に位置し、制御信号Ｓ_{ＣＯＮＴ２}の第２の遷移Ｔ２は、時刻ｔ６の前に位置する。

制御回路２１が制御信号Ｓ_{ＣＯＮＴ１}を提供したとき、格納回路３３ａの格納値は、時刻ｔ５において確定され、格納値は「１」である。格納回路３３ｂの格納値は、時刻ｔ６において確定され、格納値は「１」である。また、制御回路２１が制御信号Ｓ_{ＣＯＮＴ２}を提供したとき、格納回路３３ａの格納値は、時刻ｔ５において確定され、格納値は「１」である。格納回路３３ｂの格納値は、時刻ｔ６において確定され、格納値は「０」である。さらに、制御回路２１が制御信号Ｓ_{ＣＯＮＴ３}を提供したとき、格納回路３３ａの格納値は、時刻ｔ５において確定され、格納値は「０」である。格納回路３３ｂの格納値は、時刻ｔ６において確定され、格納値は「０」である。

格納回路３３ａ、３３ｂの格納値は、例えばデコーダ回路３３ｃによって、スイッチ２６ａ〜２６ｃの開閉を制御するためのスイッチ信号に変換される。スイッチ信号に応じてスイッチ２６ａ〜２６ｃのいずれか一つが、信号ＳＤＡをキャパシタ２７の一端に結合される。信号ＳＤＡの印加に応答して、最初の巡回動作による演算値が生成される。

この演算値は、サブＡ／Ｄ変換回路１９によって、２回目の信号ＳＤＰとして出力１７に提供される。また、信号ＳＤＰは制御回路２１に提供されて、２回目の巡回動作のための制御信号（制御信号Ｓ_{ＣＯＮＴ１}、Ｓ_{ＣＯＮＴ２}、Ｓ_{ＣＯＮＴ３}のいずれか）が生成される。この制御信号は、導体３５を伝搬した後に、記憶回路３３に格納される。Ｄ／Ａ変換回路２５は、記憶回路３３の格納値に応じた信号ＳＤＡをキャパシタ２７の一端に提供する。所望のビット数のデジタル信号が得られるまで、巡回Ａ／Ｄ変換の動作が繰り返される。巡回Ａ／Ｄ変換の各々において、制御回路２１から記憶回路３３への制御信号は、いずれの場合も、２回の遷移からなる波形を有するので、２回の遷移に基づくノイズは結果的にキャンセルされる。この結果、ＳＣアンプの導体領域ＥＰＲへのノイズが低減される。

本実施の形態では、一回の巡回Ａ／Ｄ変換において３値のデジタル値（１．５ビット）を生成している。一回の巡回Ａ／Ｄ変換において２値のデジタル値（１ビット）を生成することもできる。このＡ／Ｄ変換では、Ｄ／Ａ変換回路２５は、２つの信号ＳＤＡを提供する。記憶回路３３は一個の格納回路を含む。

図１１は、２値の信号ＳＤＡを提供するＤ／Ａ変換回路を制御するための制御信号の波形を示す図面である。図１１のタイミングチャートには、制御信号Ｓ_{ＣＯＮＴ１}、Ｓ_{ＣＯＮＴ２}の全てが記載されているけれども、各巡回動作において生成される信号はこれらのうちのいずれか一つである。信号が生成されるとき、制御信号Ｓ_{ＣＯＮＴ１}、Ｓ_{ＣＯＮＴ２}のいずれも、巡回動作のタイミングにおける時刻ｓ１において第１の遷移Ｔ１を起こす。制御信号Ｓ_{ＣＯＮＴ１}は、長い持続期間を有し、時刻ｓ２において第２の遷移Ｔ２を起こす。制御信号Ｓ_{ＣＯＮＴ２}は、短い持続期間を有し、時刻ｓ３において第２の遷移Ｔ２を起こす。単一の格納回路の格納タイミングは、ラッチクロック信号によって規定され、この格納回路の格納値は、時刻ｓ４において確定される。制御信号Ｓ_{ＣＯＮＴ１}の第２の遷移Ｔ２は、時刻ｓ４の前に位置する。制御回路２１が制御信号Ｓ_{ＣＯＮＴ１}を提供したとき、格納回路の格納値は、時刻ｓ４において確定され、格納値は「１」であり、また制御回路２１が制御信号Ｓ_{ＣＯＮＴ２}を提供したとき、格納回路の格納値は、時刻ｓ４において確定され、格納値は「０」である。

図１２は、２値の信号ＳＤＡを提供するＤ／Ａ変換回路を制御するための制御信号の波形を示す図面である。図１２のタイミングチャートには、制御信号Ｓ_{ＣＯＮＴ１}、Ｓ_{ＣＯＮＴ２}の全てが記載されているけれども、各巡回動作において生成される信号はこれらのうちのいずれか一つである。本実施例では、制御信号Ｓ_{ＣＯＮＴ２}には遷移がなく、一定に値を有する信号である。遷移を有する信号が生成されるとき、制御信号Ｓ_{ＣＯＮＴ１}は、巡回動作のタイミングにおける時刻ｕ１において第１の遷移Ｔ１を起こす。制御信号Ｓ_{ＣＯＮＴ１}は、時刻ｕ２において第２の遷移Ｔ２を起こす。単一の格納回路の格納タイミングは、ラッチクロック信号によって規定され、この格納回路の格納値は、時刻ｕ３において確定される。制御回路２１が制御信号Ｓ_{ＣＯＮＴ１}を提供したとき、格納回路の格納値は、時刻ｕ３において確定され、格納値は「１」であり、また制御回路２１が制御信号Ｓ_{ＣＯＮＴ２}を提供したとき、格納回路の格納値は、時刻ｕ３において確定され、格納値は「０」である。

これまでの実施例に示されるように、キャパシタ２７、２９が接続される演算増幅回路３１の入力或いはキャパシタ２７、２９の少なくともいずれか一方が接続される演算増幅回路３１の入力が直流的に及び交流的に高インピーダンス状態である期間において、第１の電圧レベルから第２の電圧レベルへの遷移の数と第２の電圧レベルから第１の電圧レベルへの遷移の数とが同数である遷移を有する波形の制御信号によってＤ／Ａ変換器の動作が可能でなる。また、Ｄ／Ａ変換回路を制御する制御信号の波形が、偶数回（ゼロ回を含む）の遷移を有するとき、遷移に起因するカップリングノイズが低減される。

発明者の見積もりによれば、寄生キャパシタを介した容量的な結合により、典型的なＡ／Ｄ変換器では電圧振幅３ミリボルト（ｍＶ）程度のノイズが導体領域ＥＰＲに加わる。制御回路２１からＤ／Ａ変換回路２５への制御信号を例えばＲＴＺ符号化することによって、電圧振幅３ミリボルト程度のノイズと、電圧振幅−３ミリボルト程度のノイズとの両方が電位領域ＥＰＲに加わる。フルスケール電圧１ボルトの１２ビットＡ／Ｄ変換では、１ＬＥＢが０．２５ミリボルト（ｍＶ）であるので、ノイズレベル３ｍＶは１２ＬＥＢに相当する。ノイズレベル３ｍＶは大きな値である。

図１３は、巡回型Ａ／Ｄ変換器の内部の増幅回路（ＭＤＡＣ：Multiplying D/A converter）において、サブＡ／Ｄ変換回路内のコンパレータからＤ／Ａ変換回路への制御信号のための配線が演算増幅回路の反転入力（仮想接地点）と寄生キャパシタＣ_Ｃでカップリングが生じたときに発生する誤差と、寄生キャパシタＣ_Ｃの値の関係をシミュレーションにより求めたものである。図９に示される信号処理回路２３内のキャパシタ２７、２９は１ピコファラッドである。図１３を参照すると、特性線Ｄａ、Ｄｂ、Ｄｃ、Ｄｄが表されている。演算増幅回路３１が全差動型の回路であるとき、及びシングルエンド型の回路であるときの各々に対して、シミュレーションによる誤差を掲載した。いずれの場合も、ＲＴＺ符号化を用いることにより、ノイズの影響は大幅に精度が改善された。シングルエンド型の回路において、ノイズの影響は約１／３０に低減された。全差動型の回路において、ＲＴＺ符号化を用いることによって、カップリングノイズによる誤差の影響をほとんど受けることなく信号処理のための演算を行うことができる。

図１４は、別のＡ／Ｄ変換器の構成を概略的に示す図面である。このＡ／Ｄ変換では、サブＡ／Ｄ変換回路１９は、総デジタルビット数よりも少ない一又は数ビットのＡ／Ｄ変換値を生成する。例えばアナログ信号の数ビット分のＡ／Ｄ変換を行うと共に、これらのビット値に対応する信号を演算増幅回路を用いて差し引き、残差を示す演算値ＳＡＲを生成する。この演算値ＳＡＲは、ホールド回路６１に保持される。このＡ／Ｄ変換器１３では、多くの場合、サブＡ／Ｄ変換回路１９はＤ／Ａ変換回路２５よりもセンサアレイ２の近くに位置する。このＡ／Ｄ変換器１３では、サブＡ／Ｄ変換回路１９はＡ／Ｄ変換器１３の入力の近くに配置される。制御信号のための導体（図１おける導体３５）は、Ａ／Ｄ変換器１３の入力側から出力側に向けて延在する。

Ａ／Ｄ変換器１３では、図１４に示されるように、信号処理回路２３は、Ｄ／Ａ変換器２６と、キャパシタ２７、２７ａ、２７ｂと、演算増幅回路３１とを含む。Ｄ／Ａ変換器２６は、第１及び第２のＤ／Ａ変換部２８ａ、２８ｂを含み、第１及び第２のＤ／Ａ変換部２８ａ、２８ｂの各々は、Ｄ／Ａ変換回路２５及び記憶回路３３を含む。第１及び第２のＤ／Ａ変換部２８ａ、２８ｂの各々には、Ｄ／Ａ値を提供するために、電圧源３０ｄ、３０ｅに接続されている。

信号処理回路２３がＳＣアンプを構成するときは、キャパシタ２７の一端は、キャパシタ２９の一端及び演算増幅回路３１の第１の入力３１ａに接続されて、導体領域ＥＰＲが形成される。或いは、別の例では、キャパシタ２７の一端が演算増幅回路３１の入力３１ａから切り離されると共にキャパシタ２９の一端が演算増幅回路３１の入力３１ａに接続されて、導体領域ＥＰＲが形成される。

また、所望の動作を得るために、信号処理回路２３は、タイミング生成器６０によって制御される一又は複数のスイッチを含む。これらのスイッチは、例えば図９におけるスイッチ５１ａ〜５１ｅと類似の位置に配置される。これらのスイッチを介して、キャパシタ２７ａ、キャパシタ２７ｂ、キャパシタ２７、キャパシタ２９、及び演算増幅回路３１が接続されることができる。信号処理回路２３がＳＣアンプを構成するときは、キャパシタ２７ｂの一端、キャパシタ２７ａの一端、キャパシタ２７の一端、キャパシタ２９の一端、及び演算増幅回路３１の第１の入力３１ａが互いに接続されて、導体領域ＥＰＲが形成される。このとき、第１のＤ／Ａ変換部２８ａの出力２４ａは、キャパシタ（キャパシタンス：２Ｃ）２７ａを介して、キャパシタ２７の一端、キャパシタ２９の一端、キャパシタ２７ｂの一端及び演算増幅回路３１の第１の入力３１ａに接続される。また、第２のＤ／Ａ変換部２８ｂの出力２４ｂは、キャパシタ（キャパシタンス：Ｃ）２７ｂを介して、キャパシタ２７の一端、キャパシタ２９の一端、キャパシタ２７ａの一端及び演算増幅回路３１の第１の入力３１ａに接続される。

この信号処理回路２３においても、導体領域ＥＰＲは、制御信号の伝搬経路である導体３５に寄生キャパシタを介して容量的に結合される。

図１４に示されたＡ／Ｄ変換器１３の動作を説明する。信号φ_Ｒに応答してスイッチ６３ａを導通させて、セルアレイ２内のセンサ回路２ａからの出力信号のリセットレベル信号Ｓ１をキャパシタ２７にサンプルする。その後、信号φ_Ｒに応答してスイッチ６３ａを非導通にして、センサ回路２ａからの出力信号の信号レベル信号Ｓ２をキャパシタ２７に受けて、キャパシタ２７、２９及び演算増幅回路３１を用いて信号処理を行う。このときの信号処理は差分信号（Ｓ１−Ｓ２）の生成とその増幅である。この信号処理のための接続では、ＳＣアンプが構成される。

このとき、サブＡ／Ｄ変換回路２１は、２ビットのＡ／Ｄ変換でリセットレベルＳ１と信号レベルＳ２の差をＡ／Ｄ変換値を生成して、その結果によって、４値のＤ／Ａ変換器２６を制御する。これにより、増幅された信号は以下の式で表される。
ＶＯＵＴ＝４×（Ｓ１−Ｓ２）−Ｄ×（Ｖ_Ｒ１−Ｖ_Ｒ２）
増幅の係数「４」は、キャパシタ２７（キャパシタンス：４Ｃ）とキャパシタ２９（キャパシタンス：Ｃ）との比率で規定される。ＳＣアンプの出力及び（Ｖ_Ｒ１−Ｖ_Ｒ２）が正値となるようにＶ_Ｒ１、Ｖ_Ｒ２を定める。
２ビットでＡ／Ｄ変換された値Ｄは以下のように規定される。
Ｄ、 入力アナログ値の範囲。
０：（Ｓ１−Ｓ２）≦（Ｖ_Ｒ１−Ｖ_Ｒ２）／４。
１：（Ｖ_Ｒ１−Ｖ_Ｒ２）／４＜（Ｓ１−Ｓ２）≦（Ｖ_Ｒ１−Ｖ_Ｒ２）／２。
２：（Ｖ_Ｒ１−Ｖ_Ｒ２）／２＜（Ｓ１−Ｓ２）≦３×（Ｖ_Ｒ１−Ｖ_Ｒ２）／４。
３：３×（Ｖ_Ｒ１−Ｖ_Ｒ２）／４≦（Ｓ１−Ｓ２）。
値Ｄは、２ビットＡ／Ｄ変換回路の出力に対して、０、１、２、３の４値のいずれかとなり、演算値ＶＯＵＴが最も小さくなるような値を取る。換言すれば、演算値ＶＯＵＴがそのようになるように、Ａ／Ｄ変換器１３が動作する。

制御回路２１は、サブＡ／Ｄ変換回路１９から２ビットの信号に応じて、第１及び第２のＤ／Ａ変換部２８ａ、２８ｂを制御するための制御信号Ｓ_ＣＯＮＴを生成する。

制御信号Ｓ_ＣＯＮＴとして、図１０〜図１２において接続された波形の制御信号Ｓ_{ＣＯＮＴ１}〜Ｓ_{ＣＯＮＴ２}を使用できる。これらの制御信号の波形は２回の遷移Ｔ１、Ｔ２を含むので、導体領域ＥＰＲへのデジタルノイズが低減される。制御信号Ｓ_ＣＯＮＴは記憶回路３３内の格納回路３３ａ、３３ｂに格納される。第１のＤ／Ａ変換部２８ａにおけるＤ／Ａ変換回路では、Ａ／Ｄ変換のビット位置に応じて重み付けされたキャパシタ２７ａにＤ／Ａ値Ｖ_Ｒ１又はＶ_Ｒ２を提供する。また、第２のＤ／Ａ変換部２８ｂにおけるＤ／Ａ変換回路では、Ａ／Ｄ変換のビット位置に応じて重み付けされたキャパシタ２７ｂにＤ／Ａ値Ｖ_Ｒ１又はＶ_Ｒ２を提供する。

また、２ビットのＡ／Ｄ変換でリセットレベルＳ１と信号レベルＳ２の差のＡ／Ｄ変換について説明する。第１及び第２のＤ／Ａ変換部２８ａ、２８ｂにおけるＤ／Ａ変換回路２５のスイッチ２６ｄ、２６ｅに、信号φＡ、φＢ、φＣ、φＤが供給される。サブＡ／Ｄ変換回路１９が信号レベルＳ２のＡ／Ｄ変換を行う前では、φＡ＝φＣ＝１、φＢ＝φＤ＝０と設定される。信号レベルＳ２のＡ／Ｄ変換の後には、これらの信号φ_Ａ〜φ_Ｄは、値Ｄに応じて以下のように設定される。
Ｄ：φＡ 、φＢ 、φＣ 、φＤ 。
０：１→１、０→０、１→１、０→０。
１：１→０、０→１、１→１、０→０。
２：１→１、０→０、１→０、０→１。
３：１→０、０→１、１→０、０→１。
このような動作により、信号処理回路２３における出力値ＶＯＵＴが生成される。

出力値ＶＯＵＴは、信号φ_Ｓに応答してスイッチ６１ａを導通させることによってホールドキャパシタＣ_Ｓにサンプリングされ、ホールド（記憶）される。既に説明したように、このＡ／Ｄ変換器も、センサアレイ２の列毎に配置されており、信号読み出し時（水平転送時）に、ｊ番目の列線を読み場合は、信号φ_H（ｊ）＝１の時に、記憶された電荷が出力線Ｌ_ＯＵＴに流れだして読み出される。

読み出されたアナログ残差信号ＳＤＲには、引き続く信号処理（例えば、下位ビットのＡ／Ｄ変換の処理）が施される。

図１、図９及び図１４に示すように、サブＡ／Ｄ変換回路が、センサアレイ側及びデータレジスタ側のいずれに位置する形態についても、Ｄ／Ａ変換回路への制御信号にＲＴＺ伝送方式を適用することは有効である。デジタル制御信号の伝搬経路となる導体線に、増幅回路に仮想接地点が寄生キャパシタを介してカップリングするとき、カップリングノイズにより誤差を生じる。以上説明したように、ＲＴＺ符号のような制御信号を使うことによって、カップリングノイズの影響を低減することができる。

好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることが当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。

以上説明したように、本実施の形態によれば、デジタル信号を伝える導体からの容量結合によるノイズの伝搬を低減可能な複数のＡ／Ｄ変換器を含むＡ／Ｄ変換集積回路を提供することを目的とする。

１…ＣＭＯＳイメージセンサ、２…センサアレイ、２ａ…センサ回路、４…Ａ／Ｄ変換器アレイ、ＰＩＸＥＬ…画素、Ｓ１…リセット状態における第１の信号、Ｓ２…光誘起信号出力における第２の信号、５…データレジスタ、６…水平シフトレジスタ、７…冗長表現−非冗長表現変換回路、１１…Ａ／Ｄ変換集積回路、１３ａ〜１３ｎ…Ａ／Ｄ変換器、１３、１４…Ａ／Ｄ変換器、１５…Ａ／Ｄ変換器の入力、１７…Ａ／Ｄ変換器の出力、１８…ＲＴＺ信号受信回路、１９…サブＡ／Ｄ変換回路、２０…スイッチキャパシタ増幅回路、２１…制御回路、２３…信号処理回路、ＳＡ…アナログ信号、ＳＤ…デジタル信号、Ｓ_ＣＯＮＴ…制御信号、Ｌ１、Ｌ２…電圧レベル、２２…ＲＴＺ波形発生回路、２５…Ｄ／Ａ変換回路、２６…Ｄ／Ａ変換器、２６ａ、２６ｂ、２６ｃ…スイッチ、２７、２９…キャパシタ、２８ａ、２８ｂ…Ｄ／Ａ変換部、３１…演算増幅回路、３２ａ、３２ｂ、３２ｃ、３２ｄ、３２ｅ…スイッチ素子、３３…記憶回路、φＬＡＴ０、φＬＡＴ１、φＬＡＴ２…ラッチ信号、φ_１、φ_２、φ_ＣＤＳ１、φ_ＣＤＳ２、φ_ＤＡＣ…タイミング信号、ＥＰＲ…導体領域、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ…電圧源、３３…記憶回路、３３ａ、３３ｂ…格納回路、３３ｃ…デコーダ回路、３５…導体、４１…Ａ／Ｄ変換器、４３…Ｄ／Ａ変換回路、４５…サブＡ／Ｄ変換回路、５１、５１ｂ、５１ｃ、５１ｄ、５１ｅ…スイッチ、ＳＤＡ…Ｄ／Ａ信号、Ｓ_{ＣＯＮＴ１}、Ｓ_{ＣＯＮＴ２}、Ｓ_{ＣＯＮＴ３}…制御信号、Ｔ１、Ｔ２…制御信号の遷移、３４、５０、６０…タイミング生成器、＋Ｖ_Ｒ、−Ｖ_Ｒ…参照値、ＳＡＲ…残差を示す演算値、６３ａ…スイッチ、２７ａ，２７ｂ…キャパシタ。

Claims (15)

1. 複数のＡ／Ｄ変換器を含むＡ／Ｄ変換集積回路であって、
   各Ａ／Ｄ変換器は、
   Ａ／Ｄ変換されるべきアナログ信号を受ける入力と、
   該アナログ信号を表す所定ビット数のデジタル信号の少なくとも一部分を提供する出力と、
   前記アナログ信号を受けて前記デジタル信号のうちの一又は複数のビット値を表すサブデジタル信号を生成すると共に、該サブデジタル信号を前記出力に提供するサブＡ／Ｄ変換回路と、
   前記サブＡ／Ｄ変換回路の出力に接続され、前記サブデジタル信号を変調したＲＴＺ信号を発生するＲＴＺ波形発生回路と、
   Ｄ／Ａ変換回路と、
   複数のキャパシタ、スイッチ素子及び演算増幅回路からなり、少なくとも前記キャパシタの１つが前記演算増幅回路の仮想接地端子に前記スイッチ素子を介して接続されてなるスイッチキャパシタ増幅回路と、
   前記ＲＴＺ信号をデジタル信号にエンコードした信号を保持する記憶回路を備え、前記記憶回路の出力を前記Ｄ／Ａ変換回路に出力するＲＴＺ信号受信回路と、
   を備えたＡ／Ｄ変換集積回路。
2. 前記ＲＴＺ波形発生回路の前記ＲＴＺ信号は、前記演算増幅回路の仮想接地端子に接続される前記スイッチ素子の状態が変化しない期間において、第１の電圧レベルから第２の電圧レベルへの遷移と前記第２の電圧レベルから前記第１の電圧レベルへの遷移とが同数の遷移数を含む波形からなる、請求項１に記載されたＡ／Ｄ変換集積回路。
3. 前記ＲＴＺ波形発生回路の前記ＲＴＺ信号は、前記演算増幅回路の仮想接地端子が仮想接地状態にある期間において、第１の電圧レベルから第２の電圧レベルへの遷移と前記第２の電圧レベルから前記第１の電圧レベルへの遷移とが同数の遷移数を含む波形からなる、請求項１または請求項２に記載されたＡ／Ｄ変換集積回路。
4. 前記ＲＴＺ波形発生回路の前記ＲＴＺ信号は、サブＡ／Ｄ変換回路の出力を前記Ｄ／Ａ変換回路に戻す巡回動作モードと、前記演算増幅回路が演算処理を行う演算処理モードからなる巡回Ａ／Ｄ変換動作において、前記巡回動作モードの期間に、第１の電圧レベルから第２の電圧レベルへの遷移と前記第２の電圧レベルから前記第１の電圧レベルへの遷移とが同数の遷移数を含む波形からなる、請求項１、請求項２、及び請求項３のいずれか一項に記載されたＡ／Ｄ変換集積回路。
5. 複数のＡ／Ｄ変換器を含むＡ／Ｄ変換集積回路であって、
   各Ａ／Ｄ変換器は、
   Ａ／Ｄ変換されるべきアナログ信号を受ける入力と、
   該アナログ信号を表す所定ビット数のデジタル信号の少なくとも一部分を提供する出力と、
   前記アナログ信号を受けて前記デジタル信号のうちの一又は複数のビット値を表す信号を生成すると共に、該信号を前記出力に提供するサブＡ／Ｄ変換回路と、
   前記サブＡ／Ｄ変換回路の出力に接続され、前記信号に応じた第１の制御信号を提供する制御回路と、
   Ｄ／Ａ変換器、第１のキャパシタ、第２のキャパシタ及び演算増幅回路を有する信号処理回路と、
   を備え、
   前記Ｄ／Ａ変換器は、前記制御回路からの前記第１の制御信号をラッチする記憶回路と、該記憶回路の格納値に応じたアナログ出力値を提供する出力を含むＤ／Ａ変換回路とを含み、
   前記信号処理回路は信号処理及び信号保持の少なくともいずれか一方を行い、前記信号処理では、前記Ｄ／Ａ変換回路の前記出力と前記演算増幅回路の入力との間に前記第１のキャパシタを接続すると共に前記演算増幅回路の出力と前記演算増幅回路の前記入力との間に前記第２のキャパシタを接続し、前記信号保持では前記第１のキャパシタが前記演算増幅回路の前記入力から切り離されると共に前記演算増幅回路の出力と前記演算増幅回路の前記入力との間に前記第２のキャパシタを接続され、
   前記第１の制御信号は、第１の電圧レベルから第２の電圧レベルへの遷移の数と前記第２の電圧レベルから前記第１の電圧レベルへの遷移の数とが同数である波形を有する、Ａ／Ｄ変換集積回路。
6. 複数のＡ／Ｄ変換器を含むＡ／Ｄ変換集積回路であって、
   各Ａ／Ｄ変換器は、
   Ａ／Ｄ変換されるべきアナログ信号を受ける入力と、
   該アナログ信号を表す所定ビット数のデジタル信号の少なくとも一部分を提供する出力と、
   前記アナログ信号を受けて前記デジタル信号のうちの一又は複数のビット値を表す信号を生成すると共に、該信号を前記出力に提供するサブＡ／Ｄ変換回路と、
   前記サブＡ／Ｄ変換回路の出力に接続され、前記信号に応じた第１の制御信号を提供する制御回路と、
   Ｄ／Ａ変換器、第１のキャパシタ、第２のキャパシタ及び演算増幅回路を有する信号処理回路と、
   を備え、
   前記Ｄ／Ａ変換器は、前記制御回路からの前記第１の制御信号をラッチする記憶回路と、該記憶回路の格納値に応じたアナログ出力値を提供する出力を含むＤ／Ａ変換回路とを含み、
   前記信号処理回路は、前記Ｄ／Ａ変換回路の前記出力と前記演算増幅回路の入力との間に前記第１のキャパシタを接続すると共に前記演算増幅回路の出力と前記演算増幅回路の前記入力との間に前記第２のキャパシタを接続して信号処理を行い、
   前記第１の制御信号は、前記第１及び第２のキャパシタが接続される前記演算増幅回路の入力が直流的にも交流的にも高インピーダンス状態である期間において第１の電圧レベルから第２の電圧レベルへの遷移と前記第２の電圧レベルから前記第１の電圧レベルへの遷移とが同数の遷移数を含む波形を有する、Ａ／Ｄ変換集積回路。
7. 前記第１の制御信号は、前記Ｄ／Ａ変換器の前記記憶回路と前記制御回路とを接続する導体を伝播し、
   前記導体は、前記演算増幅回路の前記入力に前記信号処理の際に接続される導体領域と寄生キャパシタを介して容量的に結合されている、請求項５又は請求項６に記載されたＡ／Ｄ変換集積回路。
8. 前記制御回路は、前記信号に応じた第２の制御信号を提供し、
   前記記憶回路は、前記第２の制御信号をラッチし、
   前記第２の制御信号は、第３の電圧レベルから第４の電圧レベルへの遷移と、前記第４の電圧レベルから前記第３の電圧レベルへの遷移とを含む波形を有し、
   前記第１の制御信号の前記波形における前記第２の電圧レベルの持続時間は、前記第２の制御信号の前記波形における前記第４の電圧レベルの持続時間と異なる、請求項５〜請求項７のいずれか一項に記載されたＡ／Ｄ変換集積回路。
9. 前記制御回路は、前記信号に応じた第３の制御信号を提供し、
   前記記憶回路は、前記第３の制御信号をラッチし、
   前記第３の制御信号は、第５の電圧レベルから第６の電圧レベルへの遷移と、前記第６の電圧レベルから前記第５の電圧レベルへの遷移とを含む波形を有し、
   前記第３の制御信号の前記波形における前記遷移の間隔は、前記第１の制御信号の前記波形における前記遷移の間隔と異なり、
   前記第３の制御信号の前記波形における前記遷移の間隔は、前記第２の制御信号の前記波形における前記遷移の間隔と異なる、請求項８に記載されたＡ／Ｄ変換集積回路。
10. 前記制御回路は、前記信号に応じた第４の制御信号を提供し、
    前記記憶回路は、前記第４の制御信号をラッチし、
    前記第４の制御信号は、一定の電圧レベルの波形を有する、請求項８に記載されたＡ／Ｄ変換集積回路。
11. 前記記憶回路は、第１のラッチ信号に応じて動作する第１のラッチ回路と、第２のラッチ信号に応じて動作する第２のラッチ回路とを含み、
    前記第１のラッチ信号のラッチタイミングは前記第２のラッチ信号のラッチタイミングと異なる、請求項８〜請求項１０のいずれか一項に記載されたＡ／Ｄ変換集積回路。
12. 前記信号処理によって生成された演算値を前記信号処理回路の出力を介して前記信号処理回路の入力に帰還する帰還経路を更に備え、
    前記Ａ／Ｄ変換器は、巡回Ａ／Ｄ変換を行う、請求項５〜請求項１１のいずれか一項に記載されたＡ／Ｄ変換集積回路。
13. 前記信号処理回路は、前記アナログ信号を受ける入力と、第３のキャパシタとを含み、
    前記信号処理において、前記第３のキャパシタは、前記信号処理回路の入力と前記演算増幅回路の前記入力との間に接続される、請求項５〜請求項１１のいずれか一項に記載されたＡ／Ｄ変換集積回路。
14. 前記信号処理回路は、前記制御回路からの第５の制御信号をラッチする別の記憶回路と、該別の記憶回路の格納値に応じた出力値を提供する出力を有する別のＤ／Ａ変換回路とを含み、
    前記第５の制御信号は、第７の電圧レベルから第８の電圧レベルへの遷移と、前記第８の電圧レベルから前記第７の電圧レベルへの遷移とを含む波形を有する、請求項１３に記載されたＡ／Ｄ変換集積回路。
15. センサ素子を含むセンサ回路のセンサアレイを備え、
    前記Ａ／Ｄ変換器は、前記センサアレイのカラムに配置され、
    前記アナログ信号は前記センサアレイによって提供される、請求項５〜請求項１４のいずれか一項に記載されたＡ／Ｄ変換集積回路。

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