JP2000036748A - デジタル−アナログ変換器 - Google Patents

Abstract

(57)【要約】 【課題】 部品の動作速度を上げることなく歪みの少な
い出力波形を得ることができるデジタル−アナログ変換
器を提供すること。 【解決手段】 Ｄ／Ａ変換器は、４つのデータ保持部１
０−１〜１０−４、４つの階段関数発生部１１−１〜１
１−４、加算部１２、Ｄ／Ａ変換部１４、２つの積分処
理部１６、１８、タイミング制御部２０を含んで構成さ
れている。順次入力される４つのデジタルデータのそれ
ぞれが各データ保持部に保持され、この保持されたデー
タに対応した値を有する階段関数を各階段関数発生部で
発生する。各階段関数発生部で発生した階段関数を加算
部１２によって加算し、この加算値に対応した階段状の
アナログ電圧をＤ／Ａ変換器１４によって発生し、さら
に２つの積分処理部１６、１８によってこの合成波形に
対して２回の積分処理を行うことにより、入力されたデ
ジタルデータをつなぐ連続的なアナログ電圧を発生させ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、離散的なデジタル
データを連続的なアナログ信号に変換するデジタル−ア
ナログ変換器に関する。なお、本明細書においては、関
数の値が局所的な領域で０以外の有限の値を有し、それ
以外の領域で０となる場合を「有限台」と称して説明を
行うものとする。

【０００２】

【従来の技術】最近のデジタルオーディオ装置、例えば
ＣＤ（コンパクトディスク）プレーヤ等においては、離
散的な音楽データ（デジタルデータ）から連続的なアナ
ログの音声信号を得るためにオーバーサンプリング技術
を適用したＤ／Ａ（デジタル−アナログ）変換器が用い
られている。このようなＤ／Ａ変換器は、入力されるデ
ジタルデータの間を補間して擬似的にサンプリング周波
数を上げるために一般にはデジタルフィルタが用いられ
ており、各補間値をサンプルホールド回路によって保持
して階段状の信号波形を生成した後にこれをローパスフ
ィルタに通すことによって滑らかなアナログの音声信号
を出力している。

【０００３】ところで、Ｄ／Ａ変換器に含まれるデジタ
ルフィルタによるデータ補間は、一般にはｓｉｎｃ関数
と称される標本化関数を用いて行われる。図１３は、ｓ
ｉｎｃ関数の説明図である。ｓｉｎｃ関数は、ディラッ
クのデルタ関数を逆フーリエ変換したときに現れるもの
であり、標本化周波数をｆとしたときにｓｉｎ（πｆ
ｔ）／（πｆｔ）で定義される。このｓｉｎｃ関数は、
ｔ＝０の標本点のみで１になり、他の全ての標本点では
０となる。

【０００４】従来は、このｓｉｎｃ関数の波形データを
ＦＩＲ（finite impulse response）フィルタのタップ
計数に設定したデジタルフィルタを用いることにより、
オーバーサンプリングを行っている。

【０００５】

【発明が解決しようとする課題】ところで、デジタルフ
ィルタによって離散的な音声データ間の補間演算を行う
オーバーサンプリング技術を用いると、減衰特性がなだ
らかなローパスフィルタを用いることができるため、ロ
ーパスフィルタによる位相特性を直線位相特性に近づけ
るとともに標本化折返し雑音を低減することが可能にな
る。このような効果は擬似的なサンプリング周波数を上
げれば上げるほど顕著になるが、サンプリング周波数を
上げるとそれだけデジタルフィルタやサンプルホールド
回路の処理速度も高速化されるため、高速化に適した高
価な部品を使用する必要があり、部品コストの上昇を招
く。また、画像データのように本来のサンプリング周波
数自体が高い場合（例えば数ＭＨｚ）には、これをオー
バーサンプリングするには数十ＭＨｚから数百ＭＨｚで
動作可能な部品を用いてデジタルフィルタやサンプルホ
ールド回路を構成する必要があり、その実現が容易では
なかった。

【０００６】また、オーバーサンプリング技術を用いた
場合であっても、最終的には階段状の信号波形をローパ
スフィルタに通して滑らかなアナログ信号を生成してい
るため、ローパスフィルタを用いている限り厳密な意味
での直線位相特性を持たせることができなかった。ま
た、上述したｓｉｎｃ関数は、±∞で０に収束する関数
であるため、正確な補間値を求めようとすると、全ての
デジタルデータの値を考慮する必要があるが、実際は回
路規模等の都合から、考慮するデジタルデータの範囲を
限定してデジタルフィルタのタップ係数の数が設定され
ており、得られる補間値には打ち切り誤差が含まれてい
た。

【０００７】このように、オーバーサンプリング技術を
適用した従来のＤ／Ａ変換器は、擬似的にサンプリング
周波数を上げるために高速な部品が必要であって、コス
ト高を招いたり、あるいは実現が容易ではかった。ま
た、ローパスフィルタを通すため位相特性の劣化があ
り、しかもｓｉｎｃ関数を適用したデジタルフィルタを
用いているため打ち切り誤差が含まれ、これらに対応し
た出力波形の歪みが生じていた。

【０００８】本発明は、このような点に鑑みて創作され
たものであり、その目的は、部品の動作速度を上げるこ
となく歪みの少ない出力波形を得ることができるデジタ
ル−アナログ変換器を提供することにある。

【０００９】

【課題を解決するための手段】上述した課題を解決する
ために、本発明のデジタル−アナログ変換器は、入力さ
れたデジタルデータのそれぞれに対応する値を有する所
定の階段関数を発生させてこれらを加算し、階段状のア
ナログ電圧に変換した後に複数回のアナログ積分を行う
ことによって、順に入力される各デジタルデータに対応
する電圧をなめらかにつなぐ連続したアナログ信号を発
生する。このように、順に入力される複数のデジタルデ
ータに対応する所定の階段関数を複数のデジタルデータ
のそれぞれについて発生させて各階段関数の値を加算
し、その後この加算結果をアナログ電圧に変換して積分
することにより連続的に変化するアナログ信号が得られ
るため、最終的なアナログ信号を得るためにローパスフ
ィルタを用いる必要がなく、扱う信号の周波数によって
位相特性が異なるために群遅延特性が悪化するといった
ことがなく、歪みの少ない出力波形を得ることができ
る。また、オーバーサンプリングを行っていた従来の手
法に比べると、部品の動作速度を上げる必要がないた
め、高価な部品を使用する必要がなく、部品コストの低
減が可能になる。

【００１０】特に、上述した階段関数は、区分多項式に
よって構成された所定の標本化関数について、各区分多
項式を複数回微分することにより得られる波形を用いる
ことが好ましい。すなわち、反対にこの階段関数を複数
回積分することにより、所定の標本化関数に対応した波
形を得ることができるため、標本化関数による畳み込み
演算を、階段関数を合成することによって等価的に実現
することが可能になり、処理内容を単純化することがで
きるため、デジタルデータをアナログ信号に変換するた
めに必要な処理量の低減が可能になる。

【００１１】また、上述した標本化関数は、全域が１回
だけ微分可能であって有限台の値を有することが好まし
い。自然界に存在する各種の信号は、滑らかに変化して
いるため微分可能性が必要であると考えられるが、その
微分可能回数は必ずしも無限回である必要はなく、むし
ろ１回だけ微分可能であれば充分に自然現象を近似でき
ると考えられる。このように、有限回微分可能であって
有限台な標本化関数を用いることにより数々の利点があ
るが、従来はこのような条件を満たす標本化関数が存在
しないと考えられていた。ところが、本発明者の研究に
よって、上述した条件を満たす関数が見いだされた。

【００１２】具体的には、上述した標本化関数は、標本
位置ｔが−２から＋２までの間で０以外の値を有する有
限台の関数であり、−２≦ｔ＜−３／２については（−
ｔ²−４ｔ−４）／４で、−３／２≦ｔ＜−１について
は（３ｔ² ＋８ｔ＋５）／４で、−１≦ｔ＜−１／２に
ついては（５ｔ² ＋１２ｔ＋７）／４で、−１／２≦ｔ
＜１／２については（−７ｔ² ＋４）／４で、１／２≦
ｔ＜１については（５ｔ² −１２ｔ＋７）／４で、１≦
ｔ＜３／２については（３ｔ² −８ｔ＋５）／４で、３
／２≦ｔ≦２については（−ｔ² ＋４ｔ−４）／４で定
義されるものを用いることができる。あるいは、このよ
うな標本化関数に対応する階段関数波形としては、等間
隔に配置された５つのデジタルデータに対応した所定範
囲において、−１、＋３、＋５、−７、−７、＋５、＋
３、−１の重み付けがなされた同じ幅の８つの区分領域
からなっているものを用いることができる。また、この
重み付け処理は、ビットシフトによる−２、＋２、＋
４、−８、−８、＋４、＋２、−２倍の乗算処理を行っ
た結果に対してデジタルデータ自身を加算することによ
って実現することが好ましい。ビットシフトによって乗
算処理が行われるため、処理の簡略化、高速化が可能に
なる。

【００１３】このように、全域で１回だけ微分可能な標
本化関数を用いることにより、複数の階段関数を加算し
た後に積分処理する回数を減らすことができ、処理量を
低減することが可能になる。また、有限台の値を有する
標本化関数を用いることにより、この有限台の区間に対
応したデジタルデータのみを処理の対象とすればよいた
め、さらに処理量を低減することができ、しかも有限個
のデジタルデータを対象に処理を行った場合の打ち切り
誤差の発生を防止することができる。

【００１４】

【発明の実施の形態】以下、本発明を適用した一実施形
態のＤ／Ａ変換器について、図面を参照しながら詳細に
説明する。図１は、本実施形態のＤ／Ａ変換器における
補間演算に用いられる標本化関数の説明図である。図１
に示す標本化関数Ｈ（ｔ）は、微分可能性に着目した有
限台の関数であり、例えば全域において１回だけ微分可
能であって、横軸に沿った標本位置ｔが−２から＋２の
間にあるときに０以外の有限な値を有する有限台の関数
である。また、Ｈ（ｔ）は標本化関数であるため、ｔ＝
０の標本位置のみで１になり、ｔ＝±１，±２の標本位
置において０になるという特徴を有する。

【００１５】上述した各種の条件（標本化関数、１回だ
け微分可能、有限台）を満たす関数Ｈ（ｔ）が存在する
ことが本発明者の研究により確かめられている。具体的
には、このような標本化関数Ｈ（ｔ）は、３階Ｂスプラ
イン関数をＦ（ｔ）としたときに、 Ｈ（ｔ）＝−Ｆ（ｔ＋１／２）／４＋Ｆ（ｔ）−Ｆ（ｔ−１／２）／４ …（１） で定義することができる。ここで、３階Ｂスプライン関
数Ｆ（ｔ）は、 （４ｔ² ＋１２ｔ＋９）／４ ；−３／２≦ｔ＜−１／２ −２ｔ² ＋３／２ ；−１／２≦ｔ＜１／２ （４ｔ² −１２ｔ＋９）／４ ；１／２≦ｔ＜３／２ …（２） で表される。

【００１６】上述した標本化関数Ｈ（ｔ）は、二次の区
分多項式であり、３階Ｂスプライン関数Ｆ（ｔ）を用い
ているため、全域で１回だけの微分可能性が保証される
有限台の関数となっている。また、ｔ＝±１，±２の標
本位置において０となる。

【００１７】上述した（２）式を（１）式に代入して、
標本化関数Ｈ（ｔ）を区分多項式の形で求めると、 （−ｔ² −４ｔ−４）／４ ；−２≦ｔ＜−３／２ （３ｔ² ＋８ｔ＋５）／４ ；−３／２≦ｔ＜−１ （５ｔ² ＋１２ｔ＋７）／４ ；−１≦ｔ＜−１／２ （−７ｔ² ＋４）／４ ；−１／２≦ｔ＜１／２ （５ｔ² −１２ｔ＋７）／４ ；１／２≦ｔ＜１ （３ｔ² −８ｔ＋５）／４ ；１≦ｔ＜３／２ （−ｔ² ＋４ｔ−４）／４ ；３／２≦ｔ≦２ …（３） と表すことができる。

【００１８】このように、上述した関数Ｈ（ｔ）は、標
本化関数であって、全域において１回だけ微分可能であ
り、しかも標本位置ｔ＝±２において０に収束する有限
台の関数である。したがって、この標本化関数Ｈ（ｔ）
を用いて各標本値に基づく重ね合わせを行うことによ
り、標本値間の値を１回だけ微分可能な関数を用いて補
間することができる。

【００１９】図２は、標本値とその間の補間値との関係
を示す図である。一般に、与えられた各標本値のそれぞ
れについて補間位置における標本化関数の値を求め、こ
れを用いて畳み込み演算を行うことにより、各標本値の
間の中間位置に対応する補間値ｙを求めることができ
る。

【００２０】従来から用いられているｓｉｎｃ関数はｔ
＝±∞の標本位置で０に収束する関数であるため、補間
値ｙを正確に求めようとすると、ｔ＝±∞までの各標本
値に対応して補間位置でのｓｉｎｃ関数の値を計算し、
これを用いて畳み込み演算を行う必要があった。ところ
が、本実施形態で用いる標本化関数Ｈ（ｔ）は、ｔ＝±
２の標本位置で０に収束するため、補間位置を挟んで前
後２個ずつの標本値を考慮すればよく、演算量を大幅に
削減することができる。しかも、それ以外の標本値につ
いては、本来考慮すべきであるが演算量や精度等を考慮
して無視しているというわけではなく、理論的に考慮す
る必要がないため、打ち切り誤差は発生しない。

【００２１】図３は、図１に示す標本化関数を用いたデ
ータ補間の説明図である。例えば、図３（Ａ）に示す標
本位置ｔ１における標本値Ｙ（ｔ１）について具体的に
説明する。補間位置ｔ０と標本位置ｔ１との距離は、隣
接する２つの標本位置間の距離を正規化して１とする
と、１＋ａとなる。したがって、標本位置ｔ１に標本化
関数Ｈ（ｔ）の中心位置を合わせたときの補間位置ｔ０
における標本化関数の値はＨ（１＋ａ）となる。実際に
は、標本値Ｙ（ｔ１）に一致するように標本化関数Ｈ
（ｔ）の中心位置のピーク高さを合わせるため、上述し
たＨ（１＋ａ）をＹ（ｔ１）倍した値Ｈ（１＋ａ）・Ｙ
（ｔ１）が求めたい値となる。

【００２２】同様にして、図３（Ｂ）〜（Ｄ）に示すよ
うに、他の３つの標本値に対応して、補間位置ｔ０にお
ける各演算結果Ｈ（ａ）・Ｙ（ｔ２）、Ｈ（１−ａ）・
Ｙ（ｔ３）、Ｈ（２−ａ）・Ｙ（ｔ４）が得られる。こ
のようにして得られた４つの演算結果Ｈ（１＋ａ）・Ｙ
（ｔ１）、Ｈ（ａ）・Ｙ（ｔ２）、Ｈ（１−ａ）・Ｙ
（ｔ３）、Ｈ（２−ａ）・Ｙ（ｔ４）を加算して畳み込
み演算を行うことにより、補間位置ｔ０における補間値
ｙが求められる。

【００２３】ところで、上述したように、原理的には各
標本値に対応させて標本化関数Ｈ（ｔ）の値を計算して
畳み込み演算を行うことにより各標本値の間の中間位置
に対応する補間値を求めることができるが、図１に示し
た標本化関数は全域で１回だけ微分可能な二次の区分多
項式であり、この特徴を利用して、等価的な他の処理手
順によって補間値を求めることができる。

【００２４】図４は、図１に示した標本化関数を１回微
分した波形を示す図である。図１に示した標本化関数Ｈ
（ｔ）は、全域で１回微分可能な二次の区分多項式であ
るため、これを１回微分することにより、図４に示すよ
うな連続的な折れ線状の波形からなる折れ線関数を得る
ことができる。

【００２５】また、図５は図４に示した折れ線関数をさ
らに微分した波形を示す図である。但し、折れ線波形に
は複数の角点が含まれており、全域で微分することはで
きないため、隣接する２つの角点に挟まれた直線部分に
ついて微分を行うものとする。図４に示す折れ線波形を
微分することにより、図５に示すような階段状の波形か
らなる階段関数を得ることができる。

【００２６】このように、本実施形態のＤ／Ａ変換器に
おける補間演算に用いられる標本化関数は、全域を１回
微分して折れ線関数が得られ、この折れ線関数の各直線
部分をさらに微分することにより階段関数が得られる。
したがって、反対に図５に示した階段関数を発生させ、
これを２回積分することにより、図１に示した標本化関
数Ｈ（ｔ）を得ることができる。

【００２７】なお、図５に示した階段関数は正領域と負
領域とが等しい面積を有しており、これらを合計した値
が０となる特徴を有している。換言すれば、このような
特徴を有する階段関数を複数回積分することにより、図
１に示したような全域における微分可能性が保証された
有限台の標本化関数を得ることができる。

【００２８】ところで、図３に示した畳み込み演算によ
る補間値の算出では、標本化関数Ｈ（ｔ）の値に各標本
値を乗算したが、図５に示した階段関数を２回積分して
標本化関数Ｈ（ｔ）を求める場合には、この積分処理に
よって得られた標本化関数の値に各標本値を乗算する場
合の他に、等価的には、積分処理前の階段関数を発生さ
せる際に、各標本値が乗算された階段関数を発生させ、
この階段関数を用いて畳み込み演算を行った結果に対し
て２回の積分処理を行って補間値を求めることができ
る。本実施形態のＤ／Ａ変換器は、このようにして補間
値を求めており、次にその詳細を説明する。

【００２９】図６は、本実施形態のＤ／Ａ変換器の構成
を示す図である。同図に示すＤ／Ａ変換器は、４つのデ
ータ保持部１０−１、１０−２、１０−３、１０−４、
４つの階段関数発生部１１−１、１１−２、１１−３、
１１−４、加算部１２、Ｄ／Ａ変換器１４、２つの積分
処理部１６、１８、タイミング制御部２０を含んで構成
されている。

【００３０】各データ保持部１０−１〜１０−４は、所
定の時間間隔で順次入力される離散的なデジタルデータ
を巡回的に選択して取り込み、次の取り込みタイミング
が到来するまでその値を保持する。例えば、最初に入力
されるデジタルデータがデータ保持部１０−１に保持さ
れ、２番目に入力されるデジタルデータがデータ保持部
１０−２に保持される。また、３番目、４番目に入力さ
れる各デジタルデータがデータ保持部１０−３、１０−
４に保持される。各データ保持部１０−１〜１０−４に
おけるデータの保持動作が一巡すると、次に入力される
５番目のデジタルデータは、一番早くデータを保持した
データ保持部１０−１に取り込まれて保持される。この
ようにして、順に入力される各デジタルデータがデータ
保持部１０−１等によって巡回的に保持される。

【００３１】各階段関数発生部１１−１〜１１−４は、
対応するデータ保持部１０−１〜１０−４によるデジタ
ルデータの保持タイミングに同期して、それぞれの保持
データの値に比例した振幅（波高値）を有する階段関数
を発生する。階段関数そのものは図５に示した形状を有
しており、この階段関数の値が、データ保持部１０−１
〜１０−４のそれぞれに保持されたデジタルデータの値
に比例している。図５に示した階段関数の具体的な値
は、上述した（３）式の各区分多項式を２回微分するこ
とにより得ることができ、以下のようになる。

【００３２】 −１ ；−２≦ｔ＜−３／２ ３ ；−３／２≦ｔ＜−１ ５ ；−１≦ｔ＜−１／２ −７ ；−１／２≦０ −７ ；０≦ｔ＜１／２ ５ ；１／２≦ｔ＜１ ３ ；１≦ｔ＜３／２ −１ ；３／２≦ｔ≦２ 加算部１２は、４つの階段関数発生部１１−１〜１１−
４から出力されるそれぞれの階段関数の値をデジタル的
に加算する。Ｄ／Ａ変換器１４は、加算部１２から入力
される階段状のデジタルデータに対応するアナログ電圧
を発生する。このＤ／Ａ変換器１０では、入力されるデ
ジタルデータの値に比例した一定のアナログ電圧を発生
するため、入力されるデジタルデータに対応して階段状
に電圧レベルが変化する出力電圧が得られる。

【００３３】縦続接続された２つの積分処理部１６、１
８は、Ｄ／Ａ変換器１４の出力端に現れる階段状に変化
する出力電圧に対して２回の積分処理を行う。前段の積
分処理部１６からは直線状（一次関数的）に変化する出
力電圧が得られ、後段の積分処理部１８からは二次関数
的に変化する出力電圧が得られる。このようにして、複
数のデジタルデータが一定間隔で入力されると、後段の
積分処理部１８からは、各デジタルデータに対応する電
圧の間を１回だけ微分可能な滑らかな曲線で結んだ連続
的なアナログ信号が得られる。

【００３４】ところで、上述した階段関数発生部１１−
１から出力される階段関数の値は、データ保持部１０−
１に保持されたデジタルデータの値に比例しているた
め、この階段関数の値に対応する電圧値に対して２つの
積分処理部１６、１８によって積分処理を２回繰り返す
ことにより、後段の積分処理部１８からは、図１に示し
た階段関数と入力されるデジタルデータとを乗算した結
果に対応する電圧波形の信号が出力される。また、加算
部１２によって、各階段関数発生部１１−１〜１１−４
から出力される階段関数の値を加算するということは、
後段の積分処理部１８から出力される信号に着目する
と、図１に示した階段関数を用いて畳み込み演算を行う
ことに他ならない。

【００３５】したがって、本実施形態のＤ／Ａ変換器に
デジタルデータが一定の時間間隔で入力される場合を考
えると、この入力間隔に対応させて各階段関数発生部１
１−１〜１１−４による階段関数波形の発生開始タイミ
ングをずらし、それぞれにおいて発生した階段関数の加
算を行い、その結果をアナログ電圧に変換した後に２回
の積分処理を行うことにより、一定間隔で入力されるデ
ジタルデータに対応した電圧間を滑らかに結ぶアナログ
信号が得られる。

【００３６】図７は、本実施形態のＤ／Ａ変換器の動作
タイミングを示す図である。図７（Ａ）に示すように一
定の時間間隔でデジタルデータＤ₁ 、Ｄ₂ 、Ｄ₃ 、…が
入力されると、各データ保持部１０−１〜１０−４は、
これらのデジタルデータＤ₁、Ｄ₂ 、Ｄ₃ 、…を巡回的
に保持する。具体的には、データ保持部１０−１は、１
番目に入力されるデジタルデータＤ₁ を取り込んで、入
力されるデジタルデータが一巡するまで（５番目のデジ
タルデータＤ₅ が入力されるまで）保持する（図７
（Ｂ））。また、この１番目のデジタルデータＤ₁ の保
持タイミングに合わせて、階段関数発生部１１−１は、
このデジタルデータＤ₁ に比例した値を有する階段関数
を発生する（図７（Ｃ））。

【００３７】同様に、データ保持部１０−２は、２番目
に入力されるデジタルデータＤ₂ を取り込んで、入力さ
れるデジタルデータが一巡するまで（６番目のデジタル
データＤ₆ が入力されるまで）保持する（図７
（Ｄ））。また、この２番目のデジタルデータＤ₂ の保
持タイミングに合わせて、階段関数発生部１１−２は、
このデジタルデータＤ₂ に比例した値を有する階段関数
を発生する（図７（Ｅ））。

【００３８】データ保持部１０−３は、３番目に入力さ
れる入力データＤ₃ を取り込んで、入力されるデジタル
データが一巡するまで（７番目のデジタルデータＤ₇ が
入力されるまで）保持する（図７（Ｆ））。また、この
３番目のデジタルデータＤ₃の保持タイミングに合わせ
て、階段関数発生部１１−３は、このデジタルデータＤ
₃ に比例した値を有する階段関数を発生する（図７
（Ｇ））。

【００３９】データ保持部１０−４は、４番目に入力さ
れるデジタルデータＤ₄ を取り込んで、入力されるデジ
タルデータが一巡するまで（８番目のデジタルデータＤ
₈ が入力されるまで）保持する（図７（Ｈ））。また、
この４番目のデジタルデータＤ₄ の保持タイミングに合
わせて、階段関数発生部１１−４は、このデジタルデー
タＤ₄ に比例した値を有する階段関数を発生する（図７
（Ｉ））。

【００４０】加算部１２は、このようにして４つの階段
関数発生部１１−１〜１１−４のそれぞれから出力され
る各階段関数の値を加算する。ところで、図５に示した
ように、各階段関数発生部１１−１〜１１−４によって
発生する階段関数は、図１に示した標本化関数の有限台
の範囲である標本位置ｔ＝−２〜＋２の領域を０．５毎
に分割した８つの区分領域を有する有限台の関数であ
る。例えば、標本位置ｔ＝−２から＋２に向かって順に
第１区分領域、第２区分領域、…第８区分領域とする。

【００４１】まず加算部１２は、階段関数発生部１１−
１から出力される第７区分領域に対応する値（３Ｄ₁ ）
と、階段関数発生部１１−２から出力される第５区分領
域に対応する値（−７Ｄ₂ ）と、階段関数発生部１１−
３から出力される第３区分領域に対応する値（５Ｄ₃ ）
と、階段関数発生部１１−４から出力される第１区分領
域に対応する値（−Ｄ₄ ）とを加算して、加算結果（３
Ｄ₁ −７Ｄ₂ ＋５Ｄ₃−Ｄ₄ ）を出力する。

【００４２】次に、加算部１２は、階段関数発生部１１
−１から出力される第８区分領域に対応する値（−
Ｄ₁ ）と、階段関数発生部１１−２から出力される第６
区分領域に対応する値（５Ｄ₂ ）と、階段関数発生部１
１−３から出力される第４区分領域に対応する値（−７
Ｄ₃ ）と、階段関数発生部１１−４から出力される第２
区分領域に対応する値（３Ｄ₄ ）とを加算して、加算結
果（−Ｄ₁ ＋５Ｄ₂ −７Ｄ₃ ＋３Ｄ₄ ）を出力する。

【００４３】このようにして加算部１２から順に階段状
の加算結果が出力されると、Ｄ／Ａ変換器１４は、この
加算結果（デジタルデータ）に基づいてアナログ電圧を
発生する。このＤ／Ａ変換器１４では、入力されるデジ
タルデータの値に比例した一定のアナログ電圧が発生さ
れるため、入力されるデジタルデータに対応して階段状
に電圧レベルが変化する出力波形が得られる（図７
（Ｊ））。

【００４４】Ｄ／Ａ変換部１４から階段状の電圧レベル
を有する波形が出力されると、前段の積分処理部１６
は、この波形を積分して折れ線状の波形を出力し（図７
（Ｋ））、後段の積分処理部１８は、この折れ線状の波
形をさらに積分して、デジタルデータＤ₂ とＤ₃ のそれ
ぞれに対応した電圧値の間を１回だけ微分可能な滑らか
な曲線で結ぶ出力電圧を発生する（図７（Ｌ））。

【００４５】このように、本実施形態のＤ／Ａ変換器
は、入力されるデジタルデータを保持するタイミングに
合わせて階段関数を発生させ、この階段関数を４つのデ
ジタルデータについて加算した後にこの加算結果に対応
したアナログ電圧を発生させ、さらにその後に２回の積
分処理を行うことにより、各デジタルデータに対応した
電圧を滑らかにつなぐ連続したアナログ信号を発生する
ことができる。

【００４６】特に、入力される各デジタルデータに対応
させて、それぞれが異なる開始タイミングで４つの階段
関数を発生させ、この加算結果に対応するアナログ電圧
を発生させた後に２回の積分処理を行うことにより、連
続的なアナログ信号が得られるため、従来のようにサン
プルホールド回路やローパスフィルタが不要であって直
線位相特性が悪化することもなく、良好な群遅延特性を
実現することができる。また、標本位置ｔが±２におい
て０に収束する有限台の標本化関数Ｈ（ｔ）を用いてい
るため、デジタルデータ間の補間処理を行うために前後
４つのデジタルデータのみを用いればよく、補間演算を
行うために必要な処理量を少なくすることができる。さ
らに、従来のようにオーバーサンプリング処理を行って
いないため、入力されるデジタルデータの時間間隔に応
じて決まる所定の動作速度を確保するだけでよく、特に
高速な信号処理を行う必要もないため、高価な部品を用
いる必要もない。

【００４７】図８は、図６に示したＤ／Ａ変換器の詳細
構成を示す図である。図８に示すように、各データ保持
部１０−１〜１０−４はＤ型フロップフロップ（Ｄ−Ｆ
Ｆ）によって構成されており、バッファ２２を介して入
力されるデータに対して、取り込みタイミングを入力デ
ータの１周期分ずつ順番にずらしていくことにより、入
力データＤ₁ 、Ｄ₂ 、Ｄ₃ 、…を巡回的に保持する。例
えば、８ビットのデジタルデータが入力されるものとす
ると、各データ保持部１０−１〜１０−４に保持された
８ビットのデータは、それぞれに対応する階段関数発生
部１１−１〜１１−４に入力される。

【００４８】図９は、階段関数発生部１１−１〜１１−
４の詳細な構成を示す図である。なお、４つの階段関数
発生部１１−１〜１１−４は同じ構成を有しており、以
下では、代表して階段関数発生部１１−１の詳細につい
て説明する。

【００４９】図９に示すように、階段関数発生部１１−
１は、反転出力を有する２つのトライステートバッファ
１００、１０２と、非反転出力を有する２つのトライス
テートバッファ１０４、１０６と、この階段関数発生部
１１−１に入力されるデータとトライステートバッファ
１００〜１０６のいずれかを介して出力されるデータと
を加算する加算器（ＡＤＤ）１０８とを含んで構成され
ている。

【００５０】ところで、図５に示した階段関数は、横軸
を上方向に＋１シフトすると図１０に示す階段関数に変
形される。この変形後の階段関数のそれぞれの値は、２
のべき乗の値になっているため、各値を乗数として入力
データに対する乗算を行う場合には、単純なビットシフ
ト操作によって乗算を実行することができる。その後、
上方向に＋１シフトした横軸を元に戻す処理（乗算結果
に入力データを加算する処理）を行って、各階段関数発
生部の出力値とすればよい。

【００５１】具体的には、トライステートバッファ１０
０は、入力データに対して１ビット分シフトするととも
に、そのシフトされたデータの各ビットを反転して出力
すると同時に、加算器１０８のキャリー入力に１を加え
ることによって、（−２）倍の乗算が行われる。図１０
の「Ｓ１」で示すタイミングで、トライステートバッフ
ァ１００から乗算結果に対応するデータを出力すること
により、階段関数の第１および第８の区分領域に対応す
るデータが得られる。

【００５２】同様に、トライステートバッファ１０２
は、入力データを１ビット分シフトすることにより、２
倍の乗算を行う。図１０の「Ｓ２」で示すタイミング
で、トライステートバッファ１０２から乗算結果に対応
するデータを出力することにより、階段関数の第２およ
び第７の区分領域に対応するデータが得られる。

【００５３】トライステートバッファ１０４は、入力デ
ータを２ビット分シフトすることにより、４倍の乗算を
行う。図１０の「Ｓ３」で示すタイミングで、トライス
テートバッファ１０４から乗算結果に対応するデータを
出力することにより、階段関数の第３および第６の区分
領域に対応するデータが得られる。

【００５４】トライステートバッファ１０６は、入力デ
ータを３ビットシフトするとともに各ビットを反転し、
加算器１０８のキャリー入力に１を加えることにより、
（−８）倍の乗算を行う。図１０の「Ｓ４」で示すタイ
ミングで、トライステートバッファ１００から乗算結果
に対応するデータを出力することにより、階段関数の第
４および第５の区分領域に対応するデータが得られる。

【００５５】加算器１０８は、トライステートバッファ
１００〜１０６のいずれかから選択的に出力される正あ
るいは負のデータと、階段関数発生部１１−１に入力さ
れるデータとを加算する。そして、加算器１０８によっ
て得られるデータが階段関数１１−１から出力される。

【００５６】なお、加算器１０８では、ビットシフトさ
れた結果を反転したトライステートバッファ１００、１
０２の出力データが入力されるか、あるいはビットシフ
トのみがなされたトライステートバッファ１０４、１０
６の出力データが入力されるかによって、処理手順の詳
細が異なる。すなわち、ビットシフトがされていないデ
ータを用いて加算を行う場合には、単純に２つのデータ
の加算処理が行われる。また、ビット反転が行われたデ
ータを用いて加算を行う場合には、２つのデータを加算
した後に最下位ビットｂ０に‘１’を加算する。加算器
１０８に入力されたデータがいずれの種類に属するか
は、最上位ビットが‘１’であるか否かを調べればよ
い。

【００５７】図８に示す加算器１２は、２つの入力端子
を有する３つの加算器（ＡＤＤ）１２０、１２２、１２
４によって構成されている。これら３つの加算器１２
０、１２２、１２４によって、４つの階段関数発生部１
１−１〜１１−４から出力されるそれぞれのデータが加
算される。この加算結果がＡ／Ｄ変換器（ＡＤＣ）１４
に入力されて階段状の電圧波形に変換され、縦続接続さ
れた２つの積分処理部１６、１８のうちの前段の積分処
理部１６に印加される。

【００５８】また、図８に示すように、前段の積分処理
部１６は、２つの演算増幅器１４０、１４１、２つのキ
ャパシタ１４２、１４３、２つの抵抗１４４、１４５お
よびスイッチ１４６を含んで構成されている。一方の演
算増幅器１４０とキャパシタ１４２および抵抗１４４に
よって積分回路が構成されており、抵抗１４４を介して
演算増幅器１４０の反転入力端子端子に印加されるＡ／
Ｄ変換器１４の出力電圧に対して所定の積分動作が行わ
れる。また、後段の積分処理部１８は、２つの演算増幅
器１５０、１５１、２つのキャパシタ１５２、１５３、
２つの抵抗１５４、１５５およびスイッチ１５６を含ん
で構成されている。一方の演算増幅器１５０とキャパシ
タ１５２および抵抗１５４によって積分回路が構成され
ており、抵抗１５４を介して演算増幅器１５０の反転入
力端子端子に印加される前段の積分処理部１６の出力電
圧に対して所定の積分動作が行われる。

【００５９】ところで、本実施形態のＡ／Ｄ変換器は、
例えばテレビジョン受信機のＲＧＢ信号や輝度信号等の
映像信号を得る回路として用いる用途に適している。具
体的には、テレビジョン受信機用のＡ／Ｄ変換器は、図
８に構成を示した回路をＲ、Ｇ、Ｂデータのそれぞれに
対応させて３組備えており、１画面に対応するフレーム
を構成する各走査線毎に所定の時間間隔でそれぞれが８
ビットのＲ、Ｇ、Ｂデータが入力されて、それぞれのデ
ータを補間する連続的なＲ、Ｇ、Ｂアナログ電圧を生成
する。

【００６０】実際の積分回路では、出力電圧のドリフト
が生じるため、この影響を取り除く回路を有することが
好ましい。本実施形態では、前段の積分処理部１６に含
まれる演算増幅器１４１とキャパシタ１４３および抵抗
１４５によって平均値を０レベルに保持する回路が構成
されており、演算増幅器１４０等によって構成される積
分回路の出力の平均値が常に０Ｖとなるように演算増幅
器１４０の非反転入力端子の電圧レベルが調整される。

【００６１】後段の積分処理部１８に含まれる演算増幅
器１５２とキャパシタ１５３および抵抗１５５によって
平均レベル保持回路が構成されており、演算増幅器１５
０等によって構成される積分回路の出力の平均値が、演
算増幅器１５１の非反転入力端子に印加される電圧レベ
ルと同じになるように、演算増幅器１５０の非反転入力
端子の電圧レベルが調整される。なお、演算増幅器１５
１の非反転入力端子に印加される電圧レベルは、入力デ
ータそのものをアナログ電圧に変換してその平均レベル
を求めたものが用いられ、この電圧レベルを求めるため
に、順次入力される入力データを保持するＤ型フリップ
フロップによって構成されるデータ保持部１８０と、こ
の保持されたデジタルデータをアナログ電圧を発生する
Ａ／Ｄ変換器１８２と、Ａ／Ｄ変換器１８２の出力電圧
を積分する積分回路１８４とが備わっている。

【００６２】また、１フレーム毎に２つの積分処理部１
６、１８に含まれる各積分回路の積分キャパシタに蓄積
される電荷をリセットするために、スイッチ１４６、１
５６が設けられており、垂直ブランキング信号がＤ型フ
リップフロップによって構成される同期化回路１８６に
よって同期化されて、垂直ブランキング期間に２つのス
イッチ１４６、１５６がオン状態になる。このとき、演
算増幅器１４０に接続されたキャパシタ１４２と演算増
幅器１５０に接続されたキャパシタ１５２のそれぞれが
放電され、それぞれの積分回路がリセットされる。

【００６３】図１１は、タイミング制御部２０の詳細な
構成を示す図である。同図に示すように、タイミング制
御部２０は、３ビットカウンタ１６０と、非反転出力を
有する３つの排他的論理和回路１６１〜１６３と、反転
出力を有する２つの排他的論理和回路１６４、１６５
と、非反転出力を有する３つの論理積回路１６６〜１７
０と、反転出力を有する３つの論理和回路１７１〜１７
３とを含んで構成されている。

【００６４】また、図１２は、図１１に示したタイミン
グ制御部２０の動作タイミングを示す図である。図１２
において示したＣＬＫ、ｂ０〜ｂ２、ｃ１〜ｃ５、ｄ１
〜ｄ８のそれぞれの波形は、図１１においてそれぞれの
符号を付した箇所に現れる波形を示している。図１１お
よび図１２に示すように、３ビットカウンタ１６０は、
入力されるクロック信号ＣＬＫに同期したカウント動作
を行っており、このクロック信号が立ち上がる毎にカウ
ントアップされ、３ビット出力ｂ０、ｂ１、ｂ２が更新
される。

【００６５】上述したタイミング制御部２０を用いて各
階段関数発生部１１−１〜１１−４に含まれる３つのス
イッチのオンオフ状態を切り替えることにより、図７
（Ｃ）、（Ｅ）、（Ｇ）、（Ｉ）に示した各階段関数を
発生させることができる。具体的には、階段関数発生部
１１−１によって図７（Ｃ）に示した階段関数を発生さ
せるために、この階段関数発生部１１−１内の４つのト
ライステートバッファ１００〜１０６のオンオフ状態
を、図１１に示した論理和回路１７１の出力（ｄ３）、
論理積回路１６９の出力（ｄ７）、論理積回路１６７の
出力（ｄ２）、論理積回路１６６の出力（ｄ１）の論理
状態によってそれぞれ切り替える。

【００６６】同様に、階段関数発生部１１−２によって
図７（Ｅ）に示した階段関数を発生させるために、この
階段関数発生部１１−２内の４つのトライステートバッ
ファ１００〜１０６のオンオフ状態を、図１１に示した
論理和回路１７３の出力（ｄ６）、論理積回路１７０の
出力（ｄ８）、論理和回路１７２の出力（ｄ５）、論理
積回路１６８の出力（ｄ４）の論理状態によってそれぞ
れ切り替える。階段関数発生部１１−３によって図７
（Ｇ）に示した階段関数波形を発生させるために、この
階段関数発生部１１−３内の４つのトライステートバッ
ファ１００〜１０６のオンオフ状態を、図１１に示した
論理積回路１６９の出力（ｄ７）、論理和回路１７１の
出力（ｄ３）、論理積回路１６６の出力（ｄ１）、論理
積回路１６７の出力（ｄ２）の論理状態によってそれぞ
れ切り替える。階段関数発生部１１−４によって図７
（Ｉ）に示した階段関数を発生させるために、この階段
関数発生部１１−４内の４つのトライステートバッファ
１００〜１０６のオンオフ状態を、図１１に示した論理
積回路１７０の出力（ｄ８）、論理和回路１７３の出力
（ｄ６）、論理積回路１６８の出力（ｄ４）、論理和回
路１７２の出力（ｄ５）の論理状態によってそれぞれ切
り替える。

【００６７】なお、本発明は上記実施形態に限定される
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。例えば、上述した実施形態では、標本化
関数を全域で１回だけ微分可能な有限台の関数とした
が、微分可能回数を２回以上に設定してもよい。また、
図１に示すように、本実施形態の標本化関数は、ｔ＝±
２で０に収束するようにしたが、ｔ＝±３以上で０に収
束するようにしてもよい。例えば、ｔ＝±３で０に収束
するようにした場合には、図６に示したＤ／Ａ変換器に
含まれるデータ保持部や階段関数発生部のそれぞれの数
を６とし、６個のデジタルデータを対象に補間処理を行
ってこれらのデジタルデータをなめらかにつなぐアナロ
グ電圧を発生すればよい。

【００６８】また、必ずしも有限台の標本化関数を用い
て補間処理を行う場合に限らず、−∞〜＋∞の範囲で値
を有する有限回微分可能な標本化関数を用い、有限の標
本位置に対応する複数個のデジタルデータのみを補間処
理の対象とするようにしてもよい。例えば、このような
標本化関数が二次の区分多項式で定義されているものと
すると、各区分多項式を２回微分することにより所定の
階段関数波形を得ることができるため、この階段関数波
形を用いて電圧の合成を行った結果に対して２回の積分
処理を行うことにより、デジタルデータに対応した電圧
をなめらかにつなぐアナログ信号を得ることができる。

【００６９】また、上述した実施形態では、Ｄ／Ａ変換
器の用途の一例としてテレビジョン受像器に使用する場
合を説明したが、それ以外の用途、例えばコンパクトデ
ィスク等に記録されたデジタルのオーディオデータをア
ナログのオーディオ音声に変換する場合などに本発明の
Ｄ／Ａ変換器を用いることができる。

【００７０】

【発明の効果】上述したように、本発明によれば、順に
入力される複数のデジタルデータのそれぞれに対応する
所定の階段関数を発生させてこれらを加算し、その後こ
の加算結果をアナログ電圧に変換して積分することによ
り連続的に変化するアナログ電圧が得られるため、最終
的なアナログ信号を得るためにローパスフィルタを用い
る必要がなく、扱う信号の周波数によって位相特性が異
なるために群遅延特性が悪化するといったことがなく、
歪みの少ない出力波形を得ることができる。また、オー
バーサンプリングを行っていた従来の手法に比べると、
部品の動作速度を上げる必要がないため、高価な部品を
使用する必要がなく、部品コストの低減が可能になる。

【図面の簡単な説明】

【図１】本実施形態のＤ／Ａ変換器における補間演算に
用いられる標本化関数の説明図である。

【図２】標本値とその間の補間値との関係を示す図であ
る。

【図３】図１に示す標本化関数を用いたデータ補間の説
明図である。

【図４】図１に示した標本化関数を１回微分した波形を
示す図である。

【図５】図４に示した折れ線関数をさらに微分した波形
を示す図である。

【図６】本実施形態のＤ／Ａ変換器の構成を示す図であ
る。

【図７】本実施形態のＤ／Ａ変換器の動作タイミングを
示す図である。

【図８】図６に示したＤ／Ａ変換器の詳細構成を示す図
である。

【図９】階段関数発生部の詳細構成を示す図である。

【図１０】変形後の階段関数と階段関数発生部内の各ト
ライステートバッファのオンオフ切替タイミングとの関
係を示す図である。

【図１１】タイミング制御部の詳細な構成を示す図であ
る。

【図１２】図１１に示したタイミング制御部の動作タイ
ミングを示す図である。

【図１３】ｓｉｎｃ関数の説明図である。

【符号の説明】

１０−１、１０−２、１０−３、１０−４ データ保持
部 １１−１、１１−２、１１−３、１１−４ 階段関数発
生部 １２ 加算器 １４ Ｄ／Ａ（デジタル−アナログ）変換器 １６、１８ 積分処理部 ２０ タイミング制御部

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J022 BA04 BA06 CA01 CA07 CA08 CB06

Claims (9)

【特許請求の範囲】
1. 【請求項１】 所定間隔で入力される複数のデジタルデ
   ータのそれぞれに対応する所定の階段関数を発生させ、
   これら複数の階段関数を加算して得られるデータに対応
   する電圧波形に対して複数回のアナログ積分を行うこと
   により、複数の前記デジタルデータに対応する電圧間を
   なめらかにつなぐ連続したアナログ信号を発生させるこ
   とを特徴とするデジタル−アナログ変換器。
2. 【請求項２】 所定間隔で入力される複数のデジタルデ
   ータのそれぞれを所定期間保持する複数のデータ保持部
   と、 前記複数のデータ保持部のそれぞれに保持されたデジタ
   ルデータに対応する所定の階段関数を、複数の前記デジ
   タルデータの各入力タイミングに同期させて発生する複
   数の階段関数発生部、 複数の前記階段関数発生部のそれぞれによって発生した
   前記階段関数の値を加算する加算部と、 前記加算部による加算処理によって得られたデジタルデ
   ータに対応する階段状のアナログ電圧を生成する階段電
   圧波形発生部と、 前記階段電圧波形発生部によって生成されたアナログ電
   圧に対して、複数回のアナログ積分を行う積分処理部
   と、 を備えることを特徴とするデジタル−アナログ変換器。
3. 【請求項３】 請求項１または２において、 前記階段関数は、正領域と負領域の面積が等しく設定さ
   れていることを特徴とするデジタル−アナログ変換器。
4. 【請求項４】 請求項１〜３のいずれかにおいて、 前記階段関数は、区分多項式によって構成された所定の
   標本化関数について、前記区分多項式のそれぞれを複数
   回微分することにより得られる値を有することを特徴と
   するデジタル−アナログ変換器。
5. 【請求項５】 請求項４において、 前記標本化関数は、全域が１回だけ微分可能であって有
   限台の値を有することを特徴とするデジタル−アナログ
   変換器。
6. 【請求項６】 請求項５において、前記標本化関数は、
   標本位置ｔが−２から＋２までの間で０以外の値を有す
   る有限台の関数であり、 −２≦ｔ＜−３／２については（−ｔ² −４ｔ−４）／
   ４で、 −３／２≦ｔ＜−１については（３ｔ² ＋８ｔ＋５）／
   ４で、 −１≦ｔ＜−１／２については（５ｔ² ＋１２ｔ＋７）
   ／４で、 −１／２≦ｔ＜１／２については（−７ｔ² ＋４）／４
   で、 １／２≦ｔ＜１については（５ｔ² −１２ｔ＋７）／４
   で、 １≦ｔ＜３／２については（３ｔ² −８ｔ＋５）／４
   で、 ３／２≦ｔ≦２については（−ｔ² ＋４ｔ−４）／４で
   定義されることを特徴とするデジタル−アナログ変換
   器。
7. 【請求項７】 請求項１〜４において、 前記階段関数は、等間隔に配置された５つの前記デジタ
   ルデータに対応した所定範囲において、−１、＋３、＋
   ５、−７、−７、＋５、＋３、−１の重み付けがなされ
   た同じ幅の８つの区分領域からなっていることを特徴と
   するデジタル−アナログ変換器。
8. 【請求項８】 請求項１〜４において、 前記階段関数は、前記重み付けのそれぞれを、ビットシ
   フトによる−２、＋２、＋４、−８、−８、＋４、＋
   ２、−２倍の乗算処理を行った結果に対して前記デジタ
   ルデータ自身を加算することによって実現することを特
   徴とするデジタル−アナログ変換器。
9. 【請求項９】 請求項５または６において、 前記アナログ積分が行われる回数は２回であり、複数の
   前記デジタルデータに対応した電圧をなめらかにつなぐ
   連続したアナログ信号を発生させることを特徴とするデ
   ジタル−アナログ変換器。