JP2000036748A - デジタル−アナログ変換器 - Google Patents
デジタル−アナログ変換器Info
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Abstract
い出力波形を得ることができるデジタル−アナログ変換
器を提供すること。 【解決手段】 D/A変換器は、4つのデータ保持部1
0−1〜10−4、4つの階段関数発生部11−1〜1
1−4、加算部12、D/A変換部14、2つの積分処
理部16、18、タイミング制御部20を含んで構成さ
れている。順次入力される4つのデジタルデータのそれ
ぞれが各データ保持部に保持され、この保持されたデー
タに対応した値を有する階段関数を各階段関数発生部で
発生する。各階段関数発生部で発生した階段関数を加算
部12によって加算し、この加算値に対応した階段状の
アナログ電圧をD/A変換器14によって発生し、さら
に2つの積分処理部16、18によってこの合成波形に
対して2回の積分処理を行うことにより、入力されたデ
ジタルデータをつなぐ連続的なアナログ電圧を発生させ
る。
Description
データを連続的なアナログ信号に変換するデジタル−ア
ナログ変換器に関する。なお、本明細書においては、関
数の値が局所的な領域で0以外の有限の値を有し、それ
以外の領域で0となる場合を「有限台」と称して説明を
行うものとする。
CD(コンパクトディスク)プレーヤ等においては、離
散的な音楽データ(デジタルデータ)から連続的なアナ
ログの音声信号を得るためにオーバーサンプリング技術
を適用したD/A(デジタル−アナログ)変換器が用い
られている。このようなD/A変換器は、入力されるデ
ジタルデータの間を補間して擬似的にサンプリング周波
数を上げるために一般にはデジタルフィルタが用いられ
ており、各補間値をサンプルホールド回路によって保持
して階段状の信号波形を生成した後にこれをローパスフ
ィルタに通すことによって滑らかなアナログの音声信号
を出力している。
ルフィルタによるデータ補間は、一般にはsinc関数
と称される標本化関数を用いて行われる。図13は、s
inc関数の説明図である。sinc関数は、ディラッ
クのデルタ関数を逆フーリエ変換したときに現れるもの
であり、標本化周波数をfとしたときにsin(πf
t)/(πft)で定義される。このsinc関数は、
t=0の標本点のみで1になり、他の全ての標本点では
0となる。
FIR(finite impulse response)フィルタのタップ
計数に設定したデジタルフィルタを用いることにより、
オーバーサンプリングを行っている。
ィルタによって離散的な音声データ間の補間演算を行う
オーバーサンプリング技術を用いると、減衰特性がなだ
らかなローパスフィルタを用いることができるため、ロ
ーパスフィルタによる位相特性を直線位相特性に近づけ
るとともに標本化折返し雑音を低減することが可能にな
る。このような効果は擬似的なサンプリング周波数を上
げれば上げるほど顕著になるが、サンプリング周波数を
上げるとそれだけデジタルフィルタやサンプルホールド
回路の処理速度も高速化されるため、高速化に適した高
価な部品を使用する必要があり、部品コストの上昇を招
く。また、画像データのように本来のサンプリング周波
数自体が高い場合(例えば数MHz)には、これをオー
バーサンプリングするには数十MHzから数百MHzで
動作可能な部品を用いてデジタルフィルタやサンプルホ
ールド回路を構成する必要があり、その実現が容易では
なかった。
場合であっても、最終的には階段状の信号波形をローパ
スフィルタに通して滑らかなアナログ信号を生成してい
るため、ローパスフィルタを用いている限り厳密な意味
での直線位相特性を持たせることができなかった。ま
た、上述したsinc関数は、±∞で0に収束する関数
であるため、正確な補間値を求めようとすると、全ての
デジタルデータの値を考慮する必要があるが、実際は回
路規模等の都合から、考慮するデジタルデータの範囲を
限定してデジタルフィルタのタップ係数の数が設定され
ており、得られる補間値には打ち切り誤差が含まれてい
た。
適用した従来のD/A変換器は、擬似的にサンプリング
周波数を上げるために高速な部品が必要であって、コス
ト高を招いたり、あるいは実現が容易ではかった。ま
た、ローパスフィルタを通すため位相特性の劣化があ
り、しかもsinc関数を適用したデジタルフィルタを
用いているため打ち切り誤差が含まれ、これらに対応し
た出力波形の歪みが生じていた。
たものであり、その目的は、部品の動作速度を上げるこ
となく歪みの少ない出力波形を得ることができるデジタ
ル−アナログ変換器を提供することにある。
ために、本発明のデジタル−アナログ変換器は、入力さ
れたデジタルデータのそれぞれに対応する値を有する所
定の階段関数を発生させてこれらを加算し、階段状のア
ナログ電圧に変換した後に複数回のアナログ積分を行う
ことによって、順に入力される各デジタルデータに対応
する電圧をなめらかにつなぐ連続したアナログ信号を発
生する。このように、順に入力される複数のデジタルデ
ータに対応する所定の階段関数を複数のデジタルデータ
のそれぞれについて発生させて各階段関数の値を加算
し、その後この加算結果をアナログ電圧に変換して積分
することにより連続的に変化するアナログ信号が得られ
るため、最終的なアナログ信号を得るためにローパスフ
ィルタを用いる必要がなく、扱う信号の周波数によって
位相特性が異なるために群遅延特性が悪化するといった
ことがなく、歪みの少ない出力波形を得ることができ
る。また、オーバーサンプリングを行っていた従来の手
法に比べると、部品の動作速度を上げる必要がないた
め、高価な部品を使用する必要がなく、部品コストの低
減が可能になる。
よって構成された所定の標本化関数について、各区分多
項式を複数回微分することにより得られる波形を用いる
ことが好ましい。すなわち、反対にこの階段関数を複数
回積分することにより、所定の標本化関数に対応した波
形を得ることができるため、標本化関数による畳み込み
演算を、階段関数を合成することによって等価的に実現
することが可能になり、処理内容を単純化することがで
きるため、デジタルデータをアナログ信号に変換するた
めに必要な処理量の低減が可能になる。
だけ微分可能であって有限台の値を有することが好まし
い。自然界に存在する各種の信号は、滑らかに変化して
いるため微分可能性が必要であると考えられるが、その
微分可能回数は必ずしも無限回である必要はなく、むし
ろ1回だけ微分可能であれば充分に自然現象を近似でき
ると考えられる。このように、有限回微分可能であって
有限台な標本化関数を用いることにより数々の利点があ
るが、従来はこのような条件を満たす標本化関数が存在
しないと考えられていた。ところが、本発明者の研究に
よって、上述した条件を満たす関数が見いだされた。
位置tが−2から+2までの間で0以外の値を有する有
限台の関数であり、−2≦t<−3/2については(−
t2−4t−4)/4で、−3/2≦t<−1について
は(3t2 +8t+5)/4で、−1≦t<−1/2に
ついては(5t2 +12t+7)/4で、−1/2≦t
<1/2については(−7t2 +4)/4で、1/2≦
t<1については(5t2 −12t+7)/4で、1≦
t<3/2については(3t2 −8t+5)/4で、3
/2≦t≦2については(−t2 +4t−4)/4で定
義されるものを用いることができる。あるいは、このよ
うな標本化関数に対応する階段関数波形としては、等間
隔に配置された5つのデジタルデータに対応した所定範
囲において、−1、+3、+5、−7、−7、+5、+
3、−1の重み付けがなされた同じ幅の8つの区分領域
からなっているものを用いることができる。また、この
重み付け処理は、ビットシフトによる−2、+2、+
4、−8、−8、+4、+2、−2倍の乗算処理を行っ
た結果に対してデジタルデータ自身を加算することによ
って実現することが好ましい。ビットシフトによって乗
算処理が行われるため、処理の簡略化、高速化が可能に
なる。
本化関数を用いることにより、複数の階段関数を加算し
た後に積分処理する回数を減らすことができ、処理量を
低減することが可能になる。また、有限台の値を有する
標本化関数を用いることにより、この有限台の区間に対
応したデジタルデータのみを処理の対象とすればよいた
め、さらに処理量を低減することができ、しかも有限個
のデジタルデータを対象に処理を行った場合の打ち切り
誤差の発生を防止することができる。
態のD/A変換器について、図面を参照しながら詳細に
説明する。図1は、本実施形態のD/A変換器における
補間演算に用いられる標本化関数の説明図である。図1
に示す標本化関数H(t)は、微分可能性に着目した有
限台の関数であり、例えば全域において1回だけ微分可
能であって、横軸に沿った標本位置tが−2から+2の
間にあるときに0以外の有限な値を有する有限台の関数
である。また、H(t)は標本化関数であるため、t=
0の標本位置のみで1になり、t=±1,±2の標本位
置において0になるという特徴を有する。
け微分可能、有限台)を満たす関数H(t)が存在する
ことが本発明者の研究により確かめられている。具体的
には、このような標本化関数H(t)は、3階Bスプラ
イン関数をF(t)としたときに、 H(t)=−F(t+1/2)/4+F(t)−F(t−1/2)/4 …(1) で定義することができる。ここで、3階Bスプライン関
数F(t)は、 (4t2 +12t+9)/4 ;−3/2≦t<−1/2 −2t2 +3/2 ;−1/2≦t<1/2 (4t2 −12t+9)/4 ;1/2≦t<3/2 …(2) で表される。
分多項式であり、3階Bスプライン関数F(t)を用い
ているため、全域で1回だけの微分可能性が保証される
有限台の関数となっている。また、t=±1,±2の標
本位置において0となる。
標本化関数H(t)を区分多項式の形で求めると、 (−t2 −4t−4)/4 ;−2≦t<−3/2 (3t2 +8t+5)/4 ;−3/2≦t<−1 (5t2 +12t+7)/4 ;−1≦t<−1/2 (−7t2 +4)/4 ;−1/2≦t<1/2 (5t2 −12t+7)/4 ;1/2≦t<1 (3t2 −8t+5)/4 ;1≦t<3/2 (−t2 +4t−4)/4 ;3/2≦t≦2 …(3) と表すことができる。
本化関数であって、全域において1回だけ微分可能であ
り、しかも標本位置t=±2において0に収束する有限
台の関数である。したがって、この標本化関数H(t)
を用いて各標本値に基づく重ね合わせを行うことによ
り、標本値間の値を1回だけ微分可能な関数を用いて補
間することができる。
を示す図である。一般に、与えられた各標本値のそれぞ
れについて補間位置における標本化関数の値を求め、こ
れを用いて畳み込み演算を行うことにより、各標本値の
間の中間位置に対応する補間値yを求めることができ
る。
=±∞の標本位置で0に収束する関数であるため、補間
値yを正確に求めようとすると、t=±∞までの各標本
値に対応して補間位置でのsinc関数の値を計算し、
これを用いて畳み込み演算を行う必要があった。ところ
が、本実施形態で用いる標本化関数H(t)は、t=±
2の標本位置で0に収束するため、補間位置を挟んで前
後2個ずつの標本値を考慮すればよく、演算量を大幅に
削減することができる。しかも、それ以外の標本値につ
いては、本来考慮すべきであるが演算量や精度等を考慮
して無視しているというわけではなく、理論的に考慮す
る必要がないため、打ち切り誤差は発生しない。
ータ補間の説明図である。例えば、図3(A)に示す標
本位置t1における標本値Y(t1)について具体的に
説明する。補間位置t0と標本位置t1との距離は、隣
接する2つの標本位置間の距離を正規化して1とする
と、1+aとなる。したがって、標本位置t1に標本化
関数H(t)の中心位置を合わせたときの補間位置t0
における標本化関数の値はH(1+a)となる。実際に
は、標本値Y(t1)に一致するように標本化関数H
(t)の中心位置のピーク高さを合わせるため、上述し
たH(1+a)をY(t1)倍した値H(1+a)・Y
(t1)が求めたい値となる。
うに、他の3つの標本値に対応して、補間位置t0にお
ける各演算結果H(a)・Y(t2)、H(1−a)・
Y(t3)、H(2−a)・Y(t4)が得られる。こ
のようにして得られた4つの演算結果H(1+a)・Y
(t1)、H(a)・Y(t2)、H(1−a)・Y
(t3)、H(2−a)・Y(t4)を加算して畳み込
み演算を行うことにより、補間位置t0における補間値
yが求められる。
標本値に対応させて標本化関数H(t)の値を計算して
畳み込み演算を行うことにより各標本値の間の中間位置
に対応する補間値を求めることができるが、図1に示し
た標本化関数は全域で1回だけ微分可能な二次の区分多
項式であり、この特徴を利用して、等価的な他の処理手
順によって補間値を求めることができる。
分した波形を示す図である。図1に示した標本化関数H
(t)は、全域で1回微分可能な二次の区分多項式であ
るため、これを1回微分することにより、図4に示すよ
うな連続的な折れ線状の波形からなる折れ線関数を得る
ことができる。
らに微分した波形を示す図である。但し、折れ線波形に
は複数の角点が含まれており、全域で微分することはで
きないため、隣接する2つの角点に挟まれた直線部分に
ついて微分を行うものとする。図4に示す折れ線波形を
微分することにより、図5に示すような階段状の波形か
らなる階段関数を得ることができる。
おける補間演算に用いられる標本化関数は、全域を1回
微分して折れ線関数が得られ、この折れ線関数の各直線
部分をさらに微分することにより階段関数が得られる。
したがって、反対に図5に示した階段関数を発生させ、
これを2回積分することにより、図1に示した標本化関
数H(t)を得ることができる。
領域とが等しい面積を有しており、これらを合計した値
が0となる特徴を有している。換言すれば、このような
特徴を有する階段関数を複数回積分することにより、図
1に示したような全域における微分可能性が保証された
有限台の標本化関数を得ることができる。
る補間値の算出では、標本化関数H(t)の値に各標本
値を乗算したが、図5に示した階段関数を2回積分して
標本化関数H(t)を求める場合には、この積分処理に
よって得られた標本化関数の値に各標本値を乗算する場
合の他に、等価的には、積分処理前の階段関数を発生さ
せる際に、各標本値が乗算された階段関数を発生させ、
この階段関数を用いて畳み込み演算を行った結果に対し
て2回の積分処理を行って補間値を求めることができ
る。本実施形態のD/A変換器は、このようにして補間
値を求めており、次にその詳細を説明する。
を示す図である。同図に示すD/A変換器は、4つのデ
ータ保持部10−1、10−2、10−3、10−4、
4つの階段関数発生部11−1、11−2、11−3、
11−4、加算部12、D/A変換器14、2つの積分
処理部16、18、タイミング制御部20を含んで構成
されている。
定の時間間隔で順次入力される離散的なデジタルデータ
を巡回的に選択して取り込み、次の取り込みタイミング
が到来するまでその値を保持する。例えば、最初に入力
されるデジタルデータがデータ保持部10−1に保持さ
れ、2番目に入力されるデジタルデータがデータ保持部
10−2に保持される。また、3番目、4番目に入力さ
れる各デジタルデータがデータ保持部10−3、10−
4に保持される。各データ保持部10−1〜10−4に
おけるデータの保持動作が一巡すると、次に入力される
5番目のデジタルデータは、一番早くデータを保持した
データ保持部10−1に取り込まれて保持される。この
ようにして、順に入力される各デジタルデータがデータ
保持部10−1等によって巡回的に保持される。
対応するデータ保持部10−1〜10−4によるデジタ
ルデータの保持タイミングに同期して、それぞれの保持
データの値に比例した振幅(波高値)を有する階段関数
を発生する。階段関数そのものは図5に示した形状を有
しており、この階段関数の値が、データ保持部10−1
〜10−4のそれぞれに保持されたデジタルデータの値
に比例している。図5に示した階段関数の具体的な値
は、上述した(3)式の各区分多項式を2回微分するこ
とにより得ることができ、以下のようになる。
4から出力されるそれぞれの階段関数の値をデジタル的
に加算する。D/A変換器14は、加算部12から入力
される階段状のデジタルデータに対応するアナログ電圧
を発生する。このD/A変換器10では、入力されるデ
ジタルデータの値に比例した一定のアナログ電圧を発生
するため、入力されるデジタルデータに対応して階段状
に電圧レベルが変化する出力電圧が得られる。
8は、D/A変換器14の出力端に現れる階段状に変化
する出力電圧に対して2回の積分処理を行う。前段の積
分処理部16からは直線状(一次関数的)に変化する出
力電圧が得られ、後段の積分処理部18からは二次関数
的に変化する出力電圧が得られる。このようにして、複
数のデジタルデータが一定間隔で入力されると、後段の
積分処理部18からは、各デジタルデータに対応する電
圧の間を1回だけ微分可能な滑らかな曲線で結んだ連続
的なアナログ信号が得られる。
1から出力される階段関数の値は、データ保持部10−
1に保持されたデジタルデータの値に比例しているた
め、この階段関数の値に対応する電圧値に対して2つの
積分処理部16、18によって積分処理を2回繰り返す
ことにより、後段の積分処理部18からは、図1に示し
た階段関数と入力されるデジタルデータとを乗算した結
果に対応する電圧波形の信号が出力される。また、加算
部12によって、各階段関数発生部11−1〜11−4
から出力される階段関数の値を加算するということは、
後段の積分処理部18から出力される信号に着目する
と、図1に示した階段関数を用いて畳み込み演算を行う
ことに他ならない。
デジタルデータが一定の時間間隔で入力される場合を考
えると、この入力間隔に対応させて各階段関数発生部1
1−1〜11−4による階段関数波形の発生開始タイミ
ングをずらし、それぞれにおいて発生した階段関数の加
算を行い、その結果をアナログ電圧に変換した後に2回
の積分処理を行うことにより、一定間隔で入力されるデ
ジタルデータに対応した電圧間を滑らかに結ぶアナログ
信号が得られる。
タイミングを示す図である。図7(A)に示すように一
定の時間間隔でデジタルデータD1 、D2 、D3 、…が
入力されると、各データ保持部10−1〜10−4は、
これらのデジタルデータD1、D2 、D3 、…を巡回的
に保持する。具体的には、データ保持部10−1は、1
番目に入力されるデジタルデータD1 を取り込んで、入
力されるデジタルデータが一巡するまで(5番目のデジ
タルデータD5 が入力されるまで)保持する(図7
(B))。また、この1番目のデジタルデータD1 の保
持タイミングに合わせて、階段関数発生部11−1は、
このデジタルデータD1 に比例した値を有する階段関数
を発生する(図7(C))。
に入力されるデジタルデータD2 を取り込んで、入力さ
れるデジタルデータが一巡するまで(6番目のデジタル
データD6 が入力されるまで)保持する(図7
(D))。また、この2番目のデジタルデータD2 の保
持タイミングに合わせて、階段関数発生部11−2は、
このデジタルデータD2 に比例した値を有する階段関数
を発生する(図7(E))。
れる入力データD3 を取り込んで、入力されるデジタル
データが一巡するまで(7番目のデジタルデータD7 が
入力されるまで)保持する(図7(F))。また、この
3番目のデジタルデータD3の保持タイミングに合わせ
て、階段関数発生部11−3は、このデジタルデータD
3 に比例した値を有する階段関数を発生する(図7
(G))。
れるデジタルデータD4 を取り込んで、入力されるデジ
タルデータが一巡するまで(8番目のデジタルデータD
8 が入力されるまで)保持する(図7(H))。また、
この4番目のデジタルデータD4 の保持タイミングに合
わせて、階段関数発生部11−4は、このデジタルデー
タD4 に比例した値を有する階段関数を発生する(図7
(I))。
関数発生部11−1〜11−4のそれぞれから出力され
る各階段関数の値を加算する。ところで、図5に示した
ように、各階段関数発生部11−1〜11−4によって
発生する階段関数は、図1に示した標本化関数の有限台
の範囲である標本位置t=−2〜+2の領域を0.5毎
に分割した8つの区分領域を有する有限台の関数であ
る。例えば、標本位置t=−2から+2に向かって順に
第1区分領域、第2区分領域、…第8区分領域とする。
1から出力される第7区分領域に対応する値(3D1 )
と、階段関数発生部11−2から出力される第5区分領
域に対応する値(−7D2 )と、階段関数発生部11−
3から出力される第3区分領域に対応する値(5D3 )
と、階段関数発生部11−4から出力される第1区分領
域に対応する値(−D4 )とを加算して、加算結果(3
D1 −7D2 +5D3−D4 )を出力する。
−1から出力される第8区分領域に対応する値(−
D1 )と、階段関数発生部11−2から出力される第6
区分領域に対応する値(5D2 )と、階段関数発生部1
1−3から出力される第4区分領域に対応する値(−7
D3 )と、階段関数発生部11−4から出力される第2
区分領域に対応する値(3D4 )とを加算して、加算結
果(−D1 +5D2 −7D3 +3D4 )を出力する。
の加算結果が出力されると、D/A変換器14は、この
加算結果(デジタルデータ)に基づいてアナログ電圧を
発生する。このD/A変換器14では、入力されるデジ
タルデータの値に比例した一定のアナログ電圧が発生さ
れるため、入力されるデジタルデータに対応して階段状
に電圧レベルが変化する出力波形が得られる(図7
(J))。
を有する波形が出力されると、前段の積分処理部16
は、この波形を積分して折れ線状の波形を出力し(図7
(K))、後段の積分処理部18は、この折れ線状の波
形をさらに積分して、デジタルデータD2 とD3 のそれ
ぞれに対応した電圧値の間を1回だけ微分可能な滑らか
な曲線で結ぶ出力電圧を発生する(図7(L))。
は、入力されるデジタルデータを保持するタイミングに
合わせて階段関数を発生させ、この階段関数を4つのデ
ジタルデータについて加算した後にこの加算結果に対応
したアナログ電圧を発生させ、さらにその後に2回の積
分処理を行うことにより、各デジタルデータに対応した
電圧を滑らかにつなぐ連続したアナログ信号を発生する
ことができる。
させて、それぞれが異なる開始タイミングで4つの階段
関数を発生させ、この加算結果に対応するアナログ電圧
を発生させた後に2回の積分処理を行うことにより、連
続的なアナログ信号が得られるため、従来のようにサン
プルホールド回路やローパスフィルタが不要であって直
線位相特性が悪化することもなく、良好な群遅延特性を
実現することができる。また、標本位置tが±2におい
て0に収束する有限台の標本化関数H(t)を用いてい
るため、デジタルデータ間の補間処理を行うために前後
4つのデジタルデータのみを用いればよく、補間演算を
行うために必要な処理量を少なくすることができる。さ
らに、従来のようにオーバーサンプリング処理を行って
いないため、入力されるデジタルデータの時間間隔に応
じて決まる所定の動作速度を確保するだけでよく、特に
高速な信号処理を行う必要もないため、高価な部品を用
いる必要もない。
構成を示す図である。図8に示すように、各データ保持
部10−1〜10−4はD型フロップフロップ(D−F
F)によって構成されており、バッファ22を介して入
力されるデータに対して、取り込みタイミングを入力デ
ータの1周期分ずつ順番にずらしていくことにより、入
力データD1 、D2 、D3 、…を巡回的に保持する。例
えば、8ビットのデジタルデータが入力されるものとす
ると、各データ保持部10−1〜10−4に保持された
8ビットのデータは、それぞれに対応する階段関数発生
部11−1〜11−4に入力される。
4の詳細な構成を示す図である。なお、4つの階段関数
発生部11−1〜11−4は同じ構成を有しており、以
下では、代表して階段関数発生部11−1の詳細につい
て説明する。
1は、反転出力を有する2つのトライステートバッファ
100、102と、非反転出力を有する2つのトライス
テートバッファ104、106と、この階段関数発生部
11−1に入力されるデータとトライステートバッファ
100〜106のいずれかを介して出力されるデータと
を加算する加算器(ADD)108とを含んで構成され
ている。
を上方向に+1シフトすると図10に示す階段関数に変
形される。この変形後の階段関数のそれぞれの値は、2
のべき乗の値になっているため、各値を乗数として入力
データに対する乗算を行う場合には、単純なビットシフ
ト操作によって乗算を実行することができる。その後、
上方向に+1シフトした横軸を元に戻す処理(乗算結果
に入力データを加算する処理)を行って、各階段関数発
生部の出力値とすればよい。
0は、入力データに対して1ビット分シフトするととも
に、そのシフトされたデータの各ビットを反転して出力
すると同時に、加算器108のキャリー入力に1を加え
ることによって、(−2)倍の乗算が行われる。図10
の「S1」で示すタイミングで、トライステートバッフ
ァ100から乗算結果に対応するデータを出力すること
により、階段関数の第1および第8の区分領域に対応す
るデータが得られる。
は、入力データを1ビット分シフトすることにより、2
倍の乗算を行う。図10の「S2」で示すタイミング
で、トライステートバッファ102から乗算結果に対応
するデータを出力することにより、階段関数の第2およ
び第7の区分領域に対応するデータが得られる。
ータを2ビット分シフトすることにより、4倍の乗算を
行う。図10の「S3」で示すタイミングで、トライス
テートバッファ104から乗算結果に対応するデータを
出力することにより、階段関数の第3および第6の区分
領域に対応するデータが得られる。
ータを3ビットシフトするとともに各ビットを反転し、
加算器108のキャリー入力に1を加えることにより、
(−8)倍の乗算を行う。図10の「S4」で示すタイ
ミングで、トライステートバッファ100から乗算結果
に対応するデータを出力することにより、階段関数の第
4および第5の区分領域に対応するデータが得られる。
100〜106のいずれかから選択的に出力される正あ
るいは負のデータと、階段関数発生部11−1に入力さ
れるデータとを加算する。そして、加算器108によっ
て得られるデータが階段関数11−1から出力される。
れた結果を反転したトライステートバッファ100、1
02の出力データが入力されるか、あるいはビットシフ
トのみがなされたトライステートバッファ104、10
6の出力データが入力されるかによって、処理手順の詳
細が異なる。すなわち、ビットシフトがされていないデ
ータを用いて加算を行う場合には、単純に2つのデータ
の加算処理が行われる。また、ビット反転が行われたデ
ータを用いて加算を行う場合には、2つのデータを加算
した後に最下位ビットb0に‘1’を加算する。加算器
108に入力されたデータがいずれの種類に属するか
は、最上位ビットが‘1’であるか否かを調べればよ
い。
を有する3つの加算器(ADD)120、122、12
4によって構成されている。これら3つの加算器12
0、122、124によって、4つの階段関数発生部1
1−1〜11−4から出力されるそれぞれのデータが加
算される。この加算結果がA/D変換器(ADC)14
に入力されて階段状の電圧波形に変換され、縦続接続さ
れた2つの積分処理部16、18のうちの前段の積分処
理部16に印加される。
部16は、2つの演算増幅器140、141、2つのキ
ャパシタ142、143、2つの抵抗144、145お
よびスイッチ146を含んで構成されている。一方の演
算増幅器140とキャパシタ142および抵抗144に
よって積分回路が構成されており、抵抗144を介して
演算増幅器140の反転入力端子端子に印加されるA/
D変換器14の出力電圧に対して所定の積分動作が行わ
れる。また、後段の積分処理部18は、2つの演算増幅
器150、151、2つのキャパシタ152、153、
2つの抵抗154、155およびスイッチ156を含ん
で構成されている。一方の演算増幅器150とキャパシ
タ152および抵抗154によって積分回路が構成され
ており、抵抗154を介して演算増幅器150の反転入
力端子端子に印加される前段の積分処理部16の出力電
圧に対して所定の積分動作が行われる。
例えばテレビジョン受信機のRGB信号や輝度信号等の
映像信号を得る回路として用いる用途に適している。具
体的には、テレビジョン受信機用のA/D変換器は、図
8に構成を示した回路をR、G、Bデータのそれぞれに
対応させて3組備えており、1画面に対応するフレーム
を構成する各走査線毎に所定の時間間隔でそれぞれが8
ビットのR、G、Bデータが入力されて、それぞれのデ
ータを補間する連続的なR、G、Bアナログ電圧を生成
する。
が生じるため、この影響を取り除く回路を有することが
好ましい。本実施形態では、前段の積分処理部16に含
まれる演算増幅器141とキャパシタ143および抵抗
145によって平均値を0レベルに保持する回路が構成
されており、演算増幅器140等によって構成される積
分回路の出力の平均値が常に0Vとなるように演算増幅
器140の非反転入力端子の電圧レベルが調整される。
器152とキャパシタ153および抵抗155によって
平均レベル保持回路が構成されており、演算増幅器15
0等によって構成される積分回路の出力の平均値が、演
算増幅器151の非反転入力端子に印加される電圧レベ
ルと同じになるように、演算増幅器150の非反転入力
端子の電圧レベルが調整される。なお、演算増幅器15
1の非反転入力端子に印加される電圧レベルは、入力デ
ータそのものをアナログ電圧に変換してその平均レベル
を求めたものが用いられ、この電圧レベルを求めるため
に、順次入力される入力データを保持するD型フリップ
フロップによって構成されるデータ保持部180と、こ
の保持されたデジタルデータをアナログ電圧を発生する
A/D変換器182と、A/D変換器182の出力電圧
を積分する積分回路184とが備わっている。
6、18に含まれる各積分回路の積分キャパシタに蓄積
される電荷をリセットするために、スイッチ146、1
56が設けられており、垂直ブランキング信号がD型フ
リップフロップによって構成される同期化回路186に
よって同期化されて、垂直ブランキング期間に2つのス
イッチ146、156がオン状態になる。このとき、演
算増幅器140に接続されたキャパシタ142と演算増
幅器150に接続されたキャパシタ152のそれぞれが
放電され、それぞれの積分回路がリセットされる。
構成を示す図である。同図に示すように、タイミング制
御部20は、3ビットカウンタ160と、非反転出力を
有する3つの排他的論理和回路161〜163と、反転
出力を有する2つの排他的論理和回路164、165
と、非反転出力を有する3つの論理積回路166〜17
0と、反転出力を有する3つの論理和回路171〜17
3とを含んで構成されている。
グ制御部20の動作タイミングを示す図である。図12
において示したCLK、b0〜b2、c1〜c5、d1
〜d8のそれぞれの波形は、図11においてそれぞれの
符号を付した箇所に現れる波形を示している。図11お
よび図12に示すように、3ビットカウンタ160は、
入力されるクロック信号CLKに同期したカウント動作
を行っており、このクロック信号が立ち上がる毎にカウ
ントアップされ、3ビット出力b0、b1、b2が更新
される。
階段関数発生部11−1〜11−4に含まれる3つのス
イッチのオンオフ状態を切り替えることにより、図7
(C)、(E)、(G)、(I)に示した各階段関数を
発生させることができる。具体的には、階段関数発生部
11−1によって図7(C)に示した階段関数を発生さ
せるために、この階段関数発生部11−1内の4つのト
ライステートバッファ100〜106のオンオフ状態
を、図11に示した論理和回路171の出力(d3)、
論理積回路169の出力(d7)、論理積回路167の
出力(d2)、論理積回路166の出力(d1)の論理
状態によってそれぞれ切り替える。
図7(E)に示した階段関数を発生させるために、この
階段関数発生部11−2内の4つのトライステートバッ
ファ100〜106のオンオフ状態を、図11に示した
論理和回路173の出力(d6)、論理積回路170の
出力(d8)、論理和回路172の出力(d5)、論理
積回路168の出力(d4)の論理状態によってそれぞ
れ切り替える。階段関数発生部11−3によって図7
(G)に示した階段関数波形を発生させるために、この
階段関数発生部11−3内の4つのトライステートバッ
ファ100〜106のオンオフ状態を、図11に示した
論理積回路169の出力(d7)、論理和回路171の
出力(d3)、論理積回路166の出力(d1)、論理
積回路167の出力(d2)の論理状態によってそれぞ
れ切り替える。階段関数発生部11−4によって図7
(I)に示した階段関数を発生させるために、この階段
関数発生部11−4内の4つのトライステートバッファ
100〜106のオンオフ状態を、図11に示した論理
積回路170の出力(d8)、論理和回路173の出力
(d6)、論理積回路168の出力(d4)、論理和回
路172の出力(d5)の論理状態によってそれぞれ切
り替える。
ものではなく、本発明の要旨の範囲内で種々の変形実施
が可能である。例えば、上述した実施形態では、標本化
関数を全域で1回だけ微分可能な有限台の関数とした
が、微分可能回数を2回以上に設定してもよい。また、
図1に示すように、本実施形態の標本化関数は、t=±
2で0に収束するようにしたが、t=±3以上で0に収
束するようにしてもよい。例えば、t=±3で0に収束
するようにした場合には、図6に示したD/A変換器に
含まれるデータ保持部や階段関数発生部のそれぞれの数
を6とし、6個のデジタルデータを対象に補間処理を行
ってこれらのデジタルデータをなめらかにつなぐアナロ
グ電圧を発生すればよい。
て補間処理を行う場合に限らず、−∞〜+∞の範囲で値
を有する有限回微分可能な標本化関数を用い、有限の標
本位置に対応する複数個のデジタルデータのみを補間処
理の対象とするようにしてもよい。例えば、このような
標本化関数が二次の区分多項式で定義されているものと
すると、各区分多項式を2回微分することにより所定の
階段関数波形を得ることができるため、この階段関数波
形を用いて電圧の合成を行った結果に対して2回の積分
処理を行うことにより、デジタルデータに対応した電圧
をなめらかにつなぐアナログ信号を得ることができる。
器の用途の一例としてテレビジョン受像器に使用する場
合を説明したが、それ以外の用途、例えばコンパクトデ
ィスク等に記録されたデジタルのオーディオデータをア
ナログのオーディオ音声に変換する場合などに本発明の
D/A変換器を用いることができる。
入力される複数のデジタルデータのそれぞれに対応する
所定の階段関数を発生させてこれらを加算し、その後こ
の加算結果をアナログ電圧に変換して積分することによ
り連続的に変化するアナログ電圧が得られるため、最終
的なアナログ信号を得るためにローパスフィルタを用い
る必要がなく、扱う信号の周波数によって位相特性が異
なるために群遅延特性が悪化するといったことがなく、
歪みの少ない出力波形を得ることができる。また、オー
バーサンプリングを行っていた従来の手法に比べると、
部品の動作速度を上げる必要がないため、高価な部品を
使用する必要がなく、部品コストの低減が可能になる。
用いられる標本化関数の説明図である。
る。
明図である。
示す図である。
を示す図である。
る。
示す図である。
である。
ライステートバッファのオンオフ切替タイミングとの関
係を示す図である。
る。
ミングを示す図である。
部 11−1、11−2、11−3、11−4 階段関数発
生部 12 加算器 14 D/A(デジタル−アナログ)変換器 16、18 積分処理部 20 タイミング制御部
Claims (9)
- 【請求項1】 所定間隔で入力される複数のデジタルデ
ータのそれぞれに対応する所定の階段関数を発生させ、
これら複数の階段関数を加算して得られるデータに対応
する電圧波形に対して複数回のアナログ積分を行うこと
により、複数の前記デジタルデータに対応する電圧間を
なめらかにつなぐ連続したアナログ信号を発生させるこ
とを特徴とするデジタル−アナログ変換器。 - 【請求項2】 所定間隔で入力される複数のデジタルデ
ータのそれぞれを所定期間保持する複数のデータ保持部
と、 前記複数のデータ保持部のそれぞれに保持されたデジタ
ルデータに対応する所定の階段関数を、複数の前記デジ
タルデータの各入力タイミングに同期させて発生する複
数の階段関数発生部、 複数の前記階段関数発生部のそれぞれによって発生した
前記階段関数の値を加算する加算部と、 前記加算部による加算処理によって得られたデジタルデ
ータに対応する階段状のアナログ電圧を生成する階段電
圧波形発生部と、 前記階段電圧波形発生部によって生成されたアナログ電
圧に対して、複数回のアナログ積分を行う積分処理部
と、 を備えることを特徴とするデジタル−アナログ変換器。 - 【請求項3】 請求項1または2において、 前記階段関数は、正領域と負領域の面積が等しく設定さ
れていることを特徴とするデジタル−アナログ変換器。 - 【請求項4】 請求項1〜3のいずれかにおいて、 前記階段関数は、区分多項式によって構成された所定の
標本化関数について、前記区分多項式のそれぞれを複数
回微分することにより得られる値を有することを特徴と
するデジタル−アナログ変換器。 - 【請求項5】 請求項4において、 前記標本化関数は、全域が1回だけ微分可能であって有
限台の値を有することを特徴とするデジタル−アナログ
変換器。 - 【請求項6】 請求項5において、前記標本化関数は、
標本位置tが−2から+2までの間で0以外の値を有す
る有限台の関数であり、 −2≦t<−3/2については(−t2 −4t−4)/
4で、 −3/2≦t<−1については(3t2 +8t+5)/
4で、 −1≦t<−1/2については(5t2 +12t+7)
/4で、 −1/2≦t<1/2については(−7t2 +4)/4
で、 1/2≦t<1については(5t2 −12t+7)/4
で、 1≦t<3/2については(3t2 −8t+5)/4
で、 3/2≦t≦2については(−t2 +4t−4)/4で
定義されることを特徴とするデジタル−アナログ変換
器。 - 【請求項7】 請求項1〜4において、 前記階段関数は、等間隔に配置された5つの前記デジタ
ルデータに対応した所定範囲において、−1、+3、+
5、−7、−7、+5、+3、−1の重み付けがなされ
た同じ幅の8つの区分領域からなっていることを特徴と
するデジタル−アナログ変換器。 - 【請求項8】 請求項1〜4において、 前記階段関数は、前記重み付けのそれぞれを、ビットシ
フトによる−2、+2、+4、−8、−8、+4、+
2、−2倍の乗算処理を行った結果に対して前記デジタ
ルデータ自身を加算することによって実現することを特
徴とするデジタル−アナログ変換器。 - 【請求項9】 請求項5または6において、 前記アナログ積分が行われる回数は2回であり、複数の
前記デジタルデータに対応した電圧をなめらかにつなぐ
連続したアナログ信号を発生させることを特徴とするデ
ジタル−アナログ変換器。
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