JP3199199B2 - Δς型a/d変換器 - Google Patents
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Description
A/D変換器に係り、特に、A/D変換器のオーバサン
プリング率を回路的に向上させ、高S/N特性を実現す
る技術に関する。
例を示すブロック図である。
MP、D−FF10、帰還用の1bit D/A変換回路2
0、加算器30で構成され、積分器Iの出力端子は、コ
ンパレータCMPの+入力側に接続され、コンパレータ
CMPの−入力側は接地され、コンパレータCMPの出
力端子はD−FF10のD入力に接続され、CLK入力
端子にはクロックが入力され、Q出力端子はD/A変換
回路20の入力端子に接続され、その出力信号は加算器
30によってアナログ入力と減算され、積分器Iの入力
端子に印加され、D−FF10のQ出力はΔΣ型A/D
変換器のデジタル出力になっている。
ことができ、D/A変換回路20の出力電圧が+1Vと
−1Vとの2値をとるものとすると、アナログ入力信号
と1bit D/A変換回路20の出力信号とがほぼ等しく
なるように帰還動作する。ただし、1bit D/A変換回
路20は2値しか出力しないので、1bit D/A変換回
路20の出力信号は、密度変調された粗密波形になる。
すなわち、アナログ入力信号と1bit D/A変換回路2
0の出力信号との関係は、次の通りになる。
変化するとし、アナログ入力信号が+1V、−1V、0
Vである場合には、1bit D/A変換回路20は、それ
ぞれ、L(ローレベル)の連続出力信号、H(ハイレベ
ル)の連続出力信号、HとLとの交互の出力信号を出力
し、アナログ入力信号が+1Vと−1Vとの間のレベル
である場合には、HとLとの粗密波の信号が1bit D/
A変換回路20から出力され、HとLとの粗密波におけ
るHとLとの比率は、アナログ入力信号のレベルに応じ
て定まる。なお、上記従来例のデジタル出力信号は、1
bit D/A変換回路20の出力信号と同じである。
例としては、このデジタル信号を1bit D/A変換回路
で2値電圧に変換し、ローパスフィルタを通す方法があ
り、これによってアナログ信号に戻る。
F10はコンパレータCMPやD/A変換回路20とは
分離して示されているが、これは機能を分かり易くする
ためのものであって、実際の回路としては、コンパレー
タCMPとD−FF機能とを一体化したサンプル/ホー
ルド型のコンパレータ、または、D−FF10とD/A
変換機能とを一体化したD/A変換回路で実現すること
ができる。
ッシュ型のA/D変換器と比較すると、回路規模が小さ
く、高S/Nが比較的容易に実現でき、アナログ・デジ
タル混載LSI上に実現できるため、オーディオ用のA
/D変換器として広く実用化されている。
「オーバサンプリングA−D変換技術」(湯川彰著、日
経BP社発行)に記載されているが、この参考文献の記
載(第38〜39頁、図3.11)によれば、オーバサ
ンプリング率(サンプリング周波数÷信号帯域)を上げ
れることによって、ΔΣ方式の理論的なS/Nを改善す
ることができる。
S/Nを高くしようとして、オーバサンプリング率を上
げると、そこに使用されている回路の動作速度によっ
て、S/Nが制限されるという問題がある。
入力周波数が1KHzであり、クロック周波数(サンプ
リング周波数)が128KHzである場合、128KH
zで動作しなければならない回路は、コンパレータCM
P、D−FF10、D/A変換回路20である。なお、
積分器Iは一種のローパスフィルタであるから、高速動
作に対する要求は緩い。
めに、クロック周波数を上げようとすると、これらの回
路(コンパレータCMP、D−FF10、D/A変換回
路20)の動作速度がネックになるという問題がある。
すなわち、従来例の構成のまま、単純にクロック周波数
を上げようとすると、そこに使用されるトランジスタの
性能によって律速され、たとえばCMOSプロセスでは
100MHz程度、バイポーラプロセスでは1GHz程
度が限界であるという問題がある。
に、高S/N化、入力信号の広帯域化を実現することが
できるΔΣ型A/D変換器を提供することを目的とする
ものである。
タ、DFF、D/A回路を複数組用意し、インターリー
ブ(回路の並列化)動作を行うことによって、実効的な
オーバサンプリング率を上げるものである。
を複数組用意し、インターリーブ動作を行うことによっ
て、実効的なオーバサンプリング率を上げるので、実際
のクロック周波数を上げずに、高S/N化、入力信号の
広帯域化を実現することができる。
D変換器を示す図であり、図1(1)はその回路図であ
り、図1(2)はそのタイミングチャートである。
の「コンパレータ、D−FF、D/A変換回路」とを有
し、このうちの1組の「コンパレータ、D−FF、D/
A変換回路」は、コンパレータCMP1とD−FF11
と帰還用の1bit D/A変換回路21とで構成され、残
りの1組の「コンパレータ、D−FF、D/A変換回
路」は、コンパレータCMP2とD−FF12と帰還用
の1bit D/A変換回路22とで構成されている。
MP1、CMP2の+入力端子に接続され、各−端子は
接地され、コンパレータCMP1の出力端子は、D−F
F11のD入力端子に接続され、D−FF11のQ出力
端子は、D/A変換回路21の入力端子に接続され、コ
ンパレータCMP2の出力端子は、D−FF12のD入
力端子に接続され、D−FF12のQ出力端子は、D/
A変換回路22の入力端子に接続されている。D/A変
換回路21のアナログ出力信号A1とD/A変換回路2
2のアナログ出力信号A2とは、本実施例であるΔΣ型
A/D変換器のアナログ入力信号と加算器31で加算さ
れて、積分器I1の入力端子に印加されている。
2の出力信号Q2とは、加算器41によって加算され、
この加算結果が、本実施例であるΔΣ型A/D変換器の
デジタル出力信号となる。
る。
従来例と同じであり、アナログ入力信号が+1V〜−1
Vの間で変化するとし、アナログ入力信号が+1V、−
1V、0Vである場合には、1bit D/A変換回路21
は、それぞれ、L(ローレベル)の連続出力信号、H
(ハイレベル)の連続出力信号、HとLとが交互に発生
する出力信号を出力し、アナログ入力信号が+1Vと−
1Vとの間のレベルである場合には、パルスナンバー変
調によって、HとLとの粗密波の信号が1bit D/A変
換回路21から出力され、HとLとの粗密波におけるH
とLとの比率は、アナログ入力信号のレベルに応じて定
まる。1bit D/A変換回路22も1bitD/A変換回
路21と同様の動作を行う。
レータ、D−FF、D/A」の動作について説明する。
関係のクロックを使用し、CLKをD−FF11のクロ
ック入力端子に印加し、、CLKの反転信号をD−FF
12のクロック入力端子に印加する。積分器I1の出力
信号が0V以上ならば、コンパレータCMP1、CMP
2がHを出力し、積分器I1の出力信号が0V未満なら
ば、コンパレータCMP1、CMP2がLを出力し、コ
ンパレータCMP1、CMP2の出力信号が次段のD−
FF11、12によって、CLK(またはCLKの反転
信号)の立ち上り時にラッチされ、Q出力端子に出力信
号Q1、Q2が出力される。この出力信号Q1、Q2に
応じて、D/A変換回路21、22はアナログのハイレ
ベルVH またはアナログのローレベルVL を出力し、Δ
Σ型A/D変換器のアナログ入力信号から、D/A変換
回路21、22のアナログ出力信号を減算して積分器I
1の入力端子に印加する。
数)を上げずに、実効的なオーバサンプリング率を2倍
にすることができる。つまり、1周期で、2つのD−F
F11、12が互いに異なるタイミングで出力し、これ
ら両出力に応じて、1bit D/A変換回路21、22が
互いに異なるタイミングで出力するために、サンプリン
グ周波数が実効的に2倍になり、したがって、オーバサ
ンプリング率(サンプリング周波数÷信号帯域)が実効
的に2倍になる。このように、実効的なオーバサンプリ
ング率を上げることによって、実際のクロック周波数を
上げずに、高S/N化、入力信号の広帯域化を実現する
ことができる。
ータ、D−FF、D/A」を2組使用し、2相のクロッ
クを用意し、これらを使用して2倍のインターリーブを
行うようにしているが、これに限らず、「コンパレー
タ、D−FF、D/A」を2組以上使用してもよい。つ
まり、N組(Nは2以上の整数)の「コンパレータ、D
−FF、D/A」と、N相のクロックとを用意し、これ
らを使用してN倍のインターリーブを行うようにしても
よく、これによって、オーバーサンプリング率をN倍に
高めることができる。
D−FFがN個設けられ、D/A変換回路がN個設けら
れ、積分器の出力端子がN個のコンパレータの各入力端
子に接続され、各コンパレータの出力端子がN個のD−
FFのそれぞれを介して、N個のD/A変換回路のそれ
ぞれの入力端子に接続され、各D/A変換回路の全ての
出力信号とΔΣ型A/D変換器のアナログ入力信号とを
加算した信号を積分器の入力端子に印加し、各D−FF
の出力信号をΔΣ型A/D変換器のデジタル出力信号と
し、N個のD−FFのそれぞれは、互いに位相の異なる
クロックで動作するものであるようにしてもよい。
て、D/A変換回路21、22を変形し、積分器I1と
加算器31とを具体化した回路例を示す図である。
1、22の代わりに、それぞれ回路21a、22aを使
用したものであり、回路21aは、出力信号Q1とCL
Kとを受けるAND回路211と、このAND回路21
1の出力信号をアナログ信号に変換するD/A変換回路
212とで構成され、回路22aは、出力信号Q2とC
LKの反転信号とを受けるAND回路221と、このA
ND回路221の出力信号をアナログ信号に変換するD
/A変換回路222とで構成されている。
ンプで構成されている。アナログ入力信号とD/A変換
回路212、222の出力信号との減算は、積分器の入
力端子における抵抗を介する加算によって実現してい
る。つまり、この積分器は、オペアンプの反転入力を利
用した構成であるために、積分器の出力信号の位相が反
転しており、その結果、D/A変換器212、222の
出力信号は位相が反転したままであり、D/A変換器2
12、222の出力信号をアナログ入力に加算すること
によって、結果的に減算したことになる。
回路とを有する組が2個構成され、1つの組に属するD
−FFとD/A変換回路とが同じ位相のクロックで動作
し、互いに位相の異なるクロックで、それぞれの組が動
作することによって、高次のループフィルタを使用する
場合に、発振等不安定動作を避けることができる。
CLKとANDをとられ、D−FF12の出力信号Q2
がCLKの反転信号とANDをとられるので、CLK、
CLKの反転信号がduty50%である場合、AND
回路211、221のdutyも50%になり、したが
って、回路21a、22aの出力信号A1、A2もdu
ty50%になり、図1(2)の右側に示す出力波形に
なる。このAND回路211、221を追加することに
よって、アナログ出力信号A1、A2のエネルギー中心
(出力パルスの中心時刻)が前方にシフトするので、D
−FF11、12からD/A変換回路212、222の
間の遅延時間が短くなった場合と等価であり、高次のル
ープフィルタを使用する場合に、発振等不安定動作を避
けることができる。
21a、22aを変形した回路例を示す図である。
の代わりに、それぞれ回路21b、22bを使用したも
のであり、回路21bは、出力信号Q1とCLKとを受
けるAND回路211のみで構成され、回路22aは、
出力信号Q2とCLKの反転信号とを受けるAND回路
221のみで構成されている。つまり、図3に示す実施
例は、図2に示す実施例からD/A変換回路212、2
22を削除したものであり、LSI等で使用されるもの
である。すなわち、AND回路211、221は基本的
にはD/A変換回路の機能を有し、しかも、LSI等に
おいてはD−FF11、12から加算器31までの配線
距離を短く設定できるので、その間の信号のレベル低下
が少なく、D/A変換回路212、222を別設する必
要がなくなる。
/A変換回路とを有する組が2個構成されているが、こ
れに限らず、D−FFとD/A変換回路とを有する組が
N個(Nは2以上の整数)構成されていてもよい。つま
り、1つのD−FFと1つのD/A変換回路とを有する
組がN個構成され、1つの組に属するD−FFとD/A
変換回路とが同じ位相のクロックで動作し、N組のそれ
ぞれの組は、互いに位相の異なるクロックで動作するも
のであってもよい。このようにすることによって、高次
のループフィルタを使用する場合に、発振等不安定動作
を避けることができる。
コンパレータ、D−FFを多bit 化した例を示す図であ
る。すなわち、図1(1)に示す実施例は、積分器I1
の出力信号をコンパレータによってHかLかの2状態を
判別する1bit タイプであるが、図4に示す実施例は積
分器I1の出力信号を多bit 化したものである。
て、2つのコンパレータ51、52と、2つのD−FF
53、54と、D−FF53、54の出力信号を加算す
る加算器55と、2bit D/A変換回路56とを使用
し、コンパレータ51、52のそれぞれの閾値を+0.
5、−0.5とすることによって、積分出力が+0.5
以上、+0.5から−0.5の間、−0.5以下の3状
態を判別できる。これによって、コンパレータ51、5
2の出力信号はD−FF53、54を経て、加算器55
に入力されて、2bit のコード化された信号となり、こ
れを2bit D/A56に入力して、アナログ出力信号A
1を得ている。
ータ61、62と、2つのD−FF63、64と、D−
FF63、64の出力信号を加算する加算器65と、2
bitD/A変換回路66とを使用し、コンパレータ6
1、62のそれぞれの閾値を+0.5、−0.5とする
ことによって、積分出力が+0.5以上、+0.5から
−0.5の間、−0.5以下の3状態を判別できる。こ
れによって、コンパレータ61、62の出力信号はD−
FF63、64を経て、加算器65に入力されて、2bi
t のコード化された信号となり、これを2bit D/A6
6に入力して、アナログ出力信号A2を得ている。
ータを2個用いて3値状態を判別するタイプのものを示
しているが、コンパレータの数をさらに増加し、たとえ
ば15個のコンパレータを用いて、16状態を判別し、
加算器によって4bit にコード化し、4bit D/A変換
回路でアナログ出力信号A1またはA2を得るようにし
てもよい。
の変形例を示す回路図であり、図5(1)は、図1に示
す実施例のコンパレータを1つにした回路を示す図であ
り、図5(2)は、図2に示す実施例のコンパレータを
1つにした回路を示す図である。
例のコンパレータCMP1、CMP2の代わりに、コン
パレータCMP1aを使用したものであり、積分器I1
の出力端子にコンパレータCMP1aの+入力端子が接
続され、コンパレータCMP1aの−入力端子が接地さ
れ、コンパレータCMP1aの出力端子がD−FF1、
12の各D入力端子に接続されている。これら以外の構
成は、図1(1)に示す実施例と同じである。このよう
にコンパレータの数を減少させることによって、ハード
ウェアの量を減少することができる。
例のコンパレータCMP1、CMP2の代わりに、コン
パレータCMP1aを使用したものであり、積分器I1
の出力端子にコンパレータCMP1aの+入力端子が接
続され、コンパレータCMP1aの−入力端子が接地さ
れ、コンパレータCMP1aの出力端子がD−FF1、
12の各D入力端子に接続されている。これら以外の構
成は、図2に示す実施例と同じである。このようにコン
パレータの数を減少させることによって、ハードウェア
の量を減少することができる。
て、ΔΣ型A/D変換器としての動作は、それぞれ図
1、図2の実施例と同じであり、また、オーバサンプリ
ング率(サンプリング周波数÷信号帯域)が実効的に2
倍になり、実際のクロック周波数を上げずに、高S/N
化、入力信号の広帯域化を実現することができる。ま
た、図5(1)、(2)に示す実施例において、N組
(Nは2以上の整数)の「コンパレータ、D−FF、D
/A」と、N相のクロックとを用意し、これらを使用し
てN倍のインターリーブを行うようにしてもよく、これ
によって、オーバーサンプリング率をN倍に高めること
ができる。
クで動作させた場合の例を示す回路図である。
コンパレータCMP1、CMP2の他に、コンパレータ
CMP3、CMP4が設けられ、コンパレータCMP1
の出力信号をD−FF11aのD入力端子に印加し、D
−FF11aのQ出力信号Q1が1bit D/A変換回路
21に送られ、コンパレータCMP2の出力信号をD−
FF12aのD入力端子に印加し、D−FF12aのQ
出力信号Q2が1bitD/A変換回路22に送られ、コ
ンパレータCMP3の出力信号をD−FF13aのD入
力端子に印加し、D−FF13aのQ出力信号Q3が1
bit D/A変換回路23に送られ、コンパレータCMP
4の出力信号をD−FF14aのD入力端子に印加し、
D−FF14aのQ出力信号Q4が1bit D/A変換回
路24に送られている。
14aの各クロック入力端子に、それぞれCLK1、C
LK2、CLK3、CLK4を印加し、CLK1、CL
K2、CLK3、CLK4は、図6(2)に示すよう
に、その位相が90度づつシフトされている。
作させているのに対して、図6に示す実施例は、「コン
パレータ、D−FF、1bit D/A変換回路」が4組で
構成され、D−FF11a、12a、13a、14aに
入力されるCLK1、CLK2、CLK3、CLK4
は、その位相が90度づつシフトされて4相クロックで
あるので、図6に示す実施例は、実効的にサンプリング
周波数を4倍に高めることができる。
たように、1bit D/A変換回路21、22、23、2
4にAND回路を挿入し、1つの組に属するD−FFと
D/A変換回路とを同じ位相のクロックで動作させて、
発振等不安定動作を避けるようにしてもよく、また、図
5で示したように、コンパレータを1個に統合するよう
にしてもよい。
ΣA/D変換器に適用した場合の一例を示すブロック図
である。
I3を直列接続し、積分器I2の前段に加算器33を設
け、積分器I3の前段に加算器34を設け、積分器I3
の出力信号をコンパレータCMP1、CMP2の+入力
端子に印加し、1bit D/A変換回路21、22の出力
信号A1、A2を加算器33、34に印加するものであ
る。
分器を直列接続したものであり、帰還ループの一巡のロ
ーパスフィルタ特性をより急峻なものにして、低周波側
の一巡利得を高くし、高周波側の一巡利得を下げること
によって、ΔΣA/D変換時の量子化ノイズを、低周波
側で一層低減することができるようにした(ノイズシェ
イプした)ものである。なお、2段積分型ΔΣA/D変
換器自体の説明は、上記参考文献P37、図2.9に記
載されている。
等、段数を増加し、より高S/NのΔΣA/D変換器を
実現することができる。また、図7に示す2段積分型Δ
ΣA/D変換器を、3重以上(3次以上)の積分型ΔΣ
A/D変換器に適用できる。
H型ΔΣA/D変換器に適用した場合の一例を示すブロ
ック図である。
同様の加算器35、積分器I1と同様の積分器I4の後
に、回路70(コンパレータCMP1、CMP2、D−
FF11、12、加算器41、D/a変換回路21、2
2)が接続され、積分器I4の出力信号が、加算器31
と同様の加算器36を介して、積分器I1と同様の積分
器I5に供給され、積分器I5の後に、回路70と同様
の回路80が接続され、回路80の出力信号が微分器8
1によって微分された後に、加算器82によって回路7
0の出力信号と加算され、デジタル出力となる。
は積分器の段数を上げる程、S/N特性が改善される
が、段数を増加すると、位相が回り、帰還ループが不安
定になる(発振する)。これを解決するために、MAS
H型ΔΣA/D変換器が提案されている。MASH型Δ
ΣA/D変換器は、1次のΔΣA/D変換器を2組使用
し、1段目のΔΣA/Dにアナログ入力信号を入力し、
1段目の積分器の出力端子を2段目のアナログ入力端子
に接続し、それぞれのΔΣA/D変換器のデジタル出力
を適当に処理をして、加算し、MASH型ΔΣA/D変
換器のデジタル出力信号とするものである。この構成で
は、S/N特性は、2重ΔΣ型A/D変換器と同等の性
能が得られ、しかも2組のΔΣ型A/D変換器は、それ
ぞれ、1次のΔΣA/D変換器で構成されているので、
高次ΔΣA/D変換器において問題となる不安定性を解
決することができる。なお、MASH型ΔΣA/D変換
器自体の説明は、上記参考文献P43〜44、図9.1
7に記載されている。
を、3重以上(3次以上)のMASH型ΔΣA/D変換
器に適用してもよい。
ジスタ、MOSトランジスタ等のプロセスには依存せ
ず、また、積分器I1〜I5の構成は、CR積分器、ス
イッチトキャパシター積分器等、どのような構成を採用
してもよい。
回路のアナログ出力を電圧出力で示したが、D/A変換
回路のアナログ出力が電流出力であると考えてもよい。
のdutyが50%であるとして説明したが、クロック
のdutyが50%以外であると考えてもよい。また、
フィルタ次数も図示した1次、2次に限定されるもので
はない。
ば、ΔΣ型A/D変換器のオーバサンプリング率を、イ
ンターリーブ手法によって実効的に上げることができ、
高S/N、入力の広帯域化を図ることができ、したがっ
て、ΔΣ型A/D変換器を集積回路化する場合、高価な
高速デバイスプロセスを使用せずに済み、ΔΣ型A/D
変換器が低コストになるという効果を奏する。
とD/A変換回路とを有する組が複数構成され、1つの
組に属するD−FFとD/A変換回路とが同じ位相のク
ロックで動作し、互いに位相の異なるクロックで、それ
ぞれの組が動作することによって、高次のループフィル
タを使用する場合に、発振等不安定動作を避けることが
できるという効果を奏する。
示す図であり、図1(1)はその回路図であり、図1
(2)はそのタイミングチャートである。
回路21、22を変形し、積分器I1と加算器31とを
具体化した回路例を示す図である。
aを変形した回路例を示す図である。
タ、D−FFを多bit 化した例を示す図である。
す回路図である。
た場合を示す回路図である。
器に適用した場合の一例を示すブロック図である。
D変換器に適用した場合の一例を示すブロック図であ
る。
ク図である。
Claims (3)
- 【請求項1】 積分器とコンパレータとD−FFとD/
A変換回路とを有するΔΣ型A/D変換器において、 上記コンパレータがN個(Nは2以上の整数)設けら
れ、上記D−FFがN個設けられ、上記D/A変換回路
がN個設けられ、 上記積分器の出力端子が上記N個のコンパレータの各入
力端子に接続され、上記各コンパレータの出力端子が上
記N個のD−FFのそれぞれを介して、上記N個のD/
A変換回路のそれぞれの入力端子に接続され、上記各D
/A変換回路の全ての出力信号と上記ΔΣ型A/D変換
器のアナログ入力信号とを加算した信号を上記積分器の
入力端子に印加し、上記各D−FFの出力信号を上記Δ
Σ型A/D変換器のデジタル出力信号とし、上記N個の
D−FFのそれぞれは、互いに位相の異なるクロックで
動作されるものであることを特徴とするΔΣ型A/D変
換器。 - 【請求項2】 積分器とコンパレータとD−FFとD/
A変換回路とを有するΔΣ型A/D変換器において、 上記コンパレータが1つ設けられ、上記D−FFがN個
(Nは2以上の整数)設けられ、上記D/A変換回路が
N個設けられ、 上記積分器の出力端子が上記コンパレータの入力端子に
接続され、上記コンパレータの出力端子が上記N個のD
−FFのそれぞれを介して、上記N個のD/A変換回路
のそれぞれの入力端子に接続され、上記各D/A変換回
路の全ての出力信号と上記ΔΣ型A/D変換器のアナロ
グ入力信号とを加算した信号を上記積分器の入力端子に
印加し、上記各D−FFの出力信号を上記ΔΣ型A/D
変換器のデジタル出力信号とし、上記N個のD−FFの
それぞれは、互いに位相の異なるクロックで動作される
ものであることを特徴とするΔΣ型A/D変換器。 - 【請求項3】 請求項1または請求項2において、 1つの上記D−FFと1つの上記D/A変換回路とを有
する組がN個構成され、1つの上記組に属する上記D−
FFと上記D/A変換回路とが同じ位相のクロックで動
作し、上記N組のそれぞれの組は、互いに位相の異なる
クロックで動作されるものであることを特徴とするΔΣ
型A/D変換器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13670093A JP3199199B2 (ja) | 1993-05-14 | 1993-05-14 | Δς型a/d変換器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13670093A JP3199199B2 (ja) | 1993-05-14 | 1993-05-14 | Δς型a/d変換器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06326610A JPH06326610A (ja) | 1994-11-25 |
JP3199199B2 true JP3199199B2 (ja) | 2001-08-13 |
Family
ID=15181440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13670093A Expired - Lifetime JP3199199B2 (ja) | 1993-05-14 | 1993-05-14 | Δς型a/d変換器 |
Country Status (1)
Country | Link |
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JP (1) | JP3199199B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006254261A (ja) * | 2005-03-14 | 2006-09-21 | Renesas Technology Corp | Σδ型a/d変換回路を内蔵した通信用半導体集積回路 |
WO2008129949A1 (ja) * | 2007-04-13 | 2008-10-30 | Advantest Corporation | Ad変換器 |
JP5219722B2 (ja) * | 2008-10-03 | 2013-06-26 | 新日本無線株式会社 | 変調方法、変調器およびa/d変換器 |
-
1993
- 1993-05-14 JP JP13670093A patent/JP3199199B2/ja not_active Expired - Lifetime
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Publication number | Publication date |
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JPH06326610A (ja) | 1994-11-25 |
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