JP3199199B2 - Δς型ａ／ｄ変換器 - Google Patents
Δς型ａ／ｄ変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は、ΔΣ変調技術を用いた
Ａ／Ｄ変換器に係り、特に、Ａ／Ｄ変換器のオーバサン
プリング率を回路的に向上させ、高Ｓ／Ｎ特性を実現す
る技術に関する。
Ａ／Ｄ変換器に係り、特に、Ａ／Ｄ変換器のオーバサン
プリング率を回路的に向上させ、高Ｓ／Ｎ特性を実現す
る技術に関する。
【０００２】
【従来の技術】図９は、従来のΔΣ型Ａ／Ｄ変換器の一
例を示すブロック図である。
例を示すブロック図である。
【０００３】この従来例は、積分器Ｉ、コンパレータＣ
ＭＰ、Ｄ−ＦＦ１０、帰還用の１bit Ｄ／Ａ変換回路２
０、加算器３０で構成され、積分器Ｉの出力端子は、コ
ンパレータＣＭＰの＋入力側に接続され、コンパレータ
ＣＭＰの−入力側は接地され、コンパレータＣＭＰの出
力端子はＤ−ＦＦ１０のＤ入力に接続され、ＣＬＫ入力
端子にはクロックが入力され、Ｑ出力端子はＤ／Ａ変換
回路２０の入力端子に接続され、その出力信号は加算器
３０によってアナログ入力と減算され、積分器Ｉの入力
端子に印加され、Ｄ−ＦＦ１０のＱ出力はΔΣ型Ａ／Ｄ
変換器のデジタル出力になっている。
ＭＰ、Ｄ−ＦＦ１０、帰還用の１bit Ｄ／Ａ変換回路２
０、加算器３０で構成され、積分器Ｉの出力端子は、コ
ンパレータＣＭＰの＋入力側に接続され、コンパレータ
ＣＭＰの−入力側は接地され、コンパレータＣＭＰの出
力端子はＤ−ＦＦ１０のＤ入力に接続され、ＣＬＫ入力
端子にはクロックが入力され、Ｑ出力端子はＤ／Ａ変換
回路２０の入力端子に接続され、その出力信号は加算器
３０によってアナログ入力と減算され、積分器Ｉの入力
端子に印加され、Ｄ−ＦＦ１０のＱ出力はΔΣ型Ａ／Ｄ
変換器のデジタル出力になっている。
【０００４】この従来例は、負帰還回路として把握する
ことができ、Ｄ／Ａ変換回路２０の出力電圧が＋１Ｖと
−１Ｖとの２値をとるものとすると、アナログ入力信号
と１bit Ｄ／Ａ変換回路２０の出力信号とがほぼ等しく
なるように帰還動作する。ただし、１bit Ｄ／Ａ変換回
路２０は２値しか出力しないので、１bit Ｄ／Ａ変換回
路２０の出力信号は、密度変調された粗密波形になる。
すなわち、アナログ入力信号と１bit Ｄ／Ａ変換回路２
０の出力信号との関係は、次の通りになる。
ことができ、Ｄ／Ａ変換回路２０の出力電圧が＋１Ｖと
−１Ｖとの２値をとるものとすると、アナログ入力信号
と１bit Ｄ／Ａ変換回路２０の出力信号とがほぼ等しく
なるように帰還動作する。ただし、１bit Ｄ／Ａ変換回
路２０は２値しか出力しないので、１bit Ｄ／Ａ変換回
路２０の出力信号は、密度変調された粗密波形になる。
すなわち、アナログ入力信号と１bit Ｄ／Ａ変換回路２
０の出力信号との関係は、次の通りになる。
【０００５】アナログ入力信号が＋１Ｖ〜−１Ｖの間で
変化するとし、アナログ入力信号が＋１Ｖ、−１Ｖ、０
Ｖである場合には、１bit Ｄ／Ａ変換回路２０は、それ
ぞれ、Ｌ（ローレベル）の連続出力信号、Ｈ（ハイレベ
ル）の連続出力信号、ＨとＬとの交互の出力信号を出力
し、アナログ入力信号が＋１Ｖと−１Ｖとの間のレベル
である場合には、ＨとＬとの粗密波の信号が１bit Ｄ／
Ａ変換回路２０から出力され、ＨとＬとの粗密波におけ
るＨとＬとの比率は、アナログ入力信号のレベルに応じ
て定まる。なお、上記従来例のデジタル出力信号は、１
bit Ｄ／Ａ変換回路２０の出力信号と同じである。
変化するとし、アナログ入力信号が＋１Ｖ、−１Ｖ、０
Ｖである場合には、１bit Ｄ／Ａ変換回路２０は、それ
ぞれ、Ｌ（ローレベル）の連続出力信号、Ｈ（ハイレベ
ル）の連続出力信号、ＨとＬとの交互の出力信号を出力
し、アナログ入力信号が＋１Ｖと−１Ｖとの間のレベル
である場合には、ＨとＬとの粗密波の信号が１bit Ｄ／
Ａ変換回路２０から出力され、ＨとＬとの粗密波におけ
るＨとＬとの比率は、アナログ入力信号のレベルに応じ
て定まる。なお、上記従来例のデジタル出力信号は、１
bit Ｄ／Ａ変換回路２０の出力信号と同じである。
【０００６】デジタル出力信号をアナログ信号に戻す一
例としては、このデジタル信号を１bit Ｄ／Ａ変換回路
で２値電圧に変換し、ローパスフィルタを通す方法があ
り、これによってアナログ信号に戻る。
例としては、このデジタル信号を１bit Ｄ／Ａ変換回路
で２値電圧に変換し、ローパスフィルタを通す方法があ
り、これによってアナログ信号に戻る。
【０００７】なお、図９に示す従来例において、Ｄ−Ｆ
Ｆ１０はコンパレータＣＭＰやＤ／Ａ変換回路２０とは
分離して示されているが、これは機能を分かり易くする
ためのものであって、実際の回路としては、コンパレー
タＣＭＰとＤ−ＦＦ機能とを一体化したサンプル／ホー
ルド型のコンパレータ、または、Ｄ−ＦＦ１０とＤ／Ａ
変換機能とを一体化したＤ／Ａ変換回路で実現すること
ができる。
Ｆ１０はコンパレータＣＭＰやＤ／Ａ変換回路２０とは
分離して示されているが、これは機能を分かり易くする
ためのものであって、実際の回路としては、コンパレー
タＣＭＰとＤ−ＦＦ機能とを一体化したサンプル／ホー
ルド型のコンパレータ、または、Ｄ−ＦＦ１０とＤ／Ａ
変換機能とを一体化したＤ／Ａ変換回路で実現すること
ができる。
【０００８】上記従来例のΔΣ型Ａ／Ｄ変換器は、フラ
ッシュ型のＡ／Ｄ変換器と比較すると、回路規模が小さ
く、高Ｓ／Ｎが比較的容易に実現でき、アナログ・デジ
タル混載ＬＳＩ上に実現できるため、オーディオ用のＡ
／Ｄ変換器として広く実用化されている。
ッシュ型のＡ／Ｄ変換器と比較すると、回路規模が小さ
く、高Ｓ／Ｎが比較的容易に実現でき、アナログ・デジ
タル混載ＬＳＩ上に実現できるため、オーディオ用のＡ
／Ｄ変換器として広く実用化されている。
【０００９】ΔΣ型Ａ／Ｄ変換器に関しては、参考文献
「オーバサンプリングＡ−Ｄ変換技術」（湯川彰著、日
経ＢＰ社発行）に記載されているが、この参考文献の記
載（第３８〜３９頁、図３．１１）によれば、オーバサ
ンプリング率（サンプリング周波数÷信号帯域）を上げ
れることによって、ΔΣ方式の理論的なＳ／Ｎを改善す
ることができる。
「オーバサンプリングＡ−Ｄ変換技術」（湯川彰著、日
経ＢＰ社発行）に記載されているが、この参考文献の記
載（第３８〜３９頁、図３．１１）によれば、オーバサ
ンプリング率（サンプリング周波数÷信号帯域）を上げ
れることによって、ΔΣ方式の理論的なＳ／Ｎを改善す
ることができる。
【００１０】
【発明が解決しようとする課題】ΔΣ型Ａ／Ｄ変換器の
Ｓ／Ｎを高くしようとして、オーバサンプリング率を上
げると、そこに使用されている回路の動作速度によっ
て、Ｓ／Ｎが制限されるという問題がある。
Ｓ／Ｎを高くしようとして、オーバサンプリング率を上
げると、そこに使用されている回路の動作速度によっ
て、Ｓ／Ｎが制限されるという問題がある。
【００１１】上記従来例において、たとえば、アナログ
入力周波数が１ＫＨｚであり、クロック周波数（サンプ
リング周波数）が１２８ＫＨｚである場合、１２８ＫＨ
ｚで動作しなければならない回路は、コンパレータＣＭ
Ｐ、Ｄ−ＦＦ１０、Ｄ／Ａ変換回路２０である。なお、
積分器Ｉは一種のローパスフィルタであるから、高速動
作に対する要求は緩い。
入力周波数が１ＫＨｚであり、クロック周波数（サンプ
リング周波数）が１２８ＫＨｚである場合、１２８ＫＨ
ｚで動作しなければならない回路は、コンパレータＣＭ
Ｐ、Ｄ−ＦＦ１０、Ｄ／Ａ変換回路２０である。なお、
積分器Ｉは一種のローパスフィルタであるから、高速動
作に対する要求は緩い。
【００１２】ここで、高Ｓ／Ｎ、入力信号の広帯化のた
めに、クロック周波数を上げようとすると、これらの回
路（コンパレータＣＭＰ、Ｄ−ＦＦ１０、Ｄ／Ａ変換回
路２０）の動作速度がネックになるという問題がある。
すなわち、従来例の構成のまま、単純にクロック周波数
を上げようとすると、そこに使用されるトランジスタの
性能によって律速され、たとえばＣＭＯＳプロセスでは
１００ＭＨｚ程度、バイポーラプロセスでは１ＧＨｚ程
度が限界であるという問題がある。
めに、クロック周波数を上げようとすると、これらの回
路（コンパレータＣＭＰ、Ｄ−ＦＦ１０、Ｄ／Ａ変換回
路２０）の動作速度がネックになるという問題がある。
すなわち、従来例の構成のまま、単純にクロック周波数
を上げようとすると、そこに使用されるトランジスタの
性能によって律速され、たとえばＣＭＯＳプロセスでは
１００ＭＨｚ程度、バイポーラプロセスでは１ＧＨｚ程
度が限界であるという問題がある。
【００１３】本発明は、実際のクロック周波数を上げず
に、高Ｓ／Ｎ化、入力信号の広帯域化を実現することが
できるΔΣ型Ａ／Ｄ変換器を提供することを目的とする
ものである。
に、高Ｓ／Ｎ化、入力信号の広帯域化を実現することが
できるΔΣ型Ａ／Ｄ変換器を提供することを目的とする
ものである。
【００１４】
【課題を解決するための手段】本発明は、コンパレー
タ、ＤＦＦ、Ｄ／Ａ回路を複数組用意し、インターリー
ブ（回路の並列化）動作を行うことによって、実効的な
オーバサンプリング率を上げるものである。
タ、ＤＦＦ、Ｄ／Ａ回路を複数組用意し、インターリー
ブ（回路の並列化）動作を行うことによって、実効的な
オーバサンプリング率を上げるものである。
【００１５】
【作用】本発明は、コンパレータ、ＤＦＦ、Ｄ／Ａ回路
を複数組用意し、インターリーブ動作を行うことによっ
て、実効的なオーバサンプリング率を上げるので、実際
のクロック周波数を上げずに、高Ｓ／Ｎ化、入力信号の
広帯域化を実現することができる。
を複数組用意し、インターリーブ動作を行うことによっ
て、実効的なオーバサンプリング率を上げるので、実際
のクロック周波数を上げずに、高Ｓ／Ｎ化、入力信号の
広帯域化を実現することができる。
【００１６】
【実施例】図１は、本発明の一実施例であるΔΣ型Ａ／
Ｄ変換器を示す図であり、図１（１）はその回路図であ
り、図１（２）はそのタイミングチャートである。
Ｄ変換器を示す図であり、図１（１）はその回路図であ
り、図１（２）はそのタイミングチャートである。
【００１７】この実施例は、１つの積分器Ｉ１と、２組
の「コンパレータ、Ｄ−ＦＦ、Ｄ／Ａ変換回路」とを有
し、このうちの１組の「コンパレータ、Ｄ−ＦＦ、Ｄ／
Ａ変換回路」は、コンパレータＣＭＰ１とＤ−ＦＦ１１
と帰還用の１bit Ｄ／Ａ変換回路２１とで構成され、残
りの１組の「コンパレータ、Ｄ−ＦＦ、Ｄ／Ａ変換回
路」は、コンパレータＣＭＰ２とＤ−ＦＦ１２と帰還用
の１bit Ｄ／Ａ変換回路２２とで構成されている。
の「コンパレータ、Ｄ−ＦＦ、Ｄ／Ａ変換回路」とを有
し、このうちの１組の「コンパレータ、Ｄ−ＦＦ、Ｄ／
Ａ変換回路」は、コンパレータＣＭＰ１とＤ−ＦＦ１１
と帰還用の１bit Ｄ／Ａ変換回路２１とで構成され、残
りの１組の「コンパレータ、Ｄ−ＦＦ、Ｄ／Ａ変換回
路」は、コンパレータＣＭＰ２とＤ−ＦＦ１２と帰還用
の１bit Ｄ／Ａ変換回路２２とで構成されている。
【００１８】積分器Ｉ１の出力端子は、コンパレータＣ
ＭＰ１、ＣＭＰ２の＋入力端子に接続され、各−端子は
接地され、コンパレータＣＭＰ１の出力端子は、Ｄ−Ｆ
Ｆ１１のＤ入力端子に接続され、Ｄ−ＦＦ１１のＱ出力
端子は、Ｄ／Ａ変換回路２１の入力端子に接続され、コ
ンパレータＣＭＰ２の出力端子は、Ｄ−ＦＦ１２のＤ入
力端子に接続され、Ｄ−ＦＦ１２のＱ出力端子は、Ｄ／
Ａ変換回路２２の入力端子に接続されている。Ｄ／Ａ変
換回路２１のアナログ出力信号Ａ１とＤ／Ａ変換回路２
２のアナログ出力信号Ａ２とは、本実施例であるΔΣ型
Ａ／Ｄ変換器のアナログ入力信号と加算器３１で加算さ
れて、積分器Ｉ１の入力端子に印加されている。
ＭＰ１、ＣＭＰ２の＋入力端子に接続され、各−端子は
接地され、コンパレータＣＭＰ１の出力端子は、Ｄ−Ｆ
Ｆ１１のＤ入力端子に接続され、Ｄ−ＦＦ１１のＱ出力
端子は、Ｄ／Ａ変換回路２１の入力端子に接続され、コ
ンパレータＣＭＰ２の出力端子は、Ｄ−ＦＦ１２のＤ入
力端子に接続され、Ｄ−ＦＦ１２のＱ出力端子は、Ｄ／
Ａ変換回路２２の入力端子に接続されている。Ｄ／Ａ変
換回路２１のアナログ出力信号Ａ１とＤ／Ａ変換回路２
２のアナログ出力信号Ａ２とは、本実施例であるΔΣ型
Ａ／Ｄ変換器のアナログ入力信号と加算器３１で加算さ
れて、積分器Ｉ１の入力端子に印加されている。
【００１９】Ｄ−ＦＦ１１の出力信号Ｑ１とＤ−ＦＦ１
２の出力信号Ｑ２とは、加算器４１によって加算され、
この加算結果が、本実施例であるΔΣ型Ａ／Ｄ変換器の
デジタル出力信号となる。
２の出力信号Ｑ２とは、加算器４１によって加算され、
この加算結果が、本実施例であるΔΣ型Ａ／Ｄ変換器の
デジタル出力信号となる。
【００２０】次に、上記実施例の動作について説明す
る。
る。
【００２１】ΔΣ変調器としての基本的な動作は、上記
従来例と同じであり、アナログ入力信号が＋１Ｖ〜−１
Ｖの間で変化するとし、アナログ入力信号が＋１Ｖ、−
１Ｖ、０Ｖである場合には、１bit Ｄ／Ａ変換回路２１
は、それぞれ、Ｌ（ローレベル）の連続出力信号、Ｈ
（ハイレベル）の連続出力信号、ＨとＬとが交互に発生
する出力信号を出力し、アナログ入力信号が＋１Ｖと−
１Ｖとの間のレベルである場合には、パルスナンバー変
調によって、ＨとＬとの粗密波の信号が１bit Ｄ／Ａ変
換回路２１から出力され、ＨとＬとの粗密波におけるＨ
とＬとの比率は、アナログ入力信号のレベルに応じて定
まる。１bit Ｄ／Ａ変換回路２２も１bitＤ／Ａ変換回
路２１と同様の動作を行う。
従来例と同じであり、アナログ入力信号が＋１Ｖ〜−１
Ｖの間で変化するとし、アナログ入力信号が＋１Ｖ、−
１Ｖ、０Ｖである場合には、１bit Ｄ／Ａ変換回路２１
は、それぞれ、Ｌ（ローレベル）の連続出力信号、Ｈ
（ハイレベル）の連続出力信号、ＨとＬとが交互に発生
する出力信号を出力し、アナログ入力信号が＋１Ｖと−
１Ｖとの間のレベルである場合には、パルスナンバー変
調によって、ＨとＬとの粗密波の信号が１bit Ｄ／Ａ変
換回路２１から出力され、ＨとＬとの粗密波におけるＨ
とＬとの比率は、アナログ入力信号のレベルに応じて定
まる。１bit Ｄ／Ａ変換回路２２も１bitＤ／Ａ変換回
路２１と同様の動作を行う。
【００２２】次に、上記実施例における２組の「コンパ
レータ、Ｄ−ＦＦ、Ｄ／Ａ」の動作について説明する。
レータ、Ｄ−ＦＦ、Ｄ／Ａ」の動作について説明する。
【００２３】ＣＬＫとＣＬＫの反転信号との２つの逆相
関係のクロックを使用し、ＣＬＫをＤ−ＦＦ１１のクロ
ック入力端子に印加し、、ＣＬＫの反転信号をＤ−ＦＦ
１２のクロック入力端子に印加する。積分器Ｉ１の出力
信号が０Ｖ以上ならば、コンパレータＣＭＰ１、ＣＭＰ
２がＨを出力し、積分器Ｉ１の出力信号が０Ｖ未満なら
ば、コンパレータＣＭＰ１、ＣＭＰ２がＬを出力し、コ
ンパレータＣＭＰ１、ＣＭＰ２の出力信号が次段のＤ−
ＦＦ１１、１２によって、ＣＬＫ（またはＣＬＫの反転
信号）の立ち上り時にラッチされ、Ｑ出力端子に出力信
号Ｑ１、Ｑ２が出力される。この出力信号Ｑ１、Ｑ２に
応じて、Ｄ／Ａ変換回路２１、２２はアナログのハイレ
ベルＶH またはアナログのローレベルＶL を出力し、Δ
Σ型Ａ／Ｄ変換器のアナログ入力信号から、Ｄ／Ａ変換
回路２１、２２のアナログ出力信号を減算して積分器Ｉ
１の入力端子に印加する。
関係のクロックを使用し、ＣＬＫをＤ−ＦＦ１１のクロ
ック入力端子に印加し、、ＣＬＫの反転信号をＤ−ＦＦ
１２のクロック入力端子に印加する。積分器Ｉ１の出力
信号が０Ｖ以上ならば、コンパレータＣＭＰ１、ＣＭＰ
２がＨを出力し、積分器Ｉ１の出力信号が０Ｖ未満なら
ば、コンパレータＣＭＰ１、ＣＭＰ２がＬを出力し、コ
ンパレータＣＭＰ１、ＣＭＰ２の出力信号が次段のＤ−
ＦＦ１１、１２によって、ＣＬＫ（またはＣＬＫの反転
信号）の立ち上り時にラッチされ、Ｑ出力端子に出力信
号Ｑ１、Ｑ２が出力される。この出力信号Ｑ１、Ｑ２に
応じて、Ｄ／Ａ変換回路２１、２２はアナログのハイレ
ベルＶH またはアナログのローレベルＶL を出力し、Δ
Σ型Ａ／Ｄ変換器のアナログ入力信号から、Ｄ／Ａ変換
回路２１、２２のアナログ出力信号を減算して積分器Ｉ
１の入力端子に印加する。
【００２４】この結果、クロック周波数（ＣＬＫの周波
数）を上げずに、実効的なオーバサンプリング率を２倍
にすることができる。つまり、１周期で、２つのＤ−Ｆ
Ｆ１１、１２が互いに異なるタイミングで出力し、これ
ら両出力に応じて、１bit Ｄ／Ａ変換回路２１、２２が
互いに異なるタイミングで出力するために、サンプリン
グ周波数が実効的に２倍になり、したがって、オーバサ
ンプリング率（サンプリング周波数÷信号帯域）が実効
的に２倍になる。このように、実効的なオーバサンプリ
ング率を上げることによって、実際のクロック周波数を
上げずに、高Ｓ／Ｎ化、入力信号の広帯域化を実現する
ことができる。
数）を上げずに、実効的なオーバサンプリング率を２倍
にすることができる。つまり、１周期で、２つのＤ−Ｆ
Ｆ１１、１２が互いに異なるタイミングで出力し、これ
ら両出力に応じて、１bit Ｄ／Ａ変換回路２１、２２が
互いに異なるタイミングで出力するために、サンプリン
グ周波数が実効的に２倍になり、したがって、オーバサ
ンプリング率（サンプリング周波数÷信号帯域）が実効
的に２倍になる。このように、実効的なオーバサンプリ
ング率を上げることによって、実際のクロック周波数を
上げずに、高Ｓ／Ｎ化、入力信号の広帯域化を実現する
ことができる。
【００２５】なお、上記実施例においては、「コンパレ
ータ、Ｄ−ＦＦ、Ｄ／Ａ」を２組使用し、２相のクロッ
クを用意し、これらを使用して２倍のインターリーブを
行うようにしているが、これに限らず、「コンパレー
タ、Ｄ−ＦＦ、Ｄ／Ａ」を２組以上使用してもよい。つ
まり、Ｎ組（Ｎは２以上の整数）の「コンパレータ、Ｄ
−ＦＦ、Ｄ／Ａ」と、Ｎ相のクロックとを用意し、これ
らを使用してＮ倍のインターリーブを行うようにしても
よく、これによって、オーバーサンプリング率をＮ倍に
高めることができる。
ータ、Ｄ−ＦＦ、Ｄ／Ａ」を２組使用し、２相のクロッ
クを用意し、これらを使用して２倍のインターリーブを
行うようにしているが、これに限らず、「コンパレー
タ、Ｄ−ＦＦ、Ｄ／Ａ」を２組以上使用してもよい。つ
まり、Ｎ組（Ｎは２以上の整数）の「コンパレータ、Ｄ
−ＦＦ、Ｄ／Ａ」と、Ｎ相のクロックとを用意し、これ
らを使用してＮ倍のインターリーブを行うようにしても
よく、これによって、オーバーサンプリング率をＮ倍に
高めることができる。
【００２６】すなわち、コンパレータがＮ個設けられ、
Ｄ−ＦＦがＮ個設けられ、Ｄ／Ａ変換回路がＮ個設けら
れ、積分器の出力端子がＮ個のコンパレータの各入力端
子に接続され、各コンパレータの出力端子がＮ個のＤ−
ＦＦのそれぞれを介して、Ｎ個のＤ／Ａ変換回路のそれ
ぞれの入力端子に接続され、各Ｄ／Ａ変換回路の全ての
出力信号とΔΣ型Ａ／Ｄ変換器のアナログ入力信号とを
加算した信号を積分器の入力端子に印加し、各Ｄ−ＦＦ
の出力信号をΔΣ型Ａ／Ｄ変換器のデジタル出力信号と
し、Ｎ個のＤ−ＦＦのそれぞれは、互いに位相の異なる
クロックで動作するものであるようにしてもよい。
Ｄ−ＦＦがＮ個設けられ、Ｄ／Ａ変換回路がＮ個設けら
れ、積分器の出力端子がＮ個のコンパレータの各入力端
子に接続され、各コンパレータの出力端子がＮ個のＤ−
ＦＦのそれぞれを介して、Ｎ個のＤ／Ａ変換回路のそれ
ぞれの入力端子に接続され、各Ｄ／Ａ変換回路の全ての
出力信号とΔΣ型Ａ／Ｄ変換器のアナログ入力信号とを
加算した信号を積分器の入力端子に印加し、各Ｄ−ＦＦ
の出力信号をΔΣ型Ａ／Ｄ変換器のデジタル出力信号と
し、Ｎ個のＤ−ＦＦのそれぞれは、互いに位相の異なる
クロックで動作するものであるようにしてもよい。
【００２７】図２は、図１（１）に示す実施例におい
て、Ｄ／Ａ変換回路２１、２２を変形し、積分器Ｉ１と
加算器３１とを具体化した回路例を示す図である。
て、Ｄ／Ａ変換回路２１、２２を変形し、積分器Ｉ１と
加算器３１とを具体化した回路例を示す図である。
【００２８】図２に示す実施例は、Ｄ／Ａ変換回路２
１、２２の代わりに、それぞれ回路２１ａ、２２ａを使
用したものであり、回路２１ａは、出力信号Ｑ１とＣＬ
Ｋとを受けるＡＮＤ回路２１１と、このＡＮＤ回路２１
１の出力信号をアナログ信号に変換するＤ／Ａ変換回路
２１２とで構成され、回路２２ａは、出力信号Ｑ２とＣ
ＬＫの反転信号とを受けるＡＮＤ回路２２１と、このＡ
ＮＤ回路２２１の出力信号をアナログ信号に変換するＤ
／Ａ変換回路２２２とで構成されている。
１、２２の代わりに、それぞれ回路２１ａ、２２ａを使
用したものであり、回路２１ａは、出力信号Ｑ１とＣＬ
Ｋとを受けるＡＮＤ回路２１１と、このＡＮＤ回路２１
１の出力信号をアナログ信号に変換するＤ／Ａ変換回路
２１２とで構成され、回路２２ａは、出力信号Ｑ２とＣ
ＬＫの反転信号とを受けるＡＮＤ回路２２１と、このＡ
ＮＤ回路２２１の出力信号をアナログ信号に変換するＤ
／Ａ変換回路２２２とで構成されている。
【００２９】また、積分器Ｉ１は、抵抗、容量、オペア
ンプで構成されている。アナログ入力信号とＤ／Ａ変換
回路２１２、２２２の出力信号との減算は、積分器の入
力端子における抵抗を介する加算によって実現してい
る。つまり、この積分器は、オペアンプの反転入力を利
用した構成であるために、積分器の出力信号の位相が反
転しており、その結果、Ｄ／Ａ変換器２１２、２２２の
出力信号は位相が反転したままであり、Ｄ／Ａ変換器２
１２、２２２の出力信号をアナログ入力に加算すること
によって、結果的に減算したことになる。
ンプで構成されている。アナログ入力信号とＤ／Ａ変換
回路２１２、２２２の出力信号との減算は、積分器の入
力端子における抵抗を介する加算によって実現してい
る。つまり、この積分器は、オペアンプの反転入力を利
用した構成であるために、積分器の出力信号の位相が反
転しており、その結果、Ｄ／Ａ変換器２１２、２２２の
出力信号は位相が反転したままであり、Ｄ／Ａ変換器２
１２、２２２の出力信号をアナログ入力に加算すること
によって、結果的に減算したことになる。
【００３０】図２に示すように、Ｄ−ＦＦとＤ／Ａ変換
回路とを有する組が２個構成され、１つの組に属するＤ
−ＦＦとＤ／Ａ変換回路とが同じ位相のクロックで動作
し、互いに位相の異なるクロックで、それぞれの組が動
作することによって、高次のループフィルタを使用する
場合に、発振等不安定動作を避けることができる。
回路とを有する組が２個構成され、１つの組に属するＤ
−ＦＦとＤ／Ａ変換回路とが同じ位相のクロックで動作
し、互いに位相の異なるクロックで、それぞれの組が動
作することによって、高次のループフィルタを使用する
場合に、発振等不安定動作を避けることができる。
【００３１】すなわち、Ｄ−ＦＦ１１の出力信号Ｑ１が
ＣＬＫとＡＮＤをとられ、Ｄ−ＦＦ１２の出力信号Ｑ２
がＣＬＫの反転信号とＡＮＤをとられるので、ＣＬＫ、
ＣＬＫの反転信号がｄｕｔｙ５０％である場合、ＡＮＤ
回路２１１、２２１のｄｕｔｙも５０％になり、したが
って、回路２１ａ、２２ａの出力信号Ａ１、Ａ２もｄｕ
ｔｙ５０％になり、図１（２）の右側に示す出力波形に
なる。このＡＮＤ回路２１１、２２１を追加することに
よって、アナログ出力信号Ａ１、Ａ２のエネルギー中心
（出力パルスの中心時刻）が前方にシフトするので、Ｄ
−ＦＦ１１、１２からＤ／Ａ変換回路２１２、２２２の
間の遅延時間が短くなった場合と等価であり、高次のル
ープフィルタを使用する場合に、発振等不安定動作を避
けることができる。
ＣＬＫとＡＮＤをとられ、Ｄ−ＦＦ１２の出力信号Ｑ２
がＣＬＫの反転信号とＡＮＤをとられるので、ＣＬＫ、
ＣＬＫの反転信号がｄｕｔｙ５０％である場合、ＡＮＤ
回路２１１、２２１のｄｕｔｙも５０％になり、したが
って、回路２１ａ、２２ａの出力信号Ａ１、Ａ２もｄｕ
ｔｙ５０％になり、図１（２）の右側に示す出力波形に
なる。このＡＮＤ回路２１１、２２１を追加することに
よって、アナログ出力信号Ａ１、Ａ２のエネルギー中心
（出力パルスの中心時刻）が前方にシフトするので、Ｄ
−ＦＦ１１、１２からＤ／Ａ変換回路２１２、２２２の
間の遅延時間が短くなった場合と等価であり、高次のル
ープフィルタを使用する場合に、発振等不安定動作を避
けることができる。
【００３２】図３は、図２に示す実施例において、回路
２１ａ、２２ａを変形した回路例を示す図である。
２１ａ、２２ａを変形した回路例を示す図である。
【００３３】図３に示す実施例は、回路２１ａ、２２ａ
の代わりに、それぞれ回路２１ｂ、２２ｂを使用したも
のであり、回路２１ｂは、出力信号Ｑ１とＣＬＫとを受
けるＡＮＤ回路２１１のみで構成され、回路２２ａは、
出力信号Ｑ２とＣＬＫの反転信号とを受けるＡＮＤ回路
２２１のみで構成されている。つまり、図３に示す実施
例は、図２に示す実施例からＤ／Ａ変換回路２１２、２
２２を削除したものであり、ＬＳＩ等で使用されるもの
である。すなわち、ＡＮＤ回路２１１、２２１は基本的
にはＤ／Ａ変換回路の機能を有し、しかも、ＬＳＩ等に
おいてはＤ−ＦＦ１１、１２から加算器３１までの配線
距離を短く設定できるので、その間の信号のレベル低下
が少なく、Ｄ／Ａ変換回路２１２、２２２を別設する必
要がなくなる。
の代わりに、それぞれ回路２１ｂ、２２ｂを使用したも
のであり、回路２１ｂは、出力信号Ｑ１とＣＬＫとを受
けるＡＮＤ回路２１１のみで構成され、回路２２ａは、
出力信号Ｑ２とＣＬＫの反転信号とを受けるＡＮＤ回路
２２１のみで構成されている。つまり、図３に示す実施
例は、図２に示す実施例からＤ／Ａ変換回路２１２、２
２２を削除したものであり、ＬＳＩ等で使用されるもの
である。すなわち、ＡＮＤ回路２１１、２２１は基本的
にはＤ／Ａ変換回路の機能を有し、しかも、ＬＳＩ等に
おいてはＤ−ＦＦ１１、１２から加算器３１までの配線
距離を短く設定できるので、その間の信号のレベル低下
が少なく、Ｄ／Ａ変換回路２１２、２２２を別設する必
要がなくなる。
【００３４】図２、図３に示す実施例は、Ｄ−ＦＦとＤ
／Ａ変換回路とを有する組が２個構成されているが、こ
れに限らず、Ｄ−ＦＦとＤ／Ａ変換回路とを有する組が
Ｎ個（Ｎは２以上の整数）構成されていてもよい。つま
り、１つのＤ−ＦＦと１つのＤ／Ａ変換回路とを有する
組がＮ個構成され、１つの組に属するＤ−ＦＦとＤ／Ａ
変換回路とが同じ位相のクロックで動作し、Ｎ組のそれ
ぞれの組は、互いに位相の異なるクロックで動作するも
のであってもよい。このようにすることによって、高次
のループフィルタを使用する場合に、発振等不安定動作
を避けることができる。
／Ａ変換回路とを有する組が２個構成されているが、こ
れに限らず、Ｄ−ＦＦとＤ／Ａ変換回路とを有する組が
Ｎ個（Ｎは２以上の整数）構成されていてもよい。つま
り、１つのＤ−ＦＦと１つのＤ／Ａ変換回路とを有する
組がＮ個構成され、１つの組に属するＤ−ＦＦとＤ／Ａ
変換回路とが同じ位相のクロックで動作し、Ｎ組のそれ
ぞれの組は、互いに位相の異なるクロックで動作するも
のであってもよい。このようにすることによって、高次
のループフィルタを使用する場合に、発振等不安定動作
を避けることができる。
【００３５】図４は、図１（１）に示す実施例における
コンパレータ、Ｄ−ＦＦを多bit 化した例を示す図であ
る。すなわち、図１（１）に示す実施例は、積分器Ｉ１
の出力信号をコンパレータによってＨかＬかの２状態を
判別する１bit タイプであるが、図４に示す実施例は積
分器Ｉ１の出力信号を多bit 化したものである。
コンパレータ、Ｄ−ＦＦを多bit 化した例を示す図であ
る。すなわち、図１（１）に示す実施例は、積分器Ｉ１
の出力信号をコンパレータによってＨかＬかの２状態を
判別する１bit タイプであるが、図４に示す実施例は積
分器Ｉ１の出力信号を多bit 化したものである。
【００３６】図４に示す実施例では、回路５０におい
て、２つのコンパレータ５１、５２と、２つのＤ−ＦＦ
５３、５４と、Ｄ−ＦＦ５３、５４の出力信号を加算す
る加算器５５と、２bit Ｄ／Ａ変換回路５６とを使用
し、コンパレータ５１、５２のそれぞれの閾値を＋０．
５、−０．５とすることによって、積分出力が＋０．５
以上、＋０．５から−０．５の間、−０．５以下の３状
態を判別できる。これによって、コンパレータ５１、５
２の出力信号はＤ−ＦＦ５３、５４を経て、加算器５５
に入力されて、２bit のコード化された信号となり、こ
れを２bit Ｄ／Ａ５６に入力して、アナログ出力信号Ａ
１を得ている。
て、２つのコンパレータ５１、５２と、２つのＤ−ＦＦ
５３、５４と、Ｄ−ＦＦ５３、５４の出力信号を加算す
る加算器５５と、２bit Ｄ／Ａ変換回路５６とを使用
し、コンパレータ５１、５２のそれぞれの閾値を＋０．
５、−０．５とすることによって、積分出力が＋０．５
以上、＋０．５から−０．５の間、−０．５以下の３状
態を判別できる。これによって、コンパレータ５１、５
２の出力信号はＤ−ＦＦ５３、５４を経て、加算器５５
に入力されて、２bit のコード化された信号となり、こ
れを２bit Ｄ／Ａ５６に入力して、アナログ出力信号Ａ
１を得ている。
【００３７】また、回路６０において、２つのコンパレ
ータ６１、６２と、２つのＤ−ＦＦ６３、６４と、Ｄ−
ＦＦ６３、６４の出力信号を加算する加算器６５と、２
bitＤ／Ａ変換回路６６とを使用し、コンパレータ６
１、６２のそれぞれの閾値を＋０．５、−０．５とする
ことによって、積分出力が＋０．５以上、＋０．５から
−０．５の間、−０．５以下の３状態を判別できる。こ
れによって、コンパレータ６１、６２の出力信号はＤ−
ＦＦ６３、６４を経て、加算器６５に入力されて、２bi
t のコード化された信号となり、これを２bit Ｄ／Ａ６
６に入力して、アナログ出力信号Ａ２を得ている。
ータ６１、６２と、２つのＤ−ＦＦ６３、６４と、Ｄ−
ＦＦ６３、６４の出力信号を加算する加算器６５と、２
bitＤ／Ａ変換回路６６とを使用し、コンパレータ６
１、６２のそれぞれの閾値を＋０．５、−０．５とする
ことによって、積分出力が＋０．５以上、＋０．５から
−０．５の間、−０．５以下の３状態を判別できる。こ
れによって、コンパレータ６１、６２の出力信号はＤ−
ＦＦ６３、６４を経て、加算器６５に入力されて、２bi
t のコード化された信号となり、これを２bit Ｄ／Ａ６
６に入力して、アナログ出力信号Ａ２を得ている。
【００３８】図４においては、簡便のために、コンパレ
ータを２個用いて３値状態を判別するタイプのものを示
しているが、コンパレータの数をさらに増加し、たとえ
ば１５個のコンパレータを用いて、１６状態を判別し、
加算器によって４bit にコード化し、４bit Ｄ／Ａ変換
回路でアナログ出力信号Ａ１またはＡ２を得るようにし
てもよい。
ータを２個用いて３値状態を判別するタイプのものを示
しているが、コンパレータの数をさらに増加し、たとえ
ば１５個のコンパレータを用いて、１６状態を判別し、
加算器によって４bit にコード化し、４bit Ｄ／Ａ変換
回路でアナログ出力信号Ａ１またはＡ２を得るようにし
てもよい。
【００３９】図５は、上記実施例におけるコンパレータ
の変形例を示す回路図であり、図５（１）は、図１に示
す実施例のコンパレータを１つにした回路を示す図であ
り、図５（２）は、図２に示す実施例のコンパレータを
１つにした回路を示す図である。
の変形例を示す回路図であり、図５（１）は、図１に示
す実施例のコンパレータを１つにした回路を示す図であ
り、図５（２）は、図２に示す実施例のコンパレータを
１つにした回路を示す図である。
【００４０】図５（１）に示す回路は、図１に示す実施
例のコンパレータＣＭＰ１、ＣＭＰ２の代わりに、コン
パレータＣＭＰ１ａを使用したものであり、積分器Ｉ１
の出力端子にコンパレータＣＭＰ１ａの＋入力端子が接
続され、コンパレータＣＭＰ１ａの−入力端子が接地さ
れ、コンパレータＣＭＰ１ａの出力端子がＤ−ＦＦ１、
１２の各Ｄ入力端子に接続されている。これら以外の構
成は、図１（１）に示す実施例と同じである。このよう
にコンパレータの数を減少させることによって、ハード
ウェアの量を減少することができる。
例のコンパレータＣＭＰ１、ＣＭＰ２の代わりに、コン
パレータＣＭＰ１ａを使用したものであり、積分器Ｉ１
の出力端子にコンパレータＣＭＰ１ａの＋入力端子が接
続され、コンパレータＣＭＰ１ａの−入力端子が接地さ
れ、コンパレータＣＭＰ１ａの出力端子がＤ−ＦＦ１、
１２の各Ｄ入力端子に接続されている。これら以外の構
成は、図１（１）に示す実施例と同じである。このよう
にコンパレータの数を減少させることによって、ハード
ウェアの量を減少することができる。
【００４１】図５（２）に示す回路は、図２に示す実施
例のコンパレータＣＭＰ１、ＣＭＰ２の代わりに、コン
パレータＣＭＰ１ａを使用したものであり、積分器Ｉ１
の出力端子にコンパレータＣＭＰ１ａの＋入力端子が接
続され、コンパレータＣＭＰ１ａの−入力端子が接地さ
れ、コンパレータＣＭＰ１ａの出力端子がＤ−ＦＦ１、
１２の各Ｄ入力端子に接続されている。これら以外の構
成は、図２に示す実施例と同じである。このようにコン
パレータの数を減少させることによって、ハードウェア
の量を減少することができる。
例のコンパレータＣＭＰ１、ＣＭＰ２の代わりに、コン
パレータＣＭＰ１ａを使用したものであり、積分器Ｉ１
の出力端子にコンパレータＣＭＰ１ａの＋入力端子が接
続され、コンパレータＣＭＰ１ａの−入力端子が接地さ
れ、コンパレータＣＭＰ１ａの出力端子がＤ−ＦＦ１、
１２の各Ｄ入力端子に接続されている。これら以外の構
成は、図２に示す実施例と同じである。このようにコン
パレータの数を減少させることによって、ハードウェア
の量を減少することができる。
【００４２】図５（１）、（２）に示す実施例におい
て、ΔΣ型Ａ／Ｄ変換器としての動作は、それぞれ図
１、図２の実施例と同じであり、また、オーバサンプリ
ング率（サンプリング周波数÷信号帯域）が実効的に２
倍になり、実際のクロック周波数を上げずに、高Ｓ／Ｎ
化、入力信号の広帯域化を実現することができる。ま
た、図５（１）、（２）に示す実施例において、Ｎ組
（Ｎは２以上の整数）の「コンパレータ、Ｄ−ＦＦ、Ｄ
／Ａ」と、Ｎ相のクロックとを用意し、これらを使用し
てＮ倍のインターリーブを行うようにしてもよく、これ
によって、オーバーサンプリング率をＮ倍に高めること
ができる。
て、ΔΣ型Ａ／Ｄ変換器としての動作は、それぞれ図
１、図２の実施例と同じであり、また、オーバサンプリ
ング率（サンプリング周波数÷信号帯域）が実効的に２
倍になり、実際のクロック周波数を上げずに、高Ｓ／Ｎ
化、入力信号の広帯域化を実現することができる。ま
た、図５（１）、（２）に示す実施例において、Ｎ組
（Ｎは２以上の整数）の「コンパレータ、Ｄ−ＦＦ、Ｄ
／Ａ」と、Ｎ相のクロックとを用意し、これらを使用し
てＮ倍のインターリーブを行うようにしてもよく、これ
によって、オーバーサンプリング率をＮ倍に高めること
ができる。
【００４３】図６は、図１に示す実施例を４相のクロッ
クで動作させた場合の例を示す回路図である。
クで動作させた場合の例を示す回路図である。
【００４４】図６に示す実施例は、図１に示す実施例の
コンパレータＣＭＰ１、ＣＭＰ２の他に、コンパレータ
ＣＭＰ３、ＣＭＰ４が設けられ、コンパレータＣＭＰ１
の出力信号をＤ−ＦＦ１１ａのＤ入力端子に印加し、Ｄ
−ＦＦ１１ａのＱ出力信号Ｑ１が１bit Ｄ／Ａ変換回路
２１に送られ、コンパレータＣＭＰ２の出力信号をＤ−
ＦＦ１２ａのＤ入力端子に印加し、Ｄ−ＦＦ１２ａのＱ
出力信号Ｑ２が１bitＤ／Ａ変換回路２２に送られ、コ
ンパレータＣＭＰ３の出力信号をＤ−ＦＦ１３ａのＤ入
力端子に印加し、Ｄ−ＦＦ１３ａのＱ出力信号Ｑ３が１
bit Ｄ／Ａ変換回路２３に送られ、コンパレータＣＭＰ
４の出力信号をＤ−ＦＦ１４ａのＤ入力端子に印加し、
Ｄ−ＦＦ１４ａのＱ出力信号Ｑ４が１bit Ｄ／Ａ変換回
路２４に送られている。
コンパレータＣＭＰ１、ＣＭＰ２の他に、コンパレータ
ＣＭＰ３、ＣＭＰ４が設けられ、コンパレータＣＭＰ１
の出力信号をＤ−ＦＦ１１ａのＤ入力端子に印加し、Ｄ
−ＦＦ１１ａのＱ出力信号Ｑ１が１bit Ｄ／Ａ変換回路
２１に送られ、コンパレータＣＭＰ２の出力信号をＤ−
ＦＦ１２ａのＤ入力端子に印加し、Ｄ−ＦＦ１２ａのＱ
出力信号Ｑ２が１bitＤ／Ａ変換回路２２に送られ、コ
ンパレータＣＭＰ３の出力信号をＤ−ＦＦ１３ａのＤ入
力端子に印加し、Ｄ−ＦＦ１３ａのＱ出力信号Ｑ３が１
bit Ｄ／Ａ変換回路２３に送られ、コンパレータＣＭＰ
４の出力信号をＤ−ＦＦ１４ａのＤ入力端子に印加し、
Ｄ−ＦＦ１４ａのＱ出力信号Ｑ４が１bit Ｄ／Ａ変換回
路２４に送られている。
【００４５】また、Ｄ−ＦＦ１１ａ、１２ａ、１３ａ、
１４ａの各クロック入力端子に、それぞれＣＬＫ１、Ｃ
ＬＫ２、ＣＬＫ３、ＣＬＫ４を印加し、ＣＬＫ１、ＣＬ
Ｋ２、ＣＬＫ３、ＣＬＫ４は、図６（２）に示すよう
に、その位相が９０度づつシフトされている。
１４ａの各クロック入力端子に、それぞれＣＬＫ１、Ｃ
ＬＫ２、ＣＬＫ３、ＣＬＫ４を印加し、ＣＬＫ１、ＣＬ
Ｋ２、ＣＬＫ３、ＣＬＫ４は、図６（２）に示すよう
に、その位相が９０度づつシフトされている。
【００４６】図１に示す実施例は、２相のクロックで動
作させているのに対して、図６に示す実施例は、「コン
パレータ、Ｄ−ＦＦ、１bit Ｄ／Ａ変換回路」が４組で
構成され、Ｄ−ＦＦ１１ａ、１２ａ、１３ａ、１４ａに
入力されるＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４
は、その位相が９０度づつシフトされて４相クロックで
あるので、図６に示す実施例は、実効的にサンプリング
周波数を４倍に高めることができる。
作させているのに対して、図６に示す実施例は、「コン
パレータ、Ｄ−ＦＦ、１bit Ｄ／Ａ変換回路」が４組で
構成され、Ｄ−ＦＦ１１ａ、１２ａ、１３ａ、１４ａに
入力されるＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４
は、その位相が９０度づつシフトされて４相クロックで
あるので、図６に示す実施例は、実効的にサンプリング
周波数を４倍に高めることができる。
【００４７】図６に示す実施例においても、図２で示し
たように、１bit Ｄ／Ａ変換回路２１、２２、２３、２
４にＡＮＤ回路を挿入し、１つの組に属するＤ−ＦＦと
Ｄ／Ａ変換回路とを同じ位相のクロックで動作させて、
発振等不安定動作を避けるようにしてもよく、また、図
５で示したように、コンパレータを１個に統合するよう
にしてもよい。
たように、１bit Ｄ／Ａ変換回路２１、２２、２３、２
４にＡＮＤ回路を挿入し、１つの組に属するＤ−ＦＦと
Ｄ／Ａ変換回路とを同じ位相のクロックで動作させて、
発振等不安定動作を避けるようにしてもよく、また、図
５で示したように、コンパレータを１個に統合するよう
にしてもよい。
【００４８】図７は、図１に示す実施例を２段積分型Δ
ΣＡ／Ｄ変換器に適用した場合の一例を示すブロック図
である。
ΣＡ／Ｄ変換器に適用した場合の一例を示すブロック図
である。
【００４９】図７に示す実施例は、２つの積分器Ｉ２、
Ｉ３を直列接続し、積分器Ｉ２の前段に加算器３３を設
け、積分器Ｉ３の前段に加算器３４を設け、積分器Ｉ３
の出力信号をコンパレータＣＭＰ１、ＣＭＰ２の＋入力
端子に印加し、１bit Ｄ／Ａ変換回路２１、２２の出力
信号Ａ１、Ａ２を加算器３３、３４に印加するものであ
る。
Ｉ３を直列接続し、積分器Ｉ２の前段に加算器３３を設
け、積分器Ｉ３の前段に加算器３４を設け、積分器Ｉ３
の出力信号をコンパレータＣＭＰ１、ＣＭＰ２の＋入力
端子に印加し、１bit Ｄ／Ａ変換回路２１、２２の出力
信号Ａ１、Ａ２を加算器３３、３４に印加するものであ
る。
【００５０】２重積分型ΔΣＡ／Ｄ変換器は、２つの積
分器を直列接続したものであり、帰還ループの一巡のロ
ーパスフィルタ特性をより急峻なものにして、低周波側
の一巡利得を高くし、高周波側の一巡利得を下げること
によって、ΔΣＡ／Ｄ変換時の量子化ノイズを、低周波
側で一層低減することができるようにした（ノイズシェ
イプした）ものである。なお、２段積分型ΔΣＡ／Ｄ変
換器自体の説明は、上記参考文献Ｐ３７、図２．９に記
載されている。
分器を直列接続したものであり、帰還ループの一巡のロ
ーパスフィルタ特性をより急峻なものにして、低周波側
の一巡利得を高くし、高周波側の一巡利得を下げること
によって、ΔΣＡ／Ｄ変換時の量子化ノイズを、低周波
側で一層低減することができるようにした（ノイズシェ
イプした）ものである。なお、２段積分型ΔΣＡ／Ｄ変
換器自体の説明は、上記参考文献Ｐ３７、図２．９に記
載されている。
【００５１】図７の実施例と同様にして、３段、４段
等、段数を増加し、より高Ｓ／ＮのΔΣＡ／Ｄ変換器を
実現することができる。また、図７に示す２段積分型Δ
ΣＡ／Ｄ変換器を、３重以上（３次以上）の積分型ΔΣ
Ａ／Ｄ変換器に適用できる。
等、段数を増加し、より高Ｓ／ＮのΔΣＡ／Ｄ変換器を
実現することができる。また、図７に示す２段積分型Δ
ΣＡ／Ｄ変換器を、３重以上（３次以上）の積分型ΔΣ
Ａ／Ｄ変換器に適用できる。
【００５２】図８は、図１に示す実施例を２重のＭＡＳ
Ｈ型ΔΣＡ／Ｄ変換器に適用した場合の一例を示すブロ
ック図である。
Ｈ型ΔΣＡ／Ｄ変換器に適用した場合の一例を示すブロ
ック図である。
【００５３】図８に示す実施例において、加算器３１と
同様の加算器３５、積分器Ｉ１と同様の積分器Ｉ４の後
に、回路７０（コンパレータＣＭＰ１、ＣＭＰ２、Ｄ−
ＦＦ１１、１２、加算器４１、Ｄ／ａ変換回路２１、２
２）が接続され、積分器Ｉ４の出力信号が、加算器３１
と同様の加算器３６を介して、積分器Ｉ１と同様の積分
器Ｉ５に供給され、積分器Ｉ５の後に、回路７０と同様
の回路８０が接続され、回路８０の出力信号が微分器８
１によって微分された後に、加算器８２によって回路７
０の出力信号と加算され、デジタル出力となる。
同様の加算器３５、積分器Ｉ１と同様の積分器Ｉ４の後
に、回路７０（コンパレータＣＭＰ１、ＣＭＰ２、Ｄ−
ＦＦ１１、１２、加算器４１、Ｄ／ａ変換回路２１、２
２）が接続され、積分器Ｉ４の出力信号が、加算器３１
と同様の加算器３６を介して、積分器Ｉ１と同様の積分
器Ｉ５に供給され、積分器Ｉ５の後に、回路７０と同様
の回路８０が接続され、回路８０の出力信号が微分器８
１によって微分された後に、加算器８２によって回路７
０の出力信号と加算され、デジタル出力となる。
【００５４】上記のように、ΔΣＡ／Ｄ変換器において
は積分器の段数を上げる程、Ｓ／Ｎ特性が改善される
が、段数を増加すると、位相が回り、帰還ループが不安
定になる（発振する）。これを解決するために、ＭＡＳ
Ｈ型ΔΣＡ／Ｄ変換器が提案されている。ＭＡＳＨ型Δ
ΣＡ／Ｄ変換器は、１次のΔΣＡ／Ｄ変換器を２組使用
し、１段目のΔΣＡ／Ｄにアナログ入力信号を入力し、
１段目の積分器の出力端子を２段目のアナログ入力端子
に接続し、それぞれのΔΣＡ／Ｄ変換器のデジタル出力
を適当に処理をして、加算し、ＭＡＳＨ型ΔΣＡ／Ｄ変
換器のデジタル出力信号とするものである。この構成で
は、Ｓ／Ｎ特性は、２重ΔΣ型Ａ／Ｄ変換器と同等の性
能が得られ、しかも２組のΔΣ型Ａ／Ｄ変換器は、それ
ぞれ、１次のΔΣＡ／Ｄ変換器で構成されているので、
高次ΔΣＡ／Ｄ変換器において問題となる不安定性を解
決することができる。なお、ＭＡＳＨ型ΔΣＡ／Ｄ変換
器自体の説明は、上記参考文献Ｐ４３〜４４、図９．１
７に記載されている。
は積分器の段数を上げる程、Ｓ／Ｎ特性が改善される
が、段数を増加すると、位相が回り、帰還ループが不安
定になる（発振する）。これを解決するために、ＭＡＳ
Ｈ型ΔΣＡ／Ｄ変換器が提案されている。ＭＡＳＨ型Δ
ΣＡ／Ｄ変換器は、１次のΔΣＡ／Ｄ変換器を２組使用
し、１段目のΔΣＡ／Ｄにアナログ入力信号を入力し、
１段目の積分器の出力端子を２段目のアナログ入力端子
に接続し、それぞれのΔΣＡ／Ｄ変換器のデジタル出力
を適当に処理をして、加算し、ＭＡＳＨ型ΔΣＡ／Ｄ変
換器のデジタル出力信号とするものである。この構成で
は、Ｓ／Ｎ特性は、２重ΔΣ型Ａ／Ｄ変換器と同等の性
能が得られ、しかも２組のΔΣ型Ａ／Ｄ変換器は、それ
ぞれ、１次のΔΣＡ／Ｄ変換器で構成されているので、
高次ΔΣＡ／Ｄ変換器において問題となる不安定性を解
決することができる。なお、ＭＡＳＨ型ΔΣＡ／Ｄ変換
器自体の説明は、上記参考文献Ｐ４３〜４４、図９．１
７に記載されている。
【００５５】また、上記ＭＡＳＨ型ΔΣＡ／Ｄ変換器
を、３重以上（３次以上）のＭＡＳＨ型ΔΣＡ／Ｄ変換
器に適用してもよい。
を、３重以上（３次以上）のＭＡＳＨ型ΔΣＡ／Ｄ変換
器に適用してもよい。
【００５６】なお、上記各実施例は、バイポーラトラン
ジスタ、ＭＯＳトランジスタ等のプロセスには依存せ
ず、また、積分器Ｉ１〜Ｉ５の構成は、ＣＲ積分器、ス
イッチトキャパシター積分器等、どのような構成を採用
してもよい。
ジスタ、ＭＯＳトランジスタ等のプロセスには依存せ
ず、また、積分器Ｉ１〜Ｉ５の構成は、ＣＲ積分器、ス
イッチトキャパシター積分器等、どのような構成を採用
してもよい。
【００５７】また、上記実施例においては、Ｄ／Ａ変換
回路のアナログ出力を電圧出力で示したが、Ｄ／Ａ変換
回路のアナログ出力が電流出力であると考えてもよい。
回路のアナログ出力を電圧出力で示したが、Ｄ／Ａ変換
回路のアナログ出力が電流出力であると考えてもよい。
【００５８】さらに、上記実施例においては、クロック
のｄｕｔｙが５０％であるとして説明したが、クロック
のｄｕｔｙが５０％以外であると考えてもよい。また、
フィルタ次数も図示した１次、２次に限定されるもので
はない。
のｄｕｔｙが５０％であるとして説明したが、クロック
のｄｕｔｙが５０％以外であると考えてもよい。また、
フィルタ次数も図示した１次、２次に限定されるもので
はない。
【００５９】
【発明の効果】請求項１または請求項２の発明によれ
ば、ΔΣ型Ａ／Ｄ変換器のオーバサンプリング率を、イ
ンターリーブ手法によって実効的に上げることができ、
高Ｓ／Ｎ、入力の広帯域化を図ることができ、したがっ
て、ΔΣ型Ａ／Ｄ変換器を集積回路化する場合、高価な
高速デバイスプロセスを使用せずに済み、ΔΣ型Ａ／Ｄ
変換器が低コストになるという効果を奏する。
ば、ΔΣ型Ａ／Ｄ変換器のオーバサンプリング率を、イ
ンターリーブ手法によって実効的に上げることができ、
高Ｓ／Ｎ、入力の広帯域化を図ることができ、したがっ
て、ΔΣ型Ａ／Ｄ変換器を集積回路化する場合、高価な
高速デバイスプロセスを使用せずに済み、ΔΣ型Ａ／Ｄ
変換器が低コストになるという効果を奏する。
【００６０】また、請求項３の発明によれば、Ｄ−ＦＦ
とＤ／Ａ変換回路とを有する組が複数構成され、１つの
組に属するＤ−ＦＦとＤ／Ａ変換回路とが同じ位相のク
ロックで動作し、互いに位相の異なるクロックで、それ
ぞれの組が動作することによって、高次のループフィル
タを使用する場合に、発振等不安定動作を避けることが
できるという効果を奏する。
とＤ／Ａ変換回路とを有する組が複数構成され、１つの
組に属するＤ−ＦＦとＤ／Ａ変換回路とが同じ位相のク
ロックで動作し、互いに位相の異なるクロックで、それ
ぞれの組が動作することによって、高次のループフィル
タを使用する場合に、発振等不安定動作を避けることが
できるという効果を奏する。
【図１】本発明の一実施例であるΔΣ型Ａ／Ｄ変換器を
示す図であり、図１（１）はその回路図であり、図１
（２）はそのタイミングチャートである。
示す図であり、図１（１）はその回路図であり、図１
（２）はそのタイミングチャートである。
【図２】図１（１）に示す実施例において、Ｄ／Ａ変換
回路２１、２２を変形し、積分器Ｉ１と加算器３１とを
具体化した回路例を示す図である。
回路２１、２２を変形し、積分器Ｉ１と加算器３１とを
具体化した回路例を示す図である。
【図３】図２に示す実施例において、回路２１ａ、２２
ａを変形した回路例を示す図である。
ａを変形した回路例を示す図である。
【図４】図１（１）に示す実施例におけるコンパレー
タ、Ｄ−ＦＦを多bit 化した例を示す図である。
タ、Ｄ−ＦＦを多bit 化した例を示す図である。
【図５】上記実施例におけるコンパレータの変形例を示
す回路図である。
す回路図である。
【図６】図１に示す実施例を４相のクロックで動作させ
た場合を示す回路図である。
た場合を示す回路図である。
【図７】図１に示す実施例を２段積分型ΔΣＡ／Ｄ変換
器に適用した場合の一例を示すブロック図である。
器に適用した場合の一例を示すブロック図である。
【図８】図１に示す実施例を２重のＭＡＳＨ型ΔΣＡ／
Ｄ変換器に適用した場合の一例を示すブロック図であ
る。
Ｄ変換器に適用した場合の一例を示すブロック図であ
る。
【図９】従来のΔΣ型Ａ／Ｄ変換器の一例を示すブロッ
ク図である。
ク図である。
１１〜１４、１１ａ〜１４ａ…Ｄ−ＦＦ、 ２１〜２４、２１ａ〜２４ａ…Ｄ／Ａ変換回路、 ３１〜３６、４１、８２…加算器、 Ｉ１〜Ｉ５…積分器、 ＣＭＰ１〜ＣＭＰ４、ＣＭＰ１ａ…コンパレータ、 ２１１、２２１…ＡＮＤ回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−267628（ＪＰ，Ａ) 特開 平４−313919（ＪＰ，Ａ) 特開 平５−63571（ＪＰ，Ａ) 特開 平５−218867（ＪＰ，Ａ) 実開 昭58−96338（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02
Claims (3)
- 【請求項１】 積分器とコンパレータとＤ−ＦＦとＤ／
Ａ変換回路とを有するΔΣ型Ａ／Ｄ変換器において、 上記コンパレータがＮ個（Ｎは２以上の整数）設けら
れ、上記Ｄ−ＦＦがＮ個設けられ、上記Ｄ／Ａ変換回路
がＮ個設けられ、 上記積分器の出力端子が上記Ｎ個のコンパレータの各入
力端子に接続され、上記各コンパレータの出力端子が上
記Ｎ個のＤ−ＦＦのそれぞれを介して、上記Ｎ個のＤ／
Ａ変換回路のそれぞれの入力端子に接続され、上記各Ｄ
／Ａ変換回路の全ての出力信号と上記ΔΣ型Ａ／Ｄ変換
器のアナログ入力信号とを加算した信号を上記積分器の
入力端子に印加し、上記各Ｄ−ＦＦの出力信号を上記Δ
Σ型Ａ／Ｄ変換器のデジタル出力信号とし、上記Ｎ個の
Ｄ−ＦＦのそれぞれは、互いに位相の異なるクロックで
動作されるものであることを特徴とするΔΣ型Ａ／Ｄ変
換器。 - 【請求項２】 積分器とコンパレータとＤ−ＦＦとＤ／
Ａ変換回路とを有するΔΣ型Ａ／Ｄ変換器において、 上記コンパレータが１つ設けられ、上記Ｄ−ＦＦがＮ個
（Ｎは２以上の整数）設けられ、上記Ｄ／Ａ変換回路が
Ｎ個設けられ、 上記積分器の出力端子が上記コンパレータの入力端子に
接続され、上記コンパレータの出力端子が上記Ｎ個のＤ
−ＦＦのそれぞれを介して、上記Ｎ個のＤ／Ａ変換回路
のそれぞれの入力端子に接続され、上記各Ｄ／Ａ変換回
路の全ての出力信号と上記ΔΣ型Ａ／Ｄ変換器のアナロ
グ入力信号とを加算した信号を上記積分器の入力端子に
印加し、上記各Ｄ−ＦＦの出力信号を上記ΔΣ型Ａ／Ｄ
変換器のデジタル出力信号とし、上記Ｎ個のＤ−ＦＦの
それぞれは、互いに位相の異なるクロックで動作される
ものであることを特徴とするΔΣ型Ａ／Ｄ変換器。 - 【請求項３】 請求項１または請求項２において、 １つの上記Ｄ−ＦＦと１つの上記Ｄ／Ａ変換回路とを有
する組がＮ個構成され、１つの上記組に属する上記Ｄ−
ＦＦと上記Ｄ／Ａ変換回路とが同じ位相のクロックで動
作し、上記Ｎ組のそれぞれの組は、互いに位相の異なる
クロックで動作されるものであることを特徴とするΔΣ
型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13670093A JP3199199B2 (ja) | 1993-05-14 | 1993-05-14 | Δς型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13670093A JP3199199B2 (ja) | 1993-05-14 | 1993-05-14 | Δς型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06326610A JPH06326610A (ja) | 1994-11-25 |
| JP3199199B2 true JP3199199B2 (ja) | 2001-08-13 |
Family
ID=15181440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13670093A Expired - Lifetime JP3199199B2 (ja) | 1993-05-14 | 1993-05-14 | Δς型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3199199B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006254261A (ja) * | 2005-03-14 | 2006-09-21 | Renesas Technology Corp | Σδ型ａ／ｄ変換回路を内蔵した通信用半導体集積回路 |
| WO2008129949A1 (ja) * | 2007-04-13 | 2008-10-30 | Advantest Corporation | Ａｄ変換器 |
| JP5219722B2 (ja) * | 2008-10-03 | 2013-06-26 | 新日本無線株式会社 | 変調方法、変調器およびａ／ｄ変換器 |
-
1993
- 1993-05-14 JP JP13670093A patent/JP3199199B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06326610A (ja) | 1994-11-25 |
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