JPH11204540A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11204540A JPH11204540A JP10006866A JP686698A JPH11204540A JP H11204540 A JPH11204540 A JP H11204540A JP 10006866 A JP10006866 A JP 10006866A JP 686698 A JP686698 A JP 686698A JP H11204540 A JPH11204540 A JP H11204540A
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-
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
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-
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-
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】
【課題】 コレクタ−ベース間の耐圧が向上し、リーク
電流の低減が図られたバイポーラトランジスタを含む半
導体装置を提供する。 【解決手段】 フィールド酸化膜６から素子形成領域に
わたり、フィールド酸化膜６の表面の一部とシリコンエ
ピタキシャル層４の表面の一部とを連続して露出するよ
うに、フィールド酸化膜および素子形成領域上にフォト
レジストパターン８を形成する。そのフォトレジストパ
ターン８をマスクとして、ボロンイオンをシリコンエピ
タキシャル層４に注入する。
電流の低減が図られたバイポーラトランジスタを含む半
導体装置を提供する。 【解決手段】 フィールド酸化膜６から素子形成領域に
わたり、フィールド酸化膜６の表面の一部とシリコンエ
ピタキシャル層４の表面の一部とを連続して露出するよ
うに、フィールド酸化膜および素子形成領域上にフォト
レジストパターン８を形成する。そのフォトレジストパ
ターン８をマスクとして、ボロンイオンをシリコンエピ
タキシャル層４に注入する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、耐圧が向上して、リーク電流の低減
が図られた半導体装置の製造方法に関するものである。
方法に関し、特に、耐圧が向上して、リーク電流の低減
が図られた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来の半導体装置の一例として、バイポ
ーラトランジスタの製造方法について図を用いて説明す
る。まず図１８を参照して、シリコン基板１０１上に、
ｎ型のシリコンエピタキシャル層１０２を形成する。そ
のシリコンエピタキシャル層１０２上に、素子領域１０
２ａを形成するためのフィールド酸化膜１０３を形成す
る。そのフィールド酸化膜１０３を覆うように、ポリシ
リコン層１０４を形成する。
ーラトランジスタの製造方法について図を用いて説明す
る。まず図１８を参照して、シリコン基板１０１上に、
ｎ型のシリコンエピタキシャル層１０２を形成する。そ
のシリコンエピタキシャル層１０２上に、素子領域１０
２ａを形成するためのフィールド酸化膜１０３を形成す
る。そのフィールド酸化膜１０３を覆うように、ポリシ
リコン層１０４を形成する。
【０００３】次に図１９を参照して、イオン注入法によ
り、ボロンイオンをポリシリコン層１０４に注入する。
注入されたボロンイオンは、ポリシリコン層１０４内の
不純物イオン保持層１０５に保持される。次に、図２０
を参照して、ポリシリコン層１０４上にＣＶＤ法により
ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉ
ｌｉｃａｔｅｇｌａｓｓ）等の絶縁層１０６を形成す
る。絶縁層１０６上に、所定のフォトレジストパターン
（図示せず）を形成する。そのフォトレジストパターン
をマスクとして、絶縁層１０６および不純物イオン保持
層１０５を含むポリシリコン層に異方性エッチングを施
し、シリコンエピタキシャル層１０２の表面を露出する
開口部１０７を形成する。これにより、ポリシリコン層
は、ベース取出配線４ａとなる。
り、ボロンイオンをポリシリコン層１０４に注入する。
注入されたボロンイオンは、ポリシリコン層１０４内の
不純物イオン保持層１０５に保持される。次に、図２０
を参照して、ポリシリコン層１０４上にＣＶＤ法により
ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉ
ｌｉｃａｔｅｇｌａｓｓ）等の絶縁層１０６を形成す
る。絶縁層１０６上に、所定のフォトレジストパターン
（図示せず）を形成する。そのフォトレジストパターン
をマスクとして、絶縁層１０６および不純物イオン保持
層１０５を含むポリシリコン層に異方性エッチングを施
し、シリコンエピタキシャル層１０２の表面を露出する
開口部１０７を形成する。これにより、ポリシリコン層
は、ベース取出配線４ａとなる。
【０００４】次に図２１を参照して、熱処理を施すこと
により、不純物イオン保持層に保持されていたボロンイ
オンを、シリコンエピタキシャル層１０２に拡散させ
る。これにより、外部ベース１０５ａが形成される。ま
た、この熱処理により、開口部１０７の側面とシリコン
エピタキシャル層１０２の表面には、シリコン酸化膜１
０８が形成される。
により、不純物イオン保持層に保持されていたボロンイ
オンを、シリコンエピタキシャル層１０２に拡散させ
る。これにより、外部ベース１０５ａが形成される。ま
た、この熱処理により、開口部１０７の側面とシリコン
エピタキシャル層１０２の表面には、シリコン酸化膜１
０８が形成される。
【０００５】次に図２２を参照して、絶縁層１０６をマ
スクとして、開口部１０７にイオン注入法によりボロン
イオンを注入する。ボロンイオンは、シリコンエピタキ
シャル層１０２の保持層１０９に保持される。
スクとして、開口部１０７にイオン注入法によりボロン
イオンを注入する。ボロンイオンは、シリコンエピタキ
シャル層１０２の保持層１０９に保持される。
【０００６】次に図２３を参照して、熱処理を施すこと
により、保持層１０９に保持されていたボロンイオンを
シリコンエピタキシャル層１０２に拡散させ、真性ベー
ス１０９ａを形成する。
により、保持層１０９に保持されていたボロンイオンを
シリコンエピタキシャル層１０２に拡散させ、真性ベー
ス１０９ａを形成する。
【０００７】次に図２４を参照して、開口部１０７を埋
込むように、絶縁層１０６上にＣＶＤ法等によりＴＥＯ
Ｓ膜（図示せず）を形成する。そのＴＥＯＳ膜に異方性
エッチングを施し、開口部１０７の側面にサイドウォー
ル１１０ａを形成する。
込むように、絶縁層１０６上にＣＶＤ法等によりＴＥＯ
Ｓ膜（図示せず）を形成する。そのＴＥＯＳ膜に異方性
エッチングを施し、開口部１０７の側面にサイドウォー
ル１１０ａを形成する。
【０００８】次に図２５を参照して、絶縁層１０６上
に、ポリシリコン層１１１を形成する。このポリシリコ
ン層１１１に、イオン注入法により、砒素イオンを注入
する。注入された砒素イオンは、ポリシリコン層１１１
内に保持される。その後、ポリシリコン層１１１上に所
定のフォトレジストパターン（図示せず）を形成する。
に、ポリシリコン層１１１を形成する。このポリシリコ
ン層１１１に、イオン注入法により、砒素イオンを注入
する。注入された砒素イオンは、ポリシリコン層１１１
内に保持される。その後、ポリシリコン層１１１上に所
定のフォトレジストパターン（図示せず）を形成する。
【０００９】次に図２６を参照して、そのフォトレジス
トパターンをマスクとして、ポリシリコン層に異方性エ
ッチングを施し、エミッタ取出配線１１１ａを形成す
る。その後、熱処理を施すことにより、エミッタ取出配
線１１１ａに保持されていた砒素イオンを、真性ベース
１０９ａ内に拡散させ、エミッタ１１２ａを形成する。
これにより、バイポーラトランジスタの基本構造が形成
される。
トパターンをマスクとして、ポリシリコン層に異方性エ
ッチングを施し、エミッタ取出配線１１１ａを形成す
る。その後、熱処理を施すことにより、エミッタ取出配
線１１１ａに保持されていた砒素イオンを、真性ベース
１０９ａ内に拡散させ、エミッタ１１２ａを形成する。
これにより、バイポーラトランジスタの基本構造が形成
される。
【００１０】次に図２７を参照して、エミッタ取出配線
１１１ａおよび絶縁層１０６を覆うように、層間絶縁膜
１１２を形成する。その層間絶縁膜１１２上に、所定の
フォトレジストパターン（図示せず）を形成する。その
フォトレジストパターンをマスクとして、層間絶縁膜１
１２に異方性エッチングを施し、シリコンエピタキシャ
ル層１０２の表面を露出する開口部１１３ａ、ベース取
出配線１０４ａの表面を露出する開口部１１３ｂおよび
エミッタ取出配線１１１ａの表面を露出する開口部１１
３ｃをそれぞれ形成する。
１１１ａおよび絶縁層１０６を覆うように、層間絶縁膜
１１２を形成する。その層間絶縁膜１１２上に、所定の
フォトレジストパターン（図示せず）を形成する。その
フォトレジストパターンをマスクとして、層間絶縁膜１
１２に異方性エッチングを施し、シリコンエピタキシャ
ル層１０２の表面を露出する開口部１１３ａ、ベース取
出配線１０４ａの表面を露出する開口部１１３ｂおよび
エミッタ取出配線１１１ａの表面を露出する開口部１１
３ｃをそれぞれ形成する。
【００１１】次に図２８を参照して、開口部１１３ａ、
１１３ｂ、１１３ｃを埋込むように層間絶縁膜１１２上
に、スパッタ法等によりアルミニウム層（図示せず）を
形成する。そのアルミニウム層上に所定のフォトレジス
トパターン（図示せず）を形成する。そのフォトレジス
トパターンをマスクとして、アルミニウム層にエッチン
グを施し、コレクタ配線１１４、エミッタ配線１１５お
よびベース配線１１６をそれぞれ形成する。以上によ
り、バイポーラトランジスタを含む半導体装置が完成す
る。
１１３ｂ、１１３ｃを埋込むように層間絶縁膜１１２上
に、スパッタ法等によりアルミニウム層（図示せず）を
形成する。そのアルミニウム層上に所定のフォトレジス
トパターン（図示せず）を形成する。そのフォトレジス
トパターンをマスクとして、アルミニウム層にエッチン
グを施し、コレクタ配線１１４、エミッタ配線１１５お
よびベース配線１１６をそれぞれ形成する。以上によ
り、バイポーラトランジスタを含む半導体装置が完成す
る。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た製造方法によって得られたバイポーラトランジスタで
は、以下に示すような問題点があった。図２８に示す外
部ベース１０５ａは、図２１に示す工程において、熱処
理を施すことにより、ベース取出配線１０４ａに保持さ
れていたボロンイオンをシリコンエピタキシャル層１０
２に熱拡散させて形成する。このため、フィールド酸化
膜１０３の端部近傍では、ボロンイオンが、シリコンエ
ピタキシャル層１０２の深い位置にまで十分には拡散し
ない。その結果、図２９に示すように、外部ベース１０
５ａのフィールド酸化膜１０３の端部近傍における長さ
Ｌが薄くなることがある。
た製造方法によって得られたバイポーラトランジスタで
は、以下に示すような問題点があった。図２８に示す外
部ベース１０５ａは、図２１に示す工程において、熱処
理を施すことにより、ベース取出配線１０４ａに保持さ
れていたボロンイオンをシリコンエピタキシャル層１０
２に熱拡散させて形成する。このため、フィールド酸化
膜１０３の端部近傍では、ボロンイオンが、シリコンエ
ピタキシャル層１０２の深い位置にまで十分には拡散し
ない。その結果、図２９に示すように、外部ベース１０
５ａのフィールド酸化膜１０３の端部近傍における長さ
Ｌが薄くなることがある。
【００１３】一方、フィールド酸化膜１０３端部近傍の
シリコンエピタキシャル層１０２では、フィールド酸化
膜１０３を形成する際に発生する応力によって、結晶欠
陥等が比較的多く存在している。このため、フィールド
酸化膜１０３近傍の外部ベース１０５ａとシリコンエピ
タキシャル層１０２との接合面付近には、多くの結晶欠
陥等が存在する。その結果、外部ベース１０５ａとシリ
コンエピタキシャル層１０２との間の耐圧が低下し、電
流がリークすることがあった。このため、バイポーラト
ランジスタの電気的特性が悪化するという問題が発生し
た。
シリコンエピタキシャル層１０２では、フィールド酸化
膜１０３を形成する際に発生する応力によって、結晶欠
陥等が比較的多く存在している。このため、フィールド
酸化膜１０３近傍の外部ベース１０５ａとシリコンエピ
タキシャル層１０２との接合面付近には、多くの結晶欠
陥等が存在する。その結果、外部ベース１０５ａとシリ
コンエピタキシャル層１０２との間の耐圧が低下し、電
流がリークすることがあった。このため、バイポーラト
ランジスタの電気的特性が悪化するという問題が発生し
た。
【００１４】本発明は、上記問題点を解決するためにな
されたものであり、外部ベース１０５ａとコレクタであ
るシリコンエピタキシャル層１０２との耐圧の低下を抑
制し、リーク電流の低減が図られるバイポーラトランジ
スタの製造方法を提供することを目的とする。
されたものであり、外部ベース１０５ａとコレクタであ
るシリコンエピタキシャル層１０２との耐圧の低下を抑
制し、リーク電流の低減が図られるバイポーラトランジ
スタの製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明の１つの局面にお
ける半導体装置の製造方法は以下の工程を備えている。
半導体基板の主表面に、第１素子分離膜により、他の領
域と電気的に絶縁された第１導電型領域からなる、第１
素子形成領域を形成する。その第１素子分離膜から第１
素子形成領域にわたり、第１素子分離膜の表面の一部と
第１導電型領域の表面の一部とを連続して露出するよう
に、第１フォトレジストパターンを形成する。第１フォ
トレジストパターンをマスクとして、第２導電型不純物
を半導体基板に導入することにより、第１導電型領域の
主表面および第１素子分離膜の直下を含む下方近傍の第
１導電型領域に、第２導電型の第１不純物領域を形成す
る。
ける半導体装置の製造方法は以下の工程を備えている。
半導体基板の主表面に、第１素子分離膜により、他の領
域と電気的に絶縁された第１導電型領域からなる、第１
素子形成領域を形成する。その第１素子分離膜から第１
素子形成領域にわたり、第１素子分離膜の表面の一部と
第１導電型領域の表面の一部とを連続して露出するよう
に、第１フォトレジストパターンを形成する。第１フォ
トレジストパターンをマスクとして、第２導電型不純物
を半導体基板に導入することにより、第１導電型領域の
主表面および第１素子分離膜の直下を含む下方近傍の第
１導電型領域に、第２導電型の第１不純物領域を形成す
る。
【００１６】この製造方法によれば、第１不純物領域
は、第１導電型領域の主表面近傍から第１素子分離膜直
下近傍の第１導電型領域にかけて、第１素子分離膜の端
部近傍の応力が比較的多く集中している部分を含むよう
に深く形成される。このため、多くの結晶欠陥が第１不
純物領域の内部に存在して、第１不純物領域と第１導電
型領域との接合面近傍には、結晶欠陥等はほとんど存在
しなくなる。これにより、第１不純物領域と第１導電型
領域との間の耐圧が向上し、第１不純物領域から第１導
電型領域へ電流がリークすることが抑制される。その結
果、リーク電流の低減が図られた半導体装置が得られ
る。
は、第１導電型領域の主表面近傍から第１素子分離膜直
下近傍の第１導電型領域にかけて、第１素子分離膜の端
部近傍の応力が比較的多く集中している部分を含むよう
に深く形成される。このため、多くの結晶欠陥が第１不
純物領域の内部に存在して、第１不純物領域と第１導電
型領域との接合面近傍には、結晶欠陥等はほとんど存在
しなくなる。これにより、第１不純物領域と第１導電型
領域との間の耐圧が向上し、第１不純物領域から第１導
電型領域へ電流がリークすることが抑制される。その結
果、リーク電流の低減が図られた半導体装置が得られ
る。
【００１７】好ましくは、第１不純物領域を形成する工
程の後に、第１素子形成領域の主表面に、第１不純物領
域と電気的に接続され、第１不純物領域の不純物濃度よ
りも低い不純物濃度を有する第２導電型の第２不純物領
域を形成する工程と、第１素子形成領域の主表面の第２
不純物領域内に、第２不純物領域よりも浅い第１導電型
の第３不純物領域を形成する工程とを含んでいる。
程の後に、第１素子形成領域の主表面に、第１不純物領
域と電気的に接続され、第１不純物領域の不純物濃度よ
りも低い不純物濃度を有する第２導電型の第２不純物領
域を形成する工程と、第１素子形成領域の主表面の第２
不純物領域内に、第２不純物領域よりも浅い第１導電型
の第３不純物領域を形成する工程とを含んでいる。
【００１８】この場合には、半導体基板上の第１素子形
成領域に、第１導電型領域、第２不純物領域および第３
不純物領域が形成されて、バイポーラトランジスタが構
成される。そのバイポーラトランジスタでは、第２不純
物領域が第１不純物領域と電気的に接続されているた
め、第２不純物領域から第１不純物領域を経て第１導電
型領域へリークする電流が低減する。
成領域に、第１導電型領域、第２不純物領域および第３
不純物領域が形成されて、バイポーラトランジスタが構
成される。そのバイポーラトランジスタでは、第２不純
物領域が第１不純物領域と電気的に接続されているた
め、第２不純物領域から第１不純物領域を経て第１導電
型領域へリークする電流が低減する。
【００１９】また好ましくは、以下の工程を含んでい
る。半導体基板の主表面に、第２素子分離膜により他の
領域と電気的に絶縁された、第２導電型領域からなる第
２素子形成領域を形成する。第２素子分離膜から第２素
子形成領域にわたり、その第２素子分離膜の表面と第２
導電型領域の表面を連続して露出する第２フォトレジス
トパターンを形成する。第２フォトレジストパターンを
マスクとして、第２導電型不純物を第２導電型領域に導
入することにより、第２素子分離膜の直下近傍を含む第
２導電型領域内に、第２導電型領域の不純物濃度よりも
高い不純物濃度を有する第２導電型の第４不純物領域を
形成する。そして、第１フォトレジストパターンを形成
する工程と第２フォトレジストパターンを形成する工程
とは、同時に行なわれる。第４不純物領域を形成する工
程と第１不純物領域を形成する工程とは、第１フォトレ
ジストパターンおよび第２フォトレジストパターンをマ
スクとして、第２導電型の不純物を導入することによ
り、同時に行なわれる この場合には、第２導電型領域に形成される第４不純物
領域により、第１素子形成領域と第２素子形成領域との
電気的絶縁性が向上する。その第２フォトレジストパタ
ーンは、第１フォトレジストパターンと同時に形成さ
れ、第４不純物領域は、第１不純物領域と同時に形成さ
れる。その結果、工程数を増加させることなく、電気的
絶縁性に優れた半導体装置が得られる。
る。半導体基板の主表面に、第２素子分離膜により他の
領域と電気的に絶縁された、第２導電型領域からなる第
２素子形成領域を形成する。第２素子分離膜から第２素
子形成領域にわたり、その第２素子分離膜の表面と第２
導電型領域の表面を連続して露出する第２フォトレジス
トパターンを形成する。第２フォトレジストパターンを
マスクとして、第２導電型不純物を第２導電型領域に導
入することにより、第２素子分離膜の直下近傍を含む第
２導電型領域内に、第２導電型領域の不純物濃度よりも
高い不純物濃度を有する第２導電型の第４不純物領域を
形成する。そして、第１フォトレジストパターンを形成
する工程と第２フォトレジストパターンを形成する工程
とは、同時に行なわれる。第４不純物領域を形成する工
程と第１不純物領域を形成する工程とは、第１フォトレ
ジストパターンおよび第２フォトレジストパターンをマ
スクとして、第２導電型の不純物を導入することによ
り、同時に行なわれる この場合には、第２導電型領域に形成される第４不純物
領域により、第１素子形成領域と第２素子形成領域との
電気的絶縁性が向上する。その第２フォトレジストパタ
ーンは、第１フォトレジストパターンと同時に形成さ
れ、第４不純物領域は、第１不純物領域と同時に形成さ
れる。その結果、工程数を増加させることなく、電気的
絶縁性に優れた半導体装置が得られる。
【００２０】
【発明の実施の形態】実施の形態１ 本発明の実施の形態１に係る半導体装置の製造方法と、
その製造方法によって得られた半導体装置について図を
用いて説明する。まず図１を参照して、半導体基板とし
てのシリコン基板２上に、第１導電型領域としてのｎ型
のシリコンエピタキシャル層４を形成する。そのシリコ
ンエピタキシャル層４に、第１素子形成領域としての素
子形成領域Ａを形成するための、第１素子分離膜として
のフィールド酸化膜６を形成する。
その製造方法によって得られた半導体装置について図を
用いて説明する。まず図１を参照して、半導体基板とし
てのシリコン基板２上に、第１導電型領域としてのｎ型
のシリコンエピタキシャル層４を形成する。そのシリコ
ンエピタキシャル層４に、第１素子形成領域としての素
子形成領域Ａを形成するための、第１素子分離膜として
のフィールド酸化膜６を形成する。
【００２１】次に図２を参照して、フィールド酸化膜６
から素子形成領域Ａにわたり、フィールド酸化膜６の表
面の一部とシリコンエピタキシャル層４の表面の一部と
を連続して露出する第１フォトレジストパターンとして
のフォトレジストパターン８を形成する。このフォトレ
ジストパターン８をマスクとして、イオン注入法によ
り、ボロンイオンをエネルギ４０〜８０ｋｅＶ、ドーズ
量１×１０12〜１×１０ 13／ｃｍ2 にて注入することに
より、シリコンエピタキシャル層４の主表面近傍および
フィールド酸化膜６直下を含む下方近傍のシリコンエピ
タキシャル層４に、第１不純物領域としてのｐ型不純物
領域９を形成する。この後、フォトレジストパターン８
を除去する。
から素子形成領域Ａにわたり、フィールド酸化膜６の表
面の一部とシリコンエピタキシャル層４の表面の一部と
を連続して露出する第１フォトレジストパターンとして
のフォトレジストパターン８を形成する。このフォトレ
ジストパターン８をマスクとして、イオン注入法によ
り、ボロンイオンをエネルギ４０〜８０ｋｅＶ、ドーズ
量１×１０12〜１×１０ 13／ｃｍ2 にて注入することに
より、シリコンエピタキシャル層４の主表面近傍および
フィールド酸化膜６直下を含む下方近傍のシリコンエピ
タキシャル層４に、第１不純物領域としてのｐ型不純物
領域９を形成する。この後、フォトレジストパターン８
を除去する。
【００２２】次に図３を参照して、フィールド酸化膜６
を覆うように、ＣＶＤ法により、膜厚１０００〜５００
０Åのポリシリコン膜１０を形成する。そのポリシリコ
ン膜１０に、ボロンイオンをエネルギ２０〜５０ｋｅ
Ｖ、ドーズ量１×１０14〜１×１０16／ｃｍ2 にて注入
する。注入されたボロンイオンは、ポリシリコン膜１０
の不純物イオン保持層１１に保持される。
を覆うように、ＣＶＤ法により、膜厚１０００〜５００
０Åのポリシリコン膜１０を形成する。そのポリシリコ
ン膜１０に、ボロンイオンをエネルギ２０〜５０ｋｅ
Ｖ、ドーズ量１×１０14〜１×１０16／ｃｍ2 にて注入
する。注入されたボロンイオンは、ポリシリコン膜１０
の不純物イオン保持層１１に保持される。
【００２３】次に図４を参照して、ポリシリコン膜１０
上に、ＣＶＤ法により膜厚１０００〜４０００Åのシリ
コン酸化膜１２を形成する。そのシリコン酸化膜１２上
に所定のフォトレジストパターン（図示せず）を形成す
る。そのフォトレジストパターンをマスクとして、シリ
コン酸化膜１２およびポリシリコン膜１０に異方性エッ
チングを施し、シリコンエピタキシャル層４の表面を露
出する開口部１４を形成する。これにより、ポリシリコ
ン膜は、ベース取出配線１０ａとなる。
上に、ＣＶＤ法により膜厚１０００〜４０００Åのシリ
コン酸化膜１２を形成する。そのシリコン酸化膜１２上
に所定のフォトレジストパターン（図示せず）を形成す
る。そのフォトレジストパターンをマスクとして、シリ
コン酸化膜１２およびポリシリコン膜１０に異方性エッ
チングを施し、シリコンエピタキシャル層４の表面を露
出する開口部１４を形成する。これにより、ポリシリコ
ン膜は、ベース取出配線１０ａとなる。
【００２４】次に図５を参照して、温度８００〜９００
℃、処理時間１時間の熱処理を施すことにより、不純物
イオン保持層に保持されていたボロンイオンをシリコン
エピタキシャル層４に拡散させて、ｐ型不純物領域９を
含む外部ベース１８を形成する。このとき、ｐ型不純物
領域９内のボロンも熱拡散により、さらに深い領域にま
で達する。また、このとき、開口部１４の側面およびシ
リコンエピタキシャル層４の表面には、シリコン酸化膜
１６が形成される。
℃、処理時間１時間の熱処理を施すことにより、不純物
イオン保持層に保持されていたボロンイオンをシリコン
エピタキシャル層４に拡散させて、ｐ型不純物領域９を
含む外部ベース１８を形成する。このとき、ｐ型不純物
領域９内のボロンも熱拡散により、さらに深い領域にま
で達する。また、このとき、開口部１４の側面およびシ
リコンエピタキシャル層４の表面には、シリコン酸化膜
１６が形成される。
【００２５】次に図６を参照して、シリコン酸化膜１２
をマスクとして、開口部１４にイオン注入法によりボロ
ンイオンをエネルギ１０〜６０ｋｅＶ、ドーズ量１×１
０14〜１×１０16／ｃｍ2 にて注入する。このとき、ボ
ロンイオンは、シリコンエピタキシャル層４の不純物イ
オン保持層２０に保持される。
をマスクとして、開口部１４にイオン注入法によりボロ
ンイオンをエネルギ１０〜６０ｋｅＶ、ドーズ量１×１
０14〜１×１０16／ｃｍ2 にて注入する。このとき、ボ
ロンイオンは、シリコンエピタキシャル層４の不純物イ
オン保持層２０に保持される。
【００２６】次に図７を参照して、熱処理を施すことに
より、不純物イオン保持層に保持されていたボロンイオ
ンをシリコンエピタキシャル層４へ拡散させ、第２不純
物領域としての真性ベース２０ａを形成する。真性ベー
ス２０ａの不純物濃度は、外部ベース１８の不純物濃度
よりも低いことが望ましく、たとえば、外部ベース１８
の不純物濃度のオーダーは、およそ１０18〜１０20／ｃ
ｍ3 であり、真性ベース２０ａの不純物濃度のオーダー
は１０ 16 〜１０ 18 ／ｃｍ3 であることが望ましい。
より、不純物イオン保持層に保持されていたボロンイオ
ンをシリコンエピタキシャル層４へ拡散させ、第２不純
物領域としての真性ベース２０ａを形成する。真性ベー
ス２０ａの不純物濃度は、外部ベース１８の不純物濃度
よりも低いことが望ましく、たとえば、外部ベース１８
の不純物濃度のオーダーは、およそ１０18〜１０20／ｃ
ｍ3 であり、真性ベース２０ａの不純物濃度のオーダー
は１０ 16 〜１０ 18 ／ｃｍ3 であることが望ましい。
【００２７】次に図８を参照して、開口部１４を埋込む
ようにシリコン酸化膜１２上にＣＶＤ法等によりＴＥＯ
Ｓ膜（図示せず）を形成する。そのＴＥＯＳ膜に異方性
エッチングを施し、開口部１４の側面にサイドウォール
２２を形成する。
ようにシリコン酸化膜１２上にＣＶＤ法等によりＴＥＯ
Ｓ膜（図示せず）を形成する。そのＴＥＯＳ膜に異方性
エッチングを施し、開口部１４の側面にサイドウォール
２２を形成する。
【００２８】次に図９を参照して、シリコン酸化膜１２
上に、ポリシリコン膜２４を形成する。そのポリシリコ
ン膜２４に、イオン注入法により砒素イオンを注入す
る。その後、ポリシリコン膜２４上に、所定のフォトレ
ジストパターン（図示せず）を形成する。
上に、ポリシリコン膜２４を形成する。そのポリシリコ
ン膜２４に、イオン注入法により砒素イオンを注入す
る。その後、ポリシリコン膜２４上に、所定のフォトレ
ジストパターン（図示せず）を形成する。
【００２９】次に図１０を参照して、そのフォトレジス
トパターンをマスクとして、ポリシリコン膜に異方性エ
ッチングを施し、エミッタ取出配線２４ａを形成する。
その後、熱処理を施すことにより、エミッタ取出配線２
４ａに保持されていた砒素イオンを、真性ベース２０ａ
内に拡散させ、第３不純物領域としてのエミッタ２６を
形成する。
トパターンをマスクとして、ポリシリコン膜に異方性エ
ッチングを施し、エミッタ取出配線２４ａを形成する。
その後、熱処理を施すことにより、エミッタ取出配線２
４ａに保持されていた砒素イオンを、真性ベース２０ａ
内に拡散させ、第３不純物領域としてのエミッタ２６を
形成する。
【００３０】次に図１１を参照して、エミッタ取出配線
２４ａおよびシリコン酸化膜１２を覆うように、層間絶
縁膜２８を形成する。その層間絶縁膜２８上に、所定の
フォトレジストパターン（図示せず）を形成する。その
フォトレジストパターンをマスクとして、層間絶縁膜２
８に異方性エッチングを施し、シリコンエピタキシャル
層４の表面を露出する開口部２９ａ、エミッタ取出配線
２４ａの表面を露出する開口部２９ｂおよびベース取出
配線１０ａの表面を露出する開口部２９ｃをそれぞれ形
成する。
２４ａおよびシリコン酸化膜１２を覆うように、層間絶
縁膜２８を形成する。その層間絶縁膜２８上に、所定の
フォトレジストパターン（図示せず）を形成する。その
フォトレジストパターンをマスクとして、層間絶縁膜２
８に異方性エッチングを施し、シリコンエピタキシャル
層４の表面を露出する開口部２９ａ、エミッタ取出配線
２４ａの表面を露出する開口部２９ｂおよびベース取出
配線１０ａの表面を露出する開口部２９ｃをそれぞれ形
成する。
【００３１】次に図１２を参照して、開口部２９ａ、２
９ｂ、２９ｃを埋込むように、層間絶縁膜２８上にスパ
ッタ法等により、アルミニウム膜を形成する。そのアル
ミニウム膜上に、所定のフォトレジストパターン（図示
せず）を形成する。そのフォトレジストパターンをマス
クとして、アルミニウム膜に異方性エッチングを施し、
コレクタとしてのシリコンエピタキシャル層４に電気的
に接続されるコレクタ配線３０、エミッタ取出配線２４
ａに電気的に接続されるエミッタ配線３１およびベース
取出配線１０ａに電気的に接続されるベース配線３２を
それぞれ形成する。そのコレクタ配線３０、エミッタ配
線３１およびベース配線３２を覆うように、層間絶縁膜
２８上に保護膜（図示せず）を形成する。以上により、
バイポーラトランジスタが完成する。
９ｂ、２９ｃを埋込むように、層間絶縁膜２８上にスパ
ッタ法等により、アルミニウム膜を形成する。そのアル
ミニウム膜上に、所定のフォトレジストパターン（図示
せず）を形成する。そのフォトレジストパターンをマス
クとして、アルミニウム膜に異方性エッチングを施し、
コレクタとしてのシリコンエピタキシャル層４に電気的
に接続されるコレクタ配線３０、エミッタ取出配線２４
ａに電気的に接続されるエミッタ配線３１およびベース
取出配線１０ａに電気的に接続されるベース配線３２を
それぞれ形成する。そのコレクタ配線３０、エミッタ配
線３１およびベース配線３２を覆うように、層間絶縁膜
２８上に保護膜（図示せず）を形成する。以上により、
バイポーラトランジスタが完成する。
【００３２】以上説明した製造方法によれば、まず、図
１に示す工程において、フィールド酸化膜６を形成する
際に、フィールド酸化膜６の端部近傍のシリコンエピタ
キシャル層４には、応力が集中することにより、結晶欠
陥等が比較的多く発生する。そして、図２に示す工程で
は、ｐ型不純物領域９は、イオン注入により形成される
ため、ボロンをドープさせたポリシリコン膜からのボロ
ンの熱拡散によって形成する場合よりも、深く形成され
る。
１に示す工程において、フィールド酸化膜６を形成する
際に、フィールド酸化膜６の端部近傍のシリコンエピタ
キシャル層４には、応力が集中することにより、結晶欠
陥等が比較的多く発生する。そして、図２に示す工程で
は、ｐ型不純物領域９は、イオン注入により形成される
ため、ボロンをドープさせたポリシリコン膜からのボロ
ンの熱拡散によって形成する場合よりも、深く形成され
る。
【００３３】これにより、ｐ型不純物領域９は、結晶欠
陥が多く発生している領域を含むように形成される。つ
まり、ｐ型不純物領域９とシリコンエピタキシャル層４
との接合面近傍には結晶欠陥はあまり存在せず、ほとん
どの結晶欠陥はｐ型不純物領域９内に存在することにな
る。
陥が多く発生している領域を含むように形成される。つ
まり、ｐ型不純物領域９とシリコンエピタキシャル層４
との接合面近傍には結晶欠陥はあまり存在せず、ほとん
どの結晶欠陥はｐ型不純物領域９内に存在することにな
る。
【００３４】そして、このｐ型不純物領域９を熱処理す
ることによって得られる外部ベース１８では、さらに深
い領域にまでボロンが拡散しているため、外部ベース１
８とシリコンエピタキシャル層４との接合面には結晶欠
陥はほとんど存在しなくなる。このため、外部ベース１
８とエミッタであるシリコンエピタキシャル層４との耐
圧が向上し、真性ベース２０ａから外部ベース１８を経
てシリコンエピタキシャル層４へリークする電流が低減
する。その結果、リーク電流の低減が図られたバイポー
ラトランジスタが得られる。
ることによって得られる外部ベース１８では、さらに深
い領域にまでボロンが拡散しているため、外部ベース１
８とシリコンエピタキシャル層４との接合面には結晶欠
陥はほとんど存在しなくなる。このため、外部ベース１
８とエミッタであるシリコンエピタキシャル層４との耐
圧が向上し、真性ベース２０ａから外部ベース１８を経
てシリコンエピタキシャル層４へリークする電流が低減
する。その結果、リーク電流の低減が図られたバイポー
ラトランジスタが得られる。
【００３５】実施の形態２ 本発明の実施の形態２に係る半導体装置の製造方法と、
その製造方法によって得られた半導体装置について図を
用いて説明する。本実施の形態では、半導体装置とし
て、バイポーラトランジスタとＭＯＳトランジスタとを
備えた半導体装置を例に挙げる。
その製造方法によって得られた半導体装置について図を
用いて説明する。本実施の形態では、半導体装置とし
て、バイポーラトランジスタとＭＯＳトランジスタとを
備えた半導体装置を例に挙げる。
【００３６】まず図１３を参照して、既知の方法によ
り、シリコン基板２上に、ｎ+ 型埋込層３４ａ、３４
ｂ、ｐ+ 型埋込層３５を形成する。さらに、第１導電型
領域としてのｎ型シリコンエピタキシャル層３６ａ、ｎ
型シリコンエピタキシャル層３６ｃおよび第２導電型領
域としてのｐ型シリコンエピタキシャル層３６ｂを形成
する。また、コレクタとしてのｎ型シリコンエピタキシ
ャル層３６ａに電気的に接続されるコレクタコンタクト
層３８を形成する。ｎ型素子分離層３７ｂおよびｐ型素
子分離層３７ａを形成する。
り、シリコン基板２上に、ｎ+ 型埋込層３４ａ、３４
ｂ、ｐ+ 型埋込層３５を形成する。さらに、第１導電型
領域としてのｎ型シリコンエピタキシャル層３６ａ、ｎ
型シリコンエピタキシャル層３６ｃおよび第２導電型領
域としてのｐ型シリコンエピタキシャル層３６ｂを形成
する。また、コレクタとしてのｎ型シリコンエピタキシ
ャル層３６ａに電気的に接続されるコレクタコンタクト
層３８を形成する。ｎ型素子分離層３７ｂおよびｐ型素
子分離層３７ａを形成する。
【００３７】第１素子形成領域としての素子形成領域Ａ
を形成するための、第１素子分離膜としてのフィールド
酸化膜６ａ、６ｂを形成する。第２素子形成領域として
の素子形成領域Ｂを形成するための、第２素子分離膜と
してのフィールド酸化膜６ｂ、６ｃを形成する。また、
素子形成領域Ｃを形成するためのフィールド酸化膜６
ｃ、６ｄを形成する。
を形成するための、第１素子分離膜としてのフィールド
酸化膜６ａ、６ｂを形成する。第２素子形成領域として
の素子形成領域Ｂを形成するための、第２素子分離膜と
してのフィールド酸化膜６ｂ、６ｃを形成する。また、
素子形成領域Ｃを形成するためのフィールド酸化膜６
ｃ、６ｄを形成する。
【００３８】次に図１４を参照して、１枚の所定のフォ
トマスクによる写真製版により、第１フォトレジストパ
ターンとしてのフォトレジストパターン８ａと、第２フ
ォトレジストパターンとしてのフォトレジストパターン
８ｂとを形成する。
トマスクによる写真製版により、第１フォトレジストパ
ターンとしてのフォトレジストパターン８ａと、第２フ
ォトレジストパターンとしてのフォトレジストパターン
８ｂとを形成する。
【００３９】フォトレジストパターン８ａは、フィール
ド酸化膜６ａから素子形成領域Ａにわたり、フィールド
酸化膜６ａの表面の一部とｎ型シリコンエピタキシャル
層３６ａの表面の一部とを連続して露出するように形成
されている。また、フォトレジストパターン８ｂは、素
子形成領域Ａと素子形成領域Ｂとを電気的に絶縁するフ
ィールド酸化膜６ｂから素子形成領域Ｂにわたり、フィ
ールド酸化膜６ｂの表面とｐ型シリコンエピタキシャル
層３６ｂの表面を連続して露出するように形成されてい
る。
ド酸化膜６ａから素子形成領域Ａにわたり、フィールド
酸化膜６ａの表面の一部とｎ型シリコンエピタキシャル
層３６ａの表面の一部とを連続して露出するように形成
されている。また、フォトレジストパターン８ｂは、素
子形成領域Ａと素子形成領域Ｂとを電気的に絶縁するフ
ィールド酸化膜６ｂから素子形成領域Ｂにわたり、フィ
ールド酸化膜６ｂの表面とｐ型シリコンエピタキシャル
層３６ｂの表面を連続して露出するように形成されてい
る。
【００４０】そのフォトレジストパターン８ａ、８ｂを
マスクとして、ボロンイオンをエネルギ４０〜８０ｋｅ
Ｖ、ドーズ量１×１０12〜１×１０13／ｃｍ2 にて注入
し、素子形成領域Ａには、第１不純物領域としてのｐ型
不純物領域９を形成し、素子形成領域Ｂには、第４不純
物領域としてのｐ型チャネルドープ４０およびｐ型チャ
ネルカット３９を形成する。ｐ型チャネルカット３９
は、フィールド酸化膜６ｂ直下のｐ型シリコンエピタキ
シャル層３６ｂに形成されている。ｐ型チャネルドープ
４０は、ｐ型チャネルカット３９よりも深い位置に形成
されている。また、フィールド酸化膜６ｂ直下のｐ型素
子分離層３７ａにも同様にｐ型チャネルカット３９が形
成されている。
マスクとして、ボロンイオンをエネルギ４０〜８０ｋｅ
Ｖ、ドーズ量１×１０12〜１×１０13／ｃｍ2 にて注入
し、素子形成領域Ａには、第１不純物領域としてのｐ型
不純物領域９を形成し、素子形成領域Ｂには、第４不純
物領域としてのｐ型チャネルドープ４０およびｐ型チャ
ネルカット３９を形成する。ｐ型チャネルカット３９
は、フィールド酸化膜６ｂ直下のｐ型シリコンエピタキ
シャル層３６ｂに形成されている。ｐ型チャネルドープ
４０は、ｐ型チャネルカット３９よりも深い位置に形成
されている。また、フィールド酸化膜６ｂ直下のｐ型素
子分離層３７ａにも同様にｐ型チャネルカット３９が形
成されている。
【００４１】なお、このボロンイオンを注入する工程
は、実施の形態１において説明した図２に示す工程に対
応している。さらに、ｐ型チャネルドープ４０およびｐ
チャネルカット３９は、ｐ型シリコンエピタキシャル層
３６ｂの不純物濃度よりも高いことが望ましい。その
後、フォトレジストパターン８ａ、８ｂを除去する。
は、実施の形態１において説明した図２に示す工程に対
応している。さらに、ｐ型チャネルドープ４０およびｐ
チャネルカット３９は、ｐ型シリコンエピタキシャル層
３６ｂの不純物濃度よりも高いことが望ましい。その
後、フォトレジストパターン８ａ、８ｂを除去する。
【００４２】次に図１５を参照して、フィールド酸化膜
６ａ、６ｂ、６ｃ、６ｄを覆うようにシリコン酸化膜を
介在させ、ポリシリコン膜およびタングステンシリサイ
ド膜（いずれも図示せず）を積層する。ポリシリコン膜
の厚さは、５００〜２０００Åが望ましい。また、タン
グステンシリサイド膜の厚さは、１０００〜２０００Å
が望ましい。そのタングステンシリサイド膜上に所定の
フォトレジストパターン４３を形成する。そのフォトレ
ジストパターン４３をマスクとして、タングステンシリ
サイド膜およびポリシリコン膜に異方性エッチングを施
し、ゲート酸化膜４１、ポリシリコン膜４２ａ、タング
ステンシリサイド膜４２ｂを含む第２電極としてのゲー
ト電極４２を形成する。その後フォトレジストパターン
４３を除去する。
６ａ、６ｂ、６ｃ、６ｄを覆うようにシリコン酸化膜を
介在させ、ポリシリコン膜およびタングステンシリサイ
ド膜（いずれも図示せず）を積層する。ポリシリコン膜
の厚さは、５００〜２０００Åが望ましい。また、タン
グステンシリサイド膜の厚さは、１０００〜２０００Å
が望ましい。そのタングステンシリサイド膜上に所定の
フォトレジストパターン４３を形成する。そのフォトレ
ジストパターン４３をマスクとして、タングステンシリ
サイド膜およびポリシリコン膜に異方性エッチングを施
し、ゲート酸化膜４１、ポリシリコン膜４２ａ、タング
ステンシリサイド膜４２ｂを含む第２電極としてのゲー
ト電極４２を形成する。その後フォトレジストパターン
４３を除去する。
【００４３】次に図１６を参照して、素子形成領域Ｂの
ゲート電極４２を挟んでｐ型シリコンエピタキシャル層
３６ｂの表面に、第３不純物領域としてのｎ- ソース・
ドレイン領域４４ａ、４４ｂおよびｎ+ ソース・ドレイ
ン領域４５ａ、４５ｂをそれぞれ形成する。素子形成領
域Ｃのゲート電極４２を挟んでｎ型シリコンエピタキシ
ャル層３６ｃの表面に、ｐ- ソース・ドレイン領域４６
ａ、４６ｂおよびｐ+ソース・ドレイン領域４７ａ、４
７ｂをそれぞれ形成する。
ゲート電極４２を挟んでｐ型シリコンエピタキシャル層
３６ｂの表面に、第３不純物領域としてのｎ- ソース・
ドレイン領域４４ａ、４４ｂおよびｎ+ ソース・ドレイ
ン領域４５ａ、４５ｂをそれぞれ形成する。素子形成領
域Ｃのゲート電極４２を挟んでｎ型シリコンエピタキシ
ャル層３６ｃの表面に、ｐ- ソース・ドレイン領域４６
ａ、４６ｂおよびｐ+ソース・ドレイン領域４７ａ、４
７ｂをそれぞれ形成する。
【００４４】ｎ- およびｐ- ソース・ドレイン領域４４
ａ、４４ｂ、４６ａ、４６ｂは、ゲート電極４２をマス
クとして、それぞれ所定の導電型不純物をイオン注入す
ることにより形成される。また、ｎ+ およびｐ+ ソース
・ドレイン領域４５ａ、４５ｂ、４７ａ、４７ｂは、ゲ
ート電極４２およびサイドウォール４８をマスクとし
て、それぞれ所定の導電型の不純物をイオン注入するこ
とにより形成される。これにより、素子形成領域Ｂで
は、ｎチャネル型のＭＯＳトランジスタが形成される。
また、素子形成領域Ｃでは、ｐチャネル型のＭＯＳトラ
ンジスタが形成される。
ａ、４４ｂ、４６ａ、４６ｂは、ゲート電極４２をマス
クとして、それぞれ所定の導電型不純物をイオン注入す
ることにより形成される。また、ｎ+ およびｐ+ ソース
・ドレイン領域４５ａ、４５ｂ、４７ａ、４７ｂは、ゲ
ート電極４２およびサイドウォール４８をマスクとし
て、それぞれ所定の導電型の不純物をイオン注入するこ
とにより形成される。これにより、素子形成領域Ｂで
は、ｎチャネル型のＭＯＳトランジスタが形成される。
また、素子形成領域Ｃでは、ｐチャネル型のＭＯＳトラ
ンジスタが形成される。
【００４５】一方、素子形成領域Ａでは、実施の形態１
において説明した製造方法と同様の製造方法によって、
外部ベース１８、真性ベース２０ａ、エミッタ２６をそ
れぞれ形成する。その外部ベース１８に電気的に接続さ
れるベース取出配線１０ａを形成する。エミッタ２６に
電気的に接続されるエミッタ取出配線２４ａを形成す
る。これにより、バイポーラトランジスタの基本構造が
形成される。
において説明した製造方法と同様の製造方法によって、
外部ベース１８、真性ベース２０ａ、エミッタ２６をそ
れぞれ形成する。その外部ベース１８に電気的に接続さ
れるベース取出配線１０ａを形成する。エミッタ２６に
電気的に接続されるエミッタ取出配線２４ａを形成す
る。これにより、バイポーラトランジスタの基本構造が
形成される。
【００４６】次に、ベース取出配線１０ａおよびゲート
電極４２を覆うシリコン酸化膜１２を形成する。そのシ
リコン酸化膜１２上に、層間絶縁膜４９を形成する。そ
の層間絶縁膜４９上に、所定のフォトレジストパターン
（図示せず）を形成する。そのフォトレジストパターン
をマスクとして、層間絶縁膜４９およびシリコン酸化膜
１２に異方性エッチングを施し、コレクタコンタクト層
３８の表面、エミッタ取出配線２４ａの表面、ベース取
出配線１０ａの表面、ｎ+ ソース・ドレイン領域４５
ａ、４５ｂの表面およびｐ+ ソース・ドレイン領域４７
ａ、４７ｂの表面をそれぞれ露出するコンタクトホール
５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ、５０ｆ、５
０ｇをそれぞれ形成する。
電極４２を覆うシリコン酸化膜１２を形成する。そのシ
リコン酸化膜１２上に、層間絶縁膜４９を形成する。そ
の層間絶縁膜４９上に、所定のフォトレジストパターン
（図示せず）を形成する。そのフォトレジストパターン
をマスクとして、層間絶縁膜４９およびシリコン酸化膜
１２に異方性エッチングを施し、コレクタコンタクト層
３８の表面、エミッタ取出配線２４ａの表面、ベース取
出配線１０ａの表面、ｎ+ ソース・ドレイン領域４５
ａ、４５ｂの表面およびｐ+ ソース・ドレイン領域４７
ａ、４７ｂの表面をそれぞれ露出するコンタクトホール
５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ、５０ｆ、５
０ｇをそれぞれ形成する。
【００４７】次に図１７を参照して、各コンタクトホー
ル５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ、５０ｆ、
５０ｇを埋込むように、層間絶縁膜４９上にアルミニウ
ム等の金属膜（図示せず）を形成する。その金属膜上
に、所定のフォトレジストパターン（図示せず）を形成
する。そのフォトレジストパターンをマスクとして、金
属膜に異方性エッチングを施し、素子形成領域Ａでは、
コレクタ配線３０、エミッタ配線３１およびベース配線
３２を形成し、素子形成領域Ｂ、Ｃでは、配線５１、５
２、５３、５４をそれぞれ形成する。
ル５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ、５０ｆ、
５０ｇを埋込むように、層間絶縁膜４９上にアルミニウ
ム等の金属膜（図示せず）を形成する。その金属膜上
に、所定のフォトレジストパターン（図示せず）を形成
する。そのフォトレジストパターンをマスクとして、金
属膜に異方性エッチングを施し、素子形成領域Ａでは、
コレクタ配線３０、エミッタ配線３１およびベース配線
３２を形成し、素子形成領域Ｂ、Ｃでは、配線５１、５
２、５３、５４をそれぞれ形成する。
【００４８】そのコレクタ配線３０、エミッタ配線３
１、ベース配線３２、配線５１、５２、５３、５４を覆
うように、層間絶縁膜４９上にシリコン酸化膜５５を形
成する。そのシリコン酸化膜５５上に、所定の金属配線
５６をさらに形成する。その金属配線５６上に保護膜
（図示せず）を形成する。以上により、バイポーラトラ
ンジスタとＭＯＳトランジスタとを含む半導体装置が完
成する。
１、ベース配線３２、配線５１、５２、５３、５４を覆
うように、層間絶縁膜４９上にシリコン酸化膜５５を形
成する。そのシリコン酸化膜５５上に、所定の金属配線
５６をさらに形成する。その金属配線５６上に保護膜
（図示せず）を形成する。以上により、バイポーラトラ
ンジスタとＭＯＳトランジスタとを含む半導体装置が完
成する。
【００４９】上述した製造方法によれば、素子形成領域
Ａに形成されるバイポーラトランジスタでは、実施の形
態１において説明したように、外部ベース１８とエミッ
タとしてのｎ型シリコンエピタキシャル層３６ａとの耐
圧が向上し、リーク電流の低減を図ることができる。
Ａに形成されるバイポーラトランジスタでは、実施の形
態１において説明したように、外部ベース１８とエミッ
タとしてのｎ型シリコンエピタキシャル層３６ａとの耐
圧が向上し、リーク電流の低減を図ることができる。
【００５０】一方、特に素子形成領域Ｂにおいて形成さ
れるｎチャネル型のＭＯＳトランジスタでは、ｐ型チャ
ネルドープ４０により、ｎチャネル型のＭＯＳトランジ
スタにパンチスルー現象が発生するのを抑制することが
できる。パンチスルー現象とは、ｎ- およびｎ+ ソース
・ドレイン領域４４ａ、４４ｂ、４５ａ、４５ｂとｐ型
シリコンエピタキシャル層３６ｂとのそれぞれの接合面
から延びる空乏層が繋がり、チャネルが形成されていな
い状態でもソース・ドレイン間に電流が流れる現象をい
う。このとき、特にｎ- およびｎ+ ソース・ドレイン領
域４４ａ、４４ｂ、４５ａ、４５ｂの近傍に位置するｐ
型チャネルドープ４０は、それぞれの接合面から空乏層
が延びるのを抑えて、両空乏層が繋がるのを防止する。
その結果、パンチスルー現象が抑制される。
れるｎチャネル型のＭＯＳトランジスタでは、ｐ型チャ
ネルドープ４０により、ｎチャネル型のＭＯＳトランジ
スタにパンチスルー現象が発生するのを抑制することが
できる。パンチスルー現象とは、ｎ- およびｎ+ ソース
・ドレイン領域４４ａ、４４ｂ、４５ａ、４５ｂとｐ型
シリコンエピタキシャル層３６ｂとのそれぞれの接合面
から延びる空乏層が繋がり、チャネルが形成されていな
い状態でもソース・ドレイン間に電流が流れる現象をい
う。このとき、特にｎ- およびｎ+ ソース・ドレイン領
域４４ａ、４４ｂ、４５ａ、４５ｂの近傍に位置するｐ
型チャネルドープ４０は、それぞれの接合面から空乏層
が延びるのを抑えて、両空乏層が繋がるのを防止する。
その結果、パンチスルー現象が抑制される。
【００５１】また、フィールド酸化膜６ｂ直下に形成さ
れたｐ型チャネルカット３９によって、フィールド酸化
膜６ｂ直下に寄生チャネルが形成されるのを抑制するこ
とができる。これにより、ｎチャネル型のＭＯＳトラン
ジスタの電気的特性が安定する。
れたｐ型チャネルカット３９によって、フィールド酸化
膜６ｂ直下に寄生チャネルが形成されるのを抑制するこ
とができる。これにより、ｎチャネル型のＭＯＳトラン
ジスタの電気的特性が安定する。
【００５２】特に、本構造では、ｐ型チャネルカット３
９およびｐ型チャネルドープ４０によって、互いに隣接
するバイポーラトランジスタとｎチャネル型のＭＯＳト
ランジスタとの電気的絶縁性がより向上する。
９およびｐ型チャネルドープ４０によって、互いに隣接
するバイポーラトランジスタとｎチャネル型のＭＯＳト
ランジスタとの電気的絶縁性がより向上する。
【００５３】しかも、そのｐ型チャネルドープ４０およ
びｐ型チャネルカット３９を形成するためのイオン注入
は、外部ベース１８を形成する際のボロンイオンの注入
と同時に行なうことができる。このため、工程数を増加
させることなく、リーク電流の低減が図られ、電気的な
絶縁性に優れたバイポーラトランジスタとＭＯＳトラン
ジスタとを含む半導体装置を形成することができる。
びｐ型チャネルカット３９を形成するためのイオン注入
は、外部ベース１８を形成する際のボロンイオンの注入
と同時に行なうことができる。このため、工程数を増加
させることなく、リーク電流の低減が図られ、電気的な
絶縁性に優れたバイポーラトランジスタとＭＯＳトラン
ジスタとを含む半導体装置を形成することができる。
【００５４】なお、上記実施の形態では、ｐ型の不純物
として、ボロン（Ｂ）イオンを注入したが、弗化ボロン
（ＢＦ2 ）イオンを注入してもよい。
として、ボロン（Ｂ）イオンを注入したが、弗化ボロン
（ＢＦ2 ）イオンを注入してもよい。
【００５５】また、上述した各実施の形態において、各
領域の導電型を反転させた構造についても同様に適用す
ることができ、上述した効果を得ることができる。
領域の導電型を反転させた構造についても同様に適用す
ることができ、上述した効果を得ることができる。
【００５６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記で説明した範囲ではなく、特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記で説明した範囲ではなく、特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。
【００５７】
【発明の効果】本発明の１つの局面における半導体装置
の製造方法によれば、第１不純物領域は、第１導電型領
域の主表面近傍から第１素子分離膜直下近傍の第１導電
型領域にかけて、第１素子分離膜の端部近傍の応力が比
較的多く集中している部分を含むように深く形成され
る。このため、多くの結晶欠陥が第１不純物領域の内部
に存在して、第１不純物領域と第１導電型領域との接合
面近傍には、結晶欠陥等はほとんど存在しなくなる。こ
れにより、第１不純物領域と第１導電型領域との間の耐
圧が向上し、第１不純物領域から第１導電型領域へ電流
がリークすることが抑制される。その結果、リーク電流
の低減が図られた半導体装置が得られる。
の製造方法によれば、第１不純物領域は、第１導電型領
域の主表面近傍から第１素子分離膜直下近傍の第１導電
型領域にかけて、第１素子分離膜の端部近傍の応力が比
較的多く集中している部分を含むように深く形成され
る。このため、多くの結晶欠陥が第１不純物領域の内部
に存在して、第１不純物領域と第１導電型領域との接合
面近傍には、結晶欠陥等はほとんど存在しなくなる。こ
れにより、第１不純物領域と第１導電型領域との間の耐
圧が向上し、第１不純物領域から第１導電型領域へ電流
がリークすることが抑制される。その結果、リーク電流
の低減が図られた半導体装置が得られる。
【００５８】好ましくは、第１不純物領域を形成する工
程の後に、第２導電型の第２不純物領域を形成する工程
と、第１導電型の第３不純物領域を形成する工程とを含
んでいることにより、半導体基板上の第１素子形成領域
に、第１導電型領域、第２不純物領域および第３不純物
領域が形成されて、バイポーラトランジスタが構成され
る。そのバイポーラトランジスタでは、第２不純物領域
が第１不純物領域と電気的に接続されているため、第２
不純物領域から第１不純物領域を経て第１導電型領域へ
リークする電流が低減する。
程の後に、第２導電型の第２不純物領域を形成する工程
と、第１導電型の第３不純物領域を形成する工程とを含
んでいることにより、半導体基板上の第１素子形成領域
に、第１導電型領域、第２不純物領域および第３不純物
領域が形成されて、バイポーラトランジスタが構成され
る。そのバイポーラトランジスタでは、第２不純物領域
が第１不純物領域と電気的に接続されているため、第２
不純物領域から第１不純物領域を経て第１導電型領域へ
リークする電流が低減する。
【００５９】また好ましくは、第２素子形成領域を形成
する工程と、第２フォトレジストパターンを形成する工
程と、第４不純物領域を形成する工程とを含むことによ
り、第２導電型領域に第４不純物領域が形成されて、第
１素子形成領域と第２素子形成領域との電気的絶縁性が
向上する。その第２フォトレジストパターンは、第１フ
ォトレジストパターンと同時に形成され、第４不純物領
域は、第１不純物領域と同時に形成されるため、その結
果、工程数を増加させることなく、電気的絶縁性に優れ
た半導体装置が得られる。
する工程と、第２フォトレジストパターンを形成する工
程と、第４不純物領域を形成する工程とを含むことによ
り、第２導電型領域に第４不純物領域が形成されて、第
１素子形成領域と第２素子形成領域との電気的絶縁性が
向上する。その第２フォトレジストパターンは、第１フ
ォトレジストパターンと同時に形成され、第４不純物領
域は、第１不純物領域と同時に形成されるため、その結
果、工程数を増加させることなく、電気的絶縁性に優れ
た半導体装置が得られる。
【図１】 本発明の実施の形態１に係る半導体装置の製
造方法の１工程を示す断面図である。
造方法の１工程を示す断面図である。
【図２】 同実施の形態において、図１に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図３】 同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図４】 同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図５】 同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図６】 同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図７】 同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図８】 同実施の形態において、図７に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図９】 同実施の形態において、図８に示す工程の後
に行なわれる工程を示す断面図である。
に行なわれる工程を示す断面図である。
【図１０】 同実施の形態において、図９に示す工程の
後に行なわれる工程を示す断面図である。
後に行なわれる工程を示す断面図である。
【図１１】 同実施の形態において、図１０に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１２】 同実施の形態において、図１１に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１３】 本発明の実施の形態２に係る半導体装置の
製造方法の１工程を示す断面図である。
製造方法の１工程を示す断面図である。
【図１４】 同実施の形態において、図１３に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１５】 同実施の形態において、図１４に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１６】 同実施の形態において、図１５に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１７】 同実施の形態において、図１６に示す工程
の後に行なわれる工程を示す断面図である。
の後に行なわれる工程を示す断面図である。
【図１８】 従来の半導体装置の製造方法の１工程を示
す断面図である。
す断面図である。
【図１９】 図１８に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２０】 図１９に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２１】 図２０に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２２】 図２１に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２３】 図２２に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２４】 図２３に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２５】 図２４に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２６】 図２５に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２７】 図２６に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２８】 図２７に示す工程の後に行なわれる工程を
示す断面図である。
示す断面図である。
【図２９】 従来の半導体装置の製造方法の問題点を説
明するための部分断面図である。
明するための部分断面図である。
Ａ，Ｂ，Ｃ 素子形成領域、２ シリコン基板、４ シ
リコンエピタキシャル層、６ａ，６ｂ，６ｃ，６ｄ，６
フィールド酸化膜、８ａ，８ｂ，８ フォトレジスト
パターン、９ ｐ型不純物領域、１０ ポリシリコン
膜、１０ａ ベース取出配線、１１ 不純物イオン保持
層、１２ 絶縁層、１４ 開口部、１６シリコン酸化
膜、１８ 外部ベース、２０ 不純物イオン保持層、２
０ａ 真性ベース、２２ サイドウォール、２４ ポリ
シリコン膜、２４ａ エミッタ取出配線、２６ エミッ
タ、２８ 層間絶縁膜、２９ａ，２９ｂ，２９ｃ 開口
部、３０ コレクタ配線、３１ エミッタ配線、３２
ベース配線、３４ａ，３４ｂｎ型埋込層、３５ ｐ型埋
込層、３６ａ，３６ｃ ｎ型シリコンエピタキシャル
層、３６ｂ ｐ型シリコンエピタキシャル層、３７ａ
ｐ型素子分離層、３８ｂ ｎ型素子分離層、３８ コレ
クタコンタクト層、３９ ｐ型チャネルカット、４０
ｐ型チャネルドープ、４１ ゲート酸化膜、４２ ゲー
ト電極、４３フォトレジストパターン、４４ａ，４４ｂ
ｎ- ソース・ドレイン領域、４５ａ，４５ｂ ｎ+ ソ
ース・ドレイン領域、４６ａ，４６ｂ ｐ- ソース・ド
レイン領域、４７ａ，４７ｂ ｐ+ ソース・ドレイン領
域、４９ 層間絶縁膜、５０ａ，５０ｂ，５０ｃ，５０
ｄ，５０ｅ，５０ｆ，５０ｇ コンタクトホール、５
１，５２，５３，５４ 配線、５５ シリコン酸化膜、
５６ 金属配線。
リコンエピタキシャル層、６ａ，６ｂ，６ｃ，６ｄ，６
フィールド酸化膜、８ａ，８ｂ，８ フォトレジスト
パターン、９ ｐ型不純物領域、１０ ポリシリコン
膜、１０ａ ベース取出配線、１１ 不純物イオン保持
層、１２ 絶縁層、１４ 開口部、１６シリコン酸化
膜、１８ 外部ベース、２０ 不純物イオン保持層、２
０ａ 真性ベース、２２ サイドウォール、２４ ポリ
シリコン膜、２４ａ エミッタ取出配線、２６ エミッ
タ、２８ 層間絶縁膜、２９ａ，２９ｂ，２９ｃ 開口
部、３０ コレクタ配線、３１ エミッタ配線、３２
ベース配線、３４ａ，３４ｂｎ型埋込層、３５ ｐ型埋
込層、３６ａ，３６ｃ ｎ型シリコンエピタキシャル
層、３６ｂ ｐ型シリコンエピタキシャル層、３７ａ
ｐ型素子分離層、３８ｂ ｎ型素子分離層、３８ コレ
クタコンタクト層、３９ ｐ型チャネルカット、４０
ｐ型チャネルドープ、４１ ゲート酸化膜、４２ ゲー
ト電極、４３フォトレジストパターン、４４ａ，４４ｂ
ｎ- ソース・ドレイン領域、４５ａ，４５ｂ ｎ+ ソ
ース・ドレイン領域、４６ａ，４６ｂ ｐ- ソース・ド
レイン領域、４７ａ，４７ｂ ｐ+ ソース・ドレイン領
域、４９ 層間絶縁膜、５０ａ，５０ｂ，５０ｃ，５０
ｄ，５０ｅ，５０ｆ，５０ｇ コンタクトホール、５
１，５２，５３，５４ 配線、５５ シリコン酸化膜、
５６ 金属配線。
Claims (3)
- 【請求項１】 半導体基板の主表面に、第１素子分離膜
により他の領域と電気的に絶縁された第１導電型領域か
らなる、第１素子形成領域を形成する工程と、 前記第１素子分離膜から前記第１素子形成領域にわた
り、前記第１素子分離膜の表面の一部と前記第１導電型
領域の表面の一部とを連続して露出するように、第１フ
ォトレジストパターンを形成する工程と、 前記第１フォトレジストパターンをマスクとして、前記
第２導電型不純物を前記第１導電型領域に導入すること
により、前記第１導電型領域の主表面および前記第１素
子分離膜の直下を含む下方近傍の前記第１導電型領域
に、第２導電型の第１不純物領域を形成する工程とを備
えた、半導体装置の製造方法。 - 【請求項２】 前記第１不純物領域を形成する工程の後
に、 前記第１素子形成領域の主表面に、前記第１不純物領域
と電気的に接続され、前記第１不純物領域の不純物濃度
よりも低い不純物濃度を有する第２導電型の第２不純物
領域を形成する工程と、 前記第１素子形成領域の主表面の前記第２不純物領域内
に、前記第２不純物領域よりも浅い第１導電型の第３不
純物領域を形成する工程とを含む、請求項１記載の半導
体装置の製造方法。 - 【請求項３】 前記半導体基板の主表面に、第２素子分
離膜により他の領域と電気的に絶縁された、第２導電型
領域からなる第２素子形成領域を形成する工程と、 前記第２素子分離膜から前記第２素子形成領域にわた
り、前記第２素子分離膜の表面と前記第２導電型領域の
表面を連続して露出するように、第２フォトレジストパ
ターンを形成する工程と、 前記第２フォトレジストパターンをマスクとして、第２
導電型不純物を前記第２導電型領域に導入することによ
り、前記第２素子分離膜の直下近傍を含む前記第２導電
型領域内に、前記第２導電型領域の不純物濃度よりも高
い不純物濃度を有する第２導電型の第４不純物領域を形
成する工程とを有し、 前記第１フォトレジストパターンを形成する工程と前記
第２フォトレジストパターンを形成する工程とは、同時
に行なわれ、 前記第４不純物領域を形成する工程と前記第１不純物領
域を形成する工程とは、前記第１フォトレジストパター
ンおよび前記第２フォトレジストパターンをマスクとし
て、前記第２導電型の不純物を導入することにより、同
時に行なわれる、請求項１または２に記載の半導体装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006866A JPH11204540A (ja) | 1998-01-16 | 1998-01-16 | 半導体装置の製造方法 |
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