JP2004095572A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ワイヤボンディング法を用い、高速ＬＳＩが形成された半導体チップを搭載するパッケージを形成する手段を提供する。
【解決手段】半導体チップ４２と、半導体チップ４２の主面４２ａより小さいダイパッド４１ａと、封止体４３と、外部端子部４１ｃとインナリード部４１ｂとからなる複数のリード４１ｄと、半導体チップ４２のボンディングパッド４２ｃとインナリード部４１ｂとを接続する複数のボンディングワイヤ４４とからなり、複数のインナリード部４１ｂのそれぞれが封止体４３の実装面４３ａから離れる方向に折り曲げられていることにより、チップ側のボンディングパッド４２ｃとインナリード部４１ｂのボンディング位置の高さを近づけてワイヤ長さを短くすることができ、ワイヤ部分のインダクタンスの増加を抑えて高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとることができる。
【選択図】 図１９
【解決手段】半導体チップ４２と、半導体チップ４２の主面４２ａより小さいダイパッド４１ａと、封止体４３と、外部端子部４１ｃとインナリード部４１ｂとからなる複数のリード４１ｄと、半導体チップ４２のボンディングパッド４２ｃとインナリード部４１ｂとを接続する複数のボンディングワイヤ４４とからなり、複数のインナリード部４１ｂのそれぞれが封止体４３の実装面４３ａから離れる方向に折り曲げられていることにより、チップ側のボンディングパッド４２ｃとインナリード部４１ｂのボンディング位置の高さを近づけてワイヤ長さを短くすることができ、ワイヤ部分のインダクタンスの増加を抑えて高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとることができる。
【選択図】 図１９
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、高周波での信号伝送および広帯域での高速な信号伝送が要求される半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば光通信用ＩＣのような高速ＬＳＩが形成された半導体チップを搭載するパッケージに対しては、ＤＣから実際に使用される高周波帯域までの広帯域の信号伝送が要求されている。特に、１０Ｇｂｉｔ／ｓｅｃ以上のビットレートにおいて、前記パッケージに対しては、高周波でのインピーダンス整合および低損失が要求されている。このような要求に対する対策として、信号伝送線路を形成したパッケージ基板の主面上に半導体チップをフェイスダウン方式で実装し、信号伝送線路の一端を半導体チップの主面に形成した電極パッドの直下まで延在することによって、信号伝送線路と電極パッドとがバンプ電極を介して電気的に接続するように実装する手段が考えられる。この手段によれば、信号伝送線路と半導体チップとを最短距離で接続することができるので、信号伝送線路から半導体チップの電極パッドに到るまでの伝送特性を良好に保存することができる。パッケージング材料としてセラミックを用いることにより、低損失でインピーダンス整合のとれた伝送線を形成することができる。また、パッケージング材料としてセラミックを用いて気密封止することによって半導体チップを外部環境から保護し、機械的強度、耐湿性、耐熱性および放熱性などに優れるパッケージを実現することができる。
【０００３】
たとえば特開平７−１４７３５２号公報では、パッケージ基板上に形成された信号伝送線路の配線幅を半導体チップと重なる領域で狭くし、半導体チップと信号伝送線路との間に形成される容量に起因するインピーダンスの低下を補償することによって、パッケージ内の信号伝送線路の特性インピーダンス整合を図る技術について開示されている。また、セラミックから形成されたパッケージ基板を用いることにより、パッケージにおける伝送信号の損失を低減する技術についても開示されている。
【０００４】
【発明が解決しようとする課題】
上記したようなパッケージ基板の主面上に半導体チップをフェイスダウン方式で実装する場合には、半導体チップの主面に形成した電極パッド上にバンプ電極（はんだボール）を形成する必要がある。このバンプ電極は、たとえば個々の半導体チップに切断する前の半導体ウェハの主面にフォトレジスト膜を形成およびパターニングした後、めっき法などを用いて電極パッド上に形成することになる。そのため、たとえば電極パッドとパッケージ基板とをワイヤボンディングすることで実装する手段に比べて、半導体ウェハに対しての処理工程数が増加してしまうこととなり、半導体ウェハの製造コストが高価になってしまうことになる。
【０００５】
また、半導体チップをフェイスダウン方式で実装することから、実装工程時においては、バンプ電極とパッケージ基板との接続部分が視認できなくなる。そのため、たとえばワイヤボンディング法によって半導体チップをパッケージ基板に実装する場合に比べて実装が困難になってしまうことから、パッケージの製造コストが高価になってしまうことになる。
【０００６】
また、パッケージング材料としてセラミックを用いた場合には、たとえばプラスチックを用いた場合に比べて材料コストが高くなることから、パッケージの製造コストが高価になってしまうことになる。
【０００７】
そこで、本発明者は、ワイヤボンディング法およびエポキシ樹脂などのプラスチックをパッケージング材料としたパッケージング法を用い、高速ＬＳＩが形成された半導体チップを搭載するパッケージを形成する手段について検討している。その中で、本発明者は以下のような課題を見出した。
【０００８】
すなわち、ワイヤボンディング法を用いることによって、ボンディングワイヤ部においてインピーダンスが増加することから、信号伝送線路から半導体チップの電極パッドに到るまでの伝送特性を良好に保存することができなくなってしまう問題が存在する。
【０００９】
本発明の目的は、ワイヤボンディング法を用い、高速ＬＳＩが形成された半導体チップを搭載するパッケージを形成する手段を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、半導体基板上に形成され、接地電位と電気的に接続された第１配線と、前記第１配線上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、信号伝送線路である第２配線とを有し、前記第２配線は第１領域と第２領域と第３領域とを含み、前記第２配線の前記第１領域にはボンディングワイヤが接続され、前記第２配線の前記第２領域における配線幅は前記第３領域における配線幅よりも大きいものである。
【００１３】
さらに、本発明は、半導体チップの主面より小さいダイパッドと、外部端子部およびインナリード部からなる複数のリードとを有しており、前記インナリード部は、前記外部端子部が配列する面から離れる方向に折り曲げられているリードフレームを準備する工程と、半導体素子および複数の電極を有する半導体チップを準備する工程と、前記半導体チップを前記ダイパッドより迫り出させて前記半導体チップの裏面と前記ダイパッドとを接合する工程と、前記半導体チップの電極とこれに対応する前記リードフレームのインナリード部とをボンディングワイヤによって電気的に接続する工程と、前記複数のリードそれぞれの外部端子部が封止体の実装面に露出され、それぞれのインナリード部が内部に配置されるように前記半導体チップ、前記ボンディングワイヤおよび前記複数のインナリード部を樹脂封止する工程と、前記複数のリードを前記リードフレームから分離する工程とを有するものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態の説明に用いる図面においては、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１５】
（実施の形態１）
本実施の形態１の半導体装置は、たとえば光通信用ＩＣ（高速ＬＳＩ）が形成された半導体チップを搭載するパッケージである。図１は本実施の形態１の半導体装置の要部平面図であり、図２は図１中のＡ−Ａ線に沿った断面図であり、図３は図１中のＢ−Ｂ線に沿った断面図であり、図４は本実施の形態１の半導体装置の要部断面図である。
【００１６】
図２および図３に示すように、本実施の形態１の半導体装置は、たとえば半導体素子が形成されるボンド基板となる単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層）とベース基板となる単結晶シリコンとを酸化膜（ＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層）を介して接着した後、ボンド基板を薄膜化することによって形成した半導体基板１を用いて形成される。図２および図３中での図示を省略したＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路（第１回路）ＩＯ（図１参照）が形成される領域において、半導体基板１のＳＯＩ層には、たとえばｎｐｎ型バイポーラトランジスタおよびｐｎｐ型バイポーラトランジスタのうちの少なくとも一方が形成されている。
【００１７】
半導体基板１上には、下層から順に第１層配線（第１配線）１１を含む配線層（第１配線層）、第２層配線１２を含む配線層、第３層配線１３を含む配線層および第４層配線１４Ａ、１４Ｂを含む配線層（第２配線層）が形成されている。これらの配線は、たとえばＴｉ（チタン）膜、ＴｉＮ（窒化チタン）膜およびＴｉ膜を積層してなるバリア導体膜と、主導電層となるＡｌ（アルミニウム）合金膜と、Ｔｉ膜およびＴｉＮ膜を積層してなるバリア導体膜との積層膜をパターニングすることで形成することができる。最上層配線となる第４層配線１４Ａ、１４Ｂの主導電層のＡｌ合金膜は、他の配線の主導電層のＡｌ合金膜より相対的に厚い膜厚で形成されている。また、第１層配線１１と半導体基板１との間および各配線間には、たとえば酸化シリコンからなる層間絶縁膜（第１絶縁膜）１５が形成されている。第４層配線１４Ａを除く各配線間は、プラグ１７を介して電気的に接続されている。このプラグ１７は、たとえば層間絶縁膜１５に形成した孔部内にＴｉ膜とＴｉＮ膜とからなる積層膜およびＷ膜を順次堆積した後、その孔部の外部の積層膜およびＷ膜を除去することによって形成することができる。
【００１８】
第４層配線（第２配線）１４Ａは、信号伝送線であり、Ｉ／Ｏ回路１９と電気的に接続されている。また、第４層配線１４Ａおよび第１層配線１１は、その間に誘電体（層間絶縁膜１５）を挟むことにより、いわゆるマイクロストリップ線路（構造）を形成している。第４層配線１４Ｂは、第３層配線１３、第２層配線１２および第１層配線１１を介して接地（基準）電位（ＧＮＤ）と電気的に接続されている。また、第４層配線１４Ａ、１４Ｂの端部の領域（パッド領域）ＰＡＤ（図１参照）は、ワイヤボンディングのためのボンディングパッドとなっている。第４層配線１４Ａ、１４Ｂの上部には、下層から酸化シリコン膜、窒化シリコン膜およびポリイミド膜を積層してなる保護膜１８が形成されている。この保護膜１８には、前記ボンディングパッド上において開口部１９が形成されている。
【００１９】
図４に示すように、本実施の形態１の光通信用ＩＣが形成された半導体チップ２１は、たとえばリードフレームのダイパッド２２Ａに接着され、第４層配線１４Ａ、１４Ｂの端部の領域ＰＡＤ（図１参照）とアウターリード２２ＢとがＡｕ（金）からなるワイヤ２３によってワイヤボンディングされ、エポキシ樹脂２４によって封止されることによってパッケージングされている。エポキシ樹脂２４のようなプラスチックをパッケージング材料として用いることにより、たとえばセラミックをパッケージング材料として用いた場合よりも相対的にパッケージの製造コストを低減することができる。
【００２０】
ところで、本実施の形態１のパッケージにおける線路インピーダンスＺは、インダクタンスをＬとし容量をＣとすると、簡易的にＺ＝（Ｌ／Ｃ）１／２ と表すことができる。線路インピーダンスＺは、パッケージ内の信号伝送線路の特性インピーダンス整合を図るために、たとえば５０Ωというように所定の値（第１の値）で規定される。上記したように、本実施の形態１においては、半導体チップ２１とリードフレームとをワイヤボンディングする手段が用いられている。そのため、ワイヤ２３におけるインダクタンス成分が加わることにより、線路インピーダンスＺが変動してしまうことになる。そこで、本実施の形態１では、第４層配線１４Ａについて、領域ＰＡＤを含む端部からの領域（第１領域）ＣＡＰＡをＩ／Ｏ回路ＩＯに向かって延在する領域（第３領域）に比べて配線幅を広く形成する。ここで、本実施の形態において、配線幅とは、配線の延在方向と直交する方向における配線の大きさのことを示すものとする。そして、第４層配線１４Ａの領域ＣＡＰＡおよび第１層配線１１を容量電極とし、第１層配線１１と第４層配線１４Ａとの間の３層の層間絶縁膜１５を容量絶縁膜とするキャパシタを形成する。また、第４層配線１４Ａについて、領域ＰＡＤを含む端部からの領域ＣＡＰＡの配線幅をボンディングパッドとなっている部分とすることにより、所定の容量値のキャパシタの設計を容易にすることが可能となる。このキャパシタを形成することにより、キャパシタにおける容量成分によってワイヤ２３におけるインダクタンス成分を相殺することができる。それにより、ワイヤ２３を用いたワイヤボンディング法によって半導体チップ２１とアウターリード２２Ｂとを電気的に接続した際に、線路インピーダンスＺの変動を防ぎ、パッケージ内の信号伝送線路の特性インピーダンス整合を図ることが可能となる。第４層配線１４Ａを伝わる信号の伝送速度（周波数）が大きくなるに従って、信号の反射が懸念されるが、パッケージ内の信号伝送線路の特性インピーダンス整合をとることができるので、第４層配線１４Ａを伝わる信号が高周波（たとえば周波数１ＧＨｚ程度以上）である場合においても、信号の反射を防ぐことが可能となる。
【００２１】
また、第１層配線１１および第４層配線１４Ａを用いて所定の容量値のキャパシタを形成する場合に、第１層配線１１と第４層配線１４Ａとの間の層間絶縁膜１５の膜厚が薄くなると、それに合わせて上記領域ＣＡＰＡにおける第４層配線１４Ａの配線幅を狭くし、領域ＣＡＰＡにおける第４層配線１４Ａの面積を小さくする必要がある。この場合、配線幅を狭くすることに伴って、第４層配線１４Ａの加工精度が低下してしまうことが懸念される。また、第４層配線１４Ａの配線幅が狭くなることによって、第４層配線１４Ａの抵抗成分が増加し、信号伝送線である第４層配線１４Ａを伝わる信号の品質が低下してしまうことも懸念される。一方、本実施の形態１においては、第１層配線１１と第４層配線１４Ａとの間には３層の層間絶縁膜１５が形成されていることから、そのような不具合を解消することができる。
【００２２】
また、第４層配線１４Ａは、領域ＣＡＰＡとそれ以外の領域とが平面で順テーパー状に形成された領域（第２領域）３１を介して連続するように形成する。この領域３１を設けずに領域ＣＡＰＡのみで容量調整を行った場合には、上記線路インピーダンスＺが低下してしまうことが懸念されるが、領域３１を設けることによってそのような不具合を防ぐことが可能となる。
【００２３】
また、前述したように、ボンディングパッドとなっている第４層配線１４Ａ、１４Ｂの領域ＰＡＤは、第４層配線１４Ａ、１４Ｂの端部に配置されている。ここで、第４層配線１４Ａについては、その端部が半導体チップ２１の外周部近くに達するようにパターニングすることによってワイヤ２３の長さを短くすることが可能となる。すなわち、ワイヤ２３の長さを短くできることによって、ワイヤ２３のインダクタンス成分を低減することができる。それにより、上記キャパシタの容量値についても小さく設定することが可能となる。その結果、高周波信号を第４層配線１４Ａに伝送する場合でも、損失なく伝送することができる。
【００２４】
本発明者は、ワイヤ２３のインダクタンスを１ｎＨとし、第４層配線１４Ａの領域ＰＡＤと領域３１との間の距離Ｌ１（図１参照）を０μｍ、５０μｍおよび１００μｍの３通りに設定した場合における第４層配線１４Ａの信号反射特性の容量依存性について実験により調べた。図５に示すように、その距離Ｌ１が大きくなるに従って、第４層配線１４Ａを伝わる信号の周波数に対する電圧定在波比（Ｖｏｌｔａｇｅ Ｓｔａｎｄｉｎｇ Ｗａｖｅ Ｒａｔｉｏ；ＶＳＷＲ）は小さくなる。この電圧定在波比が小さくなるということは、上記第１層配線１１（図１〜図３参照）、第４層配線１４Ａおよび層間絶縁膜１５（図１〜図３参照）を用いて形成したキャパシタの容量値が大きくなり、伝送信号の損失が大きくなることになる。前述したように、本実施の形態１の半導体装置は光通信用ＩＣであり、第４層配線１４Ａを伝わる信号の周波数は１２ＧＨｚ程度以下である。図５に示したように、上記距離Ｌ１が１００μｍである第４層配線１４Ａにこのような周波数帯の信号が伝わる場合には、伝送信号の損失が大きくなることから、距離Ｌ１を１００μｍで設計することは不適ということになる。一方、電圧定在波比が大きくなるということは、第４層配線１４Ａを伝わる信号の反射が大きくなるということになる。また前述したように、第４層配線１４Ａを伝わる信号の伝送速度（周波数）が大きくなるに従って伝送信号の反射は大きくなるものであり、本実施の形態１の半導体装置は光通信用ＩＣであることから、第４層配線１４Ａには高周波（たとえば周波数１ＧＨｚ程度以上）信号が伝わる。そのため、図５に示したように、距離Ｌ１が０μｍである場合には、第４層配線１４Ａを伝わる信号の反射が大きくなり、距離Ｌ１を０μｍで設計することは不適ということになる。そこで、距離Ｌ１を０μｍと１００μｍとの間の５０μｍで設計すると、第４層配線１４Ａにおける伝送信号の損失および反射の双方を防ぐことが可能となる。なお、本発明者による実験においては、距離Ｌ１を５０μｍとすることで第４層配線１４Ａにおける伝送信号の損失および反射の双方を防ぐことが可能となったが、この距離Ｌ１は、第４層配線１４Ａ以外の部材の設計値に合わせて変更可能であることは言うまでもない。
【００２５】
上記したように、本実施の形態１によれば、ワイヤ２３を用いたワイヤボンディング法によって半導体チップ２１とアウターリード２２Ｂとを電気的に接続した場合において、パッケージ内の信号伝送線路の特性インピーダンス整合をとることができる。それにより、本実施の形態１の光通信用ＩＣにおいては、信号の伝送速度を向上することができる。また、第４層配線１４Ａにおける伝送信号の損失および反射の双方を防ぐことができるので、伝送信号の波形が歪んでしまうことを防ぐことができる。それにより、本実施の形態１の半導体装置の信号の受信感度を向上することができる。
【００２６】
（実施の形態２）
次に、本実施の形態２の半導体装置について説明する。図６は本実施の形態２の半導体装置の要部平面図であり、図７は図６中のＡ−Ａ線に沿った断面図であり、図８は図６中のＢ−Ｂ線に沿った断面図である。
【００２７】
本実施の形態２の半導体装置は、前記実施の形態１の半導体装置における第１層配線１１（図１〜図３参照）の平面形状を変化させたものである。すなわち、図６〜図８に示すように、ボンディングパッドとなっている第４層配線１４Ａ、１４Ｂの端部の領域ＰＡＤの下部に、第１層配線１１が配置されないように第１層配線１１をパターニングするものである。これにより、領域ＰＡＤにおいては、第４層配線１４Ａ、１４Ｂと第１層配線１１との間に第４層配線１４Ａ、１４Ｂおよび第１層配線１１より相対的に機械的強度の小さい層間絶縁膜１５は存在しないことになるので、そのボンディングパッドにワイヤ２３（図４参照）をボンディングする際の衝撃を緩和することができる。その結果、層間絶縁膜１５にクラックが生じてしまうことを防ぐことができる。
【００２８】
上記のような本実施の形態２の半導体装置によっても、前記実施の形態１の半導体装置と同様の効果を得ることができる。
【００２９】
（実施の形態３）
次に、本実施の形態３の半導体装置について説明する。図９は本実施の形態３の半導体装置の要部平面図であり、図１０は図９中のＡ−Ａ線に沿った断面図であり、図１１は図９中のＢ−Ｂ線に沿った断面図である。
【００３０】
本実施の形態３の半導体装置は、前記実施の形態３の半導体装置における第１層配線１１（図１〜図３参照）の平面形状を変化させたものである。すなわち、平面において第１層配線１１を領域ＰＡＤに配置されるようにパターニングするものである。それにより、平面において前記実施の形態１の場合より小面積の第１層配線１１と第４層配線１４Ａとを用いて容量成分を形成し、本実施の形態３のパッケージ内の信号伝送線路の特性インピーダンス整合をとることができる。
【００３１】
上記のような本実施の形態３の半導体装置によっても、前記実施の形態１の半導体装置と同様の効果を得ることができる。
【００３２】
（実施の形態４）
次に、本実施の形態４の半導体装置について説明する。図１２は本実施の形態４の半導体装置の要部平面図であり、図１３は図１２中のＣ−Ｃ線に沿った断面図である。
【００３３】
本実施の形態４の半導体装置は、前記実施の形態１の半導体装置における第４層配線（第３配線）１４Ｂ（図１〜図３参照）の平面形状を変化させたものである。すなわち、図１２および図１３に示すように、本実施の形態４の半導体装置において第４層配線１４Ａ、１４Ｂは、一定の間隔を隔てて配置されるコプレーナ構造を形成するものである。これにより、第４層配線１４Ａと第４層配線１４Ｂとの間で、容量成分Ｃ１を形成することができる。このような容量成分Ｃ１を形成することによっても、パッケージ内の信号伝送線路の特性インピーダンス整合をとることができる。また、その容量成分Ｃ１は、第４層配線１４Ａ、１４Ｂの厚さｔ、および第４層配線１４Ａと第４層配線１４Ｂとの間隔ｓが要素となって決定されるものである。そのため、これらの値に比べて大きな３層の層間絶縁膜１５（図２および図３参照）の膜厚の制御によって容量値を制御する前記実施の形態１に比べて、本実施の形態４における容量成分Ｃ１の容量値の制御を容易にすることができる。
【００３４】
上記のような本実施の形態４の半導体装置によっても、前記実施の形態１の半導体装置と同様の効果を得ることができる。
【００３５】
（実施の形態５）
次に、本実施の形態５の半導体装置について説明する。図１４および図１５は、本実施の形態５の半導体装置の要部断面図である。
【００３６】
本実施の形態５の半導体装置は、前記実施の形態１における第１層配線１１（図１〜図３参照）を省略したものである。すなわち、図１４および図１５に示すように、半導体基板１のＳＯＩ層を接地（基準）電位（ＧＮＤ）と電気的に接続し、第４層配線１４Ｂと電気的に接続する第２層配線１２をプラグ１７を介してそのＳＯＩ層と電気的に接続したものである。これにより、本実施の形態５においては、前記実施の形態１において第１層配線１１と第４層配線１４Ａとの間で形成した容量成分と同様の容量成分を半導体基板（ＳＯＩ層）と第４層配線１４Ａとの間で形成することができる。その結果、本実施の形態５によれば、第１層配線１１を形成する工程を省略することができるので、本実施の形態５の半導体装置の製造工程数を低減することができる。すなわち、本実施の形態５の半導体装置の製造に要するＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を短縮することが可能となる。
【００３７】
上記のような本実施の形態５の半導体装置によっても、前記実施の形態１の半導体装置と同様の効果を得ることができる。
【００３８】
（実施の形態６）
図１６は本発明の実施の形態６の半導体装置（ＱＦＮ）の構造の一例を示す平面図、図１７は図１６に示すＱＦＮの構造を示す底面図、図１８は図１７に示すＡ−Ａ線に沿って切断した構造を示す断面図、図１９は図１７に示すＢ−Ｂ線に沿って切断した構造を示す断面図、図２０は図１６に示すＱＦＮの組み立てにおけるダイボンディング時の角錐コレットとインナリード部の位置関係の一例を示す構成図、図２１は図１６に示すＱＦＮにおけるワイヤ長さのシミュレーション結果の一例を示す構成図、図２２は比較例のＱＦＮにおけるワイヤ長さのシミュレーション結果の一例を示す構成図、図２３は図１６に示すＱＦＮに組み込まれた半導体チップにおけるパッド配列と追加容量の大きさの一例を示す平面図、図２４は図１６に示すＱＦＮの組み立てに用いられるリードフレームの構造の一例を示す部分平面図、図２５は図１６に示すＱＦＮの組み立てにおけるワイヤボンディング時のリード加熱状態の一例を示す部分断面図、図２６は図１６に示すＱＦＮの組み立てにおけるワイヤボンディング後の構造の一例を示す部分平面図、図２７は図１６に示すＱＦＮの実装基板への実装状態の一例を示す部分断面図、図２８は本発明の実施の形態６の変形例のＱＦＮの構造を示す平面図、図２９は図２８に示すＱＦＮの構造を示す底面図、図３０は図２８に示すＡ−Ａ線に沿って切断した構造を示す断面図、図３１は図２８に示すＢ−Ｂ線に沿って切断した構造を示す断面図、図３２は図２８に示すＱＦＮに放熱部材の一例である放熱フィンが取り付けられた構造を示す断面図である。
【００３９】
図１６〜図１９に示す本実施の形態６の半導体装置は、図２４に示すようなリードフレーム４１を用いて組み立てられるワイヤボンディングタイプで、小型かつ樹脂封止型の高周波用の半導体パッケージである。すなわち、前記半導体装置は、高周波の信号伝送をプラスチックパッケージとして低価格で実現するものであり、本実施の形態６では、前記半導体装置の一例として、ノンリードタイプのＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ Ｐａｃｋａｇｅ） ４０を取り上げて説明する。
【００４０】
ＱＦＮ４０の構成について説明すると、半導体素子および複数のボンディングパッド（電極）４２ｃを有するＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ） チップである半導体チップ４２と、半導体チップ４２の主面４２ａより小さく、かつ半導体チップ４２の裏面４２ｂと接合するダイパッド（タブともいう）４１ａと、半導体チップ４２を樹脂封止する封止体４３と、封止体４３の実装面４３ａに露出する外部端子部４１ｃと封止体４３の内部に配置されるインナリード部４１ｂとからなる複数のリード４１ｄと、半導体チップ４２の複数のボンディングパッド４２ｃと複数のインナリード部４１ｂとをそれぞれに電気的に接続する複数のボンディングワイヤ４４と、ダイパッド４１ａと半導体チップ４２とを接着するダイボンディング材４５とからなり、複数のリード４１ｄのインナリード部４１ｂのそれぞれは封止体４３の実装面４３ａから離れる方向に折り曲げられている。
【００４１】
すなわち、ＱＦＮ４０は、複数のリード４１ｄのそれぞれのインナリード部４１ｂが、封止体４３の内方に向かって折り曲げられた小タブ構造の小型半導体パッケージである。
【００４２】
なお、ＱＦＮ４０は、高周波用の半導体パッケージであり、高速動作によって半導体チップ４２から発せられる熱を放熱するため、半導体チップ４２と接合するダイパッド４１ａを、図１７に示すように封止体４３の実装面４３ａに露出させた放熱構造を有している。
【００４３】
さらに、ＱＦＮ４０は、高周波用の半導体パッケージであるため、高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとることをより容易にした構造となっている。すなわち、複数のリード４１ｄそれぞれのインナリード部４１ｂを封止体４３の内方に向けて折り曲げたことにより、チップ側のボンディングパッド４２ｃとインナリード部４１ｂのボンディング位置の高さを近づけ、ボンディングワイヤ４４の長さを可能な限り短くし、これにより、ワイヤ部分のインダクタンスの増加を抑えて高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとることが容易になる。
【００４４】
そこで、ボンディングワイヤ４４の長さをワイヤボンディング可能な範囲で極力短くするために、チップ端−インナリード部端の距離をパッケージ組み立て可能な範囲でできる限り短くした構造となっている。
【００４５】
図２０は、チップ端−インナリード部端の距離（Ｒ）と角錐コレット４６の関係を示したものである。
【００４６】
まず、チップ端−インナリード部端の距離（Ｒ）をなるべく小さくするには、ダイボンディングの位置精度を高めなければならない。そこで、ダイボンディング時に半導体チップ４２を吸着搬送する手段として角錐コレット４６を用いることが好ましい。角錐コレット４６は、平坦コレットに比較して、半導体チップ４２の主面４２ａの外周端を支持するため半導体チップ４２を配置する際の位置精度を高めることができ、ダイボンディングの位置精度を±０．０５ｍｍとすることができる。
【００４７】
ただし、角錐コレット４６を採用するにあたり、角錐コレット４６の外周端部がインナリード部４１ｂの先端に干渉しないように角錐コレット４６の外周端部の半導体チップ４２からの突出量（Ｑ）を極力小さくする必要がある。
【００４８】
そこで、半導体チップ４２を吸着保持可能な範囲で、突出量（Ｑ）が最も小さくなるような角錐コレット４６の接触面４６ａの傾斜角度（θ）を算出すると、θ＝４５°以下となった。
【００４９】
これは、チップ吸着時に角錐コレット４６の半導体チップ４２に接触する接触面４６ａと、角錐コレット４６の垂直方向の軸線４６ｂとの成す角度（前記傾斜角度θ）を４５°以下にすると、角錐コレット４６の前記突出量（Ｑ）を小さくできるが、４５°より大幅に小さくなると、チップ吸着力が弱まるため、傾斜角度（θ）を４５°に設定することが好ましい。
【００５０】
そこで例えば、傾斜角度（θ）をθ＝４５°とすると、チップ端−角錐コレットの外周端部の距離（Ｑ）は、Ｑ＝０．１３ｍｍとする事が出来る。
【００５１】
また、インナリード部４１ｂの先端位置の精度は±０．０２５ｍｍであり、さらに、ダイボンディングの位置精度は±０．０５ｍｍであるため、したがって、角錐コレット４６の外周端部からインナリード部４１ｂの先端までの距離を（Ｐ）とすると、（Ｐ）として最低限必要な寸法は、Ｐ＝０．０２５ｍｍ＋０．０５ｍｍ＝０．０７５ｍｍとなる。
【００５２】
さらに、チップ端−インナリード部端の距離（Ｒ）は、（Ｒ）＝（Ｑ）＋（Ｐ）であり、（Ｒ）＝（Ｑ）＋（Ｐ）＝０．１３ｍｍ＋０．０７５ｍｍ＝０．２０５ｍｍとなる。
【００５３】
したがって、チップ端−インナリード部端の距離（Ｒ）を０．２０５ｍｍ以上狭くするのは困難なことが分かり、距離（Ｒ）の最低値の一例を０．２０５ｍｍとする。
【００５４】
次に、本実施の形態６のＱＦＮ４０では、ボンディングワイヤ４４の長さをなるべく短くするために、半導体チップ４２のボンディングパッド４２ｃの高さとインナリード部４１ｂのボンディング位置の高さがより近づくようにインナリード部４１ｂを上方（封止体４３の実装面４３ａから離れる方向）に折り曲げており、このような状態でボンディングワイヤ４４の長さをシミュレーションによって求めたものが図２１である。
【００５５】
図２１に示すシミュレーションでは、ボンディングワイヤ４４の平面長さ（平面への投影長さ）を（Ｓ）とし、高さを（Ｔ）とし、傾斜部長さを（Ｕ）とし、さらにボンディングワイヤ４４の平面長さの目標値を０．４ｍｍ以下とし、実際長さの目標値を０．６５ｍｍ以下として、かつ高周波信号の伝送経路のインピーダンスや半導体チップ４２のマイクロストリップラインの容量などの条件を設定してシミュレーションを行うと、平面長さ（Ｓ）が（Ｓ）＝０．３８５ｍｍ、実際長さ（Ｔ＋Ｕ）＝０．６１７ｍｍとなり、何れも目標値範囲内に収まった。
【００５６】
したがって、ボンディングワイヤ４４の長さを、一例として０．６５ｍｍ以下とすることが望ましい。
【００５７】
なお、図２２は、図２１に対する比較例として、インナリード部４１ｂに折り曲げが形成されていない場合をシミュレーションしたものである。すなわち、ダイパッド４１ａとインナリード部４１ｂが同じ高さに配置されており、したがって、半導体チップ４２のボンディングパッド４２ｃの位置よりインナリード部４１ｂのボンディング位置の高さの方が遥かに下方の場合である。
【００５８】
図２２に示す比較例のシミュレーションでは、傾斜部長さ（Ｕ）が（Ｕ）＝０．５６２ｍｍとなり、さらに実際長さ（Ｔ＋Ｕ）＝０．７６２ｍｍとなって、実際長さの目標値０．６５ｍｍ以下より大幅に外れてしまう。
【００５９】
したがって、高周波動作する半導体装置用のパッケージとして、インピーダンス整合を容易にするために、インナリード部４１ｂを折り曲げる事が非常に有効であることがわかる。
【００６０】
次に、ＱＦＮ４０は、小タブ構造の半導体パッケージである。
【００６１】
すなわち、ダイパッド４１ａの大きさが半導体チップ４２の主面４２ａより小さく、ダイパッド４１ａが半導体チップ４２の外周部より引っ込んだ構造である。
【００６２】
これにより、図２５に示すように、ワイヤボンディング時のヒートブロック４７とダイパッド４１ａの位置マージン４７ａを確保することができ、ワイヤボンディング時のヒートブロック４７とダイパッド４１ａの干渉を防ぐことができる。
【００６３】
さらに、小タブ構造であることにより、図２４に示すリードフレーム４１の加工においてもインナリード部４１ｂの曲げ成形を行う際のマージンを確保することができる。
【００６４】
また、ＱＦＮ４０のダイパッド４１ａは、図１７に示すように、その４つの角部においてそれぞれ吊りリード４１ｅによって支持されており、それぞれの吊りリード４１ｅには、それぞれの実装側の面の外部端子部４１ｃと隣接した箇所に図１８に示す凹部４１ｆが形成されている。
【００６５】
樹脂封止の際には、封止用樹脂が凹部４１ｆ内に入り込んで、図１７に示すように封止体４３の実装面４３ａにおいて吊りリード４１ｅのその両側の外部端子部４１ｃに隣接する箇所が封止用樹脂内に隠れる構造になっている。
【００６６】
これによって、ＱＦＮ４０を、図２７に示すように実装基板４９に半田実装した際の吊りリード４１ｅと、これに隣接する外部端子部４１ｃとの半田ショートを防止できる。
【００６７】
次に、本実施の形態６のＱＦＮ４０において、例えば、１０ＧＨｚの高周波信号の伝送を実現しようとすると、ボンディングワイヤ４４を短くするだけでは困難であるため、図１〜図３に示す実施の形態１で説明したようなマイクロストリップ線路が形成された半導体チップ４２を採用する。
【００６８】
この場合の半導体チップ４２は、接地電位と電気的に接続された第１層配線（第１配線）１１と、第１層配線１１上に形成された層間絶縁膜（第１絶縁膜）１５と、層間絶縁膜１５上に形成され、かつ信号伝送線路である第４層配線（第２配線）１４Ａとを有しており、さらに第４層配線１４Ａは、第１領域ＣＡＰＡと第２領域３１と第３領域とを含んでおり、また、第４層配線１４Ａの第２領域３１は、第１領域ＣＡＰＡおよび前記第３領域の間に位置し、かつ第４層配線１４Ａの第１領域ＣＡＰＡにはボンディングワイヤ４４が接続されるとともに、第４層配線１４Ａの第２領域３１における配線幅は前記第３領域における配線幅よりも大きく形成されている。
【００６９】
このようにしてマイクロストリップ線路が形成された半導体チップ４２を用い、かつボンディングワイヤ４４をボンディング可能な限り短くしてワイヤ部分のインダクタンスの増加を減らすことにより、高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとることが可能になる。
【００７０】
すなわち、半導体チップ４２におけるインピーダンスと、ワイヤ部分におけるインピーダンスと、リード４１ｄにおけるインピーダンスと、実装基板４９の端子４９ａ（図２７参照）におけるインピーダンスとで整合を図ることができる。例えば、それぞれのインピーダンスを５０Ωにそろえる。これにより、高周波信号の反射を無くして信号にノイズがのることを防げる。
【００７１】
また、ボンディングワイヤ４４によるインダクタンスの増加を抑え、インピーダンスを整合するために追加する容量を小さくする事により、出力における高周波信号の損失を抑えることができる。
【００７２】
なお、図２３は、３６ピン用の半導体チップ４２のパッドレイアウトを一例として図示したものであり、３６ピンのうちの４ピンを１０ＧＨｚの高周波用の信号端子として用いた場合である。図２３では、追加容量４２ｇが形成されたボンディングパッド４２ｃがそれぞれ高周波用のパッドであり、図中向かって左側の列に配置された４つの高周波用のパッドが入力用のものであり、一方、向かって右側の列に配置された４つの高周波用のパッドが出力用のものである。
【００７３】
また、図２３に示す３６個の各パッドにおいて、それぞれ斜線記載のパッドがＡＣ信号用パッド４２ｄ、点々記載のパッドがＡＣグラウンド用パッド４２ｅ、白抜き記載のパッドがＤＣ用パッド４２ｆを示しており、それぞれのパッドに記載された追加容量４２ｇの矢印の大きさが容量の大きさを表している。
【００７４】
なお、線路インピーダンスＺは、インダクタンスをＬとし、容量をＣとすると、簡易的にＺ＝（Ｌ／Ｃ）１／２ と表すことができる。
【００７５】
そこで、本実施の形態６のＱＦＮ４０では、ボンディングワイヤ４４の長さに応じて、インピーダンス（Ｚ）を整合させるために容量（Ｃ）を微小変化させてチップ上のマイクロストリップ線路の容量を変えている。すなわち、図２６に示すように各辺のワイヤ列においてインナリード部４１ｂの先端の配列に起因して角部に向かうワイヤほど長くなる。
【００７６】
したがって、ＱＦＮ４０においては、ボンディングワイヤ４４の長さに応じて、図１に示す第１層配線（第１配線）１１上の第４層配線（第２配線）１４ＡのＣＡＰＡ（第１領域）の面積の大きさを変えてチップ内容量の大きさを変えており、このようにして各線路のインピーダンスの整合を図ることが可能になる。
【００７７】
また、図２３に示すように、半導体チップ４２のパッドレイアウトにおいて、高速信号用の入力電極（向かって左側の列のＡＣ信号用パッド４２ｄ）と対向した位置に高速信号用の出力電極（向かって右側の列のＡＣ信号用パッド４２ｄ）が配置されている。
【００７８】
このようにして入力側の高速信号用パッドと出力側の高速信号用パッドとを対向させて配置することにより、信号の流れを円滑にすることができ、出力側の損失を抑えることができる。
【００７９】
なお、本実施の形態６におけるＱＦＮ４０の各リード４１ｄやダイパッド４１ａは、例えば、厚さ０．２ｍｍの銅合金などから形成され、また、封止体４３は、例えば、熱硬化性樹脂のエポキシ樹脂などによって形成されている。
【００８０】
さらに、ボンディングワイヤ４４は、例えば、金線である。
【００８１】
次に、本実施の形態６のＱＦＮ４０の製造方法について説明する。
【００８２】
まず、半導体チップ４２の主面４２ａより小さいダイパッド４１ａと、外部端子部４１ｃおよびインナリード部４１ｂからなる複数のリード４１ｄとを有しており、インナリード部４１ｂは、外部端子部４１ｃが配列する面から離れる方向に折り曲げられている図２４に示すリードフレーム４１を準備する。
【００８３】
一方、半導体素子および複数のボンディングパッド４２ｃを有する半導体チップ４２を準備する。
【００８４】
なお、半導体チップ４２として、図１に示すような第１層配線（第１配線）１１と、第４層配線１４Ａと、これらに挟まれた層間絶縁膜（第１絶縁膜）１５とから成るマイクロストリップ線路が、図２３に示すような高周波用信号用のパッド（ＡＣ信号用パッド４２ｄ）に設けられたものを用いる。
【００８５】
その際、半導体チップ４２では、ボンディングワイヤ４４の長さに応じて、図１に示す第１層配線１１上の第４層配線１４Ａの第１領域ＣＡＰＡの面積の大きさを変えてチップ内容量の大きさを変えており、このようにして各線路のインピーダンスの整合を図る。
【００８６】
すなわち、半導体チップ４２のボンディングパッド４２ｃには、図２３に示すような追加容量４２ｇが形成されたマイクロストリップ線路と接続された高周波信号用のパッド（ＡＣ信号用パッド４２ｄ）が含まれており、インピーダンスの整合を図るために、接続されるボンディングワイヤ４４の長さに応じて追加容量４２ｇの大きさもパッドごとに異なっている。
【００８７】
したがって、一辺のパッド列において中央寄りのパッドの方がインナリード部４１ｂの先端との距離の関係でボンディングワイヤ４４の長さが短いため、比較的必要な追加容量４２ｇの大きさが小さく、端部寄りのパッドの方がボンディングワイヤ４４の長さが長いため、必要な追加容量４２ｇの大きさが大きくなる。
【００８８】
さらに、入力側の高周波信号のパッドに対向する位置に出力側の高周波信号のパッドが配置されており、高周波信号の流れがスムーズになるようにそれぞれ配置されている。
【００８９】
その後、半導体チップ４２をダイパッド４１ａより迫り出させて半導体チップ４２の裏面４２ｂとダイパッド４１ａとを接合するダイボンディングを行う。
【００９０】
その際、接触面４６ａの傾斜角度が４５°以下の角錐コレット４６を用いて半導体チップ４２を吸着保持してダイパッド４１ａ上に配置することにより、ダイボンディングの位置精度を±０．０５ｍｍに抑えることができるとともに、図２０に示すように角錐コレット４６の外周端をインナリード部４１ｂの先端に干渉させることなく角錐コレット４６の昇降を行うことができる。
【００９１】
なお、半導体チップ４２はダイボンディング材４５を介してダイパッド４１ａ上に接着させる。
【００９２】
その後、半導体チップ４２のボンディングパッド４２ｃとこれに対応するリードフレーム４１のインナリード部４１ｂとを、図２６に示すようにボンディングワイヤ４４によって電気的に接続するワイヤボンディングを行う。
【００９３】
その際、図２５に示すように、ダイパッド４１ａと各リード４１ｄとをヒートブロック４７上に配置した際に、ＱＦＮ４０はダイパッド４１ａの大きさが半導体チップ４２の主面４２ａより小さな小タブ構造であるため、ダイパッド４１ａが半導体チップ４２の外周部より引っ込んだ状態となり、ヒートブロック４７とダイパッド４１ａの位置マージン４７ａを確保することができる。
【００９４】
これにより、ワイヤボンディング時のヒートブロック４７とダイパッド４１ａとが干渉することを防止できる。
【００９５】
なお、図２６に示すように、インナリード部４１ｂの先端の位置に起因してワイヤ列の角部に向かうほどそれぞれのボンディングワイヤ４４の長さは長くなる。
【００９６】
したがって、図２３に示すように高周波信号用のパッド（ＡＣ信号用パッド４２ｄ）は、半導体チップ４２の角部付近には配置しない方が好ましく、また各伝送経路におけるインピーダンスの整合を図るためには、高周波信号用のパッド（ＡＣ信号用パッド４２ｄ）のうち、角部の近傍に配置された高周波信号用のパッドほど追加容量４２ｇを大きく設定しなければならない。
【００９７】
その後、樹脂封止を行って封止体４３を形成する。
【００９８】
ここでは、図２４に示すモールドライン４１ｈに沿って樹脂封止を行う。
【００９９】
その際、複数のリード４１ｄそれぞれの外部端子部４１ｃとダイパッド４１ａの裏面４１ｇとが封止体４３の実装面４３ａに露出され、かつそれぞれのインナリード部４１ｂが内部に配置されるように半導体チップ４２、各ボンディングワイヤ４４および複数のインナリード部４１ｂを樹脂封止する。
【０１００】
その後、複数のリード４１ｄおよび各吊りリード４１ｅをリードフレーム４１の枠部４１ｊから切断分離してＱＦＮ４０の組み立て完了となる。
【０１０１】
次に、図２７に示すＱＦＮ４０の実装基板４９への実装構造について説明する。
【０１０２】
高周波信号を処理する半導体チップ４２からは、大量の熱が発せられるが、その放熱を封止体４３の実装面４３ａに露出したダイパッド４１ａの裏面４１ｇを介して行う。
【０１０３】
すなわち、封止体４３の実装面４３ａに露出した各外部端子部４１ｃを半田４８を介して実装基板４９の端子４９ａに接続するとともに、同じく封止体４３の実装面４３ａに露出したダイパッド４１ａの裏面４１ｇを半田４８を介して実装基板４９の端子４９ａに接続する。
【０１０４】
これによって、ＱＦＮ４０では、封止体４３の実装面４３ａ側から実装基板４９に熱を逃がすことができる。
【０１０５】
本実施の形態６のＱＦＮ４０によれば、高周波信号用のパッド（ＡＣ信号用パッド４２ｄ）に接続するマイクロストリップ線路の容量として追加容量４２ｇが設けられた半導体チップ４２を採用することにより、ボンディングワイヤ４４によるインダクタンスの増加を補償し、インピーダンスを整合する場合において、ボンディングワイヤ４４の長さをできるだけ短くすることにより、ワイヤ部分のインダクタンスの増加を抑えることができ、高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとるためのチップ内配線のマイクロストリップ線路によって形成される容量（ΔＣ）を小さくできる。
【０１０６】
その結果、配線容量による出力信号の損失を小さくすることができ、ボンディングワイヤ４４を用いた小型で、かつ安価な樹脂封止型の高周波用のＱＦＮ４０（高速ＬＳＩ）を実現できる。
【０１０７】
また、本実施の形態６においては、封止体４３の実装面４３ａに、複数の外部端子４１ｃが露出する構造であるために、封止体の周囲に突出する外部端子を有するＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）などの形態に比べて、ボンディングワイヤ４４とインナーリード部４１ｂが接続した部分から、外部端子４１ｃまでの信号伝送線路をより短くする事ができ、インピーダンスの増加を抑える事が出来る。
【０１０８】
次に、本実施の形態６の変形例の半導体装置について説明する。
【０１０９】
図２８〜図３１は、本実施の形態６の変形例の半導体装置の構造を示すものであり、ボンディングワイヤ４４を用いた小型で、かつ安価な樹脂封止型の高周波用のＱＦＮ５０である。
【０１１０】
前記ＱＦＮ４０との相違点は、図２８および図３１に示すようにダイパッド４１ａの裏面４１ｇが封止体４３の実装面４３ａと反対側の表面４３ｂに露出している点である。
【０１１１】
したがって、図２９に示すように、封止体４３の実装面４３ａ側には、複数の外部端子部４１ｃと吊りリード４１ｅの一部だけが露出している。
【０１１２】
このように封止体４３の表面４３ｂ側にダイパッド４１ａを露出させることにより、種々の放熱部材や冷却部材をダイパッド４１ａの露出部（裏面４１ｇ）に直接取り付けることができるため、ダイパッド４１ａが封止体４３の実装面４３ａに露出しているＱＦＮ４０に比較して放熱性をさらに向上できる。
【０１１３】
前記放熱部材の一例として、放熱フィン５１を取り付けた状態を示したものが図３２である。なお、前記放熱部材や冷却部材としては、放熱フィン５１以外に、冷却パイプあるいは冷却ジャケットなどを取り付けてもよい。
【０１１４】
さらに、封止体４３の表面４３ｂ側にダイパッド４１ａを露出させることにより、ＱＦＮ４０の場合のようにダイパッド４１ａと接続させる基板側の端子４９ａを実装基板４９に設けなくて済むため、実装基板４９上の配線の引き回しの自由度を向上させることができるとともに、実装基板４９の実装密度の向上を図ることができる。
【０１１５】
なお、ＱＦＮ５０によって得られるその他の効果については、ＱＦＮ４０と同様であるため、その重複説明は省略する。
【０１１６】
（実施の形態７）
図３３は本発明の実施の形態７の半導体装置（ＱＦＰ）の実装基板への実装状態の一例を示す部分断面図である。
【０１１７】
図３３に示す本実施の形態７の半導体装置は、ワイヤボンディングタイプで、かつ樹脂封止型の高周波用の半導体パッケージであり、実施の形態６のＱＦＮ４０と同様に高周波の信号伝送をプラスチックパッケージとして低価格で実現するものであり、本実施の形態７では、前記半導体装置の一例として、ＱＦＰ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ）５２を取り上げて説明する。
【０１１８】
ＱＦＰ５２の構成について説明すると、半導体素子および複数のボンディングパッド４２ｃを有する半導体チップ４２と、半導体チップ４２の主面４２ａより小さく、かつ半導体チップ４２の裏面４２ｂと接合するダイパッド４１ａと、半導体チップ４２を樹脂封止する封止体４３と、封止体４３の側面４３ｃから外部に露出する外部端子部であるアウタリード４１ｉと封止体４３の内部に配置されるインナリード部４１ｂとからなり、かつアウタリード４１ｉにこれが配列される面から離れる方向に折り曲げられた箇所を有する複数のリード４１ｄと、半導体チップ４２の複数のボンディングパッド４２ｃと複数のインナリード部４１ｂとを各々に電気的に接続する複数のボンディングワイヤ４４とを有している。
【０１１９】
さらに、ＱＦＰ５２に組み込まれる半導体チップ４２は、図１〜図３に示すように、接地電位と電気的に接続された第１層配線（第１配線）１１と、第１層配線１１上に形成された層間絶縁膜（第１絶縁膜）１５と、層間絶縁膜１５上に形成され、かつ信号伝送線路である第４層配線（第２配線）１４Ａとを有しており、さらに第４層配線１４Ａは、第１領域ＣＡＰＡと第２領域３１と第３領域とを含んでおり、また、第４層配線１４Ａの第２領域３１は、第１領域ＣＡＰＡおよび前記第３領域の間に位置し、かつ第４層配線１４Ａの第１領域ＣＡＰＡにはボンディングワイヤ４４が接続されるとともに、第４層配線１４Ａの第２領域３１における配線幅は前記第３領域における配線幅よりも大きく形成されている。
【０１２０】
このようにして、本実施の形態７においても、各リード４１ｄのアウタリード４１ｉにこれらが配列される面から離れる方向に折り曲げられた箇所が形成されているため、半導体チップ４２のボンディングパッド４２ｃの高さとインナリード部４１ｂのボンディング位置の高さとを近づけてボンディングワイヤ４４をボンディング可能な限り短くすることができ、その結果、ワイヤ部分のインダクタンスの増加を減らすことができる。さらに、マイクロストリップ線路が形成された半導体チップ４２を用いることにより、例えば、１０ＧＨｚの高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとることができる。
【０１２１】
したがって、本実施の形態７のＱＦＰ５２においても、実施の形態６のＱＦＮ４０と同様の作用効果を得ることができる。
【０１２２】
また、実施の形態６のＱＦＮ５０と同様に、封止体４３の実装面４３ａと反対側の表面４３ｂ側にダイパッド４１ａの裏面４１ｇを露出させることにより、ＱＦＰ５２の放熱性をさらに向上させることができるとともに、実装基板４９の実装密度の向上を図ることができる。
【０１２３】
なお、ＱＦＰ５２の組み立て主要手順については、実施の形態６のＱＦＮ４０とほぼ同じであり、ダイボンディング時に図２０に示すように角錐コレット４６を用いた方が好ましいことは言うまでもない。
【０１２４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２５】
前記実施の形態においては、第１層配線と第４層配線との間に２層の配線が形成されている場合について例示したが、１層の配線または３層以上の配線としてもよい。
【０１２６】
また、前記実施の形態７では、ＱＦＰ５２の各リード４１ｄにおいて、アウタリード４１ｉが配列される面から離れる方向に折り曲げられた箇所が、封止体４３の外部のアウタリード４１ｉに設けられている場合を説明したが、前記折り曲げの箇所は、アウタリード４１ｉからインナリード部４１ｂに亘る領域の何れかに形成されていればよく、例えば、インナリード部４１ｂのみに形成されていてもよい。
【０１２７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）接地電位と電気的に接続する第１配線およびボンディングワイヤが接続されるパッドとなる第２配線を容量電極とし、第１配線と第２配線との間の第１絶縁膜を容量絶縁膜とする容量成分を形成するので、高速ＬＳＩが形成された半導体チップを搭載するパッケージをワイヤボンディング法を用いて形成する場合においてもパッケージ内の信号伝送線路の特性インピーダンス整合をとることができる。
（２）インナリード部が封止体の実装面から離れる方向に折り曲げられていることにより、ボンディングワイヤの長さを短くすることができる。これにより、ワイヤ部分のインダクタンスの増加を抑えることができ、高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとるためのチップ内配線のマイクロストリップラインによって形成される容量を小さくできる。その結果、配線容量による出力信号の損失を小さくすることができ、ボンディングワイヤを用いた小型で、安価な樹脂封止型の高周波用の半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の要部平面図である。
【図２】図１中のＡ−Ａ線に沿った断面図である。
【図３】図１中のＢ−Ｂ線に沿った断面図である。
【図４】本発明の実施の形態１である半導体装置の要部断面図である。
【図５】本発明の実施の形態１である半導体装置における信号伝送線路の信号反射特性の容量依存性について示す説明図である。
【図６】本発明の実施の形態２である半導体装置の要部平面図である。
【図７】図６中のＡ−Ａ線に沿った断面図である。
【図８】図６中のＢ−Ｂ線に沿った断面図である。
【図９】本発明の実施の形態３である半導体装置の要部平面図である。
【図１０】図９中のＡ−Ａ線に沿った断面図である。
【図１１】図９中のＢ−Ｂ線に沿った断面図である。
【図１２】本発明の実施の形態４である半導体装置の要部平面図である。
【図１３】図１２中のＣ−Ｃ線に沿った断面図である。
【図１４】本発明の実施の形態５である半導体装置の要部断面図である。
【図１５】本発明の実施の形態５である半導体装置の要部断面図である。
【図１６】本発明の実施の形態６の半導体装置（ＱＦＮ）の構造の一例を示す平面図である。
【図１７】図１６に示すＱＦＮの構造を示す底面図である。
【図１８】図１７に示すＡ−Ａ線に沿って切断した構造を示す断面図である。
【図１９】図１７に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。
【図２０】図１６に示すＱＦＮの組み立てにおけるダイボンディング時の角錐コレットとインナリード部の位置関係の一例を示す構成図である。
【図２１】図１６に示すＱＦＮにおけるワイヤ長さのシミュレーション結果の一例を示す構成図である。
【図２２】比較例のＱＦＮにおけるワイヤ長さのシミュレーション結果の一例を示す構成図である。
【図２３】図１６に示すＱＦＮに組み込まれた半導体チップにおけるパッド配列と追加容量の大きさの一例を示す平面図である。
【図２４】図１６に示すＱＦＮの組み立てに用いられるリードフレームの構造の一例を示す部分平面図である。
【図２５】図１６に示すＱＦＮの組み立てにおけるワイヤボンディング時のリード加熱状態の一例を示す部分断面図である。
【図２６】図１６に示すＱＦＮの組み立てにおけるワイヤボンディング後の構造の一例を示す部分平面図である。
【図２７】図１６に示すＱＦＮの実装基板への実装状態の一例を示す部分断面図である。
【図２８】本発明の実施の形態６の変形例のＱＦＮの構造を示す平面図である。
【図２９】図２８に示すＱＦＮの構造を示す底面図である。
【図３０】図２８に示すＡ−Ａ線に沿って切断した構造を示す断面図である。
【図３１】図２８に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。
【図３２】図２８に示すＱＦＮに放熱部材の一例である放熱フィンが取り付けられた構造を示す断面図である。
【図３３】本発明の実施の形態７の半導体装置（ＱＦＰ）の実装基板への実装状態の一例を示す部分断面図である。
【符号の説明】
１ 半導体基板
１１ 第１層配線（第１配線）
１２ 第２層配線
１３ 第３層配線
１４Ａ 第４層配線（第２配線）
１４Ｂ 第４層配線（第３配線）
１５ 層間絶縁膜（第１絶縁膜）
１７ プラグ
１８ 保護膜
１９ 開口部
２１ 半導体チップ
２２Ａ ダイパッド
２２Ｂ アウターリード
２３ ワイヤ
２４ エポキシ樹脂
３１ 領域（第２領域）
３２ 領域
４０ ＱＦＮ（半導体装置）
４１ リードフレーム
４１ａ ダイパッド
４１ｂ インナリード部
４１ｃ 外部端子部
４１ｄ リード
４１ｅ 吊りリード
４１ｆ 凹部
４１ｇ 裏面
４１ｈ モールドライン
４１ｉ アウタリード（外部端子部）
４１ｊ 枠部
４２ 半導体チップ
４２ａ 主面
４２ｂ 裏面
４２ｃ ボンディングパッド（電極）
４２ｄ ＡＣ信号用パッド
４２ｅ ＡＣグラウンド用パッド
４２ｆ ＤＣ用パッド
４２ｇ 追加容量
４３ 封止体
４３ａ 実装面
４３ｂ 表面（反対側の面）
４３ｃ 側面
４４ ボンディングワイヤ
４５ ダイボンディング材
４６ 角錐コレット
４６ａ 接触面
４６ｂ 垂直方向の軸線
４７ ヒートブロック
４７ａ 位置マージン
４８ 半田
４９ 実装基板
４９ａ 端子
５０ ＱＦＮ（半導体装置）
５１ 放熱フィン（放熱部材）
５２ ＱＦＰ（半導体装置）
ＣＡＰＡ 領域（第１領域）
ＩＯ Ｉ／Ｏ回路（第１回路）
ＰＡＤ 領域（パッド領域）
【発明の属する技術分野】
本発明は、半導体装置に関し、特に、高周波での信号伝送および広帯域での高速な信号伝送が要求される半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
たとえば光通信用ＩＣのような高速ＬＳＩが形成された半導体チップを搭載するパッケージに対しては、ＤＣから実際に使用される高周波帯域までの広帯域の信号伝送が要求されている。特に、１０Ｇｂｉｔ／ｓｅｃ以上のビットレートにおいて、前記パッケージに対しては、高周波でのインピーダンス整合および低損失が要求されている。このような要求に対する対策として、信号伝送線路を形成したパッケージ基板の主面上に半導体チップをフェイスダウン方式で実装し、信号伝送線路の一端を半導体チップの主面に形成した電極パッドの直下まで延在することによって、信号伝送線路と電極パッドとがバンプ電極を介して電気的に接続するように実装する手段が考えられる。この手段によれば、信号伝送線路と半導体チップとを最短距離で接続することができるので、信号伝送線路から半導体チップの電極パッドに到るまでの伝送特性を良好に保存することができる。パッケージング材料としてセラミックを用いることにより、低損失でインピーダンス整合のとれた伝送線を形成することができる。また、パッケージング材料としてセラミックを用いて気密封止することによって半導体チップを外部環境から保護し、機械的強度、耐湿性、耐熱性および放熱性などに優れるパッケージを実現することができる。
【０００３】
たとえば特開平７−１４７３５２号公報では、パッケージ基板上に形成された信号伝送線路の配線幅を半導体チップと重なる領域で狭くし、半導体チップと信号伝送線路との間に形成される容量に起因するインピーダンスの低下を補償することによって、パッケージ内の信号伝送線路の特性インピーダンス整合を図る技術について開示されている。また、セラミックから形成されたパッケージ基板を用いることにより、パッケージにおける伝送信号の損失を低減する技術についても開示されている。
【０００４】
【発明が解決しようとする課題】
上記したようなパッケージ基板の主面上に半導体チップをフェイスダウン方式で実装する場合には、半導体チップの主面に形成した電極パッド上にバンプ電極（はんだボール）を形成する必要がある。このバンプ電極は、たとえば個々の半導体チップに切断する前の半導体ウェハの主面にフォトレジスト膜を形成およびパターニングした後、めっき法などを用いて電極パッド上に形成することになる。そのため、たとえば電極パッドとパッケージ基板とをワイヤボンディングすることで実装する手段に比べて、半導体ウェハに対しての処理工程数が増加してしまうこととなり、半導体ウェハの製造コストが高価になってしまうことになる。
【０００５】
また、半導体チップをフェイスダウン方式で実装することから、実装工程時においては、バンプ電極とパッケージ基板との接続部分が視認できなくなる。そのため、たとえばワイヤボンディング法によって半導体チップをパッケージ基板に実装する場合に比べて実装が困難になってしまうことから、パッケージの製造コストが高価になってしまうことになる。
【０００６】
また、パッケージング材料としてセラミックを用いた場合には、たとえばプラスチックを用いた場合に比べて材料コストが高くなることから、パッケージの製造コストが高価になってしまうことになる。
【０００７】
そこで、本発明者は、ワイヤボンディング法およびエポキシ樹脂などのプラスチックをパッケージング材料としたパッケージング法を用い、高速ＬＳＩが形成された半導体チップを搭載するパッケージを形成する手段について検討している。その中で、本発明者は以下のような課題を見出した。
【０００８】
すなわち、ワイヤボンディング法を用いることによって、ボンディングワイヤ部においてインピーダンスが増加することから、信号伝送線路から半導体チップの電極パッドに到るまでの伝送特性を良好に保存することができなくなってしまう問題が存在する。
【０００９】
本発明の目的は、ワイヤボンディング法を用い、高速ＬＳＩが形成された半導体チップを搭載するパッケージを形成する手段を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
すなわち、本発明は、半導体基板上に形成され、接地電位と電気的に接続された第１配線と、前記第１配線上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、信号伝送線路である第２配線とを有し、前記第２配線は第１領域と第２領域と第３領域とを含み、前記第２配線の前記第１領域にはボンディングワイヤが接続され、前記第２配線の前記第２領域における配線幅は前記第３領域における配線幅よりも大きいものである。
【００１３】
さらに、本発明は、半導体チップの主面より小さいダイパッドと、外部端子部およびインナリード部からなる複数のリードとを有しており、前記インナリード部は、前記外部端子部が配列する面から離れる方向に折り曲げられているリードフレームを準備する工程と、半導体素子および複数の電極を有する半導体チップを準備する工程と、前記半導体チップを前記ダイパッドより迫り出させて前記半導体チップの裏面と前記ダイパッドとを接合する工程と、前記半導体チップの電極とこれに対応する前記リードフレームのインナリード部とをボンディングワイヤによって電気的に接続する工程と、前記複数のリードそれぞれの外部端子部が封止体の実装面に露出され、それぞれのインナリード部が内部に配置されるように前記半導体チップ、前記ボンディングワイヤおよび前記複数のインナリード部を樹脂封止する工程と、前記複数のリードを前記リードフレームから分離する工程とを有するものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態の説明に用いる図面においては、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１５】
（実施の形態１）
本実施の形態１の半導体装置は、たとえば光通信用ＩＣ（高速ＬＳＩ）が形成された半導体チップを搭載するパッケージである。図１は本実施の形態１の半導体装置の要部平面図であり、図２は図１中のＡ−Ａ線に沿った断面図であり、図３は図１中のＢ−Ｂ線に沿った断面図であり、図４は本実施の形態１の半導体装置の要部断面図である。
【００１６】
図２および図３に示すように、本実施の形態１の半導体装置は、たとえば半導体素子が形成されるボンド基板となる単結晶シリコン（ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層）とベース基板となる単結晶シリコンとを酸化膜（ＢＯＸ（Ｂｕｒｉｅｄ Ｏｘｉｄｅ）層）を介して接着した後、ボンド基板を薄膜化することによって形成した半導体基板１を用いて形成される。図２および図３中での図示を省略したＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）回路（第１回路）ＩＯ（図１参照）が形成される領域において、半導体基板１のＳＯＩ層には、たとえばｎｐｎ型バイポーラトランジスタおよびｐｎｐ型バイポーラトランジスタのうちの少なくとも一方が形成されている。
【００１７】
半導体基板１上には、下層から順に第１層配線（第１配線）１１を含む配線層（第１配線層）、第２層配線１２を含む配線層、第３層配線１３を含む配線層および第４層配線１４Ａ、１４Ｂを含む配線層（第２配線層）が形成されている。これらの配線は、たとえばＴｉ（チタン）膜、ＴｉＮ（窒化チタン）膜およびＴｉ膜を積層してなるバリア導体膜と、主導電層となるＡｌ（アルミニウム）合金膜と、Ｔｉ膜およびＴｉＮ膜を積層してなるバリア導体膜との積層膜をパターニングすることで形成することができる。最上層配線となる第４層配線１４Ａ、１４Ｂの主導電層のＡｌ合金膜は、他の配線の主導電層のＡｌ合金膜より相対的に厚い膜厚で形成されている。また、第１層配線１１と半導体基板１との間および各配線間には、たとえば酸化シリコンからなる層間絶縁膜（第１絶縁膜）１５が形成されている。第４層配線１４Ａを除く各配線間は、プラグ１７を介して電気的に接続されている。このプラグ１７は、たとえば層間絶縁膜１５に形成した孔部内にＴｉ膜とＴｉＮ膜とからなる積層膜およびＷ膜を順次堆積した後、その孔部の外部の積層膜およびＷ膜を除去することによって形成することができる。
【００１８】
第４層配線（第２配線）１４Ａは、信号伝送線であり、Ｉ／Ｏ回路１９と電気的に接続されている。また、第４層配線１４Ａおよび第１層配線１１は、その間に誘電体（層間絶縁膜１５）を挟むことにより、いわゆるマイクロストリップ線路（構造）を形成している。第４層配線１４Ｂは、第３層配線１３、第２層配線１２および第１層配線１１を介して接地（基準）電位（ＧＮＤ）と電気的に接続されている。また、第４層配線１４Ａ、１４Ｂの端部の領域（パッド領域）ＰＡＤ（図１参照）は、ワイヤボンディングのためのボンディングパッドとなっている。第４層配線１４Ａ、１４Ｂの上部には、下層から酸化シリコン膜、窒化シリコン膜およびポリイミド膜を積層してなる保護膜１８が形成されている。この保護膜１８には、前記ボンディングパッド上において開口部１９が形成されている。
【００１９】
図４に示すように、本実施の形態１の光通信用ＩＣが形成された半導体チップ２１は、たとえばリードフレームのダイパッド２２Ａに接着され、第４層配線１４Ａ、１４Ｂの端部の領域ＰＡＤ（図１参照）とアウターリード２２ＢとがＡｕ（金）からなるワイヤ２３によってワイヤボンディングされ、エポキシ樹脂２４によって封止されることによってパッケージングされている。エポキシ樹脂２４のようなプラスチックをパッケージング材料として用いることにより、たとえばセラミックをパッケージング材料として用いた場合よりも相対的にパッケージの製造コストを低減することができる。
【００２０】
ところで、本実施の形態１のパッケージにおける線路インピーダンスＺは、インダクタンスをＬとし容量をＣとすると、簡易的にＺ＝（Ｌ／Ｃ）１／２ と表すことができる。線路インピーダンスＺは、パッケージ内の信号伝送線路の特性インピーダンス整合を図るために、たとえば５０Ωというように所定の値（第１の値）で規定される。上記したように、本実施の形態１においては、半導体チップ２１とリードフレームとをワイヤボンディングする手段が用いられている。そのため、ワイヤ２３におけるインダクタンス成分が加わることにより、線路インピーダンスＺが変動してしまうことになる。そこで、本実施の形態１では、第４層配線１４Ａについて、領域ＰＡＤを含む端部からの領域（第１領域）ＣＡＰＡをＩ／Ｏ回路ＩＯに向かって延在する領域（第３領域）に比べて配線幅を広く形成する。ここで、本実施の形態において、配線幅とは、配線の延在方向と直交する方向における配線の大きさのことを示すものとする。そして、第４層配線１４Ａの領域ＣＡＰＡおよび第１層配線１１を容量電極とし、第１層配線１１と第４層配線１４Ａとの間の３層の層間絶縁膜１５を容量絶縁膜とするキャパシタを形成する。また、第４層配線１４Ａについて、領域ＰＡＤを含む端部からの領域ＣＡＰＡの配線幅をボンディングパッドとなっている部分とすることにより、所定の容量値のキャパシタの設計を容易にすることが可能となる。このキャパシタを形成することにより、キャパシタにおける容量成分によってワイヤ２３におけるインダクタンス成分を相殺することができる。それにより、ワイヤ２３を用いたワイヤボンディング法によって半導体チップ２１とアウターリード２２Ｂとを電気的に接続した際に、線路インピーダンスＺの変動を防ぎ、パッケージ内の信号伝送線路の特性インピーダンス整合を図ることが可能となる。第４層配線１４Ａを伝わる信号の伝送速度（周波数）が大きくなるに従って、信号の反射が懸念されるが、パッケージ内の信号伝送線路の特性インピーダンス整合をとることができるので、第４層配線１４Ａを伝わる信号が高周波（たとえば周波数１ＧＨｚ程度以上）である場合においても、信号の反射を防ぐことが可能となる。
【００２１】
また、第１層配線１１および第４層配線１４Ａを用いて所定の容量値のキャパシタを形成する場合に、第１層配線１１と第４層配線１４Ａとの間の層間絶縁膜１５の膜厚が薄くなると、それに合わせて上記領域ＣＡＰＡにおける第４層配線１４Ａの配線幅を狭くし、領域ＣＡＰＡにおける第４層配線１４Ａの面積を小さくする必要がある。この場合、配線幅を狭くすることに伴って、第４層配線１４Ａの加工精度が低下してしまうことが懸念される。また、第４層配線１４Ａの配線幅が狭くなることによって、第４層配線１４Ａの抵抗成分が増加し、信号伝送線である第４層配線１４Ａを伝わる信号の品質が低下してしまうことも懸念される。一方、本実施の形態１においては、第１層配線１１と第４層配線１４Ａとの間には３層の層間絶縁膜１５が形成されていることから、そのような不具合を解消することができる。
【００２２】
また、第４層配線１４Ａは、領域ＣＡＰＡとそれ以外の領域とが平面で順テーパー状に形成された領域（第２領域）３１を介して連続するように形成する。この領域３１を設けずに領域ＣＡＰＡのみで容量調整を行った場合には、上記線路インピーダンスＺが低下してしまうことが懸念されるが、領域３１を設けることによってそのような不具合を防ぐことが可能となる。
【００２３】
また、前述したように、ボンディングパッドとなっている第４層配線１４Ａ、１４Ｂの領域ＰＡＤは、第４層配線１４Ａ、１４Ｂの端部に配置されている。ここで、第４層配線１４Ａについては、その端部が半導体チップ２１の外周部近くに達するようにパターニングすることによってワイヤ２３の長さを短くすることが可能となる。すなわち、ワイヤ２３の長さを短くできることによって、ワイヤ２３のインダクタンス成分を低減することができる。それにより、上記キャパシタの容量値についても小さく設定することが可能となる。その結果、高周波信号を第４層配線１４Ａに伝送する場合でも、損失なく伝送することができる。
【００２４】
本発明者は、ワイヤ２３のインダクタンスを１ｎＨとし、第４層配線１４Ａの領域ＰＡＤと領域３１との間の距離Ｌ１（図１参照）を０μｍ、５０μｍおよび１００μｍの３通りに設定した場合における第４層配線１４Ａの信号反射特性の容量依存性について実験により調べた。図５に示すように、その距離Ｌ１が大きくなるに従って、第４層配線１４Ａを伝わる信号の周波数に対する電圧定在波比（Ｖｏｌｔａｇｅ Ｓｔａｎｄｉｎｇ Ｗａｖｅ Ｒａｔｉｏ；ＶＳＷＲ）は小さくなる。この電圧定在波比が小さくなるということは、上記第１層配線１１（図１〜図３参照）、第４層配線１４Ａおよび層間絶縁膜１５（図１〜図３参照）を用いて形成したキャパシタの容量値が大きくなり、伝送信号の損失が大きくなることになる。前述したように、本実施の形態１の半導体装置は光通信用ＩＣであり、第４層配線１４Ａを伝わる信号の周波数は１２ＧＨｚ程度以下である。図５に示したように、上記距離Ｌ１が１００μｍである第４層配線１４Ａにこのような周波数帯の信号が伝わる場合には、伝送信号の損失が大きくなることから、距離Ｌ１を１００μｍで設計することは不適ということになる。一方、電圧定在波比が大きくなるということは、第４層配線１４Ａを伝わる信号の反射が大きくなるということになる。また前述したように、第４層配線１４Ａを伝わる信号の伝送速度（周波数）が大きくなるに従って伝送信号の反射は大きくなるものであり、本実施の形態１の半導体装置は光通信用ＩＣであることから、第４層配線１４Ａには高周波（たとえば周波数１ＧＨｚ程度以上）信号が伝わる。そのため、図５に示したように、距離Ｌ１が０μｍである場合には、第４層配線１４Ａを伝わる信号の反射が大きくなり、距離Ｌ１を０μｍで設計することは不適ということになる。そこで、距離Ｌ１を０μｍと１００μｍとの間の５０μｍで設計すると、第４層配線１４Ａにおける伝送信号の損失および反射の双方を防ぐことが可能となる。なお、本発明者による実験においては、距離Ｌ１を５０μｍとすることで第４層配線１４Ａにおける伝送信号の損失および反射の双方を防ぐことが可能となったが、この距離Ｌ１は、第４層配線１４Ａ以外の部材の設計値に合わせて変更可能であることは言うまでもない。
【００２５】
上記したように、本実施の形態１によれば、ワイヤ２３を用いたワイヤボンディング法によって半導体チップ２１とアウターリード２２Ｂとを電気的に接続した場合において、パッケージ内の信号伝送線路の特性インピーダンス整合をとることができる。それにより、本実施の形態１の光通信用ＩＣにおいては、信号の伝送速度を向上することができる。また、第４層配線１４Ａにおける伝送信号の損失および反射の双方を防ぐことができるので、伝送信号の波形が歪んでしまうことを防ぐことができる。それにより、本実施の形態１の半導体装置の信号の受信感度を向上することができる。
【００２６】
（実施の形態２）
次に、本実施の形態２の半導体装置について説明する。図６は本実施の形態２の半導体装置の要部平面図であり、図７は図６中のＡ−Ａ線に沿った断面図であり、図８は図６中のＢ−Ｂ線に沿った断面図である。
【００２７】
本実施の形態２の半導体装置は、前記実施の形態１の半導体装置における第１層配線１１（図１〜図３参照）の平面形状を変化させたものである。すなわち、図６〜図８に示すように、ボンディングパッドとなっている第４層配線１４Ａ、１４Ｂの端部の領域ＰＡＤの下部に、第１層配線１１が配置されないように第１層配線１１をパターニングするものである。これにより、領域ＰＡＤにおいては、第４層配線１４Ａ、１４Ｂと第１層配線１１との間に第４層配線１４Ａ、１４Ｂおよび第１層配線１１より相対的に機械的強度の小さい層間絶縁膜１５は存在しないことになるので、そのボンディングパッドにワイヤ２３（図４参照）をボンディングする際の衝撃を緩和することができる。その結果、層間絶縁膜１５にクラックが生じてしまうことを防ぐことができる。
【００２８】
上記のような本実施の形態２の半導体装置によっても、前記実施の形態１の半導体装置と同様の効果を得ることができる。
【００２９】
（実施の形態３）
次に、本実施の形態３の半導体装置について説明する。図９は本実施の形態３の半導体装置の要部平面図であり、図１０は図９中のＡ−Ａ線に沿った断面図であり、図１１は図９中のＢ−Ｂ線に沿った断面図である。
【００３０】
本実施の形態３の半導体装置は、前記実施の形態３の半導体装置における第１層配線１１（図１〜図３参照）の平面形状を変化させたものである。すなわち、平面において第１層配線１１を領域ＰＡＤに配置されるようにパターニングするものである。それにより、平面において前記実施の形態１の場合より小面積の第１層配線１１と第４層配線１４Ａとを用いて容量成分を形成し、本実施の形態３のパッケージ内の信号伝送線路の特性インピーダンス整合をとることができる。
【００３１】
上記のような本実施の形態３の半導体装置によっても、前記実施の形態１の半導体装置と同様の効果を得ることができる。
【００３２】
（実施の形態４）
次に、本実施の形態４の半導体装置について説明する。図１２は本実施の形態４の半導体装置の要部平面図であり、図１３は図１２中のＣ−Ｃ線に沿った断面図である。
【００３３】
本実施の形態４の半導体装置は、前記実施の形態１の半導体装置における第４層配線（第３配線）１４Ｂ（図１〜図３参照）の平面形状を変化させたものである。すなわち、図１２および図１３に示すように、本実施の形態４の半導体装置において第４層配線１４Ａ、１４Ｂは、一定の間隔を隔てて配置されるコプレーナ構造を形成するものである。これにより、第４層配線１４Ａと第４層配線１４Ｂとの間で、容量成分Ｃ１を形成することができる。このような容量成分Ｃ１を形成することによっても、パッケージ内の信号伝送線路の特性インピーダンス整合をとることができる。また、その容量成分Ｃ１は、第４層配線１４Ａ、１４Ｂの厚さｔ、および第４層配線１４Ａと第４層配線１４Ｂとの間隔ｓが要素となって決定されるものである。そのため、これらの値に比べて大きな３層の層間絶縁膜１５（図２および図３参照）の膜厚の制御によって容量値を制御する前記実施の形態１に比べて、本実施の形態４における容量成分Ｃ１の容量値の制御を容易にすることができる。
【００３４】
上記のような本実施の形態４の半導体装置によっても、前記実施の形態１の半導体装置と同様の効果を得ることができる。
【００３５】
（実施の形態５）
次に、本実施の形態５の半導体装置について説明する。図１４および図１５は、本実施の形態５の半導体装置の要部断面図である。
【００３６】
本実施の形態５の半導体装置は、前記実施の形態１における第１層配線１１（図１〜図３参照）を省略したものである。すなわち、図１４および図１５に示すように、半導体基板１のＳＯＩ層を接地（基準）電位（ＧＮＤ）と電気的に接続し、第４層配線１４Ｂと電気的に接続する第２層配線１２をプラグ１７を介してそのＳＯＩ層と電気的に接続したものである。これにより、本実施の形態５においては、前記実施の形態１において第１層配線１１と第４層配線１４Ａとの間で形成した容量成分と同様の容量成分を半導体基板（ＳＯＩ層）と第４層配線１４Ａとの間で形成することができる。その結果、本実施の形態５によれば、第１層配線１１を形成する工程を省略することができるので、本実施の形態５の半導体装置の製造工程数を低減することができる。すなわち、本実施の形態５の半導体装置の製造に要するＴＡＴ（Ｔｕｒｎ Ａｒｏｕｎｄ Ｔｉｍｅ）を短縮することが可能となる。
【００３７】
上記のような本実施の形態５の半導体装置によっても、前記実施の形態１の半導体装置と同様の効果を得ることができる。
【００３８】
（実施の形態６）
図１６は本発明の実施の形態６の半導体装置（ＱＦＮ）の構造の一例を示す平面図、図１７は図１６に示すＱＦＮの構造を示す底面図、図１８は図１７に示すＡ−Ａ線に沿って切断した構造を示す断面図、図１９は図１７に示すＢ−Ｂ線に沿って切断した構造を示す断面図、図２０は図１６に示すＱＦＮの組み立てにおけるダイボンディング時の角錐コレットとインナリード部の位置関係の一例を示す構成図、図２１は図１６に示すＱＦＮにおけるワイヤ長さのシミュレーション結果の一例を示す構成図、図２２は比較例のＱＦＮにおけるワイヤ長さのシミュレーション結果の一例を示す構成図、図２３は図１６に示すＱＦＮに組み込まれた半導体チップにおけるパッド配列と追加容量の大きさの一例を示す平面図、図２４は図１６に示すＱＦＮの組み立てに用いられるリードフレームの構造の一例を示す部分平面図、図２５は図１６に示すＱＦＮの組み立てにおけるワイヤボンディング時のリード加熱状態の一例を示す部分断面図、図２６は図１６に示すＱＦＮの組み立てにおけるワイヤボンディング後の構造の一例を示す部分平面図、図２７は図１６に示すＱＦＮの実装基板への実装状態の一例を示す部分断面図、図２８は本発明の実施の形態６の変形例のＱＦＮの構造を示す平面図、図２９は図２８に示すＱＦＮの構造を示す底面図、図３０は図２８に示すＡ−Ａ線に沿って切断した構造を示す断面図、図３１は図２８に示すＢ−Ｂ線に沿って切断した構造を示す断面図、図３２は図２８に示すＱＦＮに放熱部材の一例である放熱フィンが取り付けられた構造を示す断面図である。
【００３９】
図１６〜図１９に示す本実施の形態６の半導体装置は、図２４に示すようなリードフレーム４１を用いて組み立てられるワイヤボンディングタイプで、小型かつ樹脂封止型の高周波用の半導体パッケージである。すなわち、前記半導体装置は、高周波の信号伝送をプラスチックパッケージとして低価格で実現するものであり、本実施の形態６では、前記半導体装置の一例として、ノンリードタイプのＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−ｌｅａｄｅｄ Ｐａｃｋａｇｅ） ４０を取り上げて説明する。
【００４０】
ＱＦＮ４０の構成について説明すると、半導体素子および複数のボンディングパッド（電極）４２ｃを有するＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ） チップである半導体チップ４２と、半導体チップ４２の主面４２ａより小さく、かつ半導体チップ４２の裏面４２ｂと接合するダイパッド（タブともいう）４１ａと、半導体チップ４２を樹脂封止する封止体４３と、封止体４３の実装面４３ａに露出する外部端子部４１ｃと封止体４３の内部に配置されるインナリード部４１ｂとからなる複数のリード４１ｄと、半導体チップ４２の複数のボンディングパッド４２ｃと複数のインナリード部４１ｂとをそれぞれに電気的に接続する複数のボンディングワイヤ４４と、ダイパッド４１ａと半導体チップ４２とを接着するダイボンディング材４５とからなり、複数のリード４１ｄのインナリード部４１ｂのそれぞれは封止体４３の実装面４３ａから離れる方向に折り曲げられている。
【００４１】
すなわち、ＱＦＮ４０は、複数のリード４１ｄのそれぞれのインナリード部４１ｂが、封止体４３の内方に向かって折り曲げられた小タブ構造の小型半導体パッケージである。
【００４２】
なお、ＱＦＮ４０は、高周波用の半導体パッケージであり、高速動作によって半導体チップ４２から発せられる熱を放熱するため、半導体チップ４２と接合するダイパッド４１ａを、図１７に示すように封止体４３の実装面４３ａに露出させた放熱構造を有している。
【００４３】
さらに、ＱＦＮ４０は、高周波用の半導体パッケージであるため、高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとることをより容易にした構造となっている。すなわち、複数のリード４１ｄそれぞれのインナリード部４１ｂを封止体４３の内方に向けて折り曲げたことにより、チップ側のボンディングパッド４２ｃとインナリード部４１ｂのボンディング位置の高さを近づけ、ボンディングワイヤ４４の長さを可能な限り短くし、これにより、ワイヤ部分のインダクタンスの増加を抑えて高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとることが容易になる。
【００４４】
そこで、ボンディングワイヤ４４の長さをワイヤボンディング可能な範囲で極力短くするために、チップ端−インナリード部端の距離をパッケージ組み立て可能な範囲でできる限り短くした構造となっている。
【００４５】
図２０は、チップ端−インナリード部端の距離（Ｒ）と角錐コレット４６の関係を示したものである。
【００４６】
まず、チップ端−インナリード部端の距離（Ｒ）をなるべく小さくするには、ダイボンディングの位置精度を高めなければならない。そこで、ダイボンディング時に半導体チップ４２を吸着搬送する手段として角錐コレット４６を用いることが好ましい。角錐コレット４６は、平坦コレットに比較して、半導体チップ４２の主面４２ａの外周端を支持するため半導体チップ４２を配置する際の位置精度を高めることができ、ダイボンディングの位置精度を±０．０５ｍｍとすることができる。
【００４７】
ただし、角錐コレット４６を採用するにあたり、角錐コレット４６の外周端部がインナリード部４１ｂの先端に干渉しないように角錐コレット４６の外周端部の半導体チップ４２からの突出量（Ｑ）を極力小さくする必要がある。
【００４８】
そこで、半導体チップ４２を吸着保持可能な範囲で、突出量（Ｑ）が最も小さくなるような角錐コレット４６の接触面４６ａの傾斜角度（θ）を算出すると、θ＝４５°以下となった。
【００４９】
これは、チップ吸着時に角錐コレット４６の半導体チップ４２に接触する接触面４６ａと、角錐コレット４６の垂直方向の軸線４６ｂとの成す角度（前記傾斜角度θ）を４５°以下にすると、角錐コレット４６の前記突出量（Ｑ）を小さくできるが、４５°より大幅に小さくなると、チップ吸着力が弱まるため、傾斜角度（θ）を４５°に設定することが好ましい。
【００５０】
そこで例えば、傾斜角度（θ）をθ＝４５°とすると、チップ端−角錐コレットの外周端部の距離（Ｑ）は、Ｑ＝０．１３ｍｍとする事が出来る。
【００５１】
また、インナリード部４１ｂの先端位置の精度は±０．０２５ｍｍであり、さらに、ダイボンディングの位置精度は±０．０５ｍｍであるため、したがって、角錐コレット４６の外周端部からインナリード部４１ｂの先端までの距離を（Ｐ）とすると、（Ｐ）として最低限必要な寸法は、Ｐ＝０．０２５ｍｍ＋０．０５ｍｍ＝０．０７５ｍｍとなる。
【００５２】
さらに、チップ端−インナリード部端の距離（Ｒ）は、（Ｒ）＝（Ｑ）＋（Ｐ）であり、（Ｒ）＝（Ｑ）＋（Ｐ）＝０．１３ｍｍ＋０．０７５ｍｍ＝０．２０５ｍｍとなる。
【００５３】
したがって、チップ端−インナリード部端の距離（Ｒ）を０．２０５ｍｍ以上狭くするのは困難なことが分かり、距離（Ｒ）の最低値の一例を０．２０５ｍｍとする。
【００５４】
次に、本実施の形態６のＱＦＮ４０では、ボンディングワイヤ４４の長さをなるべく短くするために、半導体チップ４２のボンディングパッド４２ｃの高さとインナリード部４１ｂのボンディング位置の高さがより近づくようにインナリード部４１ｂを上方（封止体４３の実装面４３ａから離れる方向）に折り曲げており、このような状態でボンディングワイヤ４４の長さをシミュレーションによって求めたものが図２１である。
【００５５】
図２１に示すシミュレーションでは、ボンディングワイヤ４４の平面長さ（平面への投影長さ）を（Ｓ）とし、高さを（Ｔ）とし、傾斜部長さを（Ｕ）とし、さらにボンディングワイヤ４４の平面長さの目標値を０．４ｍｍ以下とし、実際長さの目標値を０．６５ｍｍ以下として、かつ高周波信号の伝送経路のインピーダンスや半導体チップ４２のマイクロストリップラインの容量などの条件を設定してシミュレーションを行うと、平面長さ（Ｓ）が（Ｓ）＝０．３８５ｍｍ、実際長さ（Ｔ＋Ｕ）＝０．６１７ｍｍとなり、何れも目標値範囲内に収まった。
【００５６】
したがって、ボンディングワイヤ４４の長さを、一例として０．６５ｍｍ以下とすることが望ましい。
【００５７】
なお、図２２は、図２１に対する比較例として、インナリード部４１ｂに折り曲げが形成されていない場合をシミュレーションしたものである。すなわち、ダイパッド４１ａとインナリード部４１ｂが同じ高さに配置されており、したがって、半導体チップ４２のボンディングパッド４２ｃの位置よりインナリード部４１ｂのボンディング位置の高さの方が遥かに下方の場合である。
【００５８】
図２２に示す比較例のシミュレーションでは、傾斜部長さ（Ｕ）が（Ｕ）＝０．５６２ｍｍとなり、さらに実際長さ（Ｔ＋Ｕ）＝０．７６２ｍｍとなって、実際長さの目標値０．６５ｍｍ以下より大幅に外れてしまう。
【００５９】
したがって、高周波動作する半導体装置用のパッケージとして、インピーダンス整合を容易にするために、インナリード部４１ｂを折り曲げる事が非常に有効であることがわかる。
【００６０】
次に、ＱＦＮ４０は、小タブ構造の半導体パッケージである。
【００６１】
すなわち、ダイパッド４１ａの大きさが半導体チップ４２の主面４２ａより小さく、ダイパッド４１ａが半導体チップ４２の外周部より引っ込んだ構造である。
【００６２】
これにより、図２５に示すように、ワイヤボンディング時のヒートブロック４７とダイパッド４１ａの位置マージン４７ａを確保することができ、ワイヤボンディング時のヒートブロック４７とダイパッド４１ａの干渉を防ぐことができる。
【００６３】
さらに、小タブ構造であることにより、図２４に示すリードフレーム４１の加工においてもインナリード部４１ｂの曲げ成形を行う際のマージンを確保することができる。
【００６４】
また、ＱＦＮ４０のダイパッド４１ａは、図１７に示すように、その４つの角部においてそれぞれ吊りリード４１ｅによって支持されており、それぞれの吊りリード４１ｅには、それぞれの実装側の面の外部端子部４１ｃと隣接した箇所に図１８に示す凹部４１ｆが形成されている。
【００６５】
樹脂封止の際には、封止用樹脂が凹部４１ｆ内に入り込んで、図１７に示すように封止体４３の実装面４３ａにおいて吊りリード４１ｅのその両側の外部端子部４１ｃに隣接する箇所が封止用樹脂内に隠れる構造になっている。
【００６６】
これによって、ＱＦＮ４０を、図２７に示すように実装基板４９に半田実装した際の吊りリード４１ｅと、これに隣接する外部端子部４１ｃとの半田ショートを防止できる。
【００６７】
次に、本実施の形態６のＱＦＮ４０において、例えば、１０ＧＨｚの高周波信号の伝送を実現しようとすると、ボンディングワイヤ４４を短くするだけでは困難であるため、図１〜図３に示す実施の形態１で説明したようなマイクロストリップ線路が形成された半導体チップ４２を採用する。
【００６８】
この場合の半導体チップ４２は、接地電位と電気的に接続された第１層配線（第１配線）１１と、第１層配線１１上に形成された層間絶縁膜（第１絶縁膜）１５と、層間絶縁膜１５上に形成され、かつ信号伝送線路である第４層配線（第２配線）１４Ａとを有しており、さらに第４層配線１４Ａは、第１領域ＣＡＰＡと第２領域３１と第３領域とを含んでおり、また、第４層配線１４Ａの第２領域３１は、第１領域ＣＡＰＡおよび前記第３領域の間に位置し、かつ第４層配線１４Ａの第１領域ＣＡＰＡにはボンディングワイヤ４４が接続されるとともに、第４層配線１４Ａの第２領域３１における配線幅は前記第３領域における配線幅よりも大きく形成されている。
【００６９】
このようにしてマイクロストリップ線路が形成された半導体チップ４２を用い、かつボンディングワイヤ４４をボンディング可能な限り短くしてワイヤ部分のインダクタンスの増加を減らすことにより、高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとることが可能になる。
【００７０】
すなわち、半導体チップ４２におけるインピーダンスと、ワイヤ部分におけるインピーダンスと、リード４１ｄにおけるインピーダンスと、実装基板４９の端子４９ａ（図２７参照）におけるインピーダンスとで整合を図ることができる。例えば、それぞれのインピーダンスを５０Ωにそろえる。これにより、高周波信号の反射を無くして信号にノイズがのることを防げる。
【００７１】
また、ボンディングワイヤ４４によるインダクタンスの増加を抑え、インピーダンスを整合するために追加する容量を小さくする事により、出力における高周波信号の損失を抑えることができる。
【００７２】
なお、図２３は、３６ピン用の半導体チップ４２のパッドレイアウトを一例として図示したものであり、３６ピンのうちの４ピンを１０ＧＨｚの高周波用の信号端子として用いた場合である。図２３では、追加容量４２ｇが形成されたボンディングパッド４２ｃがそれぞれ高周波用のパッドであり、図中向かって左側の列に配置された４つの高周波用のパッドが入力用のものであり、一方、向かって右側の列に配置された４つの高周波用のパッドが出力用のものである。
【００７３】
また、図２３に示す３６個の各パッドにおいて、それぞれ斜線記載のパッドがＡＣ信号用パッド４２ｄ、点々記載のパッドがＡＣグラウンド用パッド４２ｅ、白抜き記載のパッドがＤＣ用パッド４２ｆを示しており、それぞれのパッドに記載された追加容量４２ｇの矢印の大きさが容量の大きさを表している。
【００７４】
なお、線路インピーダンスＺは、インダクタンスをＬとし、容量をＣとすると、簡易的にＺ＝（Ｌ／Ｃ）１／２ と表すことができる。
【００７５】
そこで、本実施の形態６のＱＦＮ４０では、ボンディングワイヤ４４の長さに応じて、インピーダンス（Ｚ）を整合させるために容量（Ｃ）を微小変化させてチップ上のマイクロストリップ線路の容量を変えている。すなわち、図２６に示すように各辺のワイヤ列においてインナリード部４１ｂの先端の配列に起因して角部に向かうワイヤほど長くなる。
【００７６】
したがって、ＱＦＮ４０においては、ボンディングワイヤ４４の長さに応じて、図１に示す第１層配線（第１配線）１１上の第４層配線（第２配線）１４ＡのＣＡＰＡ（第１領域）の面積の大きさを変えてチップ内容量の大きさを変えており、このようにして各線路のインピーダンスの整合を図ることが可能になる。
【００７７】
また、図２３に示すように、半導体チップ４２のパッドレイアウトにおいて、高速信号用の入力電極（向かって左側の列のＡＣ信号用パッド４２ｄ）と対向した位置に高速信号用の出力電極（向かって右側の列のＡＣ信号用パッド４２ｄ）が配置されている。
【００７８】
このようにして入力側の高速信号用パッドと出力側の高速信号用パッドとを対向させて配置することにより、信号の流れを円滑にすることができ、出力側の損失を抑えることができる。
【００７９】
なお、本実施の形態６におけるＱＦＮ４０の各リード４１ｄやダイパッド４１ａは、例えば、厚さ０．２ｍｍの銅合金などから形成され、また、封止体４３は、例えば、熱硬化性樹脂のエポキシ樹脂などによって形成されている。
【００８０】
さらに、ボンディングワイヤ４４は、例えば、金線である。
【００８１】
次に、本実施の形態６のＱＦＮ４０の製造方法について説明する。
【００８２】
まず、半導体チップ４２の主面４２ａより小さいダイパッド４１ａと、外部端子部４１ｃおよびインナリード部４１ｂからなる複数のリード４１ｄとを有しており、インナリード部４１ｂは、外部端子部４１ｃが配列する面から離れる方向に折り曲げられている図２４に示すリードフレーム４１を準備する。
【００８３】
一方、半導体素子および複数のボンディングパッド４２ｃを有する半導体チップ４２を準備する。
【００８４】
なお、半導体チップ４２として、図１に示すような第１層配線（第１配線）１１と、第４層配線１４Ａと、これらに挟まれた層間絶縁膜（第１絶縁膜）１５とから成るマイクロストリップ線路が、図２３に示すような高周波用信号用のパッド（ＡＣ信号用パッド４２ｄ）に設けられたものを用いる。
【００８５】
その際、半導体チップ４２では、ボンディングワイヤ４４の長さに応じて、図１に示す第１層配線１１上の第４層配線１４Ａの第１領域ＣＡＰＡの面積の大きさを変えてチップ内容量の大きさを変えており、このようにして各線路のインピーダンスの整合を図る。
【００８６】
すなわち、半導体チップ４２のボンディングパッド４２ｃには、図２３に示すような追加容量４２ｇが形成されたマイクロストリップ線路と接続された高周波信号用のパッド（ＡＣ信号用パッド４２ｄ）が含まれており、インピーダンスの整合を図るために、接続されるボンディングワイヤ４４の長さに応じて追加容量４２ｇの大きさもパッドごとに異なっている。
【００８７】
したがって、一辺のパッド列において中央寄りのパッドの方がインナリード部４１ｂの先端との距離の関係でボンディングワイヤ４４の長さが短いため、比較的必要な追加容量４２ｇの大きさが小さく、端部寄りのパッドの方がボンディングワイヤ４４の長さが長いため、必要な追加容量４２ｇの大きさが大きくなる。
【００８８】
さらに、入力側の高周波信号のパッドに対向する位置に出力側の高周波信号のパッドが配置されており、高周波信号の流れがスムーズになるようにそれぞれ配置されている。
【００８９】
その後、半導体チップ４２をダイパッド４１ａより迫り出させて半導体チップ４２の裏面４２ｂとダイパッド４１ａとを接合するダイボンディングを行う。
【００９０】
その際、接触面４６ａの傾斜角度が４５°以下の角錐コレット４６を用いて半導体チップ４２を吸着保持してダイパッド４１ａ上に配置することにより、ダイボンディングの位置精度を±０．０５ｍｍに抑えることができるとともに、図２０に示すように角錐コレット４６の外周端をインナリード部４１ｂの先端に干渉させることなく角錐コレット４６の昇降を行うことができる。
【００９１】
なお、半導体チップ４２はダイボンディング材４５を介してダイパッド４１ａ上に接着させる。
【００９２】
その後、半導体チップ４２のボンディングパッド４２ｃとこれに対応するリードフレーム４１のインナリード部４１ｂとを、図２６に示すようにボンディングワイヤ４４によって電気的に接続するワイヤボンディングを行う。
【００９３】
その際、図２５に示すように、ダイパッド４１ａと各リード４１ｄとをヒートブロック４７上に配置した際に、ＱＦＮ４０はダイパッド４１ａの大きさが半導体チップ４２の主面４２ａより小さな小タブ構造であるため、ダイパッド４１ａが半導体チップ４２の外周部より引っ込んだ状態となり、ヒートブロック４７とダイパッド４１ａの位置マージン４７ａを確保することができる。
【００９４】
これにより、ワイヤボンディング時のヒートブロック４７とダイパッド４１ａとが干渉することを防止できる。
【００９５】
なお、図２６に示すように、インナリード部４１ｂの先端の位置に起因してワイヤ列の角部に向かうほどそれぞれのボンディングワイヤ４４の長さは長くなる。
【００９６】
したがって、図２３に示すように高周波信号用のパッド（ＡＣ信号用パッド４２ｄ）は、半導体チップ４２の角部付近には配置しない方が好ましく、また各伝送経路におけるインピーダンスの整合を図るためには、高周波信号用のパッド（ＡＣ信号用パッド４２ｄ）のうち、角部の近傍に配置された高周波信号用のパッドほど追加容量４２ｇを大きく設定しなければならない。
【００９７】
その後、樹脂封止を行って封止体４３を形成する。
【００９８】
ここでは、図２４に示すモールドライン４１ｈに沿って樹脂封止を行う。
【００９９】
その際、複数のリード４１ｄそれぞれの外部端子部４１ｃとダイパッド４１ａの裏面４１ｇとが封止体４３の実装面４３ａに露出され、かつそれぞれのインナリード部４１ｂが内部に配置されるように半導体チップ４２、各ボンディングワイヤ４４および複数のインナリード部４１ｂを樹脂封止する。
【０１００】
その後、複数のリード４１ｄおよび各吊りリード４１ｅをリードフレーム４１の枠部４１ｊから切断分離してＱＦＮ４０の組み立て完了となる。
【０１０１】
次に、図２７に示すＱＦＮ４０の実装基板４９への実装構造について説明する。
【０１０２】
高周波信号を処理する半導体チップ４２からは、大量の熱が発せられるが、その放熱を封止体４３の実装面４３ａに露出したダイパッド４１ａの裏面４１ｇを介して行う。
【０１０３】
すなわち、封止体４３の実装面４３ａに露出した各外部端子部４１ｃを半田４８を介して実装基板４９の端子４９ａに接続するとともに、同じく封止体４３の実装面４３ａに露出したダイパッド４１ａの裏面４１ｇを半田４８を介して実装基板４９の端子４９ａに接続する。
【０１０４】
これによって、ＱＦＮ４０では、封止体４３の実装面４３ａ側から実装基板４９に熱を逃がすことができる。
【０１０５】
本実施の形態６のＱＦＮ４０によれば、高周波信号用のパッド（ＡＣ信号用パッド４２ｄ）に接続するマイクロストリップ線路の容量として追加容量４２ｇが設けられた半導体チップ４２を採用することにより、ボンディングワイヤ４４によるインダクタンスの増加を補償し、インピーダンスを整合する場合において、ボンディングワイヤ４４の長さをできるだけ短くすることにより、ワイヤ部分のインダクタンスの増加を抑えることができ、高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとるためのチップ内配線のマイクロストリップ線路によって形成される容量（ΔＣ）を小さくできる。
【０１０６】
その結果、配線容量による出力信号の損失を小さくすることができ、ボンディングワイヤ４４を用いた小型で、かつ安価な樹脂封止型の高周波用のＱＦＮ４０（高速ＬＳＩ）を実現できる。
【０１０７】
また、本実施の形態６においては、封止体４３の実装面４３ａに、複数の外部端子４１ｃが露出する構造であるために、封止体の周囲に突出する外部端子を有するＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）などの形態に比べて、ボンディングワイヤ４４とインナーリード部４１ｂが接続した部分から、外部端子４１ｃまでの信号伝送線路をより短くする事ができ、インピーダンスの増加を抑える事が出来る。
【０１０８】
次に、本実施の形態６の変形例の半導体装置について説明する。
【０１０９】
図２８〜図３１は、本実施の形態６の変形例の半導体装置の構造を示すものであり、ボンディングワイヤ４４を用いた小型で、かつ安価な樹脂封止型の高周波用のＱＦＮ５０である。
【０１１０】
前記ＱＦＮ４０との相違点は、図２８および図３１に示すようにダイパッド４１ａの裏面４１ｇが封止体４３の実装面４３ａと反対側の表面４３ｂに露出している点である。
【０１１１】
したがって、図２９に示すように、封止体４３の実装面４３ａ側には、複数の外部端子部４１ｃと吊りリード４１ｅの一部だけが露出している。
【０１１２】
このように封止体４３の表面４３ｂ側にダイパッド４１ａを露出させることにより、種々の放熱部材や冷却部材をダイパッド４１ａの露出部（裏面４１ｇ）に直接取り付けることができるため、ダイパッド４１ａが封止体４３の実装面４３ａに露出しているＱＦＮ４０に比較して放熱性をさらに向上できる。
【０１１３】
前記放熱部材の一例として、放熱フィン５１を取り付けた状態を示したものが図３２である。なお、前記放熱部材や冷却部材としては、放熱フィン５１以外に、冷却パイプあるいは冷却ジャケットなどを取り付けてもよい。
【０１１４】
さらに、封止体４３の表面４３ｂ側にダイパッド４１ａを露出させることにより、ＱＦＮ４０の場合のようにダイパッド４１ａと接続させる基板側の端子４９ａを実装基板４９に設けなくて済むため、実装基板４９上の配線の引き回しの自由度を向上させることができるとともに、実装基板４９の実装密度の向上を図ることができる。
【０１１５】
なお、ＱＦＮ５０によって得られるその他の効果については、ＱＦＮ４０と同様であるため、その重複説明は省略する。
【０１１６】
（実施の形態７）
図３３は本発明の実施の形態７の半導体装置（ＱＦＰ）の実装基板への実装状態の一例を示す部分断面図である。
【０１１７】
図３３に示す本実施の形態７の半導体装置は、ワイヤボンディングタイプで、かつ樹脂封止型の高周波用の半導体パッケージであり、実施の形態６のＱＦＮ４０と同様に高周波の信号伝送をプラスチックパッケージとして低価格で実現するものであり、本実施の形態７では、前記半導体装置の一例として、ＱＦＰ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ）５２を取り上げて説明する。
【０１１８】
ＱＦＰ５２の構成について説明すると、半導体素子および複数のボンディングパッド４２ｃを有する半導体チップ４２と、半導体チップ４２の主面４２ａより小さく、かつ半導体チップ４２の裏面４２ｂと接合するダイパッド４１ａと、半導体チップ４２を樹脂封止する封止体４３と、封止体４３の側面４３ｃから外部に露出する外部端子部であるアウタリード４１ｉと封止体４３の内部に配置されるインナリード部４１ｂとからなり、かつアウタリード４１ｉにこれが配列される面から離れる方向に折り曲げられた箇所を有する複数のリード４１ｄと、半導体チップ４２の複数のボンディングパッド４２ｃと複数のインナリード部４１ｂとを各々に電気的に接続する複数のボンディングワイヤ４４とを有している。
【０１１９】
さらに、ＱＦＰ５２に組み込まれる半導体チップ４２は、図１〜図３に示すように、接地電位と電気的に接続された第１層配線（第１配線）１１と、第１層配線１１上に形成された層間絶縁膜（第１絶縁膜）１５と、層間絶縁膜１５上に形成され、かつ信号伝送線路である第４層配線（第２配線）１４Ａとを有しており、さらに第４層配線１４Ａは、第１領域ＣＡＰＡと第２領域３１と第３領域とを含んでおり、また、第４層配線１４Ａの第２領域３１は、第１領域ＣＡＰＡおよび前記第３領域の間に位置し、かつ第４層配線１４Ａの第１領域ＣＡＰＡにはボンディングワイヤ４４が接続されるとともに、第４層配線１４Ａの第２領域３１における配線幅は前記第３領域における配線幅よりも大きく形成されている。
【０１２０】
このようにして、本実施の形態７においても、各リード４１ｄのアウタリード４１ｉにこれらが配列される面から離れる方向に折り曲げられた箇所が形成されているため、半導体チップ４２のボンディングパッド４２ｃの高さとインナリード部４１ｂのボンディング位置の高さとを近づけてボンディングワイヤ４４をボンディング可能な限り短くすることができ、その結果、ワイヤ部分のインダクタンスの増加を減らすことができる。さらに、マイクロストリップ線路が形成された半導体チップ４２を用いることにより、例えば、１０ＧＨｚの高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとることができる。
【０１２１】
したがって、本実施の形態７のＱＦＰ５２においても、実施の形態６のＱＦＮ４０と同様の作用効果を得ることができる。
【０１２２】
また、実施の形態６のＱＦＮ５０と同様に、封止体４３の実装面４３ａと反対側の表面４３ｂ側にダイパッド４１ａの裏面４１ｇを露出させることにより、ＱＦＰ５２の放熱性をさらに向上させることができるとともに、実装基板４９の実装密度の向上を図ることができる。
【０１２３】
なお、ＱＦＰ５２の組み立て主要手順については、実施の形態６のＱＦＮ４０とほぼ同じであり、ダイボンディング時に図２０に示すように角錐コレット４６を用いた方が好ましいことは言うまでもない。
【０１２４】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１２５】
前記実施の形態においては、第１層配線と第４層配線との間に２層の配線が形成されている場合について例示したが、１層の配線または３層以上の配線としてもよい。
【０１２６】
また、前記実施の形態７では、ＱＦＰ５２の各リード４１ｄにおいて、アウタリード４１ｉが配列される面から離れる方向に折り曲げられた箇所が、封止体４３の外部のアウタリード４１ｉに設けられている場合を説明したが、前記折り曲げの箇所は、アウタリード４１ｉからインナリード部４１ｂに亘る領域の何れかに形成されていればよく、例えば、インナリード部４１ｂのみに形成されていてもよい。
【０１２７】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）接地電位と電気的に接続する第１配線およびボンディングワイヤが接続されるパッドとなる第２配線を容量電極とし、第１配線と第２配線との間の第１絶縁膜を容量絶縁膜とする容量成分を形成するので、高速ＬＳＩが形成された半導体チップを搭載するパッケージをワイヤボンディング法を用いて形成する場合においてもパッケージ内の信号伝送線路の特性インピーダンス整合をとることができる。
（２）インナリード部が封止体の実装面から離れる方向に折り曲げられていることにより、ボンディングワイヤの長さを短くすることができる。これにより、ワイヤ部分のインダクタンスの増加を抑えることができ、高周波信号の入出力の伝送経路の各部におけるインピーダンスの整合をとるためのチップ内配線のマイクロストリップラインによって形成される容量を小さくできる。その結果、配線容量による出力信号の損失を小さくすることができ、ボンディングワイヤを用いた小型で、安価な樹脂封止型の高周波用の半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の要部平面図である。
【図２】図１中のＡ−Ａ線に沿った断面図である。
【図３】図１中のＢ−Ｂ線に沿った断面図である。
【図４】本発明の実施の形態１である半導体装置の要部断面図である。
【図５】本発明の実施の形態１である半導体装置における信号伝送線路の信号反射特性の容量依存性について示す説明図である。
【図６】本発明の実施の形態２である半導体装置の要部平面図である。
【図７】図６中のＡ−Ａ線に沿った断面図である。
【図８】図６中のＢ−Ｂ線に沿った断面図である。
【図９】本発明の実施の形態３である半導体装置の要部平面図である。
【図１０】図９中のＡ−Ａ線に沿った断面図である。
【図１１】図９中のＢ−Ｂ線に沿った断面図である。
【図１２】本発明の実施の形態４である半導体装置の要部平面図である。
【図１３】図１２中のＣ−Ｃ線に沿った断面図である。
【図１４】本発明の実施の形態５である半導体装置の要部断面図である。
【図１５】本発明の実施の形態５である半導体装置の要部断面図である。
【図１６】本発明の実施の形態６の半導体装置（ＱＦＮ）の構造の一例を示す平面図である。
【図１７】図１６に示すＱＦＮの構造を示す底面図である。
【図１８】図１７に示すＡ−Ａ線に沿って切断した構造を示す断面図である。
【図１９】図１７に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。
【図２０】図１６に示すＱＦＮの組み立てにおけるダイボンディング時の角錐コレットとインナリード部の位置関係の一例を示す構成図である。
【図２１】図１６に示すＱＦＮにおけるワイヤ長さのシミュレーション結果の一例を示す構成図である。
【図２２】比較例のＱＦＮにおけるワイヤ長さのシミュレーション結果の一例を示す構成図である。
【図２３】図１６に示すＱＦＮに組み込まれた半導体チップにおけるパッド配列と追加容量の大きさの一例を示す平面図である。
【図２４】図１６に示すＱＦＮの組み立てに用いられるリードフレームの構造の一例を示す部分平面図である。
【図２５】図１６に示すＱＦＮの組み立てにおけるワイヤボンディング時のリード加熱状態の一例を示す部分断面図である。
【図２６】図１６に示すＱＦＮの組み立てにおけるワイヤボンディング後の構造の一例を示す部分平面図である。
【図２７】図１６に示すＱＦＮの実装基板への実装状態の一例を示す部分断面図である。
【図２８】本発明の実施の形態６の変形例のＱＦＮの構造を示す平面図である。
【図２９】図２８に示すＱＦＮの構造を示す底面図である。
【図３０】図２８に示すＡ−Ａ線に沿って切断した構造を示す断面図である。
【図３１】図２８に示すＢ−Ｂ線に沿って切断した構造を示す断面図である。
【図３２】図２８に示すＱＦＮに放熱部材の一例である放熱フィンが取り付けられた構造を示す断面図である。
【図３３】本発明の実施の形態７の半導体装置（ＱＦＰ）の実装基板への実装状態の一例を示す部分断面図である。
【符号の説明】
１ 半導体基板
１１ 第１層配線（第１配線）
１２ 第２層配線
１３ 第３層配線
１４Ａ 第４層配線（第２配線）
１４Ｂ 第４層配線（第３配線）
１５ 層間絶縁膜（第１絶縁膜）
１７ プラグ
１８ 保護膜
１９ 開口部
２１ 半導体チップ
２２Ａ ダイパッド
２２Ｂ アウターリード
２３ ワイヤ
２４ エポキシ樹脂
３１ 領域（第２領域）
３２ 領域
４０ ＱＦＮ（半導体装置）
４１ リードフレーム
４１ａ ダイパッド
４１ｂ インナリード部
４１ｃ 外部端子部
４１ｄ リード
４１ｅ 吊りリード
４１ｆ 凹部
４１ｇ 裏面
４１ｈ モールドライン
４１ｉ アウタリード（外部端子部）
４１ｊ 枠部
４２ 半導体チップ
４２ａ 主面
４２ｂ 裏面
４２ｃ ボンディングパッド（電極）
４２ｄ ＡＣ信号用パッド
４２ｅ ＡＣグラウンド用パッド
４２ｆ ＤＣ用パッド
４２ｇ 追加容量
４３ 封止体
４３ａ 実装面
４３ｂ 表面（反対側の面）
４３ｃ 側面
４４ ボンディングワイヤ
４５ ダイボンディング材
４６ 角錐コレット
４６ａ 接触面
４６ｂ 垂直方向の軸線
４７ ヒートブロック
４７ａ 位置マージン
４８ 半田
４９ 実装基板
４９ａ 端子
５０ ＱＦＮ（半導体装置）
５１ 放熱フィン（放熱部材）
５２ ＱＦＰ（半導体装置）
ＣＡＰＡ 領域（第１領域）
ＩＯ Ｉ／Ｏ回路（第１回路）
ＰＡＤ 領域（パッド領域）
Claims (17)
- 半導体素子および複数の電極を有する半導体チップと、
前記半導体チップの主面より小さく、前記半導体チップの裏面と接合するダイパッドと、
前記半導体チップを樹脂封止する封止体と、
前記封止体の実装面に露出する外部端子部と前記封止体の内部に配置されるインナリード部とからなる複数のリードと、
前記半導体チップの複数の電極と前記複数のインナリード部とをそれぞれに電気的に接続する複数のボンディングワイヤとを有し、
前記複数のリードのインナリード部のそれぞれは前記封止体の実装面から離れる方向に折り曲げられていることを特徴とする半導体装置。 - 請求項１記載の半導体装置であって、
前記半導体チップは、
半導体基板上に形成され、接地電位と電気的に接続された第１配線と、
前記第１配線上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、信号伝送線路である第２配線とを有し、
前記第２配線は第１領域と第２領域と第３領域とを含み、
前記第２配線の前記第２領域は、前記第１領域および前記第３領域の間に位置し、
前記第２配線の前記第１領域にはボンディングワイヤが接続され、
前記第２配線の前記第２領域における配線幅は前記第３領域における配線幅よりも大きいことを特徴とする半導体装置。 - 請求項１記載の半導体装置であって、前記ダイパッドは、前記封止体の実装面と反対側の面に露出していることを特徴とする半導体装置。
- 請求項３記載の半導体装置であって、前記ダイパッドの露出部に放熱部材が取り付けられていることを特徴とする半導体装置。
- 請求項１記載の半導体装置であって、前記ボンディングワイヤの長さは、０．６５ｍｍ以下であることを特徴とする半導体装置。
- 半導体素子および複数の電極を有する半導体チップと、
前記半導体チップの主面より小さく、前記半導体チップの裏面と接合するダイパッドと、
前記半導体チップを樹脂封止する封止体と、
前記封止体の外部に露出する外部端子部と前記封止体の内部に配置されるインナリード部とからなり、前記外部端子部と前記インナリード部のうち少なくとも何れかに前記外部端子部が配列する面から離れる方向に折り曲げられた箇所を有する複数のリードと、
前記半導体チップの複数の電極と前記複数のインナリード部とをそれぞれに電気的に接続する複数のボンディングワイヤとを有し、
前記半導体チップは、
半導体基板上に形成され、接地電位と電気的に接続された第１配線と、
前記第１配線上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、信号伝送線路である第２配線とを有し、
前記第２配線は第１領域と第２領域と第３領域とを含み、
前記第２配線の前記第２領域は、前記第１領域および前記第３領域の間に位置し、
前記第２配線の前記第１領域にはボンディングワイヤが接続され、
前記第２配線の前記第２領域における配線幅は前記第３領域における配線幅よりも大きいことを特徴とする半導体装置。 - 請求項６記載の半導体装置であって、前記ダイパッドは、前記封止体の実装面と反対側の面に露出していることを特徴とする半導体装置。
- リードフレームを用いて組み立てられる半導体装置の製造方法であって、
（ａ）半導体チップの主面より小さいダイパッドと、外部端子部およびインナリード部からなる複数のリードとを有しており、前記インナリード部は、前記外部端子部が配列する面から離れる方向に折り曲げられているリードフレームを準備する工程と、
（ｂ）半導体素子および複数の電極を有する半導体チップを準備する工程と、
（ｃ）前記半導体チップを前記ダイパッドより迫り出させて前記半導体チップの裏面と前記ダイパッドとを接合する工程と、
（ｄ）前記半導体チップの電極とこれに対応する前記リードフレームのインナリード部とをボンディングワイヤによって電気的に接続する工程と、
（ｅ）前記複数のリードそれぞれの外部端子部が封止体の実装面に露出され、それぞれのインナリード部が内部に配置されるように前記半導体チップ、前記ボンディングワイヤおよび前記複数のインナリード部を樹脂封止する工程と、
（ｆ）前記複数のリードを前記リードフレームから分離する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項８記載の半導体装置の製造方法であって、前記（ｃ）工程において、角錐コレットによって前記半導体チップを吸着した状態で前記ダイパッド上に前記半導体チップを配置し、その後、前記半導体チップと前記ダイパッドとを接合することを特徴とする半導体装置の製造方法。
- 請求項９記載の半導体装置の製造方法であって、前記角錐コレットは、そのチップ吸着時に前記半導体チップに接触する接触面と、前記角錐コレットの垂直方向に平行な軸線との成す角度が４５°以下であることを特徴とする半導体装置の製造方法。
- 請求項８記載の半導体装置の製造方法であって、前記（ｂ）工程において準備する前記半導体チップは、
半導体基板上に形成され、接地電位と電気的に接続された第１配線と、
前記第１配線上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、信号伝送線路である第２配線とを有し、
前記第２配線は第１領域と第２領域と第３領域とを含み、
前記第２配線の前記第２領域は、前記第１領域および前記第３領域の間に位置し、
前記第２配線の前記第１領域には前記ボンディングワイヤが接続され、
前記第２配線の前記第２領域における配線幅は前記第３領域における配線幅よりも大きいことを特徴とする半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法であって、前記ボンディングワイヤの長さに応じて前記半導体チップにおける前記第１配線上の前記第２配線の第１領域の面積の大きさを変えてチップ内容量の大きさを変えることを特徴とする半導体装置の製造方法。
- 請求項１１記載の半導体装置の製造方法であって、前記半導体チップにおいて、高速信号用の入力電極と対向した位置に高速信号用の出力電極が配置されていることを特徴とする半導体装置の製造方法。
- 請求項８記載の半導体装置の製造方法であって、前記ダイパッドが前記封止体の実装面と反対側の面に露出するように樹脂封止することを特徴とする半導体装置の製造方法。
- リードフレームを用いて組み立てられる半導体装置の製造方法であって、
（ａ）外部端子部およびインナリード部からなる複数のリードと、ダイパッドとを有しており、前記インナリード部は、前記外部端子部が配列する面から離れる方向に折り曲げられているリードフレームを準備する工程と、
（ｂ）半導体素子および複数の電極を有する半導体チップを準備する工程と、
（ｃ）前記半導体チップの裏面と前記ダイパッドとを接合する工程と、
（ｄ）前記半導体チップの電極とこれに対応する前記リードフレームのインナリード部とをボンディングワイヤによって電気的に接続する工程と、
（ｅ）前記複数のリードそれぞれの外部端子部が封止体の実装面に露出され、それぞれのインナリード部が内部に配置されるように前記半導体チップ、前記ボンディングワイヤおよび前記複数のインナリード部を樹脂封止する工程と、
（ｆ）前記複数のリードを前記リードフレームから分離する工程とを有し、
前記半導体チップは、
半導体基板上に形成され、接地電位と電気的に接続された第１配線と、
前記第１配線上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、信号伝送線路である第２配線とを有し、
前記第２配線は第１領域と第２領域と第３領域とを含み、
前記第２配線の前記第２領域は、前記第１領域および前記第３領域の間に位置し、
前記第２配線の前記第１領域にはボンディングワイヤが接続され、
前記第２配線の前記第２領域における配線幅は前記第３領域における配線幅よりも大きいことを特徴とする半導体装置の製造方法。 - リードフレームを用いて組み立てられる半導体装置の製造方法であって、
（ａ）半導体チップの主面より小さいダイパッドと、外部端子部およびインナリード部からなる複数のリードとを有しており、前記外部端子部と前記インナリード部のうち少なくとも何れかに、前記外部端子部が配列する面から離れる方向に折り曲げられた箇所を有するリードフレームを準備する工程と、
（ｂ）半導体素子および複数の電極を有する半導体チップを準備する工程と、
（ｃ）前記半導体チップを前記ダイパッドより迫り出させて前記半導体チップの裏面と前記ダイパッドとを接合する工程と、
（ｄ）前記半導体チップの電極とこれに対応する前記リードフレームのインナリード部とをボンディングワイヤによって電気的に接続する工程と、
（ｅ）前記複数のリードそれぞれの外部端子部が封止体の側面から外部に露出され、それぞれのインナリード部が内部に配置されるように前記半導体チップ、前記ボンディングワイヤおよび前記複数のインナリード部を樹脂封止する工程と、
（ｆ）前記複数のリードを前記リードフレームから分離する工程とを有し、
前記半導体チップは、
半導体基板上に形成され、接地電位と電気的に接続された第１配線と、
前記第１配線上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、信号伝送線路である第２配線とを有し、
前記第２配線は第１領域と第２領域と第３領域とを含み、
前記第２配線の前記第２領域は、前記第１領域および前記第３領域の間に位置し、
前記第２配線の前記第１領域にはボンディングワイヤが接続され、
前記第２配線の前記第２領域における配線幅は前記第３領域における配線幅よりも大きいことを特徴とする半導体装置の製造方法。 - 請求項１６記載の半導体装置の製造方法であって、前記ダイパッドが前記封止体の実装面と反対側の面に露出するように樹脂封止することを特徴とする半導体装置の製造方法。
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