JP2004087682A - 薄膜トランジスタ、画像表示素子および画像表示装置 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 150
- 239000004065 semiconductor Substances 0.000 claims abstract description 38
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 6
- 230000001939 inductive effect Effects 0.000 claims description 2
- 239000011159 matrix material Substances 0.000 claims 1
- 230000008859 change Effects 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 65
- 238000010586 diagram Methods 0.000 description 12
- 230000004048 modification Effects 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 229910004205 SiNX Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007774 longterm Effects 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 230000005525 hole transport Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Electroluminescent Light Sources (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
【課題】継続した通電状態での使用に対して、閾値電圧の変動を抑制できる薄膜トランジスタを実現すること。
【解決手段】中心付近に配設されたソース／ドレイン領域１と、ソース／ドレイン領域１の外周に接触し、ソース／ドレイン領域１の外周を覆うよう配設された半導体層２と、半導体層２の外周に接触し、半導体層２の外周を覆うよう配設され、ソース／ドレイン領域１の電位よりも高電位の状態に維持されたソース／ドレイン領域３とを備えた構造を有する。また、ソース／ドレイン領域１の外周と、ソース／ドレイン領域３の内周は、互いが同心円となるような形状を有する。
【選択図】 図１
【解決手段】中心付近に配設されたソース／ドレイン領域１と、ソース／ドレイン領域１の外周に接触し、ソース／ドレイン領域１の外周を覆うよう配設された半導体層２と、半導体層２の外周に接触し、半導体層２の外周を覆うよう配設され、ソース／ドレイン領域１の電位よりも高電位の状態に維持されたソース／ドレイン領域３とを備えた構造を有する。また、ソース／ドレイン領域１の外周と、ソース／ドレイン領域３の内周は、互いが同心円となるような形状を有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、主に有機ＥＬ素子を発光素子とした画像表示素子に用いられる薄膜トランジスタ、画像表示素子および画像表示装置に関し、特に、閾値電圧の経年変化を抑制した薄膜トランジスタ、画像表示素子および画像表示装置に関するものである。
【０００２】
【従来の技術】
現在、画像表示等を行うディスプレイの分野において、液晶表示装置にかわって有機ＥＬ素子を用いた画像表示装置が注目されている。液晶表示装置と比較すると、有機ＥＬ素子は、自発光性のためバックライトが不要であり、優れた応答速度とコントラスト、視認性を有するなど、液晶をしのぐ機能を有し、構造も比較的単純なことから製造コストの面からも有利と見られている。
【０００３】
図９（ａ）は、従来開発されてきた有機ＥＬ素子を用いた画像表示装置において、有機ＥＬ素子による発光の制御の態様を示す回路図である。従来開発されてきた画像表示装置では、図９（ａ）に示すように、有機ＥＬ素子１０１のアノード電極側にドライバ素子として機能する薄膜トランジスタ１０２が接続され、薄膜トランジスタ１０２のゲート電極に印加する電位を調整することによって、有機ＥＬ素子１０１中を流れる電流値を調整する構造を有する。有機ＥＬ素子１０１から発せられる光の輝度は電流値によって変動するため、薄膜トランジスタ１０２のゲート電位を制御することで所望の輝度の光を得ることができる。
【０００４】
薄膜トランジスタ１０２のゲート電位は、図示を省略した第２の薄膜トランジスタによって制御される。かかる第２の薄膜トランジスタは、スイッチング素子として機能し、所定の信号線および走査線からの表示信号および走査信号を受けて薄膜トランジスタ１０２のゲート電位を制御する。かかる構造を画素数に対応して複数設けることで、自発光性の画像表示装置を実現している。
【０００５】
図９（ｂ）は、薄膜トランジスタ１０２の構造を示す上面図である。図９（ｂ）に示すように、薄膜トランジスタ１０２は、動作時にソース／ドレイン電極１０３、１０５の間にゲート電極から所定の電位を与えられることによって誘起されるチャネル１０４を有する。チャネル１０４は、ソース／ドレイン電極１０３、１０５の下部に配設されるソース／ドレイン領域と同一の導電型を有する半導体層によって形成されるため、ソース／ドレイン電極１０３、１０５間が導通し、電流が流れることとなる。
【０００６】
【発明が解決しようとする課題】
しかしながら、有機ＥＬ素子を用いた画像表示装置を実現するには、解決すべき課題も多い。課題の１つとして、有機ＥＬ素子のオン・オフを制御する薄膜トランジスタの経年劣化の問題がある。
【０００７】
上記したように、有機ＥＬ素子を用いた画像表示素子は、液晶表示素子等と異なり各画素に対応して配設される有機ＥＬ素子が直接点灯することによって画像が表示される。そのため、画像表示時には図９（ａ）、図９（ｂ）に示す薄膜トランジスタ１０２は常にオンの状態に維持され、有機ＥＬ素子が所望の輝度で発光するためにはチャネル１０４には必要な値の電流が流され続けることとなる。
【０００８】
ここで、チャネル１０４中を流れる電流の密度は一様ではなく、端部における電界集中に起因して電流も端部に集中して流れることが一般に知られている。液晶表示装置におけるスイッチング素子のように電圧駆動素子として機能する場合にはかかる電流密度の異方性は問題にならないが、有機ＥＬ素子を用いた画像表示装置では、長時間に渡ってチャネル１０４中を電流が流れるため、かかる電流集中によって薄膜トランジスタ１０２が物理的に損傷し、閾値電圧が変動することとなる。
【０００９】
閾値電圧が変化すると、有機ＥＬ素子１０１の発光状態を制御する薄膜トランジスタ１０２のゲート電極に対して同一の電位を与えても、チャネル１０４中を流れる電流の値が所望の値から変動する。チャネル１０４中を流れる電流が変動することに対応して有機ＥＬ素子１０１中を流れる電流の値も変化することから、薄膜トランジスタ１０２の閾値電圧の変化は有機ＥＬ素子１０１の輝度に直接影響を与え、画像品位が劣化するという問題を有する。具体的には、薄膜トランジスタ１０２の閾値電圧が変動することで、画面の焼き付き、輝度の変化等が生じ、画像表示装置としての寿命が短くなるという問題が生じる。
【００１０】
この発明は、上記従来技術の問題点に鑑みてなされたものであって、閾値電圧の経年変化を抑制し、長寿命の薄膜トランジスタ、画像表示素子および画像表示装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、請求項１にかかる薄膜トランジスタは、第１のソース／ドレイン電極に接続され、所定の電位を有する第１のソース／ドレイン領域と、第２のソース／ドレイン電極に接続され、前記第１のソース／ドレイン領域の外周全体を覆うよう配設され、かつ少なくとも動作時に前記第１のソース／ドレイン領域よりも高い電位を有する第２のソース／ドレイン領域と、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に配設される半導体層と、前記半導体層中にチャネルを誘起させるゲート電極とを備えたことを特徴とする。
【００１２】
この請求項１の発明によれば、第１のソース／ドレイン領域の外周全体を覆うように第２のソース／ドレイン領域を配設し、少なくとも動作時において第２のソース／ドレイン領域の電位を第１のソース／ドレイン領域の電位よりも高くすることで、継続的にソース／ドレイン領域間に電流を流しても閾値電圧の変動が抑制される薄膜トランジスタを提供することができる。
【００１３】
また、請求項２にかかる薄膜トランジスタは、上記の発明において、前記第１のソース／ドレイン領域の外周と前記第２のソース／ドレイン領域の内周とが同心円形状を有することを特徴とする。
【００１４】
また、請求項３にかかる薄膜トランジスタは、上記の発明において、前記第１のソース／ドレイン領域の外周と前記第２のソース領域の内周とがそれぞれ楕円形状を有することを特徴とする。
【００１５】
また、請求項４にかかる薄膜トランジスタは、上記の発明において、前記半導体層は、非単結晶性のＳｉによって形成されることを特徴とする。
【００１６】
また、請求項５にかかる画像表示素子は、発光素子と、前記発光素子の発光状態を制御する請求項１〜４のいずれか一つに記載の第１の薄膜トランジスタと、前記第１の薄膜トランジスタのゲート電位を制御する第２の薄膜トランジスタと、前記第２の薄膜トランジスタによって制御される前記第１の薄膜トランジスタのゲート電位を保持するコンデンサとを備えたことを特徴とする。
【００１７】
また、請求項６にかかる画像表示素子は、前記発光素子は有機ＥＬ素子であって、前記第１の薄膜トランジスタは、ソース／ドレイン電極が前記有機ＥＬ素子と接続され、前記有機ＥＬ素子に流入する電流値を制御することを特徴とする。
【００１８】
また、請求項７にかかる画像表示素子は、走査信号を供給する走査線および表示信号を供給する信号線とをさらに備え、前記第２の薄膜トランジスタのゲート電極が走査線に接続され、ソース／ドレイン電極が信号線に接続されたことを特徴とする。
【００１９】
また、請求項８にかかる画像表示装置は、マトリックス状に配設され、それぞれが駆動回路に接続された複数の走査線および複数の信号線と、表示画素に対応して配設された発光素子と、該発光素子に電流を供給する電源線と、前記発光素子と前記電源線との間に配設され、前記発光素子の発光状態を制御する請求項１〜４のいずれか一つに記載の第１の薄膜トランジスタと、該第１の薄膜トランジスタのゲート電極と所定の信号線との間に配設され、前記第１の薄膜トランジスタのゲート電位を制御する第２の薄膜トランジスタとを備えたことを特徴とする。
【００２０】
また、請求項９にかかる画像表示装置は、前記発光素子は、有機ＥＬ素子であって、前記第１の薄膜トランジスタは、ソース／ドレイン電極を介して前記発光素子に接続されることを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態である薄膜トランジスタ、画像表示素子および画像表示装置について説明する。図面の記載において、同一または類似部分には同一あるいは類似の符号、名称を付している。なお、図面は模式的なものであり、現実のものとは異なることに留意が必要である。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。さらに、薄膜トランジスタを構成する電極について、ソース電極、ドレイン電極の区別をする必要性に乏しいため、ゲート電極を除いた２つの電極を共にソース／ドレイン電極と称し、同様の理由によりソース領域、ドレイン領域についても共にソース／ドレイン領域と称する。
【００２２】
（実施の形態１）
まず、この発明の実施の形態１にかかる薄膜トランジスタについて説明する。本実施の形態１にかかる薄膜トランジスタは、一方のソース／ドレイン領域の外周を覆うように他方のソース／ドレイン領域が配設され、少なくとも動作時において外側に配設された他方のソース／ドレイン領域の電位が内側に配設されたソース／ドレイン領域の電位よりも高い値となる構造を有する。
【００２３】
図１は、本実施の形態１にかかる薄膜トランジスタの水平断面構造を示す図である。図１に示すように、本実施の形態１にかかる薄膜トランジスタは、中心付近に配設されたソース／ドレイン領域１と、ソース／ドレイン領域１の外周に接触し、ソース／ドレイン領域１の外周を覆うよう配設された半導体層２と、半導体層２の外周に接触し、半導体層２の外周を覆うよう配設され、ソース／ドレイン領域１の電位よりも高電位の状態に維持されたソース／ドレイン領域３とを備えた構造を有する。また、ソース／ドレイン領域１の外周と、ソース／ドレイン領域３の内周は、互いが同心円となるような形状を有する。
【００２４】
図２は、実施の形態１にかかる薄膜トランジスタの断面図である。図２に示すように、本実施の形態１にかかる薄膜トランジスタの断面構造は、基板４上に積層され、水平断面構造が円環状となるゲート電極５と、基板４およびゲート電極５の表面を覆うよう積層されたゲート絶縁層６と、ゲート絶縁層上に積層された半導体層２とを有する。また、半導体層２の一部領域上に積層されたソース／ドレイン領域１、３と、ソース／ドレイン領域１、３上にそれぞれ積層されたソース／ドレイン電極７、８を有する。さらに、ソース／ドレイン電極７、８および半導体層２上には、平坦化層１１が積層され、ソース／ドレイン電極７の表面の一部は、電極を取り出すための配線層１２と接続されている。
【００２５】
ソース／ドレイン電極７、８およびゲート電極５は、Ａｌ等の金属材料によって形成される。なお、ソース／ドレイン電極７、８およびゲート電極５は、導電性を示す材料によって形成されていれば良く、金属材料以外でも例えば高濃度の不純物をドープしたポリシリコン等によって形成しても良い。
【００２６】
ゲート絶縁層６は、ゲート電極５と半導体層２とを電気的に絶縁するためのものである。具体的には、ゲート絶縁層６は、ＳｉＯ２、ＳｉＮｘ等の絶縁性の薄膜構造によって形成されている。なお、図２に示すゲート絶縁層６は、単層構造として図示されているが、ＳｉＮｘ、ＳｉＯ２双方を積層した多層構造からなるものとしても良い。
【００２７】
半導体層２は、例えば、ポリシリコン、アモルファスシリコン等の非単結晶性のＳｉに対して、必要に応じて一定濃度の不純物をドープした半導体層によって形成される。例えば、ポリシリコンの場合にはドープする不純物について、ｎチャネルの薄膜トランジスタの場合は、例えばＢ（ボロン）等のＩＩＩ族元素を用いてｐ型の半導体層２を形成する。また、アモルファスシリコンの場合には、切断されたＳｉ結合がドナーとして機能することから不純物のドープを省略可能である。ｐチャネルの薄膜トランジスタを形成する場合には、例えばポリシリコンに対してＰ（燐）、Ａｓ（砒素）等のＶ族元素をドープしてｎ型の半導体層２を形成する。なお、以下の説明において、本実施の形態１にかかる薄膜トランジスタは動作時にｎチャネルを誘起するｎチャネル薄膜トランジスタとして扱うこととする。ただし、このことは本発明をｎチャネル薄膜トランジスタに限定して解釈する意図ではなく、ｐチャネル薄膜トランジスタであっても同様の議論が成立することはもちろんである。
【００２８】
ソース／ドレイン領域１、３は、ポリシリコン、アモルファスシリコン等の非単結晶性のＳｉに対してｎ型の不純物を高濃度にドープした半導体層によって形成される。なお、本実施の形態１にかかる薄膜トランジスタがｐチャネル薄膜トランジスタの場合には、ソース／ドレイン領域１、３はｐ型の不純物が高濃度にドープされた半導体層によって形成される。
【００２９】
平坦化層１１は、薄膜トランジスタの上面を平坦化するための膜構造である。かかる平坦化層１１を備えることで、例えば薄膜トランジスタ上に有機ＥＬ素子等の他の回路素子を容易に配設できるという利点を有する。平坦化層１１は、上部に配設される配線層１２とソース／ドレイン電極８とを絶縁する機能をも果たすため、絶縁性を示すポリマー等の材料によって形成される。
【００３０】
配線層１２は、ソース／ドレイン領域１を外部に取り出すためのものである。具体的には、配線層１２はソース／ドレイン領域１と電気的に接続された構造を有し、導電性の材料によって形成される。
【００３１】
つぎに、本実施の形態１にかかる薄膜トランジスタの動作について簡単に説明する。図３は、実施の形態１にかかる薄膜トランジスタの動作を説明するための模式図である。ゲート電極５に対して閾値電位Ｖｔｈよりも高い電位Ｖ３を印加すると、半導体層２に対して電界が印加され、図３に示すように半導体層２内部においてｎチャネル１３が誘起される。かかるｎチャネル１３は、ソース／ドレイン領域１とソース／ドレイン領域３とを電気的に接続するため、電位Ｖ２（Ｖ２＞Ｖ１）を与えられたソース／ドレイン領域３から、半導体層２内部に誘起したｎチャネル１３を介して電位Ｖ１を与えられたソース／ドレイン領域１に対して電流が流入することとなる。ソース／ドレイン領域３は、ソース／ドレイン領域１の外周を覆うよう配設されていることから、誘起されるｎチャネル１３には従来技術において説明したような端部が存在せず、電界集中も生じないことから、ｎチャネル１３中を流れる電流の密度は一様なものとなる。
【００３２】
つぎに、本実施の形態１にかかる薄膜トランジスタが、チャネルに対して長時間に渡って電流を流した場合であっても、従来の薄膜トランジスタに比して閾値電圧の変動を抑制できることについて示す。本願発明者等は、実施の形態１にかかる薄膜トランジスタを実際に作製し、その寿命について測定を行っている。
【００３３】
図４は、本実施の形態１にかかる薄膜トランジスタの閾値電圧の変動を測定した結果を示すグラフである。図４に示すように、測定は本実施の形態１にかかる薄膜トランジスタについてのみならず、図９（ｂ）に示すような従来構造の薄膜トランジスタについて測定を行っている。また、構造は実施の形態１と同様で、内側に配設されたソース・ドレイン領域の電位が外側に配設されたソース／ドレイン領域よりも高くなるようソース／ドレイン電極に電位を印加したものについても測定を行っている。
【００３４】
本測定は、ソース／ドレイン領域間の電位差を５Ｖに保持した状態で行っている。かかる電位差の下で所定の電圧をゲート電極５に印加した状態で所定時間経過させ、閾値電圧の変動を測定している。本実施の形態１にかかる薄膜トランジスタは、いずれの経過時間であっても閾値電圧の変動値が従来構造の薄膜トランジスタの値を下回っている。そのため、ある一定の値だけ閾値電圧が変動した時点を装置の寿命とすると、本実施の形態１にかかる薄膜トランジスタの寿命は、従来構造の薄膜トランジスタに比して長くなることとなる。
【００３５】
また、図４のグラフから明らかなように、ソース／ドレイン領域３をソース／ドレイン領域１よりも高電位に維持した状態で動作させる方が閾値電圧の変動値が小さくなる。外側に位置するソース／ドレイン領域３の電位を高めることによって閾値電圧の変動を抑制できる理由については現時点では明らかではない。しかし、電位差を反転した際の閾値電圧の変動が従来構造の薄膜トランジスタよりも大きくなることに鑑みると、外側に配設されたソース／ドレイン領域３の電位を内側のソース／ドレイン領域１の電位よりも高い状態で動作させることが閾値電圧の変動を抑制するためには必須となることは明らかである。
【００３６】
このように、本実施の形態１にかかる薄膜トランジスタは、継続的に導通状態にして使用した場合であっても閾値電圧の変動を抑制することができ、従来よりも長期に渡って使用可能という利点を有する。
【００３７】
（変形例）
つぎに、実施の形態１にかかる薄膜トランジスタの変形例について説明する。実施の形態１では、図１に示すように、ソース／ドレイン領域１の外周とソース／ドレイン領域３の内周が同心円を形成するよう配設された例について説明したが、これらの形状を楕円形状としても良い。図５は、変形例にかかる薄膜トランジスタの水平構造を示す図である。なお、断面構造については実施の形態１と同様に構成されるため、その説明を省略する。
【００３８】
変形例にかかる薄膜トランジスタは、ソース／ドレイン領域１５の外周全体を覆うように配設されたソース／ドレイン領域１７と、ソース／ドレイン領域１５、１７間に配設された半導体層１６とを備えた構造を有する。また、図示は省略するが、ソース／ドレイン領域１５、１７に対応してソース・ドレイン電極がそれぞれ配設され、動作時に所定の電圧を印加することで半導体層１６中にチャネルを誘起させるゲート電極を備える。
【００３９】
また、ソース／ドレイン領域１５、１７の電位については、実施の形態１にかかる薄膜トランジスタと同様に外側に配設されたソース／ドレイン領域１７の電位が内側に配設されたソース／ドレイン領域１５の電位よりも高い値に維持されている。かかる構造をとることで、変形例にかかる薄膜トランジスタは、実施の形態１にかかる薄膜トランジスタ同様、長期の使用に対して閾値電圧の変動を抑制することができる。詳細な測定結果については省略するが、本願発明者等は変形例にかかる薄膜トランジスタについても実際に作製し、閾値電圧の変動値が実施の形態１にかかる薄膜トランジスタとほぼ同等の値に抑制されることを確認している。
【００４０】
以上、実施の形態１およびその変形例について説明したが、本発明にかかる薄膜トランジスタは上記の構造に限定されるものではない。例えば、内側に配設されるソース／ドレイン領域の外周および外側に配設されるソース／ドレイン領域の内周の形状は、同心円、楕円以外でも、例えば矩形となっていても良いし、これ以外の形状を有していても良い。具体的には、内側に配設されるソース／ドレイン領域の外周全体を覆うように外側のソース／ドレイン領域が配設され、動作時に外側のソース／ドレイン領域の電位が高い状態となるのであれば形状については任意のものを採用することが可能である。ただし、チャネルを流れる電流の密度をほぼ一定にする観点からは、チャネルの構造において特異点が発生しない同心円形状を備えることが好ましい。
【００４１】
また、ソース／ドレイン領域間に配設される半導体層について、非単結晶性のＳｉによって形成されることとしたが、単結晶Ｓｉを用いることも可能である。さらに、ＧａＡｓ、ＡｌＧａＡｓ等の他の半導体材料を用いて半導体層を形成しても良く、ソース／ドレイン領域を形成する半導体材料についても、単結晶Ｓｉや、Ｓｉ以外の半導体材料を用いても良い。
【００４２】
さらに、実施の形態１およびその変形例にかかる薄膜トランジスタは、ソース／ドレイン領域に対してゲート電極が下層に配設された、いわゆる逆スタガ型の構造を有するが、ソース／ドレイン領域に対して上層にゲート電極を配設する、いわゆる正スタガ型の構造としても良い。また、半導体層を保護するために半導体層上部に保護層を設けた構造としても良い。
【００４３】
（実施の形態２）
つぎに、実施の形態２にかかる画像表示装置について説明する。本実施の形態２にかかる画像表示装置は、実施の形態１にかかる薄膜トランジスタをドライバ素子として使用し、かかるドライバ素子によって電流駆動する発光素子を備えた構造を有する。
【００４４】
図６は、実施の形態２にかかる画像表示装置の等価回路の一部を示す。図６に示すように、実施の形態２にかかる画像表示装置は、有機ＥＬ素子２１と、有機ＥＬ素子２１と一方のソース／ドレイン電極を介して接続され、有機ＥＬ素子２１の発光状態を制御するドライバ素子として機能する薄膜トランジスタ２２と、薄膜トランジスタ２２のゲート電極に対して一方のソース／ドレイン電極が接続され、スイッチング素子として機能する薄膜トランジスタ２３とを有する。さらに、本実施の形態２にかかる画像表示装置は、走査線２４、信号線２５および電源線２６を備え、薄膜トランジスタ２３のゲート電極は走査線２４に接続され、他方のソース／ドレイン電極は信号線２５に接続される。また、電源線２６に対しては有機ＥＬ素子２１が接続されると共に、薄膜トランジスタ２２の他方のソース／ドレイン電極との間にコンデンサ２７が配設された回路構造を有する。また、走査線２４、信号線２５および電源線２６は、それぞれ所定の駆動回路に接続されている。
【００４５】
有機ＥＬ素子２１は、本実施の形態２にかかる画像表示装置において発光素子として機能するためのものである。有機ＥＬ素子２１は、ホール輸送層、電子輸送層の少なくとも一方と発光層とを備えた構造を有し、発光層に注入されるホールと電子が発光再結合することによって所定の光を発光する。
【００４６】
薄膜トランジスタ２２は、本実施の形態２にかかる画像表示装置においてドライバ素子として機能するためのものである。具体的には、薄膜トランジスタ２２は、実施の形態１に記載した構造を有し、長時間に渡ってオン状態が維持されても閾値電圧の変動が抑制される特性を有する。薄膜トランジスタ２２は、ゲート電極に与えられる電位によってチャネルに流れる電流値が規定することで直列接続された有機ＥＬ素子２１に流入する電流値を制御し、有機ＥＬ素子２１から発せられる光の点滅、発光時の輝度等を制御する。
【００４７】
薄膜トランジスタ２３は、本実施の形態２にかかる画像表示装置においてスイッチング素子として機能するためのものである。薄膜トランジスタ２３は、走査線２４の電位によってオン・オフが制御され、オン動作時には信号線２５から供給される電位を薄膜トランジスタ２２のゲート電極に印加する機能を有する。
【００４８】
本実施の形態２にかかる画像表示装置は、複数の信号線、走査線を有し、それぞれの信号線、走査線に対して図６に示す各回路素子が接続された構造を有する。そして、画素に対応して多数の有機ＥＬ素子が配設され、各有機ＥＬ素子の発光状態を制御することによって全体として所定の画像パターンを表示する機能を有する。
【００４９】
つぎに、本実施の形態２にかかる画像表示装置の具体的構造について説明する。図７は、本実施の形態２にかかる画像表示装置の構造の一部を示す断面図である。実施の形態２にかかる画像表示装置は、基板２８上に薄膜トランジスタ２２、２３が配設され、薄膜トランジスタ２２、２３間を接続するための導電層２９および薄膜トランジスタ２２と有機ＥＬ素子２１とを接続するための導電層３０とが配設されている。また、基板２８の表面、薄膜トランジスタ２２、３４および導電層２９、３０上には、導電層３０上の一部領域を除いてポリマー等を材料とする平坦化層３１が積層されている。さらに、平坦化層３１上には電源線から延伸した導電層２６が配設され、導電層２６の一部領域上には有機ＥＬ素子２１が配設されている。有機ＥＬ素子２１上には導電層３３が配設され、導電層３３は有機ＥＬ素子２１上から水平方向に延伸し、導電層３２を介して導電層３０と接続した構造を有する。
【００５０】
図７に示すように、本実施の形態２にかかる画像表示装置は、薄膜トランジスタ２２、２３等と有機ＥＬ素子２１とが平坦化層３１を介して３次元的に配設された構造を有する。本実施の形態２にかかる画像表示素子は、液晶表示装置等と異なり自発光により画像表示を行う構造を有するため、有機ＥＬ素子２１の下層に配設された回路素子が表示画像に影響を及ぼすことはない。従って、本実施の形態２にかかる画像表示装置では、各回路素子を３次元的に配設することが可能となり、実効的な画素領域を十分に確保することができる。
【００５１】
つぎに、本実施の形態２にかかる画像表示装置の動作について説明する。以下では簡単のため、複数備えられた有機ＥＬ素子のうち、図６に示す有機ＥＬ素子２１を点灯させる場合について説明する。
【００５２】
まず、走査線２４に接続する駆動回路によって走査線２４に薄膜トランジスタ２３がオンするのに十分な電位が印加される。それとほぼ同時に、信号線２５に接続する駆動回路によって信号線２５に所定の電位が印加される。
【００５３】
走査線２４からゲート電極に所定の電位が印加されるため、薄膜トランジスタ２３はオンし、ソース／ドレイン電極間にチャネルが誘起され、電気的に導通する。そのため、信号線２５の電位に起因してチャネル中を電流が流れることとなり、薄膜トランジスタ２２のゲート電極に電位が印加されると同時に、コンデンサ２７に所定の電荷が蓄積される。薄膜トランジスタ２２のゲート電極に電位を印加した後、走査線２４の電位が低下することで薄膜トランジスタ２３はオフ状態となるが、コンデンサ２７に蓄積された電荷によって薄膜トランジスタ２２の電位は維持される。
【００５４】
ゲート電極に対して所定の電位が印加されたことにより、薄膜トランジスタ２２がオン状態となり、薄膜トランジスタ２２のソース／ドレイン電極間が導通する。薄膜トランジスタ２２は、有機ＥＬ素子２１に接続されていることから、ソース／ドレイン電極間が導通することで電源線２６から有機ＥＬ素子２１に対して電流が流れ、発光する。なお、有機ＥＬ素子２１から発せられる光の輝度は、薄膜トランジスタ２２のゲート電極の電位によって制御される。
【００５５】
このように、本実施の形態２にかかる画像表示装置は、自発光性の有機ＥＬ素子を用いて画像表示を行うため、バックライト等の光源を必要とせず、バックライトの点灯に要する消費電力の低減およびバックライトユニットを設けることによる装置の大型化、複雑化を回避することができる。また、有機ＥＬ素子は視認性、応答速度、コントラスト等についても液晶表示素子よりも優れ、高品位の画像を表示することができる。
【００５６】
本実施の形態２では、薄膜トランジスタ２２に実施の形態１に記載した薄膜トランジスタを用いている。ドライバ素子として実施の形態１にかかる薄膜トランジスタを用いたことによる利点について以下に説明する。
【００５７】
図６に示す回路図からも明らかなように、薄膜トランジスタ２２は、有機ＥＬ素子２１に接続し、有機ＥＬ素子２１に流れる電流は薄膜トランジスタ２２のチャネル中を流れる構造となっている。また、画像表示時には有機ＥＬ素子２１には電流を継続的に流す必要があるため、薄膜トランジスタ２２のチャネルにも電流が継続的に流れる。従って、従来構造のものを薄膜トランジスタ２２として使用した場合、経年劣化により閾値電圧が変動し、有機ＥＬ素子２１の輝度調整等が困難となる。しかし、実施の形態１にかかる薄膜トランジスタは、上記したように一方のソース／ドレイン領域の外周を覆うように他方のソース／ドレイン領域が配設され、他方のソース／ドレイン領域が動作時に高電位となる構造を有するため、長時間に渡って導通させても閾値電圧の変動を抑制することができる。
【００５８】
このため、本実施の形態２にかかる画像表示装置は、従来の画像表示装置と異なり、画像表示を長時間行っても画面の焼き付き、輝度の変化等を抑制することが可能である。このため、長期に渡って高品位の画像表示が可能であり、画像品位の劣化を抑制することができる。
【００５９】
なお、本実施の形態２にかかる画像表示装置に関して、有機ＥＬ素子によって画像を表示することとしたが、有機ＥＬ素子以外に、例えば、無機ＥＬ素子を用いることも可能であり、発光ダイオード等を用いることも可能である。これらの発光素子も電流駆動によって発光するが、実施の形態１にかかる薄膜トランジスタをドライバ素子として使用することで、長期に渡って高品位の画像表示が可能である。
【００６０】
また、本実施の形態２にかかる画像表示装置では、図６および図８（ａ）に示すように、有機ＥＬ素子２１のアノード側と薄膜トランジスタ２２が接続されているが、図８（ｂ）に示すように、有機ＥＬ素子２１のカソード側と薄膜トランジスタ２２が接続された構造としても良い。なお、図６および図８（ａ）の場合には有機ＥＬ素子２１と接続するソース／ドレイン電極は図１におけるソース／ドレイン領域３に接続するものとし、図８（ｂ）の場合には接続するソース／ドレイン電極が図１におけるソース／ドレイン領域１に接続するものを用いる必要がある。
【００６１】
また、本実施の形態２にかかる画像表示装置では、薄膜トランジスタ２３の具体的構造については特に言及していないが、薄膜トランジスタ２３についても実施の形態１に記載した薄膜トランジスタを用いても良い。実施の形態１にかかる薄膜トランジスタは、従来構造の薄膜トランジスタが有する特性に加えて、長期の使用に対する閾値電圧の変動を抑制するという利点を有するのであって、継続的に通電するもののみならず、電圧駆動素子等に利用することは何ら問題とならない。さらに、実施の形態２は、実施の形態１にかかる薄膜トランジスタの利用例を示したものであるが、実施の形態１にかかる薄膜トランジスタの用途は画像表示装置に限定されないのはもちろんである。
【００６２】
【発明の効果】
以上説明したように、この発明によれば、第１のソース／ドレイン領域の外周を覆うように第２のソース／ドレイン領域を配設する構造を有し、少なくとも動作時において第２のソース／ドレイン領域の電位を第１のソース／ドレイン領域の電位よりも高い値に維持する構成としたため、継続的にオン状態を維持し、電流を流し続けて使用した場合であっても閾値電圧の変動を従来よりも抑制することができるという効果を奏する。
【００６３】
また、かかる薄膜トランジスタをドライバ素子として電流駆動方式の発光素子を備えた画像表示装置を構成することで、発光素子およびドライバ素子に継続的に電流が流れるにもかかわらず、画像品位の劣化が抑制され、長寿命の画像表示装置を実現できるという効果を奏する。
【図面の簡単な説明】
【図１】実施の形態１にかかる薄膜トランジスタの水平構造を示す図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】実施の形態１にかかる薄膜トランジスタの動作を説明するための図である。
【図４】実施の形態１にかかる薄膜トランジスタの閾値電圧の変動を測定した結果を示すグラフである。
【図５】実施の形態１にかかる薄膜トランジスタの変形例の水平構造を示す図である。
【図６】実施の形態２にかかる画像表示装置の配線回路の一部を示す等価回路図である。
【図７】実施の形態２にかかる画像表示装置の構造を示す断面図である。
【図８】（ａ）、（ｂ）は、実施の形態２にかかる画像表示装置において、有機ＥＬ素子と薄膜トランジスタとの接続態様を示す等価回路図である。
【図９】（ａ）は、従来の有機ＥＬ素子を用いた画像表示装置の動作原理を示す回路図であり、（ｂ）は、従来の薄膜トランジスタの構造を示す図である。
【符号の説明】
１、３ ソース／ドレイン領域
２ 半導体層
４ 基板
５ ゲート電極
６ ゲート絶縁層
７、８ ソース／ドレイン電極
１１ 平坦化層
１２ 配線層
１３ ｎチャネル
１５、１７ ソース／ドレイン領域
１６ 半導体層
２１ 有機ＥＬ素子
２２、２３ 薄膜トランジスタ
２４ 走査線
２５ 信号線
２６ 電源線
２７ コンデンサ
２８ 基板
２９、３０、３２、３３ 導電層
３１ 平坦化層
１０１ 素子
１０２ 薄膜トランジスタ
１０３、１０５ ソース／ドレイン電極
１０４ チャネル
【発明の属する技術分野】
この発明は、主に有機ＥＬ素子を発光素子とした画像表示素子に用いられる薄膜トランジスタ、画像表示素子および画像表示装置に関し、特に、閾値電圧の経年変化を抑制した薄膜トランジスタ、画像表示素子および画像表示装置に関するものである。
【０００２】
【従来の技術】
現在、画像表示等を行うディスプレイの分野において、液晶表示装置にかわって有機ＥＬ素子を用いた画像表示装置が注目されている。液晶表示装置と比較すると、有機ＥＬ素子は、自発光性のためバックライトが不要であり、優れた応答速度とコントラスト、視認性を有するなど、液晶をしのぐ機能を有し、構造も比較的単純なことから製造コストの面からも有利と見られている。
【０００３】
図９（ａ）は、従来開発されてきた有機ＥＬ素子を用いた画像表示装置において、有機ＥＬ素子による発光の制御の態様を示す回路図である。従来開発されてきた画像表示装置では、図９（ａ）に示すように、有機ＥＬ素子１０１のアノード電極側にドライバ素子として機能する薄膜トランジスタ１０２が接続され、薄膜トランジスタ１０２のゲート電極に印加する電位を調整することによって、有機ＥＬ素子１０１中を流れる電流値を調整する構造を有する。有機ＥＬ素子１０１から発せられる光の輝度は電流値によって変動するため、薄膜トランジスタ１０２のゲート電位を制御することで所望の輝度の光を得ることができる。
【０００４】
薄膜トランジスタ１０２のゲート電位は、図示を省略した第２の薄膜トランジスタによって制御される。かかる第２の薄膜トランジスタは、スイッチング素子として機能し、所定の信号線および走査線からの表示信号および走査信号を受けて薄膜トランジスタ１０２のゲート電位を制御する。かかる構造を画素数に対応して複数設けることで、自発光性の画像表示装置を実現している。
【０００５】
図９（ｂ）は、薄膜トランジスタ１０２の構造を示す上面図である。図９（ｂ）に示すように、薄膜トランジスタ１０２は、動作時にソース／ドレイン電極１０３、１０５の間にゲート電極から所定の電位を与えられることによって誘起されるチャネル１０４を有する。チャネル１０４は、ソース／ドレイン電極１０３、１０５の下部に配設されるソース／ドレイン領域と同一の導電型を有する半導体層によって形成されるため、ソース／ドレイン電極１０３、１０５間が導通し、電流が流れることとなる。
【０００６】
【発明が解決しようとする課題】
しかしながら、有機ＥＬ素子を用いた画像表示装置を実現するには、解決すべき課題も多い。課題の１つとして、有機ＥＬ素子のオン・オフを制御する薄膜トランジスタの経年劣化の問題がある。
【０００７】
上記したように、有機ＥＬ素子を用いた画像表示素子は、液晶表示素子等と異なり各画素に対応して配設される有機ＥＬ素子が直接点灯することによって画像が表示される。そのため、画像表示時には図９（ａ）、図９（ｂ）に示す薄膜トランジスタ１０２は常にオンの状態に維持され、有機ＥＬ素子が所望の輝度で発光するためにはチャネル１０４には必要な値の電流が流され続けることとなる。
【０００８】
ここで、チャネル１０４中を流れる電流の密度は一様ではなく、端部における電界集中に起因して電流も端部に集中して流れることが一般に知られている。液晶表示装置におけるスイッチング素子のように電圧駆動素子として機能する場合にはかかる電流密度の異方性は問題にならないが、有機ＥＬ素子を用いた画像表示装置では、長時間に渡ってチャネル１０４中を電流が流れるため、かかる電流集中によって薄膜トランジスタ１０２が物理的に損傷し、閾値電圧が変動することとなる。
【０００９】
閾値電圧が変化すると、有機ＥＬ素子１０１の発光状態を制御する薄膜トランジスタ１０２のゲート電極に対して同一の電位を与えても、チャネル１０４中を流れる電流の値が所望の値から変動する。チャネル１０４中を流れる電流が変動することに対応して有機ＥＬ素子１０１中を流れる電流の値も変化することから、薄膜トランジスタ１０２の閾値電圧の変化は有機ＥＬ素子１０１の輝度に直接影響を与え、画像品位が劣化するという問題を有する。具体的には、薄膜トランジスタ１０２の閾値電圧が変動することで、画面の焼き付き、輝度の変化等が生じ、画像表示装置としての寿命が短くなるという問題が生じる。
【００１０】
この発明は、上記従来技術の問題点に鑑みてなされたものであって、閾値電圧の経年変化を抑制し、長寿命の薄膜トランジスタ、画像表示素子および画像表示装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、請求項１にかかる薄膜トランジスタは、第１のソース／ドレイン電極に接続され、所定の電位を有する第１のソース／ドレイン領域と、第２のソース／ドレイン電極に接続され、前記第１のソース／ドレイン領域の外周全体を覆うよう配設され、かつ少なくとも動作時に前記第１のソース／ドレイン領域よりも高い電位を有する第２のソース／ドレイン領域と、前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に配設される半導体層と、前記半導体層中にチャネルを誘起させるゲート電極とを備えたことを特徴とする。
【００１２】
この請求項１の発明によれば、第１のソース／ドレイン領域の外周全体を覆うように第２のソース／ドレイン領域を配設し、少なくとも動作時において第２のソース／ドレイン領域の電位を第１のソース／ドレイン領域の電位よりも高くすることで、継続的にソース／ドレイン領域間に電流を流しても閾値電圧の変動が抑制される薄膜トランジスタを提供することができる。
【００１３】
また、請求項２にかかる薄膜トランジスタは、上記の発明において、前記第１のソース／ドレイン領域の外周と前記第２のソース／ドレイン領域の内周とが同心円形状を有することを特徴とする。
【００１４】
また、請求項３にかかる薄膜トランジスタは、上記の発明において、前記第１のソース／ドレイン領域の外周と前記第２のソース領域の内周とがそれぞれ楕円形状を有することを特徴とする。
【００１５】
また、請求項４にかかる薄膜トランジスタは、上記の発明において、前記半導体層は、非単結晶性のＳｉによって形成されることを特徴とする。
【００１６】
また、請求項５にかかる画像表示素子は、発光素子と、前記発光素子の発光状態を制御する請求項１〜４のいずれか一つに記載の第１の薄膜トランジスタと、前記第１の薄膜トランジスタのゲート電位を制御する第２の薄膜トランジスタと、前記第２の薄膜トランジスタによって制御される前記第１の薄膜トランジスタのゲート電位を保持するコンデンサとを備えたことを特徴とする。
【００１７】
また、請求項６にかかる画像表示素子は、前記発光素子は有機ＥＬ素子であって、前記第１の薄膜トランジスタは、ソース／ドレイン電極が前記有機ＥＬ素子と接続され、前記有機ＥＬ素子に流入する電流値を制御することを特徴とする。
【００１８】
また、請求項７にかかる画像表示素子は、走査信号を供給する走査線および表示信号を供給する信号線とをさらに備え、前記第２の薄膜トランジスタのゲート電極が走査線に接続され、ソース／ドレイン電極が信号線に接続されたことを特徴とする。
【００１９】
また、請求項８にかかる画像表示装置は、マトリックス状に配設され、それぞれが駆動回路に接続された複数の走査線および複数の信号線と、表示画素に対応して配設された発光素子と、該発光素子に電流を供給する電源線と、前記発光素子と前記電源線との間に配設され、前記発光素子の発光状態を制御する請求項１〜４のいずれか一つに記載の第１の薄膜トランジスタと、該第１の薄膜トランジスタのゲート電極と所定の信号線との間に配設され、前記第１の薄膜トランジスタのゲート電位を制御する第２の薄膜トランジスタとを備えたことを特徴とする。
【００２０】
また、請求項９にかかる画像表示装置は、前記発光素子は、有機ＥＬ素子であって、前記第１の薄膜トランジスタは、ソース／ドレイン電極を介して前記発光素子に接続されることを特徴とする。
【００２１】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態である薄膜トランジスタ、画像表示素子および画像表示装置について説明する。図面の記載において、同一または類似部分には同一あるいは類似の符号、名称を付している。なお、図面は模式的なものであり、現実のものとは異なることに留意が必要である。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。さらに、薄膜トランジスタを構成する電極について、ソース電極、ドレイン電極の区別をする必要性に乏しいため、ゲート電極を除いた２つの電極を共にソース／ドレイン電極と称し、同様の理由によりソース領域、ドレイン領域についても共にソース／ドレイン領域と称する。
【００２２】
（実施の形態１）
まず、この発明の実施の形態１にかかる薄膜トランジスタについて説明する。本実施の形態１にかかる薄膜トランジスタは、一方のソース／ドレイン領域の外周を覆うように他方のソース／ドレイン領域が配設され、少なくとも動作時において外側に配設された他方のソース／ドレイン領域の電位が内側に配設されたソース／ドレイン領域の電位よりも高い値となる構造を有する。
【００２３】
図１は、本実施の形態１にかかる薄膜トランジスタの水平断面構造を示す図である。図１に示すように、本実施の形態１にかかる薄膜トランジスタは、中心付近に配設されたソース／ドレイン領域１と、ソース／ドレイン領域１の外周に接触し、ソース／ドレイン領域１の外周を覆うよう配設された半導体層２と、半導体層２の外周に接触し、半導体層２の外周を覆うよう配設され、ソース／ドレイン領域１の電位よりも高電位の状態に維持されたソース／ドレイン領域３とを備えた構造を有する。また、ソース／ドレイン領域１の外周と、ソース／ドレイン領域３の内周は、互いが同心円となるような形状を有する。
【００２４】
図２は、実施の形態１にかかる薄膜トランジスタの断面図である。図２に示すように、本実施の形態１にかかる薄膜トランジスタの断面構造は、基板４上に積層され、水平断面構造が円環状となるゲート電極５と、基板４およびゲート電極５の表面を覆うよう積層されたゲート絶縁層６と、ゲート絶縁層上に積層された半導体層２とを有する。また、半導体層２の一部領域上に積層されたソース／ドレイン領域１、３と、ソース／ドレイン領域１、３上にそれぞれ積層されたソース／ドレイン電極７、８を有する。さらに、ソース／ドレイン電極７、８および半導体層２上には、平坦化層１１が積層され、ソース／ドレイン電極７の表面の一部は、電極を取り出すための配線層１２と接続されている。
【００２５】
ソース／ドレイン電極７、８およびゲート電極５は、Ａｌ等の金属材料によって形成される。なお、ソース／ドレイン電極７、８およびゲート電極５は、導電性を示す材料によって形成されていれば良く、金属材料以外でも例えば高濃度の不純物をドープしたポリシリコン等によって形成しても良い。
【００２６】
ゲート絶縁層６は、ゲート電極５と半導体層２とを電気的に絶縁するためのものである。具体的には、ゲート絶縁層６は、ＳｉＯ２、ＳｉＮｘ等の絶縁性の薄膜構造によって形成されている。なお、図２に示すゲート絶縁層６は、単層構造として図示されているが、ＳｉＮｘ、ＳｉＯ２双方を積層した多層構造からなるものとしても良い。
【００２７】
半導体層２は、例えば、ポリシリコン、アモルファスシリコン等の非単結晶性のＳｉに対して、必要に応じて一定濃度の不純物をドープした半導体層によって形成される。例えば、ポリシリコンの場合にはドープする不純物について、ｎチャネルの薄膜トランジスタの場合は、例えばＢ（ボロン）等のＩＩＩ族元素を用いてｐ型の半導体層２を形成する。また、アモルファスシリコンの場合には、切断されたＳｉ結合がドナーとして機能することから不純物のドープを省略可能である。ｐチャネルの薄膜トランジスタを形成する場合には、例えばポリシリコンに対してＰ（燐）、Ａｓ（砒素）等のＶ族元素をドープしてｎ型の半導体層２を形成する。なお、以下の説明において、本実施の形態１にかかる薄膜トランジスタは動作時にｎチャネルを誘起するｎチャネル薄膜トランジスタとして扱うこととする。ただし、このことは本発明をｎチャネル薄膜トランジスタに限定して解釈する意図ではなく、ｐチャネル薄膜トランジスタであっても同様の議論が成立することはもちろんである。
【００２８】
ソース／ドレイン領域１、３は、ポリシリコン、アモルファスシリコン等の非単結晶性のＳｉに対してｎ型の不純物を高濃度にドープした半導体層によって形成される。なお、本実施の形態１にかかる薄膜トランジスタがｐチャネル薄膜トランジスタの場合には、ソース／ドレイン領域１、３はｐ型の不純物が高濃度にドープされた半導体層によって形成される。
【００２９】
平坦化層１１は、薄膜トランジスタの上面を平坦化するための膜構造である。かかる平坦化層１１を備えることで、例えば薄膜トランジスタ上に有機ＥＬ素子等の他の回路素子を容易に配設できるという利点を有する。平坦化層１１は、上部に配設される配線層１２とソース／ドレイン電極８とを絶縁する機能をも果たすため、絶縁性を示すポリマー等の材料によって形成される。
【００３０】
配線層１２は、ソース／ドレイン領域１を外部に取り出すためのものである。具体的には、配線層１２はソース／ドレイン領域１と電気的に接続された構造を有し、導電性の材料によって形成される。
【００３１】
つぎに、本実施の形態１にかかる薄膜トランジスタの動作について簡単に説明する。図３は、実施の形態１にかかる薄膜トランジスタの動作を説明するための模式図である。ゲート電極５に対して閾値電位Ｖｔｈよりも高い電位Ｖ３を印加すると、半導体層２に対して電界が印加され、図３に示すように半導体層２内部においてｎチャネル１３が誘起される。かかるｎチャネル１３は、ソース／ドレイン領域１とソース／ドレイン領域３とを電気的に接続するため、電位Ｖ２（Ｖ２＞Ｖ１）を与えられたソース／ドレイン領域３から、半導体層２内部に誘起したｎチャネル１３を介して電位Ｖ１を与えられたソース／ドレイン領域１に対して電流が流入することとなる。ソース／ドレイン領域３は、ソース／ドレイン領域１の外周を覆うよう配設されていることから、誘起されるｎチャネル１３には従来技術において説明したような端部が存在せず、電界集中も生じないことから、ｎチャネル１３中を流れる電流の密度は一様なものとなる。
【００３２】
つぎに、本実施の形態１にかかる薄膜トランジスタが、チャネルに対して長時間に渡って電流を流した場合であっても、従来の薄膜トランジスタに比して閾値電圧の変動を抑制できることについて示す。本願発明者等は、実施の形態１にかかる薄膜トランジスタを実際に作製し、その寿命について測定を行っている。
【００３３】
図４は、本実施の形態１にかかる薄膜トランジスタの閾値電圧の変動を測定した結果を示すグラフである。図４に示すように、測定は本実施の形態１にかかる薄膜トランジスタについてのみならず、図９（ｂ）に示すような従来構造の薄膜トランジスタについて測定を行っている。また、構造は実施の形態１と同様で、内側に配設されたソース・ドレイン領域の電位が外側に配設されたソース／ドレイン領域よりも高くなるようソース／ドレイン電極に電位を印加したものについても測定を行っている。
【００３４】
本測定は、ソース／ドレイン領域間の電位差を５Ｖに保持した状態で行っている。かかる電位差の下で所定の電圧をゲート電極５に印加した状態で所定時間経過させ、閾値電圧の変動を測定している。本実施の形態１にかかる薄膜トランジスタは、いずれの経過時間であっても閾値電圧の変動値が従来構造の薄膜トランジスタの値を下回っている。そのため、ある一定の値だけ閾値電圧が変動した時点を装置の寿命とすると、本実施の形態１にかかる薄膜トランジスタの寿命は、従来構造の薄膜トランジスタに比して長くなることとなる。
【００３５】
また、図４のグラフから明らかなように、ソース／ドレイン領域３をソース／ドレイン領域１よりも高電位に維持した状態で動作させる方が閾値電圧の変動値が小さくなる。外側に位置するソース／ドレイン領域３の電位を高めることによって閾値電圧の変動を抑制できる理由については現時点では明らかではない。しかし、電位差を反転した際の閾値電圧の変動が従来構造の薄膜トランジスタよりも大きくなることに鑑みると、外側に配設されたソース／ドレイン領域３の電位を内側のソース／ドレイン領域１の電位よりも高い状態で動作させることが閾値電圧の変動を抑制するためには必須となることは明らかである。
【００３６】
このように、本実施の形態１にかかる薄膜トランジスタは、継続的に導通状態にして使用した場合であっても閾値電圧の変動を抑制することができ、従来よりも長期に渡って使用可能という利点を有する。
【００３７】
（変形例）
つぎに、実施の形態１にかかる薄膜トランジスタの変形例について説明する。実施の形態１では、図１に示すように、ソース／ドレイン領域１の外周とソース／ドレイン領域３の内周が同心円を形成するよう配設された例について説明したが、これらの形状を楕円形状としても良い。図５は、変形例にかかる薄膜トランジスタの水平構造を示す図である。なお、断面構造については実施の形態１と同様に構成されるため、その説明を省略する。
【００３８】
変形例にかかる薄膜トランジスタは、ソース／ドレイン領域１５の外周全体を覆うように配設されたソース／ドレイン領域１７と、ソース／ドレイン領域１５、１７間に配設された半導体層１６とを備えた構造を有する。また、図示は省略するが、ソース／ドレイン領域１５、１７に対応してソース・ドレイン電極がそれぞれ配設され、動作時に所定の電圧を印加することで半導体層１６中にチャネルを誘起させるゲート電極を備える。
【００３９】
また、ソース／ドレイン領域１５、１７の電位については、実施の形態１にかかる薄膜トランジスタと同様に外側に配設されたソース／ドレイン領域１７の電位が内側に配設されたソース／ドレイン領域１５の電位よりも高い値に維持されている。かかる構造をとることで、変形例にかかる薄膜トランジスタは、実施の形態１にかかる薄膜トランジスタ同様、長期の使用に対して閾値電圧の変動を抑制することができる。詳細な測定結果については省略するが、本願発明者等は変形例にかかる薄膜トランジスタについても実際に作製し、閾値電圧の変動値が実施の形態１にかかる薄膜トランジスタとほぼ同等の値に抑制されることを確認している。
【００４０】
以上、実施の形態１およびその変形例について説明したが、本発明にかかる薄膜トランジスタは上記の構造に限定されるものではない。例えば、内側に配設されるソース／ドレイン領域の外周および外側に配設されるソース／ドレイン領域の内周の形状は、同心円、楕円以外でも、例えば矩形となっていても良いし、これ以外の形状を有していても良い。具体的には、内側に配設されるソース／ドレイン領域の外周全体を覆うように外側のソース／ドレイン領域が配設され、動作時に外側のソース／ドレイン領域の電位が高い状態となるのであれば形状については任意のものを採用することが可能である。ただし、チャネルを流れる電流の密度をほぼ一定にする観点からは、チャネルの構造において特異点が発生しない同心円形状を備えることが好ましい。
【００４１】
また、ソース／ドレイン領域間に配設される半導体層について、非単結晶性のＳｉによって形成されることとしたが、単結晶Ｓｉを用いることも可能である。さらに、ＧａＡｓ、ＡｌＧａＡｓ等の他の半導体材料を用いて半導体層を形成しても良く、ソース／ドレイン領域を形成する半導体材料についても、単結晶Ｓｉや、Ｓｉ以外の半導体材料を用いても良い。
【００４２】
さらに、実施の形態１およびその変形例にかかる薄膜トランジスタは、ソース／ドレイン領域に対してゲート電極が下層に配設された、いわゆる逆スタガ型の構造を有するが、ソース／ドレイン領域に対して上層にゲート電極を配設する、いわゆる正スタガ型の構造としても良い。また、半導体層を保護するために半導体層上部に保護層を設けた構造としても良い。
【００４３】
（実施の形態２）
つぎに、実施の形態２にかかる画像表示装置について説明する。本実施の形態２にかかる画像表示装置は、実施の形態１にかかる薄膜トランジスタをドライバ素子として使用し、かかるドライバ素子によって電流駆動する発光素子を備えた構造を有する。
【００４４】
図６は、実施の形態２にかかる画像表示装置の等価回路の一部を示す。図６に示すように、実施の形態２にかかる画像表示装置は、有機ＥＬ素子２１と、有機ＥＬ素子２１と一方のソース／ドレイン電極を介して接続され、有機ＥＬ素子２１の発光状態を制御するドライバ素子として機能する薄膜トランジスタ２２と、薄膜トランジスタ２２のゲート電極に対して一方のソース／ドレイン電極が接続され、スイッチング素子として機能する薄膜トランジスタ２３とを有する。さらに、本実施の形態２にかかる画像表示装置は、走査線２４、信号線２５および電源線２６を備え、薄膜トランジスタ２３のゲート電極は走査線２４に接続され、他方のソース／ドレイン電極は信号線２５に接続される。また、電源線２６に対しては有機ＥＬ素子２１が接続されると共に、薄膜トランジスタ２２の他方のソース／ドレイン電極との間にコンデンサ２７が配設された回路構造を有する。また、走査線２４、信号線２５および電源線２６は、それぞれ所定の駆動回路に接続されている。
【００４５】
有機ＥＬ素子２１は、本実施の形態２にかかる画像表示装置において発光素子として機能するためのものである。有機ＥＬ素子２１は、ホール輸送層、電子輸送層の少なくとも一方と発光層とを備えた構造を有し、発光層に注入されるホールと電子が発光再結合することによって所定の光を発光する。
【００４６】
薄膜トランジスタ２２は、本実施の形態２にかかる画像表示装置においてドライバ素子として機能するためのものである。具体的には、薄膜トランジスタ２２は、実施の形態１に記載した構造を有し、長時間に渡ってオン状態が維持されても閾値電圧の変動が抑制される特性を有する。薄膜トランジスタ２２は、ゲート電極に与えられる電位によってチャネルに流れる電流値が規定することで直列接続された有機ＥＬ素子２１に流入する電流値を制御し、有機ＥＬ素子２１から発せられる光の点滅、発光時の輝度等を制御する。
【００４７】
薄膜トランジスタ２３は、本実施の形態２にかかる画像表示装置においてスイッチング素子として機能するためのものである。薄膜トランジスタ２３は、走査線２４の電位によってオン・オフが制御され、オン動作時には信号線２５から供給される電位を薄膜トランジスタ２２のゲート電極に印加する機能を有する。
【００４８】
本実施の形態２にかかる画像表示装置は、複数の信号線、走査線を有し、それぞれの信号線、走査線に対して図６に示す各回路素子が接続された構造を有する。そして、画素に対応して多数の有機ＥＬ素子が配設され、各有機ＥＬ素子の発光状態を制御することによって全体として所定の画像パターンを表示する機能を有する。
【００４９】
つぎに、本実施の形態２にかかる画像表示装置の具体的構造について説明する。図７は、本実施の形態２にかかる画像表示装置の構造の一部を示す断面図である。実施の形態２にかかる画像表示装置は、基板２８上に薄膜トランジスタ２２、２３が配設され、薄膜トランジスタ２２、２３間を接続するための導電層２９および薄膜トランジスタ２２と有機ＥＬ素子２１とを接続するための導電層３０とが配設されている。また、基板２８の表面、薄膜トランジスタ２２、３４および導電層２９、３０上には、導電層３０上の一部領域を除いてポリマー等を材料とする平坦化層３１が積層されている。さらに、平坦化層３１上には電源線から延伸した導電層２６が配設され、導電層２６の一部領域上には有機ＥＬ素子２１が配設されている。有機ＥＬ素子２１上には導電層３３が配設され、導電層３３は有機ＥＬ素子２１上から水平方向に延伸し、導電層３２を介して導電層３０と接続した構造を有する。
【００５０】
図７に示すように、本実施の形態２にかかる画像表示装置は、薄膜トランジスタ２２、２３等と有機ＥＬ素子２１とが平坦化層３１を介して３次元的に配設された構造を有する。本実施の形態２にかかる画像表示素子は、液晶表示装置等と異なり自発光により画像表示を行う構造を有するため、有機ＥＬ素子２１の下層に配設された回路素子が表示画像に影響を及ぼすことはない。従って、本実施の形態２にかかる画像表示装置では、各回路素子を３次元的に配設することが可能となり、実効的な画素領域を十分に確保することができる。
【００５１】
つぎに、本実施の形態２にかかる画像表示装置の動作について説明する。以下では簡単のため、複数備えられた有機ＥＬ素子のうち、図６に示す有機ＥＬ素子２１を点灯させる場合について説明する。
【００５２】
まず、走査線２４に接続する駆動回路によって走査線２４に薄膜トランジスタ２３がオンするのに十分な電位が印加される。それとほぼ同時に、信号線２５に接続する駆動回路によって信号線２５に所定の電位が印加される。
【００５３】
走査線２４からゲート電極に所定の電位が印加されるため、薄膜トランジスタ２３はオンし、ソース／ドレイン電極間にチャネルが誘起され、電気的に導通する。そのため、信号線２５の電位に起因してチャネル中を電流が流れることとなり、薄膜トランジスタ２２のゲート電極に電位が印加されると同時に、コンデンサ２７に所定の電荷が蓄積される。薄膜トランジスタ２２のゲート電極に電位を印加した後、走査線２４の電位が低下することで薄膜トランジスタ２３はオフ状態となるが、コンデンサ２７に蓄積された電荷によって薄膜トランジスタ２２の電位は維持される。
【００５４】
ゲート電極に対して所定の電位が印加されたことにより、薄膜トランジスタ２２がオン状態となり、薄膜トランジスタ２２のソース／ドレイン電極間が導通する。薄膜トランジスタ２２は、有機ＥＬ素子２１に接続されていることから、ソース／ドレイン電極間が導通することで電源線２６から有機ＥＬ素子２１に対して電流が流れ、発光する。なお、有機ＥＬ素子２１から発せられる光の輝度は、薄膜トランジスタ２２のゲート電極の電位によって制御される。
【００５５】
このように、本実施の形態２にかかる画像表示装置は、自発光性の有機ＥＬ素子を用いて画像表示を行うため、バックライト等の光源を必要とせず、バックライトの点灯に要する消費電力の低減およびバックライトユニットを設けることによる装置の大型化、複雑化を回避することができる。また、有機ＥＬ素子は視認性、応答速度、コントラスト等についても液晶表示素子よりも優れ、高品位の画像を表示することができる。
【００５６】
本実施の形態２では、薄膜トランジスタ２２に実施の形態１に記載した薄膜トランジスタを用いている。ドライバ素子として実施の形態１にかかる薄膜トランジスタを用いたことによる利点について以下に説明する。
【００５７】
図６に示す回路図からも明らかなように、薄膜トランジスタ２２は、有機ＥＬ素子２１に接続し、有機ＥＬ素子２１に流れる電流は薄膜トランジスタ２２のチャネル中を流れる構造となっている。また、画像表示時には有機ＥＬ素子２１には電流を継続的に流す必要があるため、薄膜トランジスタ２２のチャネルにも電流が継続的に流れる。従って、従来構造のものを薄膜トランジスタ２２として使用した場合、経年劣化により閾値電圧が変動し、有機ＥＬ素子２１の輝度調整等が困難となる。しかし、実施の形態１にかかる薄膜トランジスタは、上記したように一方のソース／ドレイン領域の外周を覆うように他方のソース／ドレイン領域が配設され、他方のソース／ドレイン領域が動作時に高電位となる構造を有するため、長時間に渡って導通させても閾値電圧の変動を抑制することができる。
【００５８】
このため、本実施の形態２にかかる画像表示装置は、従来の画像表示装置と異なり、画像表示を長時間行っても画面の焼き付き、輝度の変化等を抑制することが可能である。このため、長期に渡って高品位の画像表示が可能であり、画像品位の劣化を抑制することができる。
【００５９】
なお、本実施の形態２にかかる画像表示装置に関して、有機ＥＬ素子によって画像を表示することとしたが、有機ＥＬ素子以外に、例えば、無機ＥＬ素子を用いることも可能であり、発光ダイオード等を用いることも可能である。これらの発光素子も電流駆動によって発光するが、実施の形態１にかかる薄膜トランジスタをドライバ素子として使用することで、長期に渡って高品位の画像表示が可能である。
【００６０】
また、本実施の形態２にかかる画像表示装置では、図６および図８（ａ）に示すように、有機ＥＬ素子２１のアノード側と薄膜トランジスタ２２が接続されているが、図８（ｂ）に示すように、有機ＥＬ素子２１のカソード側と薄膜トランジスタ２２が接続された構造としても良い。なお、図６および図８（ａ）の場合には有機ＥＬ素子２１と接続するソース／ドレイン電極は図１におけるソース／ドレイン領域３に接続するものとし、図８（ｂ）の場合には接続するソース／ドレイン電極が図１におけるソース／ドレイン領域１に接続するものを用いる必要がある。
【００６１】
また、本実施の形態２にかかる画像表示装置では、薄膜トランジスタ２３の具体的構造については特に言及していないが、薄膜トランジスタ２３についても実施の形態１に記載した薄膜トランジスタを用いても良い。実施の形態１にかかる薄膜トランジスタは、従来構造の薄膜トランジスタが有する特性に加えて、長期の使用に対する閾値電圧の変動を抑制するという利点を有するのであって、継続的に通電するもののみならず、電圧駆動素子等に利用することは何ら問題とならない。さらに、実施の形態２は、実施の形態１にかかる薄膜トランジスタの利用例を示したものであるが、実施の形態１にかかる薄膜トランジスタの用途は画像表示装置に限定されないのはもちろんである。
【００６２】
【発明の効果】
以上説明したように、この発明によれば、第１のソース／ドレイン領域の外周を覆うように第２のソース／ドレイン領域を配設する構造を有し、少なくとも動作時において第２のソース／ドレイン領域の電位を第１のソース／ドレイン領域の電位よりも高い値に維持する構成としたため、継続的にオン状態を維持し、電流を流し続けて使用した場合であっても閾値電圧の変動を従来よりも抑制することができるという効果を奏する。
【００６３】
また、かかる薄膜トランジスタをドライバ素子として電流駆動方式の発光素子を備えた画像表示装置を構成することで、発光素子およびドライバ素子に継続的に電流が流れるにもかかわらず、画像品位の劣化が抑制され、長寿命の画像表示装置を実現できるという効果を奏する。
【図面の簡単な説明】
【図１】実施の形態１にかかる薄膜トランジスタの水平構造を示す図である。
【図２】図１のＡ−Ａ線における断面図である。
【図３】実施の形態１にかかる薄膜トランジスタの動作を説明するための図である。
【図４】実施の形態１にかかる薄膜トランジスタの閾値電圧の変動を測定した結果を示すグラフである。
【図５】実施の形態１にかかる薄膜トランジスタの変形例の水平構造を示す図である。
【図６】実施の形態２にかかる画像表示装置の配線回路の一部を示す等価回路図である。
【図７】実施の形態２にかかる画像表示装置の構造を示す断面図である。
【図８】（ａ）、（ｂ）は、実施の形態２にかかる画像表示装置において、有機ＥＬ素子と薄膜トランジスタとの接続態様を示す等価回路図である。
【図９】（ａ）は、従来の有機ＥＬ素子を用いた画像表示装置の動作原理を示す回路図であり、（ｂ）は、従来の薄膜トランジスタの構造を示す図である。
【符号の説明】
１、３ ソース／ドレイン領域
２ 半導体層
４ 基板
５ ゲート電極
６ ゲート絶縁層
７、８ ソース／ドレイン電極
１１ 平坦化層
１２ 配線層
１３ ｎチャネル
１５、１７ ソース／ドレイン領域
１６ 半導体層
２１ 有機ＥＬ素子
２２、２３ 薄膜トランジスタ
２４ 走査線
２５ 信号線
２６ 電源線
２７ コンデンサ
２８ 基板
２９、３０、３２、３３ 導電層
３１ 平坦化層
１０１ 素子
１０２ 薄膜トランジスタ
１０３、１０５ ソース／ドレイン電極
１０４ チャネル
Claims (9)
- 第１のソース／ドレイン電極に接続され、所定の電位を有する第１のソース／ドレイン領域と、
第２のソース／ドレイン電極に接続され、前記第１のソース／ドレイン領域の外周全体を覆うよう配設され、かつ少なくとも動作時に前記第１のソース／ドレイン領域よりも高い電位を有する第２のソース／ドレイン領域と、
前記第１のソース／ドレイン領域と前記第２のソース／ドレイン領域との間に配設される半導体層と、
前記半導体層中にチャネルを誘起させるゲート電極と、
を備えたことを特徴とする薄膜トランジスタ。 - 前記第１のソース／ドレイン領域の外周と前記第２のソース／ドレイン領域の内周とが同心円形状を有することを特徴とする請求項１に記載の薄膜トランジスタ。
- 前記第１のソース／ドレイン領域の外周と前記第２のソース領域の内周とがそれぞれ楕円形状を有することを特徴とする請求項１に記載の薄膜トランジスタ。
- 前記半導体層は、非単結晶性のＳｉによって形成されることを特徴とする請求項１〜３のいずれか一つに記載の薄膜トランジスタ。
- 発光素子と、
前記発光素子の発光状態を制御する請求項１〜４のいずれか一つに記載の第１の薄膜トランジスタと、
前記第１の薄膜トランジスタのゲート電位を制御する第２の薄膜トランジスタと、
前記第２の薄膜トランジスタによって制御される前記第１の薄膜トランジスタのゲート電位を保持するコンデンサと、
を備えたことを特徴とする画像表示素子。 - 前記発光素子は有機ＥＬ素子であって、前記第１の薄膜トランジスタは、ソース／ドレイン電極が前記有機ＥＬ素子と接続され、前記有機ＥＬ素子に流入する電流値を制御することを特徴とする請求項５に記載の画像表示素子。
- 走査信号を供給する走査線および表示信号を供給する信号線とをさらに備え、
前記第２の薄膜トランジスタのゲート電極が走査線に接続され、ソース／ドレイン電極が信号線に接続されたことを特徴とする請求項５または６に記載の画像表示素子。 - マトリックス状に配設され、それぞれが駆動回路に接続された複数の走査線および複数の信号線と、
表示画素に対応して配設された発光素子と、
該発光素子に電流を供給する電源線と、
前記発光素子と前記電源線との間に配設され、前記発光素子の発光状態を制御する請求項１〜４のいずれか一つに記載の第１の薄膜トランジスタと、
該第１の薄膜トランジスタのゲート電極と所定の信号線との間に配設され、前記第１の薄膜トランジスタのゲート電位を制御する第２の薄膜トランジスタと、
を備えたことを特徴とする画像表示装置。 - 前記発光素子は、有機ＥＬ素子であって、
前記第１の薄膜トランジスタは、ソース／ドレイン電極を介して前記発光素子に接続されることを特徴とする請求項８に記載の画像表示装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002245322A JP2004087682A (ja) | 2002-08-26 | 2002-08-26 | 薄膜トランジスタ、画像表示素子および画像表示装置 |
| US10/638,499 US7038278B2 (en) | 2002-08-26 | 2003-08-12 | Thin film transistor, image display device, and image display apparatus |
| TW092122612A TW200403862A (en) | 2002-08-26 | 2003-08-18 | Thin Film Transistor, graphics display component and graphics display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002245322A JP2004087682A (ja) | 2002-08-26 | 2002-08-26 | 薄膜トランジスタ、画像表示素子および画像表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004087682A true JP2004087682A (ja) | 2004-03-18 |
Family
ID=31884669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002245322A Pending JP2004087682A (ja) | 2002-08-26 | 2002-08-26 | 薄膜トランジスタ、画像表示素子および画像表示装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7038278B2 (ja) |
| JP (1) | JP2004087682A (ja) |
| TW (1) | TW200403862A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340802A (ja) * | 2004-04-28 | 2005-12-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及び表示装置の作製方法 |
| JP2006286772A (ja) * | 2005-03-31 | 2006-10-19 | Toppan Printing Co Ltd | 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ |
| JP2006310636A (ja) * | 2005-04-28 | 2006-11-09 | Lg Phillips Lcd Co Ltd | 薄膜トランジスタ |
| JP2007173307A (ja) * | 2005-12-19 | 2007-07-05 | Lg Phillips Lcd Co Ltd | 薄膜トランジスタ |
| JP2007201476A (ja) * | 2006-01-26 | 2007-08-09 | Samsung Electronics Co Ltd | 表示装置とその製造方法 |
| JP2007273957A (ja) * | 2006-03-07 | 2007-10-18 | Konica Minolta Holdings Inc | 有機薄膜トランジスタの製造方法及び有機薄膜トランジスタ |
| JP2011040732A (ja) * | 2009-08-13 | 2011-02-24 | Samsung Mobile Display Co Ltd | 薄膜トランジスタ、その製造方法及びそれを含む有機電界発光表示装置 |
| JP2013179281A (ja) * | 2012-02-03 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| KR101362161B1 (ko) | 2007-07-24 | 2014-02-13 | 엘지디스플레이 주식회사 | 박막 트랜지스터 및 그 제조 방법 |
| JP2015097294A (ja) * | 2009-10-16 | 2015-05-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2020025147A (ja) * | 2009-12-04 | 2020-02-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2022130464A (ja) * | 2009-10-21 | 2022-09-06 | 株式会社半導体エネルギー研究所 | 表示装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004241194A (ja) * | 2003-02-04 | 2004-08-26 | Chi Mei Electronics Corp | 画像表示装置 |
| TW586238B (en) * | 2003-06-05 | 2004-05-01 | Hannstar Display Corp | Circular thin film transistor structure |
| KR100557732B1 (ko) * | 2003-12-26 | 2006-03-06 | 엘지.필립스 엘시디 주식회사 | 듀얼패널타입 유기전계발광장치 및 그 제조방법 |
| US7309900B2 (en) * | 2004-03-23 | 2007-12-18 | Advanced Lcd Technologies Development Center Co., Ltd. | Thin-film transistor formed on insulating substrate |
| KR100603361B1 (ko) * | 2004-08-05 | 2006-07-20 | 삼성에스디아이 주식회사 | 평판 디스플레이 장치 |
| KR100669720B1 (ko) * | 2004-08-06 | 2007-01-16 | 삼성에스디아이 주식회사 | 평판 디스플레이 장치 |
| KR100594865B1 (ko) | 2004-08-10 | 2006-06-30 | 엘지.필립스 엘시디 주식회사 | 유기전계 발광소자와 그 제조방법 |
| KR101393636B1 (ko) * | 2007-07-24 | 2014-05-09 | 삼성디스플레이 주식회사 | 유기 박막 트랜지스터 표시판 및 그 제조방법 |
| KR101069585B1 (ko) * | 2009-01-15 | 2011-10-05 | 포항공과대학교 산학협력단 | 표면처리된 잉크젯 프린트용 기판 |
| KR101626899B1 (ko) * | 2009-04-21 | 2016-06-03 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR101829309B1 (ko) | 2010-01-22 | 2018-02-19 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR20140101817A (ko) * | 2011-12-02 | 2014-08-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| US9362417B2 (en) * | 2012-02-03 | 2016-06-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN104483793A (zh) * | 2014-12-30 | 2015-04-01 | 深圳市华星光电技术有限公司 | Tft-lcd像素结构及其制作方法 |
| CN107104152B (zh) * | 2017-05-23 | 2020-04-21 | 京东方科技集团股份有限公司 | 薄膜晶体管及其制造方法、显示基板、显示面板 |
| JP7268986B2 (ja) * | 2018-10-05 | 2023-05-08 | Ｔｉａｎｍａ Ｊａｐａｎ株式会社 | 整流性を有する素子と薄膜トランジスタとを含む装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197697A (ja) * | 1997-09-24 | 1999-04-09 | Nec Corp | 絶縁ゲート型電界効果トランジスタ |
| JP2001230420A (ja) * | 1999-12-10 | 2001-08-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2002110542A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | Ｓｉ系半導体薄膜の製造方法、薄膜トランジスタ |
| JP2002141511A (ja) * | 2000-11-01 | 2002-05-17 | Matsushita Electric Ind Co Ltd | アクティブマトリクス液晶表示素子 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08148690A (ja) | 1994-11-25 | 1996-06-07 | Sharp Corp | 薄膜トランジスタおよび半導体膜の製造方法 |
| JP2762968B2 (ja) | 1995-09-28 | 1998-06-11 | 日本電気株式会社 | 電界効果型薄膜トランジスタの製造方法 |
| DE19705791C1 (de) * | 1997-02-14 | 1998-04-02 | Siemens Ag | Leistungs-MOSFET |
| US6191453B1 (en) * | 1999-12-13 | 2001-02-20 | Philips Electronics North America Corporation | Lateral insulated-gate bipolar transistor (LIGBT) device in silicon-on-insulator (SOI) technology |
| JP3647802B2 (ja) * | 2001-01-25 | 2005-05-18 | 株式会社東芝 | 横型半導体装置 |
-
2002
- 2002-08-26 JP JP2002245322A patent/JP2004087682A/ja active Pending
-
2003
- 2003-08-12 US US10/638,499 patent/US7038278B2/en not_active Expired - Fee Related
- 2003-08-18 TW TW092122612A patent/TW200403862A/zh not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1197697A (ja) * | 1997-09-24 | 1999-04-09 | Nec Corp | 絶縁ゲート型電界効果トランジスタ |
| JP2001230420A (ja) * | 1999-12-10 | 2001-08-24 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2002110542A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | Ｓｉ系半導体薄膜の製造方法、薄膜トランジスタ |
| JP2002141511A (ja) * | 2000-11-01 | 2002-05-17 | Matsushita Electric Ind Co Ltd | アクティブマトリクス液晶表示素子 |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005340802A (ja) * | 2004-04-28 | 2005-12-08 | Semiconductor Energy Lab Co Ltd | 半導体装置及び表示装置の作製方法 |
| JP2006286772A (ja) * | 2005-03-31 | 2006-10-19 | Toppan Printing Co Ltd | 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ |
| JP2006310636A (ja) * | 2005-04-28 | 2006-11-09 | Lg Phillips Lcd Co Ltd | 薄膜トランジスタ |
| JP2007173307A (ja) * | 2005-12-19 | 2007-07-05 | Lg Phillips Lcd Co Ltd | 薄膜トランジスタ |
| KR101201330B1 (ko) * | 2005-12-19 | 2012-11-14 | 엘지디스플레이 주식회사 | 박막트랜지스터 및 그의 제조방법 및 이를 이용한액정표시장치 |
| JP2007201476A (ja) * | 2006-01-26 | 2007-08-09 | Samsung Electronics Co Ltd | 表示装置とその製造方法 |
| JP4719697B2 (ja) * | 2006-01-26 | 2011-07-06 | 三星電子株式会社 | 表示装置とその製造方法 |
| JP2007273957A (ja) * | 2006-03-07 | 2007-10-18 | Konica Minolta Holdings Inc | 有機薄膜トランジスタの製造方法及び有機薄膜トランジスタ |
| US8372686B2 (en) | 2006-03-07 | 2013-02-12 | Konica Minolta Holdings, Inc. | Method for producing an organic thin film transistor and an organic thin film transistor produced by the method |
| KR101362161B1 (ko) | 2007-07-24 | 2014-02-13 | 엘지디스플레이 주식회사 | 박막 트랜지스터 및 그 제조 방법 |
| JP2011040732A (ja) * | 2009-08-13 | 2011-02-24 | Samsung Mobile Display Co Ltd | 薄膜トランジスタ、その製造方法及びそれを含む有機電界発光表示装置 |
| JP2015097294A (ja) * | 2009-10-16 | 2015-05-21 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US9368082B2 (en) | 2009-10-16 | 2016-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device including the liquid crystal display device |
| US9959822B2 (en) | 2009-10-16 | 2018-05-01 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device including the liquid crystal display device |
| US10565946B2 (en) | 2009-10-16 | 2020-02-18 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device and electronic device including the liquid crystal display device |
| JP2020188277A (ja) * | 2009-10-16 | 2020-11-19 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP7072613B2 (ja) | 2009-10-16 | 2022-05-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2022109298A (ja) * | 2009-10-16 | 2022-07-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP7175411B2 (ja) | 2009-10-16 | 2022-11-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2022130464A (ja) * | 2009-10-21 | 2022-09-06 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP7337230B2 (ja) | 2009-10-21 | 2023-09-01 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2020025147A (ja) * | 2009-12-04 | 2020-02-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2013179281A (ja) * | 2012-02-03 | 2013-09-09 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| US9773916B2 (en) | 2012-02-03 | 2017-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI299211B (ja) | 2008-07-21 |
| US20040036072A1 (en) | 2004-02-26 |
| US7038278B2 (en) | 2006-05-02 |
| TW200403862A (en) | 2004-03-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
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|
| A621 | Written request for application examination |
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|
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|
| A131 | Notification of reasons for refusal |
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|
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