KR101393636B1 - 유기 박막 트랜지스터 표시판 및 그 제조방법 - Google Patents
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Abstract
본 발명은 유기 박막 트랜지스터 표시판과 그 제조방법에 관한 것으로, 본 발명에 따른 유기 박막 트랜지스터 표시판은, 기판과, 기판 위에 형성되어 있고, 게이트 전극을 포함하는 게이트선과, 게이트 전극 위에 형성되어 있는 게이트 절연막과, 게이트 절연막 위에 형성되어 있으며, 게이트선과 교차하는 데이터선과, 데이터선과 연결되어 있는 드레인 전극 및 드레인 전극에 이격되어 둘러 싸여 있는 소스 전극과, 드레인 전극과 소스 전극을 노출하는 제1 구멍 및 상기 제1 구멍에 둘러싸여 있는 제2 구멍을 갖는 뱅크 절연막과, 제1 구멍의 내부에 형성되어 있으며, 드레인 전극 및 소스 전극과 연결되어 있는 유기 반도체와, 제2 구멍을 통하여 소스 전극과 연결되어 있는 화소 전극을 포함하는 것을 특징으로 한다. 이에 의해 유기 박막 트랜지스터의 특성이 향상된 표시판이 제공된다.
유기 박막 트랜지스터, 기생용량, 뱅크 절연막
Description
본 발명은 유기 박막 트랜지스터 표시판과 그 제조방법에 관한 것이다.
최근, 표시장치 중에서 소형, 경량화의 장점을 가지는 평판표시장치(flat display device)가 각광을 받고 있다. 이러한 평판표시장치는 액정표시장치(LCD)와 유기전계발광장치(OLED) 등을 포함하며, 상기 표시장치들은 공통적으로 박막트랜지스터가 마련되어 있는 기판을 포함한다. 이러한 박막 트랜지스터 중에서, 규소(Si)와 같은 무기 반도체 대신 유기 반도체를 포함하는 유기 박막 트랜지스터(organic thin film transistor, OTFT)에 대한 연구가 활발히 이루어지고 있다.
여기서, 유기 박막 트랜지스터는 게이트 전극과, 상기 게이트 전극을 중심으로 상호 분리되어 있는 드레인 전극 및 소스 전극과, 상기 드레인 전극과 상기 소스 전극의 사이 공간에 형성되어 있는 유기 반도체층을 포함한다. 그리고, 드레인 전극과 소스 전극 사이의 이격공간은 채널영역으로 정의되며, 일반적으로 유기 박막 트랜지스터는 채널영역의 폭(W)이 크고 채널영역의 길이(L)가 짧을수록 온전류(on-current) 값이 상승되어 유기 박막 트랜지스터의 특성이 향상된다.
그러나, 온전류(on-current) 값 상승을 위해 채널영역의 폭(W)/채널영역의 길이(L)의 값을 최대화하면 상기 소스 전극과 상기 게이트 전극간의 기생용량도 증가하여 유기 박막 트랜지스터의 특성이 향상되지 못하는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 소스 전극과 게이트 전극간의 기생용량 증가를 방지하면서 채널영역의 폭(W)/채널영역의 길이(L)의 값을 최대화하여 유기 박막 트랜지스터 특성을 향상시키는 것이다.
본 발명의 한 실시예에 따른 유기 박막 트랜지스터 표시판은 기판, 상기 기판 위에 형성되어 있고, 게이트 전극을 포함하는 게이트선, 상기 게이트 전극 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며, 상기 게이트선과 교차하며 드레인 전극을 포함하는 데이터선, 상기 드레인 전극과 이격되어 있으며 상기 드레인 전극에 둘러 싸여 있는 소스 전극, 상기 드레인 전극과 상기 소스 전극을 노출하는 제1 구멍 및 상기 제1 구멍에 둘러싸여 있는 제2 구멍을 갖는 뱅크 절연막, 상기 제1 구멍의 내부에 형성되어 있으며, 상기 드레인 전극 및 상기 소스 전극과 연결되어 있는 유기 반도체, 및 상기 제2 구멍을 통하여 상기 소스 전극과 연결되어 있는 화소 전극을 포함한다.
상기 게이트 전극은 게이트 전극 홀을 가질 수 있다.
상기 드레인 전극은 폐루프 부분을 포함할 수 있다.
상기 폐루프 부분은 상기 게이트 전극과 일부 중첩되거나 상기 게이트 전극 전부와 중첩될 수 있다.
상기 유기 반도체 위에는 보호막을 더 포함할 수 있다.
상기 드레인 전극, 소스 전극 및 화소 전극은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 중 어느 하나를 포함하여 이루어진 것일 수 있다.
상기 유기 반도체는 테트라센(tetracene) 및 펜타센(pentacene)의 치환기 중 어느 하나를 포함하여 이루어진 것일 수 있다.
상기 게이트 전극 홀은 상기 뱅크 절연막의 제2 구멍과 중첩되도록 형성될 수 있다.
상기 데이터선과 소스 전극은 ITO를 포함하는 하부층과 몰리브덴을 포함하는 상부층을 포함하고, 상기 유기 반도체는 상기 소스 전극과 상기 드레인 전극의 하부층과 접촉할 수 있다.
본 발명의 한 실시예에 따른 유기 박막 트랜지스터 표시판의 제조방법은 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계, 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 드레인 전극 및 소스 전극을 형성하는 단계, 상기 드레인 전극 및 소스 전극 위에 뱅크 절연막을 형성하는 단계, 상기 뱅크 절연막에 제1 구멍을 형성하는 단계, 상기 제1 구멍 내부에 유기 반도체를 형성하는 단계, 상기 뱅크 절연막에 제2 구멍을 형성하는 단계 및 상기 제2 구멍을 통하여 상기 소스 전극과 연결되도록 화소 전극을 형성하는 단계를 포함한다.
상기 유기 반도체 위에 보호막을 형성하는 단계를 더 포함할 수 있다.
상기 뱅크 절연막에 상기 소스 전극을 노출하는 제2 구멍을 형성하는 단계는 상기 유기 반도체 위에 보호막을 형성하는 단계 이후에 상기 보호막과 상기 뱅크 절연막을 함께 사진 식각하여 진행하며, 상기 제2 구멍은 상기 보호막과 상기 뱅크 절연막을 관통할 수 있다.
상기 게이트선을 형성하는 단계에서는 상기 게이트 전극에 게이트 전극 홀을 형성할 수 있다.
상기 유기 반도체는 잉크젯 인쇄 방법으로 형성할 수 있다.
상기 드레인 전극, 소스 전극 및 화소 전극은 ITO 또는 IZO를 포함할 수 있다.
상기 드레인 전극과 상기 소스 전극은 ITO를 포함하는 하부층과 몰리브덴을 포함하는 상부층을 포함하고, 상기 뱅크 절연막에 제1 구멍을 형성하는 단계와 상기 제1 구멍 내부에 유기 반도체를 형성하는 단계 사이에 상기 제1 구멍을 통하여 노출되어 있는 상기 상부층을 제거하는 단계를 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 유기 박막 트랜지스터 표시판에 의하면,소스 전극과 게이트 전극간의 기생용량 증가를 방지하면서 채널영역의 폭(W)/채널영역의 길이(L)의 값을 최대화하여 유기 박막 트랜지스터 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
그러면 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 유기 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 1은 본 발명의 제1 실시예에 따른 유기 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 유기 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이다.
투명한 유리, 실리콘(silicone) 또는 플라스틱(plastic) 따위로 만들어진 절연 기판(substrate)(110) 위에 복수의 게이트선(gate line)(121)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하며 주로 가로 방향으로 뻗어 있다. 각 게이트선(121)은 아래로 돌출한 복수의 게이트 전극(gate electrode)(124)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(129)을 포함한다.
게이트선(121)은 몰리브덴(Mo), 몰리브덴 합금, 크롬(Cr), 크롬 합금, 알루미늄(Al), 알루미늄 합금, 구리(Cu), 구리 합금, 은(Ag), 은 합금 따위의 저저항성 금속으로 만들어진다.
게이트선(121) 위에는 게이트 절연막(140)이 형성되어 있다. 게이트 절연막(140)은 감광성 유기 물질 또는 무기 물질로 만들어질 수 있으며, 그 두께는 약 5000Å 내지 4㎛일 수 있다.
게이트 절연막(140) 위에는 데이터선(data line)(171), 드레인 전극(drain electrode)(173p) 및 소스 전극(source electrode)(173q)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차한다. 각 데이터선(171)은 옆으로 돌출되어 있는 드레인 전극(drain electrode)(173p)과 다른 층 또는 외부 구동 회로와의 접속을 위한 넓은 끝 부분(179)을 포함한다.
데이터선(171), 드레인 전극(173p) 및 소스 전극(173q)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide)로 이루어진 하부층(173pa, 173qa, 179a)과 몰리브덴(Mo) 또는 몰리브덴 합금 등으로 이루어진 상부층(173pb, 173qb, 179b)을 포함한다.
드레인 전극(173p)은 데이터선(171)과 연결되어 있으며 소스 전극(173q)을 둘러싸고 있다. 더 자세하게는, 드레인 전극(173p)은 적어도 하나의 소스 전극(173q)과 소정간격 이격되어 소스 전극(173q)의 둘레를 따라 형성되어 있다. 드 레인 전극(173p)은 오픈된 구간이 없는 고리상으로, 원형, 다각형 및 타원형 등의 폐루프(closed loop)를 이루는 다양한 형상을 가질 수 있다. 그리고, 소스 전극(173q)은 드레인 전극(173p)의 내부에 섬(island) 형상으로 마련되어 있다.
여기서, 드레인 전극(173p)과 소스 전극(173q) 사이의 이격공간은 채널영역(C)으로 정의되며, 드레인 전극(173p)과 소스 전극(173q) 사이의 거리는 채널영역(C)의 길이(L)이고 소스 전극(173q)과 대응하는 드레인 전극(173p)의 내측면을 따르는 길이는 채널영역(C)의 폭(W)이다. 채널영역(C)은 소스 전극(173q)을 둘러싸고 있으며, 열린 구간이 없는 고리상으로 대략 원, 다각형 및 타원형 중의 어느 하나로 마련될 수 있다. 일반적으로, 유기 박막 트랜지스터의 온전류(on-current)는 채널영역(C)의 폭(W)/채널영역의 거리(L)의 값에 비례한다. 본 발명의 실시예에 따른 유기 박막 트랜지스터는 소스 전극(173q)이 드레인 전극(173p)에 의하여 둘러싸여 있으므로, 종래의 직선 또는 J타입의 채널영역(C)과 비교하여 상대적으로 채널영역의 폭(W)이 증가되었다. 따라서 박막트랜지스터의 온전류(on-current) 값이 큰 특성이 향상된 박막트랜지스터를 얻을 수 있다. 또한, 이러한 구조를 채택함에 따라, 종래에 비하여 게이트 전극(124)과 중첩하는 소스 전극(173q)의 면적은 상대적으로 좁다. 따라서 게이트 전극(124)과 소스 전극(173q) 사이에 형성되는 기생용량은 줄어들게 되어 박막트랜지스터의 특성이 향상된다.
소스 전극(173q)의 일부는 화소 전극(190)과 접촉되어 있으며, 소스 전극(173q)으로부터 화소 전극(190)으로 데이터 신호를 인가한다. 데이터 신호가 인가된 화소 전극(190)은 이와 마주하며 공통 전압을 인가받는 공통 전극(도시하지 않음)과 함께 전기장을 생성함으로써 두 전극 사이의 액정층(도시하지 않음)의 액정 분자들의 방향을 결정하거나 발광층(도시하지 않음)에 전류를 흘려 발광하게 된다.
데이터선(171), 드레인 전극(173p) 및 소스 전극(173q) 위에는 뱅크 절연막(160)이 형성되어 있다. 뱅크 절연막(160)은 감광성 유기 물질로 만들어질 수 있으며, 그 두께는 약 5000Å 내지 4㎛일 수 있다.
뱅크 절연막(160)은 제1 구멍(163)을 가진다.
제1 구멍(163)은 게이트 전극(124)의 상부에 위치하며 드레인 전극(173p) 및 소스 전극(173q)의 일부를 드러낸다. 드레인 전극(173p)과 소스 전극(173q)의 제1 구멍(163)을 통하여 드러난 부분은 상부층(173pb, 173qb)이 제거되어 ITO로 이루어진 하부층(173pa, 173qa)이 노출되어 있다.
제1 구멍(163) 내부에는 유기 반도체(154)가 형성되어 있다.
유기 반도체(154)는 제1 구멍(163)에서 드레인 전극(173p) 및 소스 전극(173q)의 하부층(173pa, 173qa)과 접촉하고 있으며 게이트 전극(124)과 중첩되어 있다. 유기 반도체(154)를 드레인 전극(173p) 및 소스 전극(173q)의 하부층(173pa, 173qa)과 접촉시키는 것은 드레인 전극(173p) 및 소스 전극(173q)과 유기 반도체 사이의 접촉 저항을 낮추기 위함이다.
유기 반도체(154)는 수용액이나 유기 용매에 용해되는 고분자 화합물이나 저분자 화합물을 포함할 수 있다.
유기 반도체(154)는 테트라센(tetracene) 또는 펜타센(pentacene)의 치환 기를 포함하는 유도체를 포함할 수 있다. 유기 반도체(154)는 또한 티오펜 링(thiophene ring)의 2, 5 위치에서 연결된 4 내지 8개의 티오펜을 포함하는 올리고티오펜(oligothiophene)을 포함할 수 있다.
유기 반도체(154)는 폴리티닐렌비닐렌(polythienylenevinylene), 폴리-3-헥실티오펜(poly 3-hexylthiophene), 폴리티오펜(polythiophene), 프탈로시아닌(phthalocyanine), 금속화 프탈로시아닌(metallized phthalocyanine) 또는 그의 할로겐화 유도체를 포함할 수 있다. 유기 반도체(154)는 또한 페릴렌테트라카르복실산 이무수물(perylenetetracarboxylic dianhydride, PTCDA), 나프탈렌테트라카르복실산 이무수물(naphthalenetetracarboxylic dianhydride, NTCDA) 또는 이들의 이미드(imide) 유도체를 포함할 수 있다. 유기 반도체(154)는 페릴렌(perylene) 또는 코로넨(coronene)과 그들의 치환기를 포함하는 유도체를 포함할 수도 있다.
유기 반도체(154)의 두께는 약 300Å 내지 1㎛일 수 있다.
제1 구멍(163)을 둘러싸는 뱅크 절연막(160)은 유기 반도체(154)를 가두는 둑(bank) 또는 격벽(partition) 역할을 한다. 이로써 뱅크 절연막(160)은 도 1과 같이, 제1 구멍(163), 소스 전극(173q), 게이트선(121)의 끝 부분(129) 및 데이터선(171)의 끝 부분(179)을 제외하고는 기판 전면에 형성되어 있다.
뱅크 절연막(160) 위에는 보호막(180)이 형성되어 있다. 보호막(180)과 뱅크 절연막(160)은 소스 전극(173q)을 드러내는 제2 구멍(183)을 가진다. 또한, 보호막(180), 뱅크 절연막(160) 및 게이트 절연막(140)은 게이트선의 끝부분(129)을 노출하는 제3 구멍(184)을 가지며, 보호막(180)과 뱅크 절연막(160)은 데이터선의 끝부분(179)을 드러내는 제4 구멍(185)을 가진다.
보호막(180) 위에는 ITO 또는 IZO 등으로 이루어진 화소 전극(190)과 접촉 보조 부재(191, 192)가 형성되어 있다. 화소 전극(190)은 제2 구멍(183)을 통하여 소스 전극(173q)과 연결되어 있고, 접촉 보조 부재(191, 192)는 각각 제3 구멍 및 제4 구멍(184, 185)을 통하여 게이트선의 끝부분(129) 및 데이터선의 끝부분(179)과 연결되어 있다.
그러면, 도 1 및 도 2에 도시한 유기 박막 트랜지스터를 제조하는 방법에 대하여 도 3 내지 도 12를 참고하여 상세하게 설명한다.
도 3, 도 6, 도 8 및 도 11은 도 1 및 도 2의 유기 박막 트랜지스터 표시판을 본 발명의 제1 실시예에 따라 제조하는 방법을 보여주는 배치도이고, 도 4는 도 3의 유기 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시한 단면도이고, 도 5는 도 4의 다음 공정에서의 유기 박막 트랜지스터 표시판의 단면도이고, 도 7은 도 6의 유기 박막 트랜지스터 표시판을 VII-VII 선을 따라 잘라 도시한 단면도이고, 도 9는 도 8의 유기 박막 트랜지스터 표시판을 IX-IX 선을 따라 잘라 도시한 단면도이고, 도 10은 도 9의 다음 공정에서의 유기 박막 트랜지스터 표시판의 단면도이고, 도 12는 도 11의 유기 박막 트랜지스터 표시판을 VII-VII 선을 따라 잘라 도시한 단면도이다.
도 3 및 도 4를 참고하면, 기판(110) 위에 몰리브덴 등의 게이트 금속을 증착하고 사진 식각하여, 게이트 전극(124) 및 게이트선(121)의 끝부분(129)을 포함하는 게이트선(121)을 형성한다.
다음, 도 5를 참고하면, 기판(110) 위에 절연 물질을 적층하여 게이트 절연막(140)을 형성한다.
다음, 도 6 및 도 7을 참고하면, 게이트 절연막(140) 위에 ITO 등을 증착하여 하부층(173pa, 173qa, 179a)을 형성하고, 그 위에 몰리브덴 등을 증착하여 상부층(173pb, 173qb, 179b)을 형성한다. 이어서 상부층(173pb, 173qb, 179b)과 하부층(173pa, 173qa, 179a)을 함께 사진 식각하여 드레인 전극(173p)과 끝부분(179)을 포함하는 데이터선(171) 및 소스 전극(173q)을 형성한다. 이 때 식각은 ITO용 식각액을 사용한 습식 식각으로 수행할 수 있다.
다음, 도 8 및 도 9를 참고하면, 기판 전면에 감광성 유기 물질을 도포하여 뱅크 절연막(160)을 형성하고, 이를 사진 공정으로 패터닝하여 소스 전극(173q) 및 드레인 전극(175p)의 일부를 드러내는 제1 구멍(163)를 형성한다. 이어서 제1 구멍(163)을 통하여 노출되어 있는 소스 전극(173q)과 드레인 전극(175p)의 상부층(173pb, 173qb)을 식각하여 제거함으로써 하부층(173pa, 173qa)을 노출한다.
다음, 도 10을 참고하면, 제1 구멍(163)에 유기 반도체(154)를 적층한다. 유기 반도체(154)의 적층은 잉크젯 인쇄 방법으로 수행할 수 있으며, 이 경우 기판 위에서 잉크젯 헤드(도시하지 않음)를 이동하면서 제1 구멍(163)에 유기 반도체 용액을 분사하고 이를 건조하는 단계가 필요하다.
이 때 뱅크 절연막(160)에 형성되어 있는 제1 구멍(163)이 틀의 역할을 하여 분사된 유기 반도체 용액은 제1 구멍(163)에만 모인다.
다음, 도 11 및 도 12를 참고하면, 뱅크 절연막(160) 위에 보호막(180)을 적층한 후, 사진 식각 공정으로 보호막(180), 뱅크 절연막(160) 및 게이트 절연막(140)을 패터닝하여 제2 내지 제4 구멍(183, 184, 185)을 형성한다. 이 때 보호막(180)은 감광막 또는 비감광막일 수 있으며, 감광막인 경우 노광 및 현상 공정만으로 패터닝할 수 있으며 비감광막인 경우 별도의 감광막을 적층하고 이를 사용하여 사진 식각할 수 있다.
마지막으로, 도 1 및 도 2를 참고하면, 보호막(180) 위에 ITO 또는 IZO를 적층한 후 패터닝하여 화소전극(190)과 접촉 보조 부재(191, 192)를 형성한다. 이 때, 화소전극(190)은 제2 구멍(183)을 통하여 소스 전극(173q)과 접촉하게 된다.
그러면 도 13을 참고로 하여 본 발명의 제2 실시예에 따른 유기 박막 트랜지스터 표시판에 대하여 상세하게 설명한다.
도 13은 본 발명의 제2 실시예에 따른 유기 박막 트랜지스터 표시판의 단면도이다.
제2 실시예는 제1 실시예와 동일한 구조에서, 게이트 전극(124)이 게이트 전극 홀(125)을 가지고 있다.
게이트 전극 홀(125)은 뱅크 절연막(160)의 제2 구멍(165)과 중첩되도록 형성되어 있다.
게이트 전극(124)과 소스 전극(173q)간의 중첩되는 면적에 비례하여 유기 박막 트랜지스터의 기생용량이 증가하므로, 이러한, 게이트 전극 홀(125)을 가지는 게이트 전극(124)은 유기 박막 트랜지스터의 기생용량 증가를 방지하는데 효과적일 수 있다.
그러면 도 14 및 도 15을 참고로 하여 본 발명의 제3 실시예에 따른 유기 박막 트랜지스터의 표시판에 대하여 상세하게 설명한다.
도 14는 본 발명의 제3 실시예에 따른 유기 박막 트랜지스터 표시판의 배치도이고, 도 15는 도 14의 유기 박막 트랜지스터 표시판을 III-III선을 따라 잘라 도시한 단면도이다.
제3 실시예는 제1 실시예와 달리, 드레인 전극(173p)의 폐루프를 형성하는 부분(174)이 모두 게이트 전극(124) 위에 놓여 있다. 드레인 전극(173p)의 폐루프를 형성하는 부분(174)이 모두 게이트 전극(124) 위에 놓임으로써 드레인 전극(173p)의 폐루프를 따라 전류가 흐르는 것을 방지할 수 있어 유기 박막 트랜지스터의 특성이 향상된다.
이상에서 설명한 제2 실시예와 제3 실시예에 따른 유기 박막 트랜지스터 표시판의 제조 방법은 제1 실시예와 동일하다. 단지 제2 실시예에서는 게이트 전극(124)의 모양을 달리하고, 제3 실시예에서는 드레인 전극(173p)의 모양을 달리한다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다
도 1은 본 발명의 제1 실시예에 따른 유기 박막 트랜지스터 표시판의 배치도이고,
도 2는 도 1의 유기 박막 트랜지스터 표시판을 II-II 선을 따라 잘라 도시한 단면도이고,
도 3, 도 6, 도 8 및 도 11은 도 1 및 도 2의 유기 박막 트랜지스터 표시판을 본 발명의 제1 실시예에 따라 제조하는 방법을 보여주는 배치도이고,
도 4는 도 3의 유기 박막 트랜지스터 표시판을 IV-IV 선을 따라 잘라 도시 한 단면도이고,
도 5는 도 4의 다음 공정에서의 유기 박막 트랜지스터 표시판의 단면도이고,
도 7은 도 6의 유기 박막 트랜지스터 표시판을 VII-VII 선을 따라 잘라 도시한 단면도이고,
도 9는 도 8의 유기 박막 트랜지스터 표시판을 IX-IX 선을 따라 잘라 도시한 단면도이고,
도 10은 도 9의 다음 공정에서의 유기 박막 트랜지스터 표시판의 단면도이고,
도 12는 도 11의 유기 박막 트랜지스터 표시판을 XII-XII 선을 따라 잘라 도시한 단면도이고,
도 13은 본 발명의 제2 실시예에 따른 유기 박막 트랜지스터 표시판의 단면도이고,
도 14는 본 발명의 제3 실시예에 따른 유기 박막 트랜지스터 표시판의 배치도이고,
도 15는 도 14의 유기 박막 트랜지스터 표시판을 XV-XV선을 따라 잘라 도시한 단면도이다.
<도면 부호의 설명>
110: 기판124: 게이트 전극
173p: 드레인 전극173q: 소스 전극
130: 게이트 절연막160: 뱅크 절연막
154: 유기 반도체180: 보호막
190: 화소 전극
Claims (17)
- 기판,상기 기판 위에 형성되어 있고, 게이트 전극을 포함하는 게이트선,상기 게이트 전극 위에 형성되어 있는 게이트 절연막,상기 게이트 절연막 위에 형성되어 있으며, 상기 게이트선과 교차하며 드레인 전극을 포함하는 데이터선,상기 드레인 전극과 이격되어 있으며 상기 드레인 전극에 둘러 싸여 있는 소스 전극,상기 드레인 전극과 상기 소스 전극을 노출하는 제1 구멍 및 상기 제1 구멍에 둘러싸여 있는 제2 구멍을 갖는 뱅크 절연막,상기 제1 구멍의 내부에 형성되어 있으며, 상기 드레인 전극 및 상기 소스 전극과 연결되어 있는 유기 반도체, 및상기 제2 구멍을 통하여 상기 소스 전극과 연결되어 있는 화소 전극을 포함하는 유기 박막 트랜지스터 표시판.
- 제1항에 있어서,상기 게이트 전극은 게이트 전극 홀을 갖는 것을 특징으로 하는 유기 박막 트랜지스터 표시판.
- 제1항에 있어서,상기 드레인 전극은 폐루프 부분을 포함하는 것을 특징으로 하는 유기 박막 트랜지스터 표시판.
- 제3항에 있어서,상기 폐루프 부분은 상기 게이트 전극과 일부 중첩되는 것을 특징으로 하는 유기 박막 트랜지스터 표시판.
- 제3항에 있어서,상기 폐루프 부분은 상기 게이트 전극과 전부 중첩되는 것을 특징으로 하는 유기 박막 트랜지스터 표시판.
- 제1항 내지 제5항 중의 어느 한 항에 있어서,상기 유기 반도체 위에 형성되어 있는 보호막을 더 포함하는 유기 박막 트랜지스터 표시판.
- 제6항에 있어서,상기 드레인 전극, 소스 전극 및 화소 전극은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide) 중 어느 하나를 포함하여 이루어진 것을 특징으로 하는 유기 박막 트랜지스터 표시판.
- 제7 항에 있어서,상기 유기 반도체는 테트라센(tetracene) 및 펜타센(pentacene)의 치환기 중 어느 하나를 포함하여 이루어진 것을 특징으로 하는 유기 박막 트랜지스터 표시판.
- 제2 항에 있어서,상기 게이트 전극 홀은 상기 뱅크 절연막의 제2 구멍과 중첩되도록 형성되어 있는 것을 그 특징으로 하는 유기 박막 트랜지스터 표시판.
- 제1항 내지 제5항 중의 어느 한 항에 있어서,상기 데이터선과 소스 전극은 ITO를 포함하는 하부층과 몰리브덴을 포함하는 상부층을 포함하고, 상기 유기 반도체는 상기 소스 전극과 상기 드레인 전극의 하부층과 접촉하는 유기 박막 트랜지스터 표시판.
- 기판 위에 게이트 전극을 포함하는 게이트선을 형성하는 단계,상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,상기 게이트 절연막 위에 드레인 전극 및 소스 전극을 형성하는 단계,상기 드레인 전극 및 소스 전극 위에 뱅크 절연막을 형성하는 단계,상기 뱅크 절연막에 제1 구멍을 형성하는 단계,상기 제1 구멍 내부에 유기 반도체를 형성하는 단계,상기 뱅크 절연막에 상기 소스 전극을 노출하는 제2 구멍을 형성하는 단계 및상기 제2 구멍을 통하여 상기 소스 전극과 연결되도록 화소 전극을 형성하는 단계를 포함하는 유기 박막 트랜지스터 표시판의 제조방법.
- 제11항에 있어서,상기 유기 반도체 위에 보호막을 형성하는 단계를 더 포함하는 유기 박막 트랜지스터 표시판의 제조방법.
- 제12항에 있어서,상기 뱅크 절연막에 상기 소스 전극을 노출하는 제2 구멍을 형성하는 단계는 상기 유기 반도체 위에 보호막을 형성하는 단계 이후에 상기 보호막과 상기 뱅크 절연막을 함께 사진 식각하여 진행하며, 상기 제2 구멍은 상기 보호막과 상기 뱅크 절연막을 관통하는 유기 박막 트랜지스터 표시판의 제조방법.
- 제13항에 있어서,상기 게이트선을 형성하는 단계에서는상기 게이트 전극에 게이트 전극 홀을 형성하는 유기 박막 트랜지스터 표시판의 제조방법.
- 제11항에 있어서,상기 유기 반도체는 잉크젯 인쇄 방법으로 형성하는 유기 박막 트랜지스터 표시판의 제조방법.
- 제15항에 있어서,상기 드레인 전극, 소스 전극 및 화소 전극은 ITO 또는 IZO를 포함하는 유기 박막 트랜지스터 표시판의 제조방법.
- 제16항에 있어서,상기 드레인 전극과 상기 소스 전극은 ITO를 포함하는 하부층과 몰리브덴을 포함하는 상부층을 포함하고,상기 뱅크 절연막에 제1 구멍을 형성하는 단계와 상기 제1 구멍 내부에 유기 반도체를 형성하는 단계 사이에 상기 제1 구멍을 통하여 노출되어 있는 상기 상부층을 제거하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조방법
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