JP2002141511A - アクティブマトリクス液晶表示素子 - Google Patents

Abstract

(57)【要約】 【課題】 大型、高精細の液晶表示素子に対しても、フ
リッカレベルの小さい、すなわち高画質品位を保持した
液晶表示素子を実現する。 【解決手段】 フォトマスクの合わせずれによるゲ−ト
−ドレイン間のオ−バラップ面積の変動を抑制するため
に、トランジスタのゲ−ト電極と、ソ−ス又はドレイン
電極のうちどちらか一方のみとを、環状の構造となるよ
うにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各画素に対応する
トランジスタを有した、いわゆるアクティブマトリクス
液晶表示素子に関するものである。

【０００２】

【従来の技術】近年、液晶表示素子の大型化、高精細
化、高画質化が急激に進んでおり、これらの要求を満た
すための取り組みが盛んに行われている。特に、画質の
課題としては、フリッカの低減が重要であり、近年の大
型化、高精細化によってますます深刻な課題になりつつ
ある。

【０００３】大型化、高精細化が進むと、アクティブマ
トリクス表示を行う、画素のトランジスタのゲ−ト電極
に入力されるパルスは、給電端ではほぼ矩形波で入力さ
れるのに対し、終電端では、負荷が大きいために、波形
がなまってくる。この影響により、再充電と呼ばれる現
象が終電端で大きくなり、結果的に、例えば画面の左側
と右側とで画素に保持される電位が異なってしまう。こ
の場合、偶フレ−ムと奇フレ−ムとで同じ大きさの電圧
が液晶に印加されるように対向電位を決定する際に、画
面の場所によって、とるべき対向電位の値が異なってし
まう。この場合、通常は平均的な値を設定することにな
るが、この結果、画面の特定の場所にはフリッカと呼ば
れるちらつきが見られ、画質上の大きな問題となる。こ
れに対する対策としては、トランジスタのゲ−トとドレ
インの間の容量が、突き抜け電圧と呼ばれる値に影響す
ることを利用し、この容量値を画面の場所によって、少
しずつ異なった値になるように設定することで、フリッ
カを低減するという方法等が用いられている。

【０００４】

【発明が解決しようとする課題】しかしながら、前述の
ようにゲ−トとドレイン間の容量を設定したつもりで
も、実際には、ゲ−トとドレイン電極パタ−ンを形成す
る際に、それぞれのパタ−ンを作成するためのフォトマ
スクに合わせずれが生じ、絶縁膜を介したゲ−ト電極
と、ドレイン電極とのオ−バラップ領域の面積がばらつ
き、この結果フリッカが低減されずに残ってしまうとい
う問題があった。これに対する対策としては例えば、特
開平６−６７１９９号公報や、特開平８−８４３２号公
報などに開示されているように、ドレイン電極、及びゲ
−ト電極を、互いに十字型にクロスオ−バ−させること
により、合わせずれに対して容量値が影響を受けないよ
うにする方法が提案されている。しかしながら、この場
合、オ−バラップ領域を形成する四角形の一辺は、構成
上、トランジスタのゲ−ト幅に等しい長さになる。トラ
ンジスタのゲ−ト幅は、画素に信号を書き込むために、
ある程度大きくする必要がある。従ってむやみにゲ−ト
とドレイン間の容量を大きくしないためにはドレイン電
極の幅をできるだけ小さくしなければならないがそうす
るとドレイン電極幅のばらつきが無視できなくなる。一
方、別の対策としては例えば、特開平５−１１９３４７
号公報などに開示されているように、トランジスタを２
つ並列につなげ、第一のトランジスタと第二のトランジ
スタとでそれぞれソ−ス電極、及びドレイン電極を、互
いに上下関係が逆になるように配置接続することによっ
て、合わせずれをキャンセルする方法が提案されてい
る。しかしながら、この場合、ゲ−ト電極パタ−ン、又
はドレイン電極パタ−ンのどちらかの、角の部分の形状
が、構成上、オ−バラップ面積に影響する。パタ−ン形
状は、フォト工程や、ドライエッチ、又はウェットエッ
チ工程等に依存し、面内ばらつきや、パネル間でのばら
つきが大きい。従って、容量値のばらつきが依然として
残る可能性がある。

【０００５】本発明は、以上のような課題を解決するた
めになされたものであり、フリッカを、画質上問題とな
らない水準にまで低減させるために、トランジスタ構造
について工夫を施したものである。

【０００６】

【課題を解決するための手段】本発明の液晶表示素子
は、フォトマスクの合わせずれが原因となって起こるフ
リッカを最小限に抑制するためにトランジスタの構造に
工夫を施したものである。具体的には、トランジスタの
ゲ−ト電極が、環状の構造となるようにしている。ここ
で、一般に大型、高精細の液晶表示素子には、画素トラ
ンジスタの構造として、ボトムゲ−ト構造がよく用いら
れ、この際、ゲ−ト電極とソ−ス電極、及びドレイン電
極とは、絶縁膜を介して互いに、一部の領域でオ−バラ
ップしている。これにより、ゲ−ト−ソ−ス間容量、及
びゲ−ト−ドレイン間容量が形成される。このようなオ
−バラップ部を形成するために、さらに、ソ−ス電極、
及びドレイン電極のどちらか一方のみが、環状の構造を
有するようにし、他方は島状の構造となるように構成し
ている。このようにすることによって、従来の方法で問
題となっている、合わせずれや、パタ−ン形状ばらつ
き、及び線幅ばらつき、さらには容量値が大きくなりす
ぎるなどの影響を受けることなくオ−バラップ容量を形
成でき、フリッカの低減に有効である。前述のようなト
ランジスタ構造の場合、ゲ−ト電極、ソ−ス電極、ドレ
イン電極は、島状構造のパタ−ンの中心点を原点とした
場合、全て原点対称の形状となっている。従って、合わ
せずれとして考え得る最大の量以上のオ−バラップ分を
有していさえすれば、上下、左右のいずれの方向に対す
る合わせずれに対しても、容量値は変動しない。さら
に、パタ−ン形状に関しては、例えばゲ−ト電極、ソ−
ス電極、及びドレイン電極の全てを、外枠、内枠共に長
方形、すなわち頂点部の角度を直角になるようにパタ−
ン設計した場合、実際のパタ−ン形成後は角が丸くな
る。ここで、この形状が、面内、或いはパネル間で、一
般にはばらつきを有するが、少なくとも同一の画素内に
おいて、ゲ−ト電極、ソ−ス電極、及びドレイン電極の
頂点部のパタ−ン形状は、ほぼ同一の傾向にあるため、
ゲ−ト−ソ−ス間、及びゲ−ト−ドレイン間のオ−バラ
ップ分は結果的には、面内、或いはパネル間で、ほぼ一
定となる。

【０００７】以上のように、フォトマスクの合わせずれ
によるゲ−ト−ドレイン間のオ−バラップ面積の変動を
抑制するために、トランジスタのゲ−ト電極と、ソ−ス
又はドレイン電極のうちどちらか一方のみとを、環状の
構造となるようにすることにより、大型、高精細の液晶
表示素子に対しても、フリッカレベルの小さい、すなわ
ち高画質品位を保持した液晶表示素子を実現することが
できる。

【０００８】

【発明の実施の形態】（実施の形態１）まず、従来にお
ける画素内のトランジスタ、及びその他の配置構造につ
いて述べる。

【０００９】１画素内におけるパタ−ンの上面図および
断面図を図１（ａ）および図１（ｂ）にそれぞれ示す。
図１において、ソ−ス電極２、ドレイン電極３が、ゲ−
ト電極６の真上において、領域の一部がオ−バラップし
た形でパタ−ン化されている。この構成の場合、ゲ−ト
電極６とドレイン電極３をそれぞれパタ−ン化するため
のフォトリソ工程において、互いの工程間で、マスクの
合わせずれが生じた場合、オ−バラップ部の面積が、所
望の値とずれてしまう。この結果、ゲ−トパルスがオフ
する際の、突き抜け電圧と呼ばれる画素電位の変化が、
画素間でばらつき、フリッカが生じる。

【００１０】以上が従来の画素構成の説明であり、以下
に本発明における実施の形態１の画素構成について述べ
る。実施の形態１における、１画素内におけるパタ−ン
の上面図および断面図を図２（ａ）および図２（ｂ）に
それぞれ示す。

【００１１】図２において、ゲ−トライン５に接続され
ているゲ−ト電極６は、環状のパタ−ン構成となってお
り、さらに同じくソ−スライン１に接続されているソ−
ス電極２も、ゲ−ト電極６と同様に、環状のパタ−ン構
成となっており、かつ、それぞれ一部の領域でオ−バラ
ップしており、ゲ−ト−ソ−ス間で容量を形成してい
る。一方、ドレイン電極３は、ゲ−ト電極６の内側の空
白部分に、環状ではなく島状に形成されており、かつ、
同じくそれぞれの電極は一部の領域でオ−バラップして
おり、ゲ−ト−ドレイン間で容量を形成している。以上
のように、オ−バラップ領域が四方で囲むような構成と
なっていることから、ゲ−ト−ソ−ス間容量、及びゲ−
ト−ドレイン間容量は共に、上下方向、左右方向のどの
方向に、両者の相対的な位置関係がずれた場合において
も、全体としての容量値は不変となり、この結果、画素
間での突き抜け電圧がばらつかないため、フリッカが大
幅に低減され、高品位の画像が得られる。

【００１２】尚、本実施の形態においては、ドレイン電
極側が孤立しているため、画素電位と接続するために、
透明電極４を用いて配線を設けている。この際に、ゲ−
ト電極６、及びソ−ス電極２とはパッシベ−ション用絶
縁膜８を介してオ−バラップしているので、ショ−トは
していないが容量は若干形成されることになる。

【００１３】さらに、本実施の形態とは逆に、ドレイン
電極側を環状の構造にしてもよいが、この際には逆に、
ソ−ス電極側が孤立してしまうため、同様に透明電極４
を用いてソ−スライン１に接続する必要がある。この構
成にした場合の利点は、ドレイン電極側の接続は、ゲ−
ト電極６とオ−バラップすることなしにできるため、突
き抜け容量がばらつく余分な原因を排除できる点であ
り、一方欠点としては、ソ−スライン側にも透明電極４
との接続のためのコンタクト領域が必要となり、不良に
よる歩留まり低下の原因となることである。従って、何
をより重視するかを判断した上で、どちらを選択するか
を決定すればよい。しかしながらドレイン電極側を環状
の構造にすることにより、ゲートドレイン間容量の設定
範囲をより広くとることができるので、設計上はこの構
成が好ましい場合がある。

【００１４】なお、ゲート電極などの環状パターンとし
て、本実施の形態では正方形の場合を示したが、これに
限るものではなく、点対称のパターンであればよい。例
えば長方形、６角形、８角形、楕円形などが可能であ
る。

【００１５】

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。すなわ
ち、フォトマスクの合わせずれによるゲ−ト−ドレイン
間のオ−バラップ面積の変動を抑制するために、トラン
ジスタのゲ−ト電極と、ソ−ス又はドレイン電極のうち
どちらか一方のみとを、環状の構造となるようにするこ
とにより、大型、高精細の液晶表示素子に対しても、フ
リッカレベルの小さい、すなわち高画質品位を保持した
液晶表示素子を実現することができる。

【図面の簡単な説明】

【図１】アレイ基板上パタ−ンの従来例の１画素内にお
ける上面及び断面を示す説明図

【図２】実施の形態１のアレイ基板上パタ−ンの１画素
内における上面及び断面を示す説明図

【符号の説明】 １ ソ−スライン ２ ソ−ス電極 ３ ドレイン電極 ４ 透明電極 ５ ゲ−トライン ６ ゲ−ト電極 ７ シリコン膜 ７a シリコン膜（ノンド−プ層） ７a シリコン膜（ｎ＋ド−プ層） ８ パッシベ−ション用絶縁膜 ９ コンタクト部 10 アレイ用ガラス基板 11 ゲ−ト絶縁膜

フロントページの続き Ｆターム(参考） 2H092 JA26 JA38 JA42 JA46 MA14 NA01 5C094 AA03 BA03 BA43 CA19 DA13 EA03 EA04 EA07 FA04 5F110 AA02 AA26 AA30 BB01 CC07 DD02 EE24 GG02 HK09 HM04

Claims (3)

【特許請求の範囲】
1. 【請求項１】画像信号を伝達する複数のソ−スライン
   と、前記ソ−スラインと交差する方向に設けられ、走査
   信号を伝達する複数のゲ−トラインと、ソ−スラインと
   ゲ−トラインとの各交差部に対応して設けられた画素電
   極と、各画素電極に接続されるとともに、ソ−スライ
   ン、及びゲ−トラインに接続されたトランジスタと、画
   素電極に対向して設けられた対向電極とを具備するアク
   ティブマトリクス表示素子において、前記トランジスタ
   のゲ−ト電極が、環状の構造を有することを特徴とする
   アクティブマトリクス液晶表示素子。
2. 【請求項２】前記トランジスタにおける、ソ−ス電極、
   及びドレイン電極は共に、前記ゲ−ト電極の一部の領域
   と絶縁膜を介してオ−バラップしており、かつ前記ソ−
   ス電極、及び前記ドレイン電極の少なくとも一方は、環
   状の構造を有することを特徴とする請求項１に記載のア
   クティブマトリクス液晶表示素子。
3. 【請求項３】前記トランジスタにおける、ソ−ス電極、
   及びドレイン電極は共に、前記ゲ−ト電極の一部の領域
   と絶縁膜を介してオ−バラップしており、かつ前記ドレ
   イン電極が、環状の構造を有することを特徴とする請求
   項１に記載のアクティブマトリクス液晶表示素子。