JP2004032609A

JP2004032609A - 非線形歪み補償回路

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Publication number: JP2004032609A
Application number: JP2002189489A
Authority: JP
Inventors: Motoya Iwasaki; 岩崎　玄弥
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2002-06-28
Filing date: 2002-06-28
Publication date: 2004-01-29
Also published as: EP1376856A2; US20040047432A1; EP1376856A3; EP1376856B1; DE60321510D1; US7333562B2

Abstract

【課題】非線形歪み補償動作に係るメモリ容量を削減した小回路規模の非線形歪み補償回路を提供する。
【解決手段】入力信号の振幅に応じた歪み補償値で入力信号を歪ませた補償信号を電力増幅器へ出力するプリディストーション型非線形歪み補償回路において、入力信号の振幅を表現するデジタルの値を上位ビットと下位ビットに分割し、上位ビットに基づく信号を第１メモリおよび第２メモリのアドレスに入力し、第１メモリと第２メモリのそれぞれの出力に対し、下位ビットが示す値で重みを付けをして入力信号に乗算する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、例えばＣＤＭＡ通信方式等用いられる送信機のベースバンド部等においてＡＭＰの非線形特性に対する逆特性を入力信号に対し乗算することにより非線形歪みの補償を行うプリディストーション型非線形歪み補償回路（プリディストータ）に関する。
【０００２】
【従来の技術】
〔発明の背景〕近年のディジタル移動体通信においては、対干渉能力を高めるためＣＤＭＡ通信方式が用いられることが多くなってきている。ＣＤＭＡ通信方式では、平均電力に比して瞬時電力が高くなるため、隣接チャネル漏洩電力を低減するためには、非常に高い出力レベルまで送信側高出力電力アンプの線型性を保つことが必要となる。このため、出力アンプの構成が大きくなり、高価で消費電力も大きくなってしまっている。そこで、高効率・低歪の送信部を実現するため前段のベースバンド部で非線形の逆特性を加えることにより、出力アンプとして非線形なものを使用可能とする、プリディストーション技術が盛んに検討されている。同技術は、歪補償処理をベースバンド部のデジタル信号処理で行うことができ、安定性・省スペース性に優れている。
【０００３】
このプリディストーション技術に関する技術は、例えば特開２０００−３１８６９号公報（プリディストーション歪補償機能付送信装置及び方法）、特開２００１−２６８１４９号公報（アダプティブプリディストーション歪補償装置及びアダプティブプリディストーション歪補償方法）、特開２００１−２６８１５０号公報（リニアライザ）にも開示されている。
【０００４】
この種の非線形歪み補償回路を備えた送信装置では、入力信号はプリディストータで非線形の逆特性を加えられた後、直交変調されＡＭＰで増幅されて出力される。一方、プリディストータの入力とＡＭＰ出力を直交復調した信号の比較を行うことによりＡＭＰの非線形特性を推定し、その逆特性をプリディストータのメモリに設定するのが一般的である。
【０００５】
図５は、同技術の核となる、非線形歪み補償回路（プリディストータ）２００の従来の構成の一例を含んだ送信装置の関連要部の構成を示すブロック図である。図５の送信装置１００は、図示しない信号源からの送信ＩＱ信号（同相成分と直交成分が複素数で表現される）の２つの入力端子すなわち、Ｔｉ（Ｉ成分入力端子），Ｔｑ（Ｑ成分入力端子）と、後述の複素乗算器１０と振幅変換器２０およびメモリ４０等から構成される非線形歪み補償回路主部３００、そして、非線形歪み補償回路主部３００が出力する送信すべきデジタル信号ＳｉおよびＳｑをそれぞれアナログ信号に変換する２つのＤ／Ａ（デジタル／アナログ）変換器１０１ａ，１０１ｂと、局部発振器１０２、局部発振器からの発振信号を用いて前記両Ｄ／Ａ変換器の出力を直交変調する直交変調器１０３、直交変調器１０３の出力を電力増幅する電力増幅器１０４および電力増幅器１０４の出力を電波として送信するアンテナ１０５を含み構成されている。
【０００６】
電力増幅器１０４とアンテナ１０５の間には、電力増幅器１０４の出力を取り出すカプラ２０１が挿入されている。カプラ２０１の結合出力には、減衰器２０２、直交復調器２０３および一対のＡ／Ｄ（アナログ／ディジタル）変換器２０４ａ、２０４ｂが直列に接続され電力増幅器１０４の出力信号の帰還路を形成しており、両Ａ／Ｄ変換器それぞれの出力はメモリ修正演算部３０に入力され、メモリ修正演算部３０の出力が前記非線形歪み補償回路主部のメモリ４０に接続されている。
【０００７】
メモリ修正演算部３０は、当該送信装置１００への入力信号（送信ＩＱ信号）および前記Ａ／Ｄ変換器２０４ａ，２０４ｂの出力（帰還信号）の振幅・位相に対応する歪み補償値を基にメモリ４０に記憶されるひずみ補償値の更新値を計算する歪み補償値計算器３１、および帰還信号の振幅ｙを計算する振幅変換器３２を備える。
【０００８】
非線形歪み補償回路主部３００は、端子ＴｉおよびＴｑと２つのＤ／Ａ変換器１０１ａ，１０１ｂとの間に挿入された複素乗算器１０と、入力端子ＴｉおよびＴｑから入力される信号の振幅Ｘを計算する振幅変換器２０、および振幅Ｘに対応する歪み補償値を記憶していて複素乗算器１０に供給するメモリ部４０から構成される。メモリ部４０は、アドレス生成部４１と、補償データテーブル（メモリ）４２とを含む。これら各部は図示を省略した歪み補償制御部により制御される。この非線形歪み補償回路主部３００は、例えばプログラムを格納したＲＯＭ（図示せず）およびＲＡＭ（図示せず）などを備えた周知のマイクロコンピュータ回路で構成する。
【０００９】
メモリ部４０は、予測される入力信号の振幅Ｘにそれぞれ関係付けて歪み補償に使用する補償値を記憶した補償データテーブル４２を書き換え可能なメモリ上に格納している。なお、入力信号の振幅Ｘは、正規化により最大でも１を超えないように表現されているものとする。補償データテーブル４２には、電力増幅器１４の予め求めた非線形特性に対する逆特性を入力振幅に対し複素数で表現した補償データ群が初期値として設定されている。あるいは、振幅Ｘの値に関わりなく、各補償データを一律に例えばＳｉ＝１、Ｓｑ＝０と設定しておき、徐々に学習させるようにすることができる。
【００１０】
例示送信装置の非線形歪み補償動作を説明する。非線形歪み補償回路主部では、前段信号源から入力端子Ｔｉ，Ｔｑに入力された送信ＩＱ信号（同相成分と直交成分が複素数で表現される）の振幅（複素数の絶対値）が振幅変換器２０で計算され、メモリ部４０に出力される。メモリ部４０の前記アドレス生成部４１ではそれに対応した補償データテーブル４２のアドレスを出力する。補償データテーブル４２にはアンプの非線形特性に対する逆特性を入力振幅に対し複素数で表現した補償データが記憶されており、指定されたアドレスの補償データ（非線形逆特性）がメモリ部４０から複素乗算部１０に出力される。
【００１１】
複素乗算部１０では、送信ＩＱ信号に上記補償データ出力を複素乗算することにより、入力された送信ＩＱ信号に非線形の逆特性が加えられ、歪み補償された信号がＤ／Ａ変換器１０１ａ，１０１ｂおよび直交変調器１０３を介して電力増幅器１０４へと出力される。電力増幅器１０４がらの出力は、カプラ２０１を介してアンテナ１０５から出力される。
【００１２】
これと同時に、電力増幅器１０４の出力に設けられたカプラ２０１で検出・取り出された送信信号は、周知のように前記減衰器２０２、直交復調器２０３およびＤ／Ａ変換器２０４ａ，２０４ｂからなる帰還路を通って帰還する。すなわち、カプラ２０１で送信信号の一部を検出し、減衰器２０２を通して減衰させ、直交検波器２０３でＩＱ信号（以下、検出ＩＱ信号という）に検波したのち、Ａ／Ｄコンバータ２０４ａ，２０４ｂによりディジタル信号に変換して、メモリ修正演算部３０に入力されて歪み補償値計算器３１で送信ＩＱ信号との誤差が検出されメモリ４０の補償データテーブル４２の対応歪み補償値が更新される。
【００１３】
すなわち、メモリ修正演算部３０は、歪み補償データテーブル４２のＸの値が振幅変換器３２の出力値Ｙに等しいレコードの歪み補償値をメモリ修正演算部３０から得た更新歪み補償値で置き換える。このように歪み補償データテーブル４２を必要に応じて更新することにより適切な動作が可能となる。なお、動作開始後、歪み補償データテーブル３１が適切な値に設定されるまで、ある程度時間を要する。
【００１４】
【発明が解決しようとする課題】
上述した方式においては、入力信号を振幅変換器で変換した結果をＮビットのデジタルデータとして出力する場合、非線形の逆特性を記憶する歪み補償データテーブル（メモリ）４２の容量として２^Ｎワード分が必要となる。ここで、メモリの容量は回路の規模に大きく影響するので、メモリ容量を削減することが大きな課題となる。
【００１５】
従って、本発明は上述課題を解決し、非線形歪み補償動作に係るメモリ容量を削減して回路規模を減じることができるプリディストーション技術を提案し小回路規模の非線形歪み補償回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
請求項１に記載の発明は、歪み特性を有する電力増幅器の前に配置され、入力信号の振幅に応じた歪み補償値で入力信号を歪ませた補償信号を前記電力増幅器へ出力するプリディストーション型非線形歪み補償回路において、入力信号の振幅値を算出しＮビットのデジタルデータに変換するとともに、このＮビットのデジタルデータの上位Ｍビットと、残る下位のＬビットとをそれぞれ出力する振幅変換器と、入力信号を一方の入力とし補間データを他方の入力として複素乗算を実行して結果を前記電力増幅器に出力する複素乗算器と、前記電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットの出力データが入力され、この上位Ｍビットの値をアドレスとする第１対応値を出力する第１メモリと、同じ電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットの出力データが１を加算されて入力され、この上位Ｍビットの値＋１をアドレスとする第２対応値を出力する第２メモリと、前記第１メモリからの出力と前記第２メモリからの出力および前記下位Ｌビットの出力データとがそれぞれ入力されるとともにこれらに基づき前記複素乗算器に入力信号に対応した補間データを出力する補間回路とを含む構成とする。請求項２に記載の発明では、請求項１の回路において前記補間回路が提示式に従って演算を行い補間した値を出力する。
【００１７】
請求項３に記載の発明は、歪み特性を有する電力増幅器の前に配置され、入力信号の振幅に応じた歪み補償値で入力信号を歪ませた補償信号を前記電力増幅器へ出力するプリディストーション型非線形歪み補償回路において、入力信号の振幅値を算出しＮビットのデジタルデータに変換するとともに、このＮビットのデジタルデータの上位Ｍビットと、残る下位のＬビットとをそれぞれ出力する振幅変換器と、一対の入力信号のそれぞれを一方の入力とする２つの乗算器と、前記２つの乗算器のそれぞれの出力を一方の入力とし補間データを他方の入力として複素乗算を実行して結果を前記電力増幅器に出力する複素乗算器と、前記電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットの出力データが入力され、この上位Ｍビットの値をアドレスとする第１対応値を出力する第１メモリと、同じ電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットの出力データが１を加算されて入力され、この上位Ｍビットの値＋１をアドレスとする第２対応値を出力する第２メモリと、前記第１メモリからの出力と前記第２メモリからの出力および前記下位Ｌビットの出力データとがそれぞれ入力されるとともにこれらに基づき入力信号に対応した補間データの振幅成分出力を前記乗算器それぞれに入力するとともに補間データの位相成分を出力する補間回路と、前記補間回路からの位相成分出力を変換して前記複素乗算器の前記他方の入力として出力するｃｏｓ変換器およびｓｉｎ変換器とを含む構成とする。請求項４に記載の発明では、請求項３の回路において前記補間回路が提示式に従って演算を行い補間した値を出力する。
【００１８】
請求項１〜請求項４の発明では、入力信号の振幅を表現するデジタルの値を上位ビットと下位ビットに分割し、上位ビットのみを第１メモリのアドレスに入力し、この上位ビットに１を加えた値を第２メモリに入力する。そして第１メモリと第２メモリのそれぞれの出力に対し、下位ビットで表現された値に従った重みを付けて加算することによって補間し、その値を入力信号に乗算するようにしている。これにより、振幅を表現するために２^Ｎワードが必要な入力信号に対して上位Ｍビットと下位Ｌビットに分割して、２＊２^Ｌ＝２^{Ｎ−Ｍ＋１}ワードのメモリ容量で非線形歪み補償が行える。
【００１９】
請求項５に記載の発明は、歪み特性を有する電力増幅器の前に配置され、入力信号の振幅に応じた歪み補償値で入力信号を歪ませた補償信号を前記電力増幅器へ出力するプリディストーション型非線形歪み補償回路において、入力信号の振幅値を算出しＮビットのデジタルデータに変換するとともに、このＮビットのデジタルデータの上位Ｍビットと、残る下位のＬビットとをそれぞれ出力する振幅変換器と、入力信号を一方の入力とし補間データを他方の入力として複素乗算を実行して結果を前記電力増幅器に出力する複素乗算器と、前記振幅変換器からの前記上位Ｍビットの出力データと前記上位Ｍビットの出力データに１を加算したデータとが入力され、前記上位Ｍビットの上位Ｍ−１ビットを、前記上位Ｍビットが偶数か奇数かに応じて区分して出力する選択回路と、前記電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットのデータが偶数である場合に前記振幅変換器から入力される上位Ｍ−１ビットの値をアドレスとする第１対応値を出力する第１メモリと、同じ電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットのデータが奇数である場合に前記振幅変換器から入力される上位Ｍ−１ビットの値をアドレスとする第２対応値を出力する第２メモリと、前記第１メモリからの出力と前記第２メモリからの出力と前記下位Ｌビットの出力データと前記上位Ｍビットの最下位１ビットとがそれぞれ入力されるとともにこれらに基づき前記複素乗算器に入力信号に対応した補間データを出力する補間回路と、を含む構成とする。請求項６に記載の発明では、請求項５の回路において前記補間回路が提示式に従って演算を行い補間した値を出力する。
【００２０】
請求項７の発明は、歪み特性を有する電力増幅器の前に配置され、入力信号の振幅に応じた歪み補償値で入力信号を歪ませた補償信号を前記電力増幅器へ出力するプリディストーション型非線形歪み補償回路において、入力信号の振幅値を算出しＮビットのデジタルデータに変換するとともに、このＮビットのデジタルデータの上位Ｍビットと、残る下位のＬビットとをそれぞれ出力する振幅変換器と、一対の入力信号のそれぞれを一方の入力とする２つの乗算器と、前記２つの乗算器のそれぞれの出力を一方の入力とし補間データを他方の入力として複素乗算を実行して結果を前記電力増幅器に出力する複素乗算器と、前記振幅変換器からの前記上位Ｍビットの出力データと前記上位Ｍビットの出力データに１を加算したデータとが入力され、前記上位Ｍビットの上位Ｍ−１ビットを、前記上位Ｍビットが偶数か奇数かに応じて区分して出力する選択回路と、前記電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットのデータが偶数である場合に前記振幅変換器から入力される上位Ｍ−１ビットの値をアドレスとする第１対応値を出力する第１メモリと、同じ電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットのデータが奇数である場合に前記振幅変換器から入力される上位Ｍ−１ビットの値をアドレスとする第２対応値を出力する第２メモリと、前記第１メモリからの出力と前記第２メモリからの出力と前記下位Ｌビットの出力データと前記上位Ｍビットの最下位１ビットとがそれぞれ入力されるとともにこれらに基づき前記複素乗算器に入力信号に対応した補間データの振幅成分出力を前記乗算器それぞれに入力するとともに補間データの位相成分を出力する補間回路と、前記補間回路からの位相成分出力を変換して前記複素乗算器の前記他方の入力として出力するｃｏｓ変換器およびｓｉｎ変換器とを含む構成とする。請求項８に記載の発明では、請求項７の回路において前記補間回路が提示式に従って演算を行い補間した値を出力する。
【００２１】
請求項５〜請求項８の発明によれば、第１メモリに上位アドレスのうち偶数アドレスに対応するデータを、第２メモリに上位アドレスのうち奇数アドレスに対応するデータをそれぞれ記憶し、残りの下位ビットで表現された値を反映させて補間し、その値を入力信号に乗算するようにしている。これにより、請求項１〜請求項４の場合よりも更に少ないメモリ容量で非線形歪み補償が行える。
【００２２】
請求項９に記載の発明では、請求項１〜８のいずれか１項に記載の非線形歪み補償回路において、前記電力増幅器の出力から帰還用の信号を取り出して前記入力信号と同種の帰還信号として出力する帰還手段と、この帰還信号、前記入力信号および前記入力信号の歪み補償に用いた非線形逆特性の歪み補償値を基に新たな歪み補償値を算出する演算手段と、算出された新たな歪み補償値で非線形逆特性の対応する歪み補償値を更新する更新手段と、を更に備えた構成とする。歪み補償値を必要に応じて更新するのでより適切な動作が可能となる。
【００２３】
【発明の実施の形態】
本発明に係る非線形歪み補償回路（プリディストータ）においても、入力信号の振幅（複素数の絶対値）をメモリのアドレスに入力し、メモリに記憶されたアンプの非線形特性が補償値として出力される。特に、本発明では、入力信号の振幅を表現するデジタルの値を上位ビットと下位ビットに分割し、上位ビットのみを第１メモリのアドレスに入力し、この上位ビットに１を加えた値を第２メモリのアドレスに入力する。そして第１メモリと第２メモリのそれぞれの出力に対し、下位ビットで表現された値に従った重みを付けて加算することによって補間し、その値を入力信号に乗算するように構成する。
【００２４】
あるいは、入力信号の振幅を表現するデジタルの値を上位ビットと下位ビットに分割し、上位ビットが入力された補間回路で、偶数アドレスに対応するデータを記憶した第１メモリおよび奇数アドレスに対応するデータを記憶した第２メモリそれぞれのアドレスに入力し、第１メモリと第２メモリのそれぞれの出力に対し、下位ビットで表現された値に従った重みを付けて加算することによって補間し、その値を入力信号に乗算するように構成する。上記それぞれの構成において、第１メモリおよび第２メモリの両メモリからの出力に基づく補間回路の出力は直交座標表現（実数部と虚数部の組合せ）としても良く、極座標表現（振幅と位相の組合せ）であっても良い。
【００２５】
〔第１実施例〕以下、実施例を挙げ図面を用いて本発明について説明する。図１は本発明に係る非線形歪み補償回路の一実施例の要部構成を示すブロック図である。この図示部分は、例えば図２にブロック図で示す先の図５に示した送信機と類似の送信器の中に、非線形歪み補償回路主部（プリディストータ）として組み込まれて使用される。図２中で、図５と同一符号を付した部分は同等部分である。図５の送信機と、共通する部分およびその動作については説明を省略する。
【００２６】
図１に示すように、実施例の非線形歪み補償回路主部３００Ａは、入力端子Ｔｉ，Ｔｑに接続され入力信号が入力される複素乗算器１０および振幅変換器２０、振幅変換器２０の第１の出力に接続された第１メモリ５０Ａ、第１の出力に加算器１１を介して接続された第２メモリ６０Ａ、振幅変換器１０の第２の出力に接続された補間回路７０Ａで構成されている。第１メモリ５０Ａの出力および第２メモリ６０Ａの出力はそれぞれ補間回路７０Ａに接続されている。補間回路７０Ａの出力は複素乗算器１０に入力される。
【００２７】
振幅変換器２０では、入力信号の振幅値を算出しＮビットのデジタルデータに変換するとともに、このＮビットのデジタルデータの上位Ｍビットを第１メモリ５０Ａに、また“１”を加算する加算器１１を介して第２メモリ６０Ａに出力し、Ｎビットのうち残る下位のＬビットを補間回路７０Ａに出力する。
【００２８】
第１メモリ５０Ａは、電力増幅器１０４の非線形逆特性（下位Ｌビットが全て“０”とした場合の上位Ｍビットが表す全ての値に対応したＮビットの振幅に対応する後段アンプの逆特性）を記憶しており前記上位Ｍビットの出力データが入力されると、この上位Ｍビットの値をアドレスとする第１対応値を出力する。第２メモリ６０Ａは、同じく電力増幅器１０４の上記非線形逆特性を記憶しており前記上位Ｍビットの出力データが１を加算されて入力されると、この上位Ｍビットの値＋１をアドレスとする第２対応値を出力する。
【００２９】
補間回路７０Ａは、前記第１メモリからの出力と前記第２メモリからの出力および前記下位Ｌビットの出力データとがそれぞれ入力され、これらに基づき前記複素乗算器１０に入力信号の振幅に対応した補間データを出力する。複素乗算器１０は、入力信号を一方の入力とし補間回路７０Ａからの補間データを他方の入力として複素乗算を実行する。
【００３０】
上記構成の実施例回路においては、入力信号は、振幅変換器２０で振幅値に変換された後、上位ビットと下位ビットに分離され出力される。上位ビット出力は２つに分けられ、一方はそのまま第１メモリ５０Ａのアドレスに入力され、もう一方は１を加えられた後に第２メモリ６０Ａのアドレスに入力される。第１メモリと第２メモリからの補間回路７０Ａへの出力はそれぞれが実数部と虚数部からなる複素数（直交座標表現）で、補間回路７０Ａで振幅の下位ビットによる重み付けを行われて相互に加算される。最後に複素乗算器１０において、補間回路７０Ａの出力を入力信号と複素乗算し、結果が非線形歪み補償回路の出力信号として出力される。
【００３１】
続いて、実施例の動作について更に詳細に説明する。振幅変換器２０への入力をＰ＋ｊＱと表すと、振幅Ａ　はＡ＝（Ｐ^２＋Ｑ^２）^１／２と表される。振幅変換器２０ではこの振幅ＡをＮビットで表現し、これを上位Ｍビットと下位Ｌ（　＝Ｎ−Ｍ）ビットに分け、次式（１）が成り立つようにそれぞれをＡ_Ｕ、Ａ_Ｌとして出力する。
Ａ＝２^Ｌ＊Ａ_Ｕ＋Ａ_Ｌ　……（１）
【００３２】
第１メモリ５０Ａ，第２メモリ６０Ａにはそれぞれ同じ電力増幅器１０４の非線形逆特性が補償データテーブルとして記憶されており、第１メモリ５０Ａのアドレス指定にはＡ_Ｕが、第２メモリ６０Ａのアドレス指定にはＡ_Ｕ＋１がそれぞれ入力される。第１メモリの対応出力をＸ_１＋ｊＹ_１、第２メモリの対応出力をＸ_２＋ｊとしたとき、補間回路７０Ａではこれらの対応出力と前記振幅の下位ビット出力Ａ_Ｌを用いて次式（２）に示す演算を行い補間した値を出力する。
Ｘ＋ｊＹ＝（Ｘ_１＋ｊＹ_１）＊（１−Ａ_Ｌ／２^Ｌ）＋（Ｘ_２＋ｊＹ_２）＊Ａ_Ｌ／２^Ｌ　…（２）
これは、第１メモリ出力と第２メモリ出力を直線で結び下位ビットに比例した重みをつけて補間したことに相当する。
【００３３】
複素乗算器１０では、次式（３）に示すように入力信号と補間回路出力を複素乗算した結果、Ｐ’＋ｊＱ’を出力する。
Ｐ’＋ｊＱ’＝（Ｐ＋ｊＱ）＊（Ｘ＋ｊＹ）＝（ＰＸ−ＱＹ）＋ｊ（ＰＹ＋ＱＸ）　…（３）
【００３４】
前述した従来方式の場合はメモリの容量として２^Ｎワードが必要であったのに対し、本実施例によれば必要とするメモリ容量を２＊２^Ｌ＝２^{Ｎ−Ｍ＋１}ワードに減少できる。つまり、本方式を採用することによりメモリ容量を１／２^Ｍ−１へと削減することができ回路規模が縮小できる、という効果がある。
【００３５】
〔第２実施例〕非線形歪み補償回路の第２の実施例を図３のブロック図に示す。なお、図３において図１と同一符号を付した部分は同等部分であることを示す。この非線形歪み補償回路３００Ｂでは、第１メモリおよび第２メモリの両メモリからの出力に基づく補間回路の出力の複素数表現が、第１実施例における直交座標表現（実数部と虚数部の組合せ）から、極座標表現（振幅と位相の組合せ）に変わっている。第１メモリ５０Ｂ，第２メモリ６０Ｂから補間回路７０Ｂまでの構成は実施例１と略同様で、補間回路出力と入力信号の演算部分が異なる。
【００３６】
本実施例は、入力端子Ｔｉ，Ｔｑ−複素乗算器１０間に挿入された乗算器８１，８２、および補間回路７０Ｂに接続されたｃｏｓ変換器８３とｓｉｎ変換器８４を含み構成される。補間回路７０Ｂからは位相信号が出力されてｃｏｓ変換器８３とｓｉｎ変換器８４それぞれに入力され、変換された信号それぞれが複素乗算器１０に入力される。
【００３７】
本実施例では、まず補間回路７０Ｂにおいて補間出力を求め、この補間回路７０Ｂの振幅出力を乗算器８１，８２を用いて入力信号の実数部信号と虚数部信号それぞれに乗算し、また、補間回路７０Ｂの位相出力をｃｏｓ変換器８３とｓｉｎ変換器８４を用いてそれぞれｃｏｓとｓｉｎに変換して複素数表現とし、複素乗算器１０において先の乗算器出力と複素乗算する。
【００３８】
補間回路７０Ｂでは、第１メモリ５０Ｂの出力をＲ_１，θ_１、第２メモリ６０Ｂの出力をＲ_２，θ_２としたとき、振幅値の下位ビットＡ_Ｌを用いて以下の式（４）および式（５）で示す演算を行い補間した値を出力する。
Ｒ＝Ｒ_１＊（１−Ａ_Ｌ／２^Ｌ）＋Ｒ_２＊Ａ_Ｌ／２^Ｌ　…（４）
θ＝θ_１＊（１−Ａ_Ｌ／２^Ｌ）＋θ_２＊Ａ_Ｌ／２^Ｌ　…（５）
【００３９】
乗算器８１，８２および複素乗算器１０では、入力信号と補間回路出力とを次式（６）に従って演算した結果、Ｐ’＋ｊＱ’を出力する。
Ｐ’＋ｊＱ’　＝　（Ｐ＋ｊＱ）＊Ｒ＊（ｃｏｓθ＋ｊｓｉｎθ）　＝　Ｒ［（Ｐｃｏｓθ−Ｑｓｉｎθ）＋ｊ（Ｐｓｉｎθ＋Ｑｃｏｓθ）］…　（６）
【００４０】
本実施例においても必要とするメモリ容量は２＊２^Ｌ＝２^{Ｎ−Ｍ＋１}ワードで、前実施例同様にメモリ容量を１／２^Ｍ−１へと削減することができ回路規模が縮小できる。
【００４１】
〔第３実施例〕次に、非線形歪み補償回路の第３の実施例を図４のブロック図に示す。この第３実施例では、前述第１実施例に比してメモリ容量を更に半減させることができる。本実施例の非線形歪み補償回路３００Ｃは、第１実施例の回路と同等の複素乗算器１０および振幅変換器２０、そして第１メモリ５０Ｃと第２メモリ６０Ｃと補間回路７０Ｃおよび選択回路９０により構成されている。
【００４２】
本実施例の第１メモリ５０ＣにはアドレスＭビットのうち偶数アドレスに対応するデータが、そして第２メモリ６０ＣにはアドレスＭビットのうち奇数アドレスに対応するデータがそれぞれ記憶されている。すなわち、第１メモリには下位Ｌビットが全て０とした場合の上位Ｍビットが表す全ての値に対応したＮビットの振幅に対応する後段アンプの逆特性のうち、上位Ｍビットの値が偶数のものが、第２メモリには下位Ｌビットが全て０とした場合の上位Ｍビットが表す全ての値に対応したＮビットの振幅に対応する後段アンプの逆特性のうち、上位Ｍビットの値が奇数のものがそれぞれ記憶されている。
【００４３】
選択回路９０には振幅変換器２０が出力する上位ＭビットＡ_Ｕとそれに“１”を加えた値Ａ_Ｕ＋１が選択回路９０に入力される。選択回路９０では入力された両信号のうち偶数の値の上位Ｍ−１ビットが第１メモリに、奇数の値の上位Ｍ−１ビットが第２メモリに出力されるように選択される。また、選択回路９０から上位ＭビットＡ_Ｕの最下位ビットが出力され補間回路に入力される。
【００４４】
補間回路７０Ｃには、第１メモリ５０Ｃと第２メモリ６０Ｃの出力、選択回路９０からの前記Ａ_Ｕの最下位ビット出力、および振幅変換器２０からの下位Ｌビットの出力データがそれぞれ入力される。補間回路７０Ｃは、各入力から決まる補間データを複素乗算器１０に出力する。
【００４５】
第３実施例においても、振幅変換器２０は、入力信号を振幅値に変換し、上位ビットと下位ビットに分離して出力する。上位ビット出力は２つに分けられ、一方はそのまま、もう一方は１を加えられた後に選択回路９０に入力される。下位ビットは補間回路７０Ｃに入力される。
【００４６】
選択回路９０では、上位Ｍビットの最下位１ビットを補間回路７０Ｃに出力するとともに、上位Ｍビットが偶数か奇数かに応じて第１メモリ５０Ｃまたは第２メモリ６０Ｃに上位Ｍ−１ビットを出力する。第１メモリ５０Ｃまたは第２メモリ６０Ｃからは対応アドレスのデータが補間回路７０Ｃに出力される。
【００４７】
補間回路７０Ｃでは、前記Ａ_Ｕの最下位ビットが“０”の場合は、第１メモリのアドレスの方が第２メモリのアドレスよりも小さいはずなので、次式（７）に従って補間演算を行い、複素乗算器１０に補間データを出力する（Ｘ_１＋ｊＹ_１：第１メモリの対応出力、第２メモリの対応出力をＸ_２＋ｊＹ_２：第２メモリの対応出力、Ａ_Ｌ：下位Ｌビット出力）。
Ｘ＋ｊＹ　＝　（Ｘ_１＋ｊＹ_１）＊（１−Ａ_Ｌ／２^Ｌ）＋（Ｘ_２＋ｊＹ_２）＊Ａ_Ｌ／２^Ｌ　…（７）
【００４８】
一方、前記Ａ_Ｕの最下位ビットが“１”の場合は、第１メモリのアドレスの方が第２メモリのアドレスよりも大きいはずなので、補間回路７０Ｃでは、次式（８）に従って補間演算を行い複素乗算器１０に補間データを出力する。
Ｘ＋ｊＹ　＝　（Ｘ_２＋ｊＹ_２）＊（１−Ａ_Ｌ／２^Ｌ）＋（Ｘ_１＋ｊＹ_１）＊Ａ_Ｌ／２^Ｌ　…（８）
【００４９】
以上の処理を行うことにより、補間演算の結果は第１実施例と全く同じでありながら、第３実施例の非線形歪み補償回路はメモリの容量を更に半分にすることができる。
【００５０】
上述第３実施例に、第２実施例で説明したと同様に、第１メモリおよび第２メモリの両メモリからの出力に基づく補間回路出力の複素数表現を極座標表現（振幅と位相の組合せ）に変えた構成を適用することも可能である。
【００５１】
この場合、補間回路では、前記ＡＵの最下位ビットが“０”の場合は、第１メモリのアドレスの方が第２メモリのアドレスよりも小さいはずなので、次式（９）（１０）に従って補間演算を行い複素乗算器に補間データを出力する。
Ｒ＝Ｒ_１＊（１−Ａ_Ｌ／２^Ｌ）＋Ｒ_２＊Ａ_Ｌ／２^Ｌ　…（９）
θ＝θ_１＊（１−Ａ_Ｌ／２^Ｌ）＋θ_２＊Ａ_Ｌ／２^Ｌ　…（１０）
一方、前記ＡＵの最下位ビットが“１”の場合は、第１メモリのアドレスの方が第２メモリのアドレスよりも大きいはずなので、補間回路では、次式（１１）（１２）に従って補間演算を行い複素乗算器に補間データを出力する。
Ｒ＝Ｒ_２＊（１−Ａ_Ｌ／２^Ｌ）＋　Ｒ_１＊Ａ_Ｌ／２^Ｌ　…（１１）
θ＝θ_２＊（１−Ａ_Ｌ／２^Ｌ）＋θ_１＊Ａ_Ｌ／２^Ｌ　…（１２）
【００５２】
説明を省略したが、以上の各実施例では既に説明したのと同様に各メモリが記憶する補償値（補償データテーブル）の更新動作を行うものとする。すなわち、各実施例は、図２に示すように、電力増幅器１０４の出力から帰還用の信号を取り出して前記入力信号と同種の帰還信号として出力する図５のものと同等の帰還手段を備え、また、この帰還信号と前記入力信号および同入力信号の歪み補償に用いた非線形逆特性の歪み補償値を基に新たな歪み補償値を算出する演算手段ならびに算出された新たな歪み補償値で非線形逆特性の対応する歪み補償値を更新する更新手段を含み構成された適宜のメモリ補正演算部３０とを備えることで、歪み補償値を必要に応じて更新して適切な非線形歪み補償動作が可能となっている。メモリ補正演算部３０は、例えば図５に示したものでも良くその他の類似する回路を用いることができる。なお、この補償値更新動作は本発明の非線形歪み補償回路として必須ではない。
【００５３】
以上、実施例を挙げて本発明を説明したが、本発明は各実施例に限定されることなくその趣旨の範囲で変形して実施することが可能である。実施例では上位Ｍビット＋１の値を加算器１１を用いて生成しているが、振幅変換器あるいは第２メモリがこの機能を備えるようにしても良い。また、実施例では、第１メモリと第２メモリを別個なものとして説明したが、適宜のメモリ管理回路を用いて上述説明に相当する補償データを同一メモリ上に配置することもできる。
【００５４】
【発明の効果】
本発明の効果は、従来方式の場合は後段増幅器の非線形逆特性を記憶するメモリの容量として２^Ｎワード必要であったのに対し、本方式を採用することにより２＊２^Ｌ＝２^{Ｎ−Ｍ＋１}ワードとなり、メモリ容量を１／２^Ｍ−１に削減することができることである。また、別の本発明によればメモリ容量を更に半分にできるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る非線形歪み補償回路の第１実施例の要部構成を示すブロック図である。
【図２】実施例の非線形歪み補償回路を組み込んだ送信装置の構成を示すブロック図である。
【図３】本発明の非線形歪み補償回路の第２実施例を示すブロック図である。
【図４】本発明の非線形歪み補償回路の第３実施例を示すブロック図である。
【図５】非線形歪み補償回路の従来の構成を含んだ送信装置の構成を示すブロック図である。
【符号の説明】
１０…複素乗算器
１１…加算器
２０…振幅変換器
３０…メモリ修正演算部
３１…歪み補償値計算器
３２…振幅変換器
４０…メモリ
４１…アドレス生成部
４２…補償データテーブル（メモリ）
５０Ａ，５０Ｂ，５０Ｃ…第１メモリ
６０Ａ，６０Ｂ，６０Ｃ…第２メモリ
７０Ａ，７０Ｂ，７０Ｃ…補間回路
８１，８２…乗算器
８３…ｃｏｓ　変換器
８４…ｓｉｎ　変換器８４
９０…選択回路
１００，１００Ａ…送信装置
１０１ａ，１０１ｂ…Ｄ／Ａ（デジタル／アナログ）変換器
１０２…局部発振器
１０３…直交変調器
１０４…電力増幅器
１０５…アンテナ
２００，２００Ａ…非線形歪み補償回路（プリディストータ）
３００，３００Ａ，３００Ｂ，３００Ｃ…非線形歪み補償回路主部
２０１…カプラ
２０２…減衰器
２０３…直交復調器
２０４ａ、２０４ｂ…Ａ／Ｄ（アナログ／ディジタル）変換器
Ｔｉ…（Ｉ成分）入力端子
Ｔｑ…（Ｑ成分）入力端子

Claims

歪み特性を有する電力増幅器の前に配置され、入力信号の振幅に応じた歪み補償値で入力信号を歪ませた補償信号を前記電力増幅器へ出力するプリディストーション型非線形歪み補償回路であって、
入力信号の振幅値を算出しＮビットのデジタルデータに変換するとともに、このＮビットのデジタルデータの上位Ｍビットと、残る下位のＬビットとをそれぞれ出力する振幅変換器と、
入力信号を一方の入力とし補間データを他方の入力として複素乗算を実行して結果を前記電力増幅器に出力する複素乗算器と、
前記電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットの出力データが入力され、この上位Ｍビットの値をアドレスとする第１対応値を出力する第１メモリと、
同じ電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットの出力データが１を加算されて入力され、この上位Ｍビットの値＋１をアドレスとする第２対応値を出力する第２メモリと、
前記第１メモリからの出力と前記第２メモリからの出力および前記下位Ｌビットの出力データとがそれぞれ入力されるとともにこれらに基づき前記複素乗算器に入力信号に対応した補間データを出力する補間回路と、を含み構成された非線形歪み補償回路。
前記補間回路が、前記第１メモリの対応出力をＸ_１＋ｊＹ_１、第２メモリの対応出力をＸ_２＋ｊＹ_２、前記振幅値の下位Ｌビット出力Ａ_Ｌとしたとき、これらを用いて次式、
Ｘ＋ｊＹ＝（Ｘ_１＋ｊＹ_１）＊（１−Ａ_Ｌ／２^Ｌ）＋（Ｘ_２＋ｊＹ_２）＊Ａ_Ｌ／２^Ｌ　…（２）
に示す演算を行い、値（Ｘ，Ｙ）を出力する請求項１に記載の非線形歪み補償回路。
歪み特性を有する電力増幅器の前に配置され、入力信号の振幅に応じた歪み補償値で入力信号を歪ませた補償信号を前記電力増幅器へ出力するプリディストーション型非線形歪み補償回路であって、
入力信号の振幅値を算出しＮビットのデジタルデータに変換するとともに、このＮビットのデジタルデータの上位Ｍビットと、残る下位のＬビットとをそれぞれ出力する振幅変換器と、
一対の入力信号のそれぞれを一方の入力とする２つの乗算器と、
前記２つの乗算器のそれぞれの出力を一方の入力とし補間データを他方の入力として複素乗算を実行して結果を前記電力増幅器に出力する複素乗算器と、
前記電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットの出力データが入力され、この上位Ｍビットの値をアドレスとする第１対応値を出力する第１メモリと、
同じ電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットの出力データが１を加算されて入力され、この上位Ｍビットの値＋１をアドレスとする第２対応値を出力する第２メモリと、
前記第１メモリからの出力と前記第２メモリからの出力および前記下位Ｌビットの出力データとがそれぞれ入力されるとともにこれらに基づき入力信号に対応した補間データの振幅成分出力を前記乗算器それぞれに入力するとともに補間データの位相成分を出力する補間回路と、
前記補間回路からの位相成分出力を変換して前記複素乗算器の前記他方の入力として出力するｃｏｓ変換器およびｓｉｎ変換器と、を含み構成された非線形歪み補償回路。
前記補間回路が、前記第１メモリの出力をＲ_１，θ_１、第２メモリの出力をＲ_２，θ_２、前記振幅値の下位Ｌビット出力Ａ_Ｌとしたとき、これらを用いて次式、
Ｒ＝Ｒ_１＊（１−Ａ_Ｌ／２^Ｌ）＋Ｒ_２＊Ａ_Ｌ／２^Ｌ　…（４）
θ＝θ_１＊（１−Ａ_Ｌ／２^Ｌ）＋θ_２＊Ａ_Ｌ／２^Ｌ　…（５）
に示す演算を行い、値（Ｒ，θ）を出力する請求項３に記載の非線形歪み補償回路。
歪み特性を有する電力増幅器の前に配置され、入力信号の振幅に応じた歪み補償値で入力信号を歪ませた補償信号を前記電力増幅器へ出力するプリディストーション型非線形歪み補償回路であって、
入力信号の振幅値を算出しＮビットのデジタルデータに変換するとともに、このＮビットのデジタルデータの上位Ｍビットと、残る下位のＬビットとをそれぞれ出力する振幅変換器と、
入力信号を一方の入力とし補間データを他方の入力として複素乗算を実行して結果を前記電力増幅器に出力する複素乗算器と、
前記振幅変換器からの前記上位Ｍビットの出力データと前記上位Ｍビットの出力データに１を加算したデータとが入力され、前記上位Ｍビットの上位Ｍ−１ビットを、前記上位Ｍビットが偶数か奇数かに応じて区分して出力する選択回路と、
前記電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットのデータが偶数である場合に前記振幅変換器から入力される上位Ｍ−１ビットの値をアドレスとする第１対応値を出力する第１メモリと、
同じ電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットのデータが奇数である場合に前記振幅変換器から入力される上位Ｍ−１ビットの値をアドレスとする第２対応値を出力する第２メモリと、
前記第１メモリからの出力と前記第２メモリからの出力と前記下位Ｌビットの出力データと前記上位Ｍビットの最下位１ビットとがそれぞれ入力されるとともにこれらに基づき前記複素乗算器に入力信号に対応した補間データを出力する補間回路と、を含み構成された非線形歪み補償回路。
前記補間回路が、前記第１メモリの対応出力をＸ_１＋ｊＹ_１、第２メモリの対応出力をＸ_２＋ｊＹ_２、前記振幅値の下位Ｌビット出力Ａ_Ｌとしたとき、
前記Ａ_Ｕの最下位ビットが０　の場合には、
Ｘ＋ｊＹ＝（Ｘ_１＋ｊＹ_１）＊（１−Ａ_Ｌ／２^Ｌ）＋（Ｘ_２＋ｊＹ_２）＊Ａ_Ｌ／２^Ｌ　…（７）
前記Ａ_Ｕの最下位ビットが１　の場合には、
Ｘ＋ｊＹ＝（Ｘ_２＋ｊＹ_２）＊（１−Ａ_Ｌ／２^Ｌ）＋（Ｘ_１＋ｊＹ_１）＊Ａ_Ｌ／２^Ｌ　…（８）
に示す演算を行い、値（Ｘ，Ｙ）を出力する請求項５に記載の非線形歪み補償回路。
歪み特性を有する電力増幅器の前に配置され、入力信号の振幅に応じた歪み補償値で入力信号を歪ませた補償信号を前記電力増幅器へ出力するプリディストーション型非線形歪み補償回路であって、
入力信号の振幅値を算出しＮビットのデジタルデータに変換するとともに、このＮビットのデジタルデータの上位Ｍビットと、残る下位のＬビットとをそれぞれ出力する振幅変換器と、
一対の入力信号のそれぞれを一方の入力とする２つの乗算器と、
前記２つの乗算器のそれぞれの出力を一方の入力とし補間データを他方の入力として複素乗算を実行して結果を前記電力増幅器に出力する複素乗算器と、
前記振幅変換器からの前記上位Ｍビットの出力データと前記上位Ｍビットの出力データに１を加算したデータとが入力され、前記上位Ｍビットの上位Ｍ−１ビットを、前記上位Ｍビットが偶数か奇数かに応じて区分して出力する選択回路と、
前記電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットのデータが偶数である場合に前記振幅変換器から入力される上位Ｍ−１ビットの値をアドレスとする第１対応値を出力する第１メモリと、
同じ電力増幅器の非線形逆特性を記憶しており前記上位Ｍビットのデータが奇数である場合に前記振幅変換器から入力される上位Ｍ−１ビットの値をアドレスとする第２対応値を出力する第２メモリと、
前記第１メモリからの出力と前記第２メモリからの出力と前記下位Ｌビットの出力データと前記上位Ｍビットの最下位１ビットとがそれぞれ入力されるとともにこれらに基づき前記複素乗算器に入力信号に対応した補間データの振幅成分出力を前記乗算器それぞれに入力するとともに補間データの位相成分を出力する補間回路と、
前記補間回路からの位相成分出力を変換して前記複素乗算器の前記他方の入力として出力するｃｏｓ変換器およびｓｉｎ変換器と、を含み構成された非線形歪み補償回路。
前記補間回路が、前記第１メモリの出力をＲ_１，θ_１、第２メモリの出力をＲ_２，θ_２、前記振幅値の下位Ｌビット出力Ａ_Ｌとしたとき、
前記Ａ_Ｕの最下位ビットが０　の場合には次式、
Ｒ＝Ｒ_１＊（１−Ａ_Ｌ／２^Ｌ）＋Ｒ_２＊Ａ_Ｌ／２^Ｌ　…（９）
θ＝θ_１＊（１−Ａ_Ｌ／２^Ｌ）＋θ_２＊Ａ_Ｌ／２^Ｌ　…（１０）
前記Ａ_Ｕの最下位ビットが１　の場合には次式、
Ｒ＝Ｒ_２＊（１−Ａ_Ｌ／２^Ｌ）＋　Ｒ_１＊Ａ_Ｌ／２^Ｌ　…（１１）
θ＝θ_２＊（１−Ａ_Ｌ／２^Ｌ）＋θ_１＊Ａ_Ｌ／２^Ｌ　…（１２）
に示す演算を行い、値（Ｒ，θ）を出力する請求項７に記載の非線形歪み補償回路。
前記電力増幅器の出力から帰還用の信号を取り出して前記入力信号と同種の帰還信号として出力する帰還手段と、
この帰還信号、前記入力信号および前記入力信号の歪み補償に用いた非線形逆特性の歪み補償値を基に新たな歪み補償値を算出する演算手段と、
算出された新たな歪み補償値で非線形逆特性の対応する歪み補償値を更新する更新手段と、を更に備えたことを特徴とする請求項１〜８のいずれか１項に記載の非線形歪み補償回路。