TWI685203B

TWI685203B - 同步半導體積體電路中時脈命令時間調整

Info

Publication number: TWI685203B
Application number: TW106133268A
Authority: TW
Inventors: 馬修曼寧; 史蒂芬伊頓
Original assignee: 美商芯成半導體有限公司
Priority date: 2016-10-28
Filing date: 2017-09-28
Publication date: 2020-02-11
Also published as: TW201817165A; JP6596051B2; JP2018082427A; CN108022610B; CN108022610A

Abstract

一時脈時間調整電路併入於一時脈積體電路中，以偵測一輸入時脈頻率且調整用於存取時脈積體電路中之一記憶體元件之一內部控制信號之時間延時。時脈時間調整電路將一可調整時間延時引入至自命令信號導出之一內部控制信號。時脈時間調整電路操作以回應於時脈頻率偵測而調整控制信號之時間延時以致使基於時脈之操作被提前或延遲一或多個時脈循環。在一項實施例中，時脈時間調整電路包含一時脈頻率偵測電路及一延時調整電路。時脈時間調整電路可在高時脈頻率及低時脈頻率兩者下操作以確保在不引入不必要延遲之情況下避免非期望資料衝突事件。

Description

同步半導體積體電路中時脈命令時間調整

同步或時脈半導體積體電路具有由一時脈信號驅動之電路。通常，將一輸入時脈提供至同步半導體積體電路，且藉由該輸入時脈或該輸入時脈之一導出物來驅動積體電路之內部電路。在時脈控制積體電路中，操作期間之一個主要關注問題係對各種內部時間信號之定序及擷取。內部時間信號自同步事件及不同步事件兩者產生，同步事件係基於時脈的且自輸入時脈之上升邊緣或下降邊緣開始計時，不同步事件則係基於閘延遲及/或基於歸因於積體電路之互連導線之電阻及電容之導線互連延遲(稱為RC延遲)。第一群組之內部時間信號(自同步事件產生且其中時間軸(stem)主要依據時脈閘控之信號)具有最小的或不具有溫度、晶圓製造製程或電壓對其時間之相依性。然而，第一群組之內部時間信號將直接取決於時脈頻率。第二群組之內部時間信號(自不同步事件產生且其時間軸主要依據閘延遲及RC延遲之信號)將具有其在不同溫度之可允許範圍內移位或變化之時間、製造製程及電壓操作條件。在某些情況中，內部時間信號可進入至一衝突域中。當一資料信號之到達與意欲捕獲並儲存彼資料信號之擷取信號不相匹配時，會發生時間衝突。在一項實例中，一時脈積體電路中之一輸出緩衝器實施為一先進先出(FIFO)暫存器，該先進先出暫存器由輸入時脈或輸入時脈之一導出物進行時脈。當來自一後續記憶體讀取操作(一主要不同步事件)之資料在鎖存於一輸出緩衝器中之資料由接收系統讀出之前重寫所鎖存之資料時，可能發生一衝突域事件。在另一實例中，諸如在高速操作期間，RC延遲可導致來自一讀取操作之資料晚於所請求之時間到達輸出緩衝器，且因此時脈積體電路發送出無效資料。

可以眾多方式實施本發明，包含以一製程、一設備、一系統及/或一物質組成。在本說明書中，此等實施方案或本發明可採用之任何其他形式可稱為技術。通常，可在本發明之範疇內更改所揭示製程之步驟之次序。下文連同圖解說明本發明之原理之附圖一起提供對本發明之一或多個實施例之一詳細說明。結合此等實施例闡述本發明，但本發明並不限於任何實施例。本發明之範疇僅由申請專利範圍限制且本發明涵蓋眾多替代、修改及等效形式。在以下說明中陳述眾多特定細節以便提供對本發明之一透徹理解。此等細節係出於實例目的而提供，且可在無此等特定細節中之某些或所有細節之情況下根據申請專利範圍實踐本發明。出於清晰之目的，尚未詳細闡述與本發明相關之技術領域中已知之技術材料，因此不會不必要地模糊本發明。根據本發明之實施例，一時脈時間調整電路係併入於一時脈積體電路中以偵測至時脈積體電路之一輸入時脈之一操作頻率或一操作頻率範圍且調整一內部控制信號之時間延時，以便存取時脈積體電路中之一記憶體元件。時脈積體電路接收一命令信號以存取時脈積體電路中之記憶體元件。命令信號用於產生一內部控制信號，所產生之內部控制信號被路由至時脈積體電路之記憶體元件以存取記憶體元件。時脈時間調整電路將一可調整時間延時引入至自命令信號導出之內部控制信號。在本發明之實施例中，時脈時間調整電路回應於頻率偵測而操作以在操作期間移位或調整內部控制信號之時間延時，以致使基於時脈之操作提前或延遲一或多個時脈循環。本發明之時脈時間調整電路使時脈積體電路能夠在一寬頻率範圍內操作，同時確保在不引入不必要延遲之情況下避免非期望資料衝突事件。可在不使用模式暫存器設定命令或其他非習用操作程序之情況下實施時脈時間調整電路。而是，時脈時間調整電路可在正常電路操作或「高速運轉(on the fly)」期間實時地操作來調整內部時間信號以避免資料衝突。本發明之時脈時間調整電路可有利地應用於記憶體電路中，諸如動態隨機存取記憶體(DRAM)、NAND快閃記憶體、靜態隨機存取記憶體(SRAM)或其他類型之揮發性記憶體或非揮發性記憶體。本發明之時脈時間調整電路亦可有利地應用於邏輯電路中，諸如微處理器積體電路。通常，本發明之時脈時間調整電路可應用於含有一記憶體元件(諸如晶片上記憶體)之任何時脈積體電路或同步積體電路。時脈時間調整電路可有利地用於調整內部記憶體存取控制信號之時間，以避免可能在記憶體存取操作(諸如記憶體元件之讀取操作及寫入操作)期間發生之衝突事件。更具體而言，在本發明之實施例中，時脈時間調整電路偵測到：至時脈積體電路之輸入時脈係慢速運行(在一低頻率下)或快速運行(在一高頻率下)的。時脈時間調整電路基於由時脈積體電路接收之命令信號且利用一預定可調整時間延時量而產生一內部控制信號。時脈時間調整電路基於輸入時脈之所偵測頻率且根據命令信號而調整內部控制信號之時間延時。在一項實例中，回應於偵測到輸入時脈處於低頻率，時脈時間調整電路使用預定時間延時產生內部控制信號。然而，回應於偵測到輸入時脈處於高頻率，時脈時間調整電路產生相對於預定時間延時提前或延遲一或多個時脈循環之內部控制信號。在另一實例中，回應於偵測到輸入時脈處於高頻率，時脈時間調整電路使用預定時間延時產生內部控制信號。同時，回應於偵測到輸入時脈處於低頻率，時脈時間調整電路產生相對於預定時間延時提前或延遲一或多個時脈循環之一內部控制信號。特定而言，時脈時間調整電路可藉由基於預定時間延時移除一或多個時脈循環而產生提前一或多個時脈循環之一內部控制信號。將一控制信號提前一或多個時脈循環會引入一或多個額外時脈循環以給下游資料操作提供時間裕量。在一時脈記憶體電路中，將一控制信號提前會導致用於特定資料讀取操作之讀取資料提前，如下文將更詳細地闡述。另一方面，時脈時間調整電路可藉由基於預定時間延時新增一或多個時脈循環而產生延遲一或多個時脈循環之一內部控制信號。將一控制信號延遲一或多個時脈循環會將一或多個額外時脈循環引入至一時脈積體電路之內部信號路徑。在一時脈記憶體電路中，將一控制信號延遲會導致用於特定資料寫入操作之資料延遲，如下文將更詳細地闡述。在本發明之實施例中，本發明之時脈時間調整電路可有利地應用於記憶體電路中(諸如動態隨機存取記憶體(DRAM)、NAND快閃記憶體)或邏輯電路中(諸如微處理器)。在以下闡述中，在針對同步記憶體電路提供特定實施方案細節之情況下闡述本發明之時脈時間調整電路在一記憶體裝置及一微處理器裝置中之應用。然而，熟習此項技術者將瞭解，本發明之時脈時間調整電路可應用於任何時脈積體電路或同步積體電路以調整時脈時間，從而避免歸因於晶片上時間信號延時之衝突。特定而言，本發明之時脈時間調整電路可應用於具有一晶片上記憶體元件之任何時脈積體電路或同步積體電路，以調整控制信號之時脈時間來存取該晶片上記憶體元件。晶片上記憶體元件可以係一晶片上記憶體陣列或者一暫存器或一暫存器庫。在本說明中，一時脈積體電路或一時脈控制積體電路係指具有由一時脈信號驅動之電路之一半導體積體電路。時脈積體電路有時稱為同步積體電路。將一輸入時脈提供至同步半導體積體電路，且藉由輸入時脈或輸入時脈之一導出物來驅動該積體電路之內部電路。時脈積體電路之實例包含時脈同步記憶體裝置以及時脈微處理器裝置或同步微處理器裝置。一時脈積體電路通常耦合至一基於時脈(或基於時脈循環)之外部系統，該外部系統同步地存取時脈積體電路。此外，在本說明中，將一命令信號提供至一積體電路以致使積體電路執行由該積體電路支援之功能。在本說明中，一命令信號區別於一位址信號，位址信號規定積體電路中待施加功能之位置。一命令信號亦區別於為待施加之功能提供資料值之一資料信號。由積體電路接收命令信號以產生內部控制信號來控制積體電路之電路。在本發明之實施例中，時脈積體電路接收命令信號以存取時脈積體電路之一記憶體元件。此外，在某些實施例中，命令信號可包含一讀取命令信號及一寫入命令信號。圖1係其中在本發明之例示性實施例中可併入有時脈時間調整電路之一同步記憶體裝置之一方塊圖。圖1中展示一同步記憶體裝置10之一個一般化架構以圖解說明本發明之時脈時間調整電路在一記憶體電路中之使用。同步記憶體裝置10可包含圖1中未展示之額外組件以完成記憶體電路。此外，圖1中所展示之記憶體架構僅係說明性的，且將瞭解本文中所闡述之時脈時間調整電路及方法可用於其他記憶體架構中。在某些實例中，可將同步記憶體裝置10構造成一DRAM、SRAM、快閃記憶體或其他類型之揮發性或非揮發性記憶體。參考圖1，同步記憶體裝置10包含記憶體單元14之一個二維陣列12。陣列12中之記憶體單元14由字線(列)及位元線(行)存取。由一列解碼器18及一行解碼器20對單元陣列12進行定址以選擇性地存取陣列12中之記憶體單元14以用於讀取操作及寫入操作。特定而言，在一控制電路16處接收一位址ADDR且藉由選擇記憶體陣列12之字線之列解碼器18及選擇位元線之行解碼器20對所接收位址進行解碼。列解碼器18選擇性地啟動一字線且行解碼器選擇性地啟動一位元線以允許存取選定字線與選定位元線之相交點處之一記憶體單元14。同步記憶體裝置10亦接收一命令信號以控制記憶體裝置之操作。由控制電路16接收命令信號，繼而基於命令信號而產生一或多個控制信號。命令信號可包含用以自記憶體陣列讀取資料之一讀取命令信號或用以將資料寫入至記憶體陣列之一寫入命令信號。同步記憶體裝置10亦可接收其他命令信號以支援記憶體裝置之操作。作為一同步或時脈裝置，同步記憶體裝置10亦在控制電路處接收具有一給定時脈頻率之一輸入時脈信號CLK。控制電路基於輸入時脈信號CLK而產生內部時脈信號以控制記憶體電路之操作。為自時脈記憶體電路讀取資料，由感測放大器24感測來自記憶體陣列12之選定記憶體單元之所讀取資料且I/O閘控電路22將選定位元線連接至儲存所讀取資料之一讀取FIFO 26。作為一時脈記憶體裝置，讀取FIFO 26由一時脈信號CLK2_R 控制，CLK2_R 與輸入時脈信號CLK相同或自輸入時脈信號CLK導出。回應於時脈信號CLK2_R ，將讀取資料提供至一輸出緩衝器28以提供為至同步記憶體裝置10外部之電路及系統之一輸出資料DOUT。為將資料寫入至時脈記憶體電路中，由同步記憶體裝置10接收且更具體而言由一輸入緩衝器30自外部電路及系統接收寫入資料DIN。然後，將寫入資料DIN傳送至由時脈信號CLK2_W 控制之一寫入FIFO 32。回應於時脈信號CLK2_W ，將寫入資料自輸入緩衝器30鎖存至寫入FIFO 32中且又將寫入資料自寫入FIFO 32讀出。將寫入資料自寫入FIFO 32提供至寫入驅動器電路。寫入驅動器電路透過I/O閘控電路22將寫入資料驅動至選定位元線上以致使將資料儲存於選定記憶體單元14中。根據本發明之實施例，將一時脈時間調整電路80併入於同步記憶體裝置10中以產生經時間調整控制信號來存取記憶體陣列。特定而言，時脈時間調整電路80自控制電路16接收輸入時脈信號CLK且亦自控制電路16接收命令信號，諸如讀取命令及寫入命令。時脈時間調整電路80基於所偵測輸入時脈頻率而產生時間調整內部控制信號，例如針對讀取命令之L-Read及針對寫入命令之L-Write，如下文將更詳細地闡述。將經時間調整控制信號L-Read及L-Write耦合至記憶體陣列12以控制對記憶體陣列12之讀取及寫入操作。在某些實施例中，時脈時間調整電路80可形成為控制電路16之一部分。同步記憶體裝置10中之時脈時間調整電路80之確切組態對本發明之實踐並不重要。唯一必要的係時脈時間調整電路80產生經時間調整控制信號以利用期望時間調整來操作記憶體陣列。圖2係其中在本發明之例示性實施例中可併入有時脈時間調整電路之一微處理器裝置之一方塊圖。參考圖2，一微處理器裝置或一微處理器積體電路50包含各種功能區塊52，諸如算術邏輯單元(ALU)、隨機存取記憶體(RAM)、移位暫存器及一階儲存裝置(L1快取記憶體)。功能區塊52有時稱為巨集區塊。此等巨集區塊52中之諸多巨集區塊係時脈電路，其中該時脈電路需要經由積體電路之大距離之矽來回地傳送資料。資料信號路徑中之傳播延遲可致使資料在預期時脈循環之外到達目的地巨集區塊。因此，在某些實施例中，將本發明之一時脈時間調整電路80併入至微處理器裝置50中以調整用於在功能區塊或巨集區塊之間傳送資料之控制信號之時間。舉例而言，時脈時間調整電路80接收至微處理器裝置50之輸入時脈信號CLK且亦接收一命令信號。時脈時間調整電路80產生一經時間調整控制信號L-command，L-command可用於控制巨集區塊1及/或巨集區塊2以促進資料在微處理器裝置內之巨集區塊之間之傳送。在某些實例中，命令信號用於存取巨集區塊52中之一記憶體元件且命令信號可係一讀取命令信號或一寫入命令信號。可將本發明之時脈時間調整電路併入於除一微處理器積體電路之外的其他邏輯電路中。圖2之微處理器積體電路僅係說明性的且並不意欲係限制性的。圖3(a)係本發明之某些實施例中之一時脈時間調整電路之一方塊圖。參考圖3(a)，一時脈時間調整電路80包含一時脈頻率偵測電路82及一延時調整電路86。時脈頻率偵測電路82接收時脈積體電路之輸入時脈信號CLK且產生一時脈偵測輸出信號FASTCLK。時脈頻率偵測電路82偵測輸入時脈信號CLK之時脈頻率以判定輸入時脈信號CLK是高於一預定頻率臨限值還是低於一預定頻率臨限值。在本說明中，高於頻率臨限值之一時脈頻率稱為一高頻率時脈，而低於頻率臨限值之一時脈頻率稱為一低頻率時脈。舉例而言，在一個應用中，一高頻率時脈視為大於500 MHz。因此，在一項實施例中，頻率臨限值係500 MHz。500 MHz或高於500 MHz之一輸入時脈頻率視為一高時脈頻率，且低於500 MHz之一輸入時脈頻率視為一低時脈頻率。當輸入時脈頻率等於或大於頻率臨限值時，時脈頻率偵測電路82確證FASTCLK輸出信號以指示一高時脈頻率。否則，將FASTCLK輸出信號解除確證以指示一低時脈頻率。延時調整電路86接收來自時脈頻率偵測電路82之FASTCLK信號且亦接收由時脈積體電路接收之命令信號並且亦接收輸入時脈信號CLK。延時調整電路86基於命令信號且回應於FASTCLK信號而產生一內部控制信號L-Command。在操作中，延時調整電路86經組態以將一給定時間延時量新增至命令信號以產生控制信號L-Command。時間延時量係給出為輸入時脈信號之時脈週期或時脈循環之數目，且可表示在低頻率操作模式或高頻率操作模式中期望之內部控制信號之時間延時。亦即，由延時調整電路86引入之預定時間延時量可具有適合於在低時脈頻率下操作時脈積體電路之延時值。另一選擇係，由延時調整電路86引入之預定時間延時量可具有適合於在高時脈頻率下操作時脈積體電路之延時值。然後，取決於FASTCLK信號之狀態，延時調整電路86藉由新增時脈循環或自預定時間延時移除時脈循環來調整時間延時，藉此將內部控制信號L-Command延遲或提前。在一項實例中，延時調整電路86在FASTCLK信號被解除確證時並不施加時間調整。因此，控制信號L-Command產生有用於低頻率操作之預定時間延時。另一方面，延時調整電路86在FASTCLK信號被確證時施加時間調整。因此，控制信號L-Command產生有用於高頻率操作之經調整時間延時。時間調整可包含關於低頻率操作而將控制信號提前一或多個時脈循環。時間調整亦可包含關於低頻率操作而將控制信號延遲一或多個時脈循環。然後，使用經時間調整控制信號來存取時脈積體電路之記憶體元件。因此組態，經時間調整控制信號確保在正確時間處擷取於時脈積體電路內傳送之資料信號且避免衝突事件。在其他實例中，延時調整電路86可經組態而以相反方式操作：即當FASTCLK信號被確證時不施加時間調整，而當FASTCLK信號被解除確證時施加時間調整。一時脈積體電路通常接收多個命令信號，該多個命令信號將需要基於輸入時脈頻率而進行時間調整以確保適當電路操作而無衝突事件。舉例而言，在包含一記憶體元件之一時脈積體電路中，時脈積體電路可接收用以自記憶體元件讀取資料之一讀取命令及用以將資料寫入至記憶體元件之一寫入命令。因此，一時脈積體電路可包含用於每一命令信號之時脈時間調整電路80之單獨例項。亦即，時脈時間調整電路80可重複以用於每一命令信號。在一替代實施例中，時脈時間調整電路可經組態以用於使用一共用時脈頻率來偵測電路之多個命令信號。圖3(b)係本發明之替代實施例中之一時脈時間調整電路之一方塊圖。參考圖3(b)，一時脈時間調整電路90經組態以針對由積體電路接收之兩個命令信號(Command 1及Command 2)而產生內部控制信號。時脈時間調整電路90組態有用以產生FASTCLK信號之一單個時脈頻率偵測電路82以指示一低時脈頻率或一高時脈頻率。時脈時間調整電路90組態有延時調整電路86-1及86-2之兩個例項。每一延時調整電路實例接收FASTCLK信號、輸入時脈信號CLK及一各別命令信號。延時調整電路86-1產生經時間調整控制信號L-Command1，且延時調整電路86-2產生經時間調整控制信號L-Command2。在有多個命令信號之情形中，當可將相同頻率臨限值施加至兩個命令信號時，圖3(b)之時脈時間調整電路90之組態提供簡化電路之優點。在此情形中，需要一單個時脈頻率偵測電路82來產生FASTCLK信號以調整多個命令信號之延時時間。每一延時調整電路86可具備相同或不同時間延時量，且可經組態以根據命令信號而新增或移除時脈循環。在其他實例中，一時脈積體電路可針對多個命令信號而組態有圖3(a)之時脈時間調整電路80之多個例項。以此方式，可能將不同頻率臨限值施加至不同命令信號。舉例而言，可使用500 MHz之一頻率臨限值來處理一讀取命令信號，而可使用600 MHz之一頻率臨限值來處理一寫入命令信號。在此情形中，時脈時間調整電路80之單獨例項用於讀取命令及寫入命令信號，且時脈時間調整電路80之每一實例中之時脈頻率偵測電路82經組態以用於期望頻率臨限值。本發明之時脈時間調整電路實現諸多優於時脈積體電路中所使用之習用衝突避免方法之益處。首先，本發明之時脈時間調整電路可有利地應用於經設計以在一寬輸入時脈頻率範圍內操作之時脈或同步積體電路中。時脈時間調整電路操作以基於輸入時脈頻率而調整內部控制信號，以避免衝突事件且確保在整個輸入時脈頻率範圍內之有效操作。其次，本發明之時脈時間調整電路在一時脈積體電路中之使用避免使用額外深度FIFO/輸出緩衝器電路塊來處置讀取資料之需要。將本發明之時脈時間調整電路用於時脈積體電路中亦能避免在記憶體陣列中使用額外深度FIFO/輸入暫存器來處置寫入資料之需要。將額外深度FIFO用作輸出緩衝器或輸入暫存器並不可取，此乃因其需要額外矽區域且會增大積體電路之大小，藉此增加積體電路之成本。可將本發明之時脈時間調整電路併入至一時脈積體電路中以減少成本且改良速度效能同時減少電力消耗。圖4係圖解說明併入本發明之實施例中之時脈時間調整電路之一同步記憶體裝置之一讀取路徑及一寫入路徑之一方塊圖。參考圖4，一同步記憶體裝置100包含用於讀取命令之讀取路徑中之時脈時間調整電路之一第一例項80a、用於寫入命令之寫入路徑中之時脈時間調整電路之一第二例項80b。在本實施例中，針對讀取命令信號及寫入命令信號使用時脈時間調整電路之單獨例項。以此方式，可在時脈時間調整電路之每一例項中使用相同或不同之頻率臨限值。在其他實施例中，可使用圖3(b)之時脈時間調整電路90，其中讀取信號路徑及寫入信號路徑可共用同一時脈頻率偵測電路。參考圖4，在讀取路徑中，時脈時間調整電路80a接收輸入時脈信號CLK，輸入時脈信號CLK係提供至同步記憶體裝置100之輸入時脈或系統時脈。時脈時間調整電路80a亦在期望一讀取操作時接收提供至同步記憶體裝置100之讀取命令。將輸入時脈信號CLK提供至時脈頻率偵測電路110a，時脈頻率偵測電路110a產生FASTCLK信號。然後，將FASTCLK信號及讀取命令提供至延時調整電路120a以產生經時間調整控制信號L-Read。然後，在讀取操作中使用經時間調整控制信號L-Read來存取記憶體陣列130。假定記憶體裝置100已接收一位址信號ADDR來在記憶體陣列130中選擇供讀出資料之一記憶體位置。在經時間調整控制信號L-Read之控制下，記憶體陣列130提供來自一選定記憶體單元之讀取資料且該讀取資料提供至含有一讀取FIFO之一先進先出FIFO/輸出緩衝器電路140。FIFO/輸出緩衝器電路140提供所讀出資料DOUT作為同步記憶體裝置100之一輸出信號。FIFO/輸出緩衝器電路140中之讀取FIFO由一時脈信號CLK2_R 控制，時脈信號CLK2_R 係輸入時脈信號CLK或自輸入時脈信號CLK導出。在本發明之實施例中，時脈時間調整電路80a用於回應於輸入時脈信號CLK具有一高時脈頻率而將經時間調整控制信號L-Read提前一或多個時脈循環。在某些實施例中，當輸入時脈信號CLK具有高於一預定頻率臨限值之一時脈頻率時，時脈頻率偵測電路110a將輸入時脈信號CLK判定為具有一高時脈頻率且確證FASTCLK信號。當輸入時脈頻率被判定為一高時脈頻率時，延時調整電路120a藉由移除一或多個時脈循環使得將控制信號L-Read提前一或多個時脈循環來調整控制信號L-Read之時間延時。以此方式，控制記憶體陣列130在高頻率操作中提早一或多個時脈循環提供讀取資料，使得讀取資料可足夠早地到達FIFO/輸出緩衝器140以藉由時脈信號CLK2_R 在期望讀取延時處鎖存至讀取FIFO中，該期望讀取延時通常由耦合至記憶體裝置以存取儲存於記憶體裝置上之資料之一系統規定。另一方面，當輸入時脈具有一低時脈頻率(亦即低於頻率臨限值之一時脈頻率)時，時脈頻率偵測電路110a不確證FASTCLK信號且延時調整電路120a在不調整時間延時之情況下產生控制信號L-Read。以此方式，讀取資料將在期望時間到達FIFO/輸出緩衝器140，且在期望讀取延時時間處由時脈信號CLK2_R 鎖存至讀取FIFO中並被發送出而到達輸出資料墊。在寫入路徑中，時脈時間調整電路80b接收輸入時脈信號CLK且在期望一寫入操作時亦接收提供至同步記憶體裝置100之寫入命令。將輸入時脈信號CLK提供至時脈頻率偵測電路110b，時脈頻率偵測電路110b以與上文參考時脈時間調整電路80a所闡述相同之方式產生FASTCLK信號。然後，將FASTCLK信號及寫入命令提供至延時調整電路120b以產生經時間調整控制信號L-Write。然後，在寫入操作中使用經時間調整控制信號L-Write來控制記憶體陣列130。舉例而言，經時間調整控制信號L-Write用於控制一庫寫入資料緩衝器135。特定而言，記憶體陣列130通常被劃分成多個記憶體單元庫且每一記憶體單元庫可已與用以為彼記憶體庫儲存寫入資料之一庫寫入資料緩衝器相關聯。在本圖解說明中，控制信號L-Write經耦合以控制庫寫入資料緩衝器135來將寫入資料提供至待寫入至選定記憶體單元之記憶體陣列130。假定記憶體裝置100已接收用於在記憶體陣列130中選擇一記憶體位置以供寫入資料之一位址信號ADDR。亦假定記憶體裝置100已接收待寫入至由位址信號規定之記憶體位置之輸入資料DIN。在一寫入操作中，同步記憶體裝置100接收待寫入至由位址信號ADDR規定之記憶體位置之資料之輸入資料DIN。輸入資料DIN儲存於含有一寫入FIFO之一輸入緩衝器/FIFO電路145中。輸入緩衝器/FIFO電路145中之寫入FIFO受一時脈信號CLK2_W 控制，時脈信號CLK2_W 可係輸入時脈信號CLK或自輸入時脈信號CLK導出。回應於時脈信號CLK2_W 而將儲存於寫入FIFO中之輸入資料自FIFO解鎖出並提供至庫寫入資料緩衝器135。在經時間調整控制信號L-Write之控制下，將儲存於庫寫入資料緩衝器135中之寫入資料寫入至選定記憶體單元中。在本發明之實施例中，時脈時間調整電路80b用於回應於輸入時脈信號CLK具有一高時脈頻率而將經時間調整控制信號L-Write延遲一或多個時脈循環。在某些實施例中，當輸入時脈信號CLK具有高於一預定頻率臨限值之一時脈頻率時，時脈頻率偵測電路110b將輸入時脈信號CLK判定為具有一高時脈頻率且確證FASTCLK信號。當輸入時脈頻率被判定為一高時脈頻率時，延時調整電路120b藉由新增一或多個時脈循環使得控制信號L-Write被延遲一或多個時脈循環來調整控制信號L-Write之時間。以此方式，控制信號L-Write在高時脈頻率期間被延遲，使得寫入資料在控制L-Write被確證之前有時間到達庫寫入資料緩衝器135。另一方面，當輸入時脈具有一低時脈頻率(亦即低於預定頻率臨限值之一時脈頻率)時，時脈頻率偵測電路110b不確證FASTCLK信號且延時調整電路120b在不調整時間延時之情況下產生控制信號L-Write。在低時脈頻率下，寫入資料在與控制信號L-Write相匹配之一時間到達庫寫入資料緩衝器135，使得將正確寫入資料寫入至記憶體陣列130中。圖5係圖解說明本發明之實施例中之時脈時間調整電路之時脈頻率偵測電路之一方塊圖。參考圖5，一時脈頻率偵測電路110包含：一低通濾波器121，其經組態以接收輸入時脈信號CLK；及一或多個時脈正反器電路122，其經組態以產生輸出信號FASTCLK。時脈正反器電路122係受輸入時脈信號CLK控制。時脈頻率偵測電路110可進一步包含作為輸出信號FASTCLK之緩衝器或驅動器之一或多個反相器123。在時脈頻率偵測電路之其他實施例中可省略反相器123。在本發明之實施例中，時脈頻率偵測電路110使用低通濾波器121來偵測時脈速度或時脈頻率。低通濾波器121經組態以允許低速時脈頻率信號通過而阻擋或濾除高速時脈頻率信號。然後，由時脈正反器級122擷取或鎖存經低通濾波時脈信號。時脈正反器電路122回應於一所偵測高時脈頻率而產生具有一邏輯高值之輸出信號FASTCLK，或回應於一所偵測低時脈頻率而產生具有一邏輯低值之輸出信號FASTCLK。在某些實施例中，低通濾波器121經組態以具有作為頻率偵測臨限值之一預定頻率值。低通濾波器121能夠將高於預定頻率臨限值之時脈信號偵測為具有一高時脈頻率或高時脈速度。低通濾波器121能夠將低於預定頻率臨限值之時脈信號偵測為具有一低時脈頻率或低時脈速度。在某些實施例中，低通濾波器電路121實施為一RC低通濾波器電路。圖6係圖解說明可被併入於本發明之實施例中之時脈時間調整電路之時脈頻率偵測電路中之一RC低通濾波器電路之一電路圖。參考圖6，低通濾波器121實施為一RC電路，該RC電路包含連接於輸入端子IN與輸出端子OUT之間的一電阻器R及自輸出端子OUT連接至接地之一電容器C。在某些實施例中，電阻器R不僅可以電阻器元件之形式來實施且亦使用給出一有效電阻之其他可用裝置(諸如一NMOS電晶體，其閘極被約束成高於NMOS臨限值電壓)來實施。類似地，電容器C可實施有除一電容器元件之外之裝置，諸如一MIM (金屬-絕緣體-金屬)電容器或一MOS (金屬-氧化物-矽)電容器。將輸入時脈信號CLK提供至輸入端子IN，且電阻器R與電容器C之間的共同節點提供經低通濾波輸出信號。因此組態，RC電路之電阻器及電容器之電阻及電容判定低通濾波器121之臨限值頻率。RC電路之電阻或電容可經調整以設定期望頻率臨限值以用於在時脈頻率偵測電路110中進行頻率偵測。特定而言，RC低通濾波器121之頻率臨限值判定輸出信號FASTCLK將被確證(邏輯高)之頻率。在本實施例中，將由低通濾波器121濾除具有高於臨限值頻率之一時脈頻率之一輸入時脈信號。然後，時脈正反器電路122將鎖存一邏輯高信號且將產生具有一邏輯高值之輸出信號FASTCLK，從而指示一高時脈頻率。另一方面，具有低於臨限值頻率之一時脈頻率之一輸入時脈信號將通過低通濾波器121。時脈正反器電路122將鎖存一邏輯低信號且將產生具有一邏輯低值之輸出信號FASTCLK，從而指示一低時脈頻率。圖7係圖解說明可併入於本發明之實施例中之時脈時間調整電路中之一時脈正反器電路之一電路圖。在本發明之實施例中，時脈正反器電路122可併入於時脈頻率偵測電路110及延時調整電路120中。參考圖7，一時脈正反器電路122具有：一輸入端子IN，其接收待鎖存之一輸入資料；及一時脈輸入端子，其接收一時脈信號。時脈正反器電路122包含由電晶體M0至M3形成之一輸入級、反相器I0至I4及由電晶體M4至M7形成之一輸出級。在操作中，當輸入時脈處於一邏輯低時，時脈正反器電路122經由輸入端子IN將輸入資料傳遞於第一對背對背反相器I1及I2處。然後，當輸入時脈轉變為一邏輯高時，將鎖存並儲存於反相器I1及I2處之資料傳遞至第二對背對背反相器I3及I4且提供為輸出資料OUT。應理解，通常反相器I2及I4之驅動強度與電晶體M0至M7之驅動強度相比較弱，使得輸入級及輸出級可驅動反相器鎖存器。圖7中所展示之時脈正反器電路122僅係說明性的，且熟習此項技術者將瞭解可使用一時脈正反器電路之其他電路實施方案。時脈正反器電路之確切構造對本發明之實踐而言並不重要。圖8係圖解說明本發明之實施例中之時脈時間調整電路之延時調整電路之一電路圖。參考圖8，延時調整電路120接收一命令信號(諸如用於一記憶體裝置之一讀取命令或一寫入命令)，且連續地通過一系列時脈級或延遲級來將命令信號移位。在本實施例中，時脈級被實施為時脈正反器電路122，其由一時脈信號(諸如輸入時脈信號CLK)計時。鏈路中時脈級之數目判定用於命令信號之期望時間延時。可針對高時脈頻率操作或針對低時脈頻率操作來選擇期望時間延時。命令信號藉由時脈級122移位以產生經時間調整控制信號L-Command，諸如L-Read或L-Write。在本實施例中，使用圖7之時脈正反器電路來實施時脈級122。在其他實施例中，其他時脈延遲電路可用於實施時脈級。在一項實例中，時脈級之數目提供在低時脈頻率操作期間所需之一時間延時。在另一實例中，時脈級之數目提供在高時脈頻率操作期間所需之一時間延時。舉例而言，耦合至時脈積體電路之一外部系統可規定自讀取命令之發出至由該外部系統在時脈積體電路之輸出處進行之對讀取資料之讀取之一讀取延時時間。然後，延時調整電路120可組態有一時脈級鏈，該時脈級經選擇以滿足在低時脈頻率操作下之讀取延時要求。在另一實例中，耦合至時脈積體電路之一外部系統可規定自寫入命令之發出至在時脈積體電路之輸入墊處提供寫入資料之一寫入延時時間。然後，延時調整電路120可組態有一時脈級鏈，該時脈級經選擇以滿足在低時脈頻率操作下之寫入延時時間。在本實施例中，所使用之時脈級之數目對應於時脈積體電路之低頻率操作所需之延時。延時調整電路120亦自時脈頻率偵測電路110接收FASTCLK信號。將FASTCLK信號提供至一個級跳過電路124以作為啟用-跳過ENSKIP信號。將級跳過電路124***於一系列時脈級122中。在本實施例中，級跳過電路124經***以能夠跳過一個時脈級。在其他實施例中，延時調整電路120可經組態以能夠跳過兩個或兩個以上時脈級，如下文將更詳細地闡釋。圖8之延時調整電路120之電路構造僅係說明性的並不意欲係限制性的。在操作中，當FASTCLK信號被確證或處於一邏輯高位準時，啟用級跳過電路124以繞過一個時脈正反器電路122。以此方式，透過一系列時脈正反器電路122移位之命令信號已繞過一個時脈循環延遲。因此，將命令信號提前一個時脈循環。將比在低頻率操作中提早一個時脈循環來確證經時間調整控制信號L-Command。在一記憶體讀取操作之實例中，針對高時脈頻率提早一個時脈循環提供經時間調整控制信號L-Read導致在正確時間提供讀取資料以供鎖存至讀取FIFO中。讀取FIFO以適當次序儲存待緩衝及驅動至同步記憶體電路外部之讀取資料。在一高時脈頻率下，內部控制信號L-Read不可及時到達以存取記憶體陣列。然而，當由時脈頻率偵測電路110偵測到一高時脈頻率時，本發明之延時調整電路120將L-Read控制信號提前，使得可提早自記憶體陣列存取讀取資料，且然後讀取資料可在期望時間處到達讀取FIFO以供鎖存。另一方面，當FASTCLK信號被解除確證或處於一邏輯低位準時，不啟用級跳過電路124且不繞過時脈正反器電路122。以此方式，控制信號L-Read未被提前，而係經歷一系列時脈正反器電路122中之所有延遲。在低頻率操作中，在指定時間處確證控制信號L-Read。如上文所闡述，在延時調整電路120之其他實施例中，級跳過電路124可經組態以繞過一或多個時脈級122以提供期望之時間調整。在一項實例中，級跳過電路124可經組態以藉由將級跳過電路124放置在兩個時脈正反器電路122之後而繞過兩個時脈級122。在另一實施例中，可由一時脈頻率偵測電路110產生一多位元FASTCLK信號(諸如FASTCLK＜n:0＞)。舉例而言，時脈頻率偵測電路110可實施為時脈頻率偵測電路之多個例項，其中每一實例之低通濾波器經組態以用於一不同頻率偵測臨限值。在一項實例中，可使用一組慢頻率臨限值、中等頻率臨限值、快頻率臨限值及極快頻率臨限值。時脈頻率偵測電路之每一例項產生一各別FASTCLK信號，該例項之所有FASTCLK信號一起形成FASTCLK＜n:0＞信號。然後，FASTCLK＜n:0＞之每一位元將與待跳過之一不同數目個時脈級相關聯。舉例而言，可使用級跳過電路124之多個例項，其中每一實例由一各別FASTCLK＜n:0＞信號驅動。在上文所闡述之實施例中，延時調整電路120被闡述為經實施以跳過一或多個時脈級。亦即，級跳過電路124通常被停用，使得在低頻率操作中使用延時調整電路120中之全系列時脈級。當FASTCLK信號被確證時，啟用級跳過電路124以跳過或自延時調整電路中之一系列時脈級移除一或多個時脈級。在本實施例中，將FASTCLK信號提供至級跳過電路124之啟用跳過ENSKIP輸入信號。在本發明之其他實施例中，延時調整電路120可經組態以新增一或多個時脈級，使得經時間調整命令信號L-Command因低頻率操作被延遲。因此，延時調整電路120組態有通常被級跳過電路124繞過之額外時脈級。亦即，在替代實施例中，通常在低頻率操作中啟用級跳過電路124以繞過或跳過額外時脈級，使得在剩餘時脈級之情況下操作延時調整電路120。然而，當FASTCLK信號被確證時，停用級跳過電路124使得將額外時脈級***於一系列時脈級中。以此方式，經時間調整控制信號L-Command將通過額外時脈級，藉此將控制信號L-Command延遲額外時脈循環。在一項實施例中，延時調整電路120可經組態以藉由使用FASTCLK信號之一反相來新增一或多個時脈級以控制級跳過電路124之啟用跳過ENSKIP輸入信號。在其他實施例中，所使用之時脈級之數目可對應於時脈積體電路之高頻率操作所需之延時，且級跳過電路124可經組態以跳過或***時脈級低時脈頻率操作。圖9係圖解說明本發明之實施例中之延時陣列存取啟動電路之級跳過電路之一電路圖。參考圖9，級跳過電路接收：啟用跳過輸入信號ENSKIP；及一IN_SKIP信號，其連接至待被繞過之一時脈級之輸入；及一IN_NORMAL信號，其連接至待被繞過之時脈級之輸出。啟用跳過輸入信號ENSKIP經組態以將信號IN_SKIP或信號IN_NORMAL引導至級跳過電路124之輸出端子。在將信號FASTCLK提供為啟用跳過輸入信號ENSKIP之事件中，當信號FASTCLK被確證時級跳過電路124選擇IN_SKIP信號以移除一個時脈級，且當信號FASTCLK被解除確證時級跳過電路124選擇IN_NORMAL信號以在正常操作中使用全系列時脈級。在將信號FASTCLK之反相提供為啟用跳過輸入信號ENSKIP之事件中，當信號FASTCLK被指示時級跳過電路124選擇IN_NORMAL信號以將額外時脈級新增至時脈級系列，且當信號FASTCLK被解除確證時級跳過電路124選擇IN_SKIP信號以移除額外時脈級，使得在正常操作中僅使用全系列時脈級。在圖8中所闡述之實施例中，延時調整電路經組態以跳過時脈級鏈中之第一時脈級。在其他實施例中，延時調整電路可經組態以跳過時脈級鏈內之任何時脈級。另一選擇係，延時調整電路可經組態以在沿著時脈級鏈之任何位置處新增時脈級。上文之圖8及9圖解說明延時調整電路之一個例示性實施例，其中使用一時脈級鏈或延遲級鏈將時間延時引入至命令信號且藉由新增或移除一或多個時脈級來調整時間延時。使用一時脈級鏈或一延遲級來在將可調整時間延時引入延時調整電路中僅係說明性的並不意欲係限制性的。在其他實施例中，延時調整電路可使用一計數器電路來對時脈循環之數目進行計數，且使用回應於FASTCLK信號而產生一選擇信號之一選擇電路來選擇期望之時脈循環數目。然後，藉由選定時脈循環數目將命令信號移位。圖10係圖解說明本發明之實施例中之一同步記憶體裝置之一讀取操作之一時序圖。圖10之時序圖圖解說明其中以一低輸入時脈頻率執行讀取操作之情形。在一讀取操作中，同步記憶體裝置在時脈循環0處接收一讀取命令信號且稍後在一給定數目個時脈循環(稱為讀取延時或RL時脈循環)處期望有效讀取資料。在本發明實例中，時脈時間調整電路透過時脈級鏈移位讀取命令，使得在RL-4時脈循環處確證控制信號L-Read。值得注意的係，雖然基於輸入時脈而產生同步記憶體裝置之控制信號，但記憶體陣列操作為一類比電路且產生具有RC延遲或傳播延遲之輸出信號，所產生之輸出信號並不基於輸入時脈之時脈循環。此外，RC延遲或傳播延遲並不隨時脈頻率而變化。亦即，隨著時脈頻率增大，RC延遲或傳播延遲可保持不變且因此變成高頻率時脈循環之一較大部分或較大數目個高頻率時脈循環，從而導致可能之衝突事件。在圖10中所展示之實例中，在確證控制信號L-Read之情況下，存取記憶體陣列以在選定記憶體位置處讀出資料。自控制信號L-Read之確證至讀取資料自記憶體陣列產生之延遲係未必由時脈循環支配之一類比傳播延遲。然後在某一傳播延遲之後，將讀取資料傳輸至讀取FIFO。然後在時脈信號CLK2_R 之控制下，讀取資料自FIFO讀出而至輸出資料墊以作為輸出資料DOUT。在此情形中，在輸入時脈於一低時脈頻率下運行之情況下，讀取資料在RL時脈循環處可用且有效資料被讀出。圖11係圖解說明在某些實例中一同步記憶體裝置在一高時脈頻率下且在無時間延時調整之情況下之一讀取操作之一時序圖。記憶體讀取操作以與上文參考圖10所闡述相同之方式進行。然而，隨著讀取命令信號被傳播通過延時時脈鏈，存在自時脈信號RL-4之上升時脈邊緣至控制信號L-Read之上升邊緣之一固有延遲，在圖11中表示為「延遲」。當時脈頻率係低時，此固有延遲可忽略不計。然而，當鐘頻率係高時，此固有延遲變成時脈週期之一大部分。因此，在控制信號L-Read確證被延遲之情況下，來自記憶體陣列之讀出資料亦被延遲，使得讀出資料無法及時到達讀取FIFO以供鎖存並在讀取延時時脈循環RL處讀出。在本圖解說明中，有效讀出資料將在RL時脈循環之後的一個時脈循環時才到達。然而，由於一接收系統期望在時脈循環RL處自記憶體裝置讀出資料，因此讀出無效資料以作為輸出資料。圖12係圖解說明在本發明之實施例中一同步記憶體裝置在一高時脈頻率下且在施加時間延時調整之情況下之一讀取操作之一時序圖。在圖12中所展示之記憶體讀取操作中，時脈時間調整電路偵測高輸入時脈頻率且組態延時調整電路以跳過讀取命令之一或多個時脈循環。如圖12中所展示，藉由跳過一時脈循環(舉例而言，+3時脈循環)來產生經時間調整控制信號L-Read，使得在RL-5時脈循環時(在RL-4時脈循環之前)確證控制信號L-Read。甚至在具有L-Read信號邊緣之確證延遲之情況下，仍能夠自記憶體陣列檢索所讀出資料，將所讀出資料提供至讀取FIFO且然後可在預期時脈循環RL處讀出以作為輸出資料DOUT。因此，藉由調整控制信號L-Read之時間延時，甚至在一高輸入時脈頻率下仍可讀出有效資料。圖13係圖解說明在本發明之實施例中一同步記憶體裝置之一寫入操作之一時序圖。圖13之時序圖圖解說明其中以一低輸入時脈頻率下執行寫入操作之情形。在一寫入操作中，同步記憶體裝置在一時脈循環0處接收一寫入命令信號且稍後在給定數目個時脈循環(稱為寫入延時或WL時脈循環)處提供有效寫入資料。在輸入緩衝器處擷取寫入資料且然後將其傳送至記憶體陣列以供寫入至選定記憶體單元中。然而，在於輸入緩衝器處擷取寫入資料之時間與將寫入資料傳播至記憶體陣列之時間之間存在一類比傳播延遲。此傳播延遲不基於時脈循環且不隨時脈頻率而變化。在本發明實例中，時脈時間調整電路透過時脈級鏈移位寫入命令，使得控制信號L-Write在時脈循環t1處被確證。在低輸入時脈頻率下，控制信號L-Write與寫入資料同時到達且在記憶體陣列處擷取有效寫入資料。圖14係圖解說明在某一實例中一同步記憶體裝置在一高時脈頻率下且在無時間延時調整之情況下之一寫入操作之一時序圖。記憶體讀取操作以與上文參考圖13所闡述相同之方式進行。然而，由於寫入資料之傳播延遲，當在時脈循環t1處確證控制信號L-Write時，有效寫入資料尚未到達記憶體陣列。因此，並不由控制信號L-Write擷取有效寫入資料。因此，代替期望寫入資料，將無效資料寫入至記憶體陣列。圖15係圖解說明在本發明之實施例中一同步記憶體裝置在一高時脈頻率下且在施加時間延時調整之情況下之一寫入操作之一時序圖。在圖15中所展示之記憶體寫入操作中，時脈時間調整電路偵測高輸入時脈頻率且組態延時調整電路以新增寫入命令之一或多個時脈循環。因此，控制信號L-Write被延遲一個時脈循環且直至時脈循環t2為止才被確證。以此方式，提供額外時間以允許寫入資料到達記憶體陣列。在時脈循環t2處，當有效寫入資料已到達記憶體陣列時確證控制信號L-Write且執行一有效寫入操作。在上文所闡述之實施例中，時脈時間調整電路經組態以針對高頻率讀取操作在一同步記憶體裝置中移除或跳過時脈級，且經組態以針對高頻率寫入操作在一同步記憶體裝置中新增時脈級。上文所闡述之對一同步記憶體裝置中之時脈時間調整電路之操作僅係說明性的並不意欲係限制性的。在其他實施例中，時脈時間調整電路可經組態以針對低或高頻率讀取操作在一同步記憶體裝置中移除或新增時脈級。此外，在其他實施例中，時脈時間調整電路可經組態以針對低或高頻率寫入操作在一同步記憶體裝置中移除或新增時脈級。儘管已出於清晰理解之目的在某些細節上闡述前述實施例，但本發明並不限於所提供之細節。存在實施本發明之諸多替代方式。所揭示之實施例係說明性的而非限制性的。

10‧‧‧同步記憶體裝置 12‧‧‧二維陣列/陣列/單元陣列/記憶體陣列 14‧‧‧記憶體單元 16‧‧‧控制電路 18‧‧‧列解碼器 20‧‧‧行解碼器 22‧‧‧I/O閘控電路 24‧‧‧感測放大器 26‧‧‧讀取先進先出 28‧‧‧輸出緩衝器 30‧‧‧輸入緩衝器 32‧‧‧寫入先進先出 50‧‧‧微處理器積體電路/微處理器裝置 52‧‧‧功能區塊/巨集區塊 80‧‧‧時脈時間調整電路 80a‧‧‧第一例項/時脈時間調整電路 80b‧‧‧第二例項/時脈時間調整電路 82‧‧‧時脈頻率偵測電路 86‧‧‧延時調整電路 86-1‧‧‧延時調整電路 86-2‧‧‧延時調整電路 90‧‧‧時脈時間調整電路 100‧‧‧時脈時間調整電路 110‧‧‧時脈頻率偵測電路 110a‧‧‧時脈頻率偵測電路 110b‧‧‧時脈頻率偵測電路 120‧‧‧延時調整電路 120a‧‧‧延時調整電路 120b‧‧‧延時調整電路 121‧‧‧低通濾波器/低通濾波器電路/ 導線互連低通濾波器 122‧‧‧時脈正反器電路/時脈正反器電路/時脈級/時脈級 123‧‧‧反相器 124‧‧‧級跳過電路 130‧‧‧記憶體陣列 135‧‧‧庫寫入資料緩衝器 140‧‧‧先進先出/輸出緩衝器電路 145‧‧‧輸入緩衝器/先進先出電路 Addr‧‧‧位址/位址信號 C‧‧‧電容器 CLK‧‧‧輸入時脈信號 CLK2_R‧‧‧時脈信號 CLK2_W‧‧‧時脈信號 DIN‧‧‧寫入資料/輸入資料 DOUT‧‧‧輸出資料/讀出資料 ENSKIP‧‧‧輸入信號 FASTCLK‧‧‧時脈偵測輸出信號/輸出信號/信號 I0‧‧‧反相器 I1‧‧‧反相器 I2‧‧‧反相器 I3‧‧‧反相器 I4‧‧‧反相器 IN‧‧‧輸入端子 IN_Normal‧‧‧信號 IN_SKIP‧‧‧信號 L-Command‧‧‧經時間調整控制信號/內部控制信號/控制信號/經時間調整命令信號 L-Command1‧‧‧經時間調整控制信號 L-Command2‧‧‧經時間調整控制信號 L-Read‧‧‧經時間調整控制信號/控制信號/內部控制信號 L-Write‧‧‧經時間調整控制信號/控制信號 M0-M7‧‧‧電晶體 OUT‧‧‧輸出端子 R‧‧‧電阻器 RL‧‧‧時脈循環 t0‧‧‧時脈循環 t1‧‧‧時脈循環 t2‧‧‧時脈循環 t3‧‧‧時脈循環 WL‧‧‧時脈循環

以下詳細說明及附圖中揭示本發明之各種實施例。圖1係其中在本發明之例示性實施例中可併入有時脈時間調整電路之一同步記憶體裝置之一方塊圖。圖2係其中在本發明之例示性實施例中可併入有時脈時間調整電路之一微處理器裝置之一方塊圖。圖3(a)係本發明之某些實施例中之一時脈時間調整電路之一方塊圖。圖3(b)係本發明之替代實施例中之一時脈時間調整電路之一方塊圖。圖4係圖解說明併入本發明之實施例中之時脈時間調整電路之一同步記憶體裝置之一讀取路徑及一寫入路徑之一方塊圖。圖5係圖解說明本發明之實施例中之時脈時間調整電路之時脈頻率偵測電路之一方塊圖。圖6係圖解說明可被併入於本發明之實施例中之時脈時間調整電路之時脈頻率偵測電路中之一RC低通濾波器電路之一電路圖。圖7係圖解說明可併入於本發明之實施例中之時脈時間調整電路中之一時脈正反器電路之一電路圖。圖8係圖解說明本發明之實施例中之時脈時間調整電路之延時調整電路之一電路圖。圖9係圖解說明本發明之實施例中之延時陣列存取啟動電路之級跳過電路之一電路圖。圖10係圖解說明本發明之實施例中之一同步記憶體裝置之一讀取操作之一時序圖。圖11係圖解說明在某些實例中一同步記憶體裝置在一高時脈頻率下且在無時間延時調整之情況下之一讀取操作之一時序圖。圖12係圖解說明在本發明之實施例中一同步記憶體裝置在一高時脈頻率下且在施加時間延時調整之情況下之一讀取操作之一時序圖。圖13係圖解說明在本發明之實施例中一同步記憶體裝置之一寫入操作之一時序圖。圖14係圖解說明在某一實例中一同步記憶體裝置在一高時脈頻率下且在無時間延時調整之情況下之一寫入操作之一時序圖。圖15係圖解說明在本發明之實施例中一同步記憶體裝置在一高時脈頻率下且在施加時間延時調整之情況下之一寫入操作之一時序圖。

80‧‧‧時脈時間調整電路

82‧‧‧時脈頻率偵測電路

86‧‧‧延時調整電路

CLK‧‧‧輸入時脈信號

FASTCLK‧‧‧時脈偵測輸出信號/輸出信號/信號

L-Command‧‧‧經時間調整控制信號/內部控制信號/控制信號/經時間調整命令信號

Claims

一種時脈積體電路，其接收具有一時脈頻率之一輸入時脈信號及用於存取該時脈積體電路中之一記憶體元件之一命令信號，該時脈積體電路包括：一時脈頻率偵測電路，其接收該輸入時脈信號且產生一時脈偵測輸出信號，該時脈偵測輸出信號回應於該時脈頻率低於一頻率臨限值而具有一第一邏輯狀態且回應於該時脈頻率處於或高於該頻率臨限值而具有一第二邏輯狀態；及一延時調整電路，其接收該輸入時脈信號、該命令信號及該時脈偵測輸出信號，該命令信號包括用以自該記憶體元件讀取資料之一讀取命令信號或用以寫入資料至該記憶體元件之一寫入命令信號，該延時調整電路產生一經時間調整控制信號，該經時間調整控制信號係被延遲一第一時間延時之該命令信號，該第一時間延時包括該輸入時脈信號之一或多個時脈週期，其中該延時調整電路回應於該時脈偵測輸出信號藉由新增或移除該輸入時脈信號之一或多個時脈週期而調整該第一時間延時。
如請求項1之時脈積體電路，其中回應於該時脈偵測輸出信號具有該第一邏輯狀態，該延時調整電路產生係被延遲該第一時間延時之該命令信號之該經時間調整控制信號；且回應於該時脈偵測輸出信號具有該第二邏輯狀態，該延時調整電路產生係被延遲一第二時間延時之該命令信號之該經時間調整控制信號，該第二時間延時係自該第一時間延時調整得出。
如請求項2之時脈積體電路，其中回應於該時脈偵測輸出信號具有該第二邏輯狀態，該延時調整電路將一或多個時脈週期新增至該第一時間延時。
如請求項2之時脈積體電路，其中回應於該時脈偵測輸出信號具有該第二邏輯狀態，該延時調整電路自該第一時間延時移除一或多個時脈週期。
如請求項1之時脈積體電路，其中回應於該時脈偵測輸出信號具有該第二邏輯狀態，該延時調整電路產生係被延遲該第一時間延時之該命令信號之該經時間調整控制信號；且回應於該時脈偵測輸出信號具有該第一邏輯狀態，該延時調整電路產生係被延遲一第二時間延時之該命令信號之該經時間調整控制信號，該第二時間延時係自該第一時間延時調整得出。
如請求項5之時脈積體電路，其中回應於該時脈偵測輸出信號具有該第一邏輯狀態，該延時調整電路將一或多個時脈週期新增至該第一時間延時。
如請求項5之時脈積體電路，其中回應於該時脈偵測輸出信號具有該第一邏輯狀態，該延時調整電路自該第一時間延時移除一或多個時脈週期。
如請求項1之時脈積體電路，其中該延時調整電路包括串聯連接且由該輸入時脈信號計時之複數個時脈級，該複數個時脈級判定該第一時間延時，該命令信號透過該複數個時脈級移位以產生具有該第一時間延時之該經時間調整控制信號。
如請求項8之時脈積體電路，其中該延時調整電路進一步包括一個級跳過電路，該級跳過電路經組態以回應於該時脈偵測輸出信號而調整該複數個時脈級中之時脈級之數目，該級跳過電路自該複數個時脈級移除一或多個時脈級。
如請求項8之時脈積體電路，其中該延時調整電路進一步包括一個級跳過電路，該級跳過電路經組態以回應於該時脈偵測輸出信號而調整該複數個時脈級中之時脈級之數目，該級跳過電路將一或多個時脈級新增至該複數個時脈級。
如請求項8之時脈積體電路，其中該複數個時脈級包括串聯連接之複數個時脈正反器級。
如請求項1之時脈積體電路，其中該延時調整電路包括：一計數器電路，其由該輸入時脈信號計時且產生一計數器值；及一選擇電路，其經組態以回應於該時脈偵測輸出信號而產生一選擇信號，該選擇信號自該計數器電路選擇一計數器值，該計數器值經選擇以調整該經時間調整控制信號之該時間延時。
如請求項1之時脈積體電路，其中該時脈頻率偵測電路包括：一低通濾波器電路，其經組態以接收該輸入時脈信號且產生在該頻率臨限值下被低通濾波之一經低通濾波輸出信號；及複數個時脈級，其由該輸入時脈信號計時，該經低通濾波輸出信號透過該複數個時脈級移位以產生該時脈偵測輸出信號。
如請求項2之時脈積體電路，其中該時脈積體電路包括一時脈記憶體電路，且該命令信號包括用以自該時脈記憶體電路讀取資料之一讀取命令信號，且回應於該時脈偵測輸出信號具有該第二邏輯狀態，該延時調整電路產生係被延遲該第二時間延時之該讀取命令信號之一經時間調整讀取控制信號，該經時間調整讀取控制信號與該第一時間延時相比被提前該一或多個時脈週期。
如請求項2之時脈積體電路，其中該時脈積體電路包括一時脈記憶體電路，且該命令信號包括用以將輸入資料寫入至該時脈記憶體電路之一寫入命令信號，且回應於該時脈偵測輸出信號具有該第二邏輯狀態，該延時調整電路產生係被延遲該第二時間延時之該寫入命令信號之一經時間調整寫入控制信號，該經時間調整寫入控制信號與該第一時間延時相比被延遲該一或多個時脈週期。
如請求項2之時脈積體電路，其中該時脈積體電路包括一微處理器電路，且該命令信號包括用以自該微處理器電路之一巨集區塊中之一記憶體元件讀取資料之一讀取命令信號，且回應於該時脈偵測輸出信號具有該第二邏輯狀態，該延時調整電路產生係被延遲該第二時間延時之該讀取命令信號之一經時間調整讀取控制信號，該經時間調整讀取控制信號與該第一時間延時相比被提前該一或多個時脈週期。
如請求項2之時脈積體電路，其中該時脈積體電路包括一微處理器電路，且該命令信號包括用以將資料寫入至該微處理器電路之一巨集區塊中之一記憶體元件之一寫入命令信號，且回應於該時脈偵測輸出信號具有該第二邏輯狀態，該延時調整電路產生係被延遲微處理器第二時間延時之該寫入命令信號之一經時間調整寫入控制信號，該經時間調整寫入控制信號與該第一時間延時相比被延遲該一或多個時脈週期。
如請求項1之時脈積體電路，其中該時脈頻率偵測電路包括複數個時脈頻率偵測電路例項，每一時脈頻率偵測電路例項與一各別頻率臨限值相關聯，該時脈頻率耦合至每一時脈頻率偵測電路例項以被對照該各別頻率臨限值進行偵測，該時脈頻率偵測電路產生指示該時脈頻率之一頻率範圍之一多位元時脈偵測輸出信號，且其中該延時調整電路回應於該多位元時脈偵測輸出信號而調整該第一時間延時。
一種在一時脈積體電路中進行之方法，該時脈積體電路接收具有一時脈頻率之一輸入時脈信號及用於存取該時脈積體電路中之一記憶體元件之一命令信號，該方法包括：接收用於存取該時脈積體電路中之該記憶體元件之該命令信號包括接收該命令信號，其係用以自該記憶體元件讀取資料之一讀取命令信號或用以寫入資料至該記憶體元件之一寫入命令信號；偵測該輸入時脈信號具有之一時脈頻率是高於一頻率臨限值還是低於該頻率臨限值；回應於該時脈頻率低於該頻率臨限值而產生具有一第一邏輯狀態之一時脈偵測輸出信號；回應於該時脈頻率高於該頻率臨限值而產生具有一第二邏輯狀態之該時脈偵測輸出信號；將該命令信號調整一第一時間延時以產生一經時間調整控制信號，該第一時間延時係該輸入時脈信號之一或多個時脈週期；回應於該時脈偵測輸出信號藉由新增或移除該輸入時脈信號之一或多個時脈週期而調整該第一時間延時；施加該經時間調整控制信號至該記憶體元件以存取該記憶體元件以回應於作為該讀取命令信號之該命令信號而自該記憶體元件獲得讀取資料，該記憶體元件在該經時間調整控制信號之控制下提供該讀取資料；及施加該經時間調整控制信號至該記憶體元件以存取該記憶體元件以回應於作為該寫入命令信號之該命令信號而提供寫入資料至該記憶體元件，該記憶體元件在該經時間調整控制信號之控制下擷取該寫入資料。
如請求項19之方法，其進一步包括：回應於該時脈偵測輸出信號具有該第一邏輯狀態而將該命令信號調整該第一時間延時以產生係被延遲該第一時間延時之該命令信號之該經時間調整控制信號；回應於該時脈偵測輸出信號具有該第二邏輯狀態而將該第一時間延時調整至一第二時間延時；及回應於該時脈偵測輸出信號具有該第二邏輯狀態而將該命令信號調整該第二時間延時以產生該經時間調整控制信號。
如請求項20之方法，其中回應於該時脈偵測輸出信號具有該第二邏輯狀態而將該第一時間延時調整至一第二時間延時包括：將一或多個時脈週期新增至該第一時間延時以產生該第二時間延時。
如請求項20之方法，其中回應於該時脈偵測輸出信號具有該第二邏輯狀態而將該第一時間延時調整至一第二時間延時包括：自該第一時間延時移除一或多個時脈週期以產生該第二時間延時。
如請求項19之方法，其進一步包括：回應於該時脈偵測輸出信號具有該第二邏輯狀態而將該命令信號調整該第一時間延時以產生係被延遲該第一時間延時之該命令信號之該經時間調整控制信號；回應於該時脈偵測輸出信號具有該第一邏輯狀態而將該第一時間延時調整至一第二時間延時；及回應於該時脈偵測輸出信號具有該第一邏輯狀態而將該命令信號調整該第二時間延時以產生該經時間調整控制信號。
如請求項23之方法，其中回應於該時脈偵測輸出信號具有該第一邏輯狀態而將該第一時間延時調整至一第二時間延時包括：將一或多個時脈週期新增至該第一時間延時以產生該第二時間延時。
如請求項23之方法，其中回應於該時脈偵測輸出信號具有該第一邏輯狀態而將該第一時間延時調整至一第二時間延時包括：自該第一時間延時移除一或多個時脈週期以產生該第二時間延時。
如請求項23之方法，其中：將該命令信號調整一第一時間延時以產生一經時間調整控制信號包括：透過複數個時脈級將該命令信號延遲以產生該經時間調整控制信號，該複數個時脈級判定該第一時間延時；且回應於該時脈偵測輸出信號而調整該第一時間延時包括調整該複數個時脈級中之時脈級之數目。
如請求項26之方法，其中調整該複數個時脈級中之時脈級之該數目包括：自該複數個時脈級移除一或多個時脈級。
如請求項26之方法，其中調整該複數個時脈級中之時脈級之該數目包括：將一或多個時脈級新增至該複數個時脈級。
如請求項19之方法，其中偵測該輸入時脈信號具有之一時脈頻率是高於一頻率臨限值還是低於該頻率臨限值包括：在該頻率臨限值下對該輸入時脈信號進行低通濾波。
如請求項19之方法，其中：偵測該輸入時脈信號具有之一時脈頻率是高於一頻率臨限值還是低於該頻率臨限值包括對照複數個頻率臨限值來偵測該輸入時脈信號；產生該時脈偵測輸出信號包括產生指示該時脈頻率之一頻率範圍之一多位元時脈偵測輸出信號；且回應於該時脈偵測輸出信號而調整該第一時間延時包括回應於該多位元時脈偵測輸出信號而調整該第一時間延時。
如請求項20之方法，其中該時脈積體電路包括一時脈記憶體電路，且該命令信號係該讀取命令信號，其自該時脈記憶體電路中之作為一記憶體陣列的該記憶體元件讀取資料，該方法包括：回應於該時脈偵測輸出信號具有該第二邏輯狀態，藉由將該第二時間延時與該第一時間延時相比提前一或多個時脈週期而將該第一時間延時調整至該第二時間延時；及回應於該時脈偵測輸出信號具有該第二邏輯狀態而將該命令信號調整該第二時間延時以產生該經時間調整控制信號。
如請求項20之方法，其中該時脈積體電路包括一時脈記憶體電路，且該命令信號係該寫入命令信號，其將資料寫入至該時脈記憶體電路中之作為一記憶體陣列的該記憶體元件，該方法包括：回應於該時脈偵測輸出信號具有該第二邏輯狀態，藉由將該第二時間延時與該第一時間延時相比延遲一或多個時脈週期而將該第一時間延時調整至該第二時間延時；及回應於該時脈偵測輸出信號具有該第二邏輯狀態而將該命令信號調整該第二時間延時以產生該經時間調整控制信號。
如請求項20之方法，其中該時脈積體電路包括一微處理器電路，且該命令信號係該讀取命令信號，其自該微處理器電路之一巨集區塊中之作為一記憶體元件的該記憶體元件讀取資料，該方法包括：回應於該時脈偵測輸出信號具有該第二邏輯狀態，藉由將該第二時間延時與該第一時間延時相比提前一或多個時脈週期而將該第一時間延時調整至該第二時間延時；及回應於該時脈偵測輸出信號具有該第二邏輯狀態而將該命令信號調整該第二時間延時以產生該經時間調整控制信號。
如請求項20之方法，其中該時脈積體電路包括一微處理器電路，且該命令信號係該寫入命令信號，其將資料寫入至該微處理器電路之一巨集區塊中之作為一記憶體元件的該記憶體元件，該方法包括：回應於該時脈偵測輸出信號具有該第二邏輯狀態，藉由將該第二時間延時與該第一時間延時相比延遲一或多個時脈週期而將該第一時間延時調整至該第二時間延時；及回應於該時脈偵測輸出信號具有該第二邏輯狀態而將該命令信號調整該第二時間延時以產生該經時間調整控制信號。