JP4008624B2 - 半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は1サイクルで同時に複数のデータにアクセスする、いわゆるプリフェッチ技術を導入した半導体記憶装置に関し、特にアドレスカウンタの構成に関するものである。
【0002】
【従来の技術】
近年の半導体メモリの動向として、CPUやMPU等のコントローラ側とメモリとのデータ転送レートのギャップを埋めるために、従来から用いられてきた汎用DRAMに代わってランバス(Rambus)仕様DRAMやシンクロナス(Syncronus)DRAM(以下SDRAMと称する)といったバーストデータ転送のための特別な機能を持ったDRAMが使われるようになってきた。特に、SDRAMにおいては基本クロック(CLK)の周波数を上げるばかりではなく、基本クロックの立ち上がりエッジに同期してデータの入出力を行う従来からのSingle Data Rate(SDR)に対し、ランバス仕様DRAMで行われている様に基本クロックの立ち上がりと立ち下がりの両方のエッジに同期させて2倍の速度でデータの入出力を行うDouble Data Rate(DDR)の仕様が確立され、製品化されようとしている。
【0003】
ここで、SDRAM内部のカラム動作について考えてみると、基本クロックの周波数が100MHzとすれば周期は10nsとなり、SDRの場合にはこの期間内にアドレスのカウントアップ、カラム選択、データの転送などを行わねばならない。また、更に基本クロックの周波数を上げようとした場合やDDR動作を行う場合のことを考えると、一連のカラム動作を最短で3.5nsから4nsの間に行う必要がある。これはいかにパイプライン動作を行った場合でも、また半導体の製造プロセスが改善されたとしても現在の技術では達成することが非常に厳しい値であり、例えば従来の汎用DRAMのCASサイクルタイム(tPC)が12〜15ns程度であったことを考えれば極めて実現が難しいといえる。
【0004】
この問題を解決するために、最近、プリフェッチと呼ばれる技術が導入された。SDRAMでは、例えば読み出しのカラム動作を行う際、予めセットされたアドレッシングモードとバースト長から、読み出しコマンドと同時に与えられるスタートアドレス(以下Tapアドレスと称する)を取り込んだ時点でアクセスされるべき全番地を前もって特定することが出来る。そこで、内部的に最初のTapアドレスにアクセスする際、その後にアクセスされるはずの複数の番地を同時にアクセスしてデータを途中まで読み出しておけば、2番目以降のデータのカラム動作にとっては時間的な余裕が生まれる。読み出しコマンドを受け取ってから最初のTapアドレスのデータ読み出しまでは、SDRAMの仕様上CASレイテンシとして余裕が取られているため、後はパイプライン動作と組み合わせることによって連続して短いサイクルタイムでのデータ出力が可能となる。但し、あまりに多くのビットをプリフェッチしてしまうと、内部データ線のタイミング制御が複雑になり、例えばプリフェッチしたデータの数よりも少ないバースト長が指定された場合、せっかく読み出したデータを捨てるような状況が起こる。このため、プリフェッチするビット数は最小に留めるのが普通であり、現在の基本クロックの周波数から考えると、通常は2ビットプリフェッチを行えば十分サイクルタイムに対応できると考えられる。
【0005】
図8は、プリフェッチしない従来の半導体記憶装置について説明するためのもので、アドレスカウンタの構成図である。カラムアドレスの深さ方向がn+1ビットの時、カウンタの個数はA<0>からA<n>(以下<n>はビットオーダーの添字を表し、<m:n>はmからnビットまで連続したビットオーダーを表す:但しm,nは整数)までのn+1個である。これらのカウンタ11−0〜11−nにはそれぞれ、信号ALTC<n:0>,CTCLK,TAPLTC,INTLVが入力される。ALTC<n:0>は内部でラッチされたTapアドレスであり、各添字に対応したカウンタ11−0〜11−nへ入力される。またCTCLKはカウンタをインクリメントするためのクロック信号、TAPLTCはカウンタ内部にTapアドレスを転送するための信号である。更にINTLVはアドレッシングモードを示す信号であり、この信号が“H”レベルの時はインターリーブ(Interleave)モード、“L”レベルの時にはシーケンシャル(Sequential)モードであることを示している。各ビットのカウンタ11−0〜11−nからはカウンタアドレスCA<n:0>が出力され、また同時にキャリー信号CRY<n−1:0>が出力されて、それぞれ次段のカウンタへ順次入力される。この時、カウンタ11−0のキャリー入力は、毎サイクルカウントアップを繰り返すように電源(VDD)に固定されており、またカウンタ11−nのキャリー出力は次段がないためここでは特に出力していない。
【0006】
図9は、2ビットプリフェッチを行う従来の半導体記憶装置について説明するためのもので、アドレスカウンタの構成を表した概念図である。2ビットプリフェッチを行う場合、通常は連続した2つのアドレスを同時にアクセスすることになるため、2セットのカウンタ12A,12Bが必要になる。これら2セットのカウンタ12A,12Bのアドレス入力部にはそれぞれ、+1加算器13A,13Bが設けられており、加算器制御回路14の出力によって加算器13A,13Bのどちらを有効にするかが制御されている。
【0007】
ここで、上記加算器13A,13Bの動作について図10(a)〜(d)を基に考えてみる。SDRAMでは、アドレッシングモードとしてインターリーブとシーケンシャルの2つのモードが定義されており、図10(a),(b)がインターリーブ、図10(c),(d)がシーケンシャルを表している。またそれぞれのモードでTapアドレスが偶数(Even:ここでは“000”)であるか、奇数(Odd:ここでは“001”)であるかによって全部で4つのアドレッシングパターンが考えられる。この図10(a)〜(d)では簡単化のために3ビットのアドレッシングについて示しており、各カウンタサイクルにおいて最下位ビットが“0”である偶数(Even)アドレスと“1”である奇数(Odd)アドレスについて別々に分けて記している。
【0008】
いま、1行に書かれている2つのアドレス(破線で囲まれた部分)を2ビットプリフェッチすることにすると、2つのアドレスカウンタ12A,12Bは各サイクルでそれぞれ偶数用、奇数用アドレスとしてEvenアドレス、Oddアドレスを発生させる。従って、各カウンタセットのうち、最下位に相当する1ビットの出力は“0”と“1”に固定されるので不要となり、3ビットのアドレッシングでもカウンタは2ビットあれば良いことになる。
【0009】
上記各加算器13A,13Bの動作は、まずインターリーブモードの場合、Tapアドレスが偶数(A<0>=“0”)であるときには、最初に読み出されるデータのアドレスはEvenカウンタで発生し、2ビットプリフェッチで同時にアクセスされる2番目のデータのアドレスはOddカウンタによって発生する。この時、EvenカウンタのカウンタアドレスはTapアドレスと同じ値(000)で良いので、偶数側の加算器は動作する必要がなく、Tapアドレスをそのままカウンタに伝えれば良い。またOddカウンタのスタートアドレスはTapアドレスに対し最下位ビットを反転させたもの(001)になっているが、上で述べたようにアドレスの最下位ビットは予め“1”に固定されているので、特に加算器を動作せる必要はなく、Tapアドレスのうち最下位ビットを除いた残りのビットをOddカウンタに伝えれば良い。
【0010】
一方、Tapアドレスが奇数(A<0>=“1”)であるときには、最初に読み出されるデータのアドレスはOddカウンタで発生し、2番目のデータのアドレスはEvenカウンタで発生する。この時、OddカウンタのカウンタアドレスはTapアドレスと同じ値(001)で良いので、奇数側の加算器は動作する必要はなくTapアドレスをそのままカウンタに伝えれば良い。また、Evenカウンタのスタートアドレスは、Tapアドレスに対して最下位ビットを反転させたもの(000)になっているが、Oddカウンタの最下位ビットは“0”に固定されているので、加算器は動作させる必要がなく、Tapアドレスのうち最下位ビットを除いた残りのビットをEvenカウンタに伝えれば良い。
【0011】
次に、シーケンシャルモードの場合を考える。Tapアドレスが偶数(A<0>=“0”)である時には、最初に読み出されるデータのアドレスはEvenカウンタで発生し、2番目のデータのアドレスはOddカウンタによって発生する。この時、EvenカウンタのカウンタアドレスはTapアドレスと同じ値(000)で良いので、偶数側の加算器は動作する必要がなく、Tapアドレスをそのままカウンタに伝えれば良い。またOddカウンタのスタートアドレスはTapアドレスに対して1を加えたもの(001)になっているが、奇数アドレスの最下位ビットは“1”に固定されているので加算器を動作させる必要はなく、Tapアドレスのうち最下位ビットを除いた残りのビットをOddカウンタに伝えれば良い。
【0012】
これに対し、Tapアドレスが奇数(A<0>=“1”)である時には、最初に読み出されるデータのアドレスはOddカウンタで発生し、2番目のデータのアドレスはEvenカウンタで発生する。この時、EvenカウンタのカウンタアドレスはTapアドレスと同じ値(001)で良いので奇数側の加算器は動作する必要はなくTapアドレスをそのままカウンタに伝えれば良い。またEvenカウンタのスタートアドレスはTapアドレスに対して1を加えたもの(010)になっており、この場合は偶数アドレスの最下位ビットが“0”で固定されているだけではだめで、Tapアドレスの全ビットを見て桁上げの判断を行わなければならない。従って、この場合には偶数側の加算器の動作が必要である。
【0013】
上述した動作をまとめると、奇数側の加算器は各ケースにおいて1度も動作せず不要であることが分かり、加算器は偶数側のみにあれば良い。この偶数側の加算器が動作するのは、唯一シーケンシャルモードでTapアドレスが奇数の場合だけということが分かる。
【0014】
図11は、以上のことを考慮した2ビットプリフェッチカウンタの概念図である。カウンタは偶数用、奇数用の2セットあり、それぞれアドレスのビット数に対して最下位ビットのカウンタは省略され、仮想的な最下位ビットアドレスは偶数が“0”、奇数が“1”に固定されている。また、偶数用のカウンタ12B’のアドレス入力部には加算器制御回路14で制御された+1加算器13Bが設けられている。この加算器13Bは、アドレッシングモードがシーケンシャルで且つTapアドレスの最下位ビットが“1”であるとき、カウンタ12B’のスタートアドレスがTapアドレス+1になるように動作する。
【0015】
図12は、上記図11に示した概念図に基づいて、実際に2ビットプリフェッチ用のnビットカウンタを構成したときの構成図である。カウンタ本体は最下位ビットであるA<0>を除きA<1>からA<n>までのものが奇数用と偶数用で2セット、加算器制御回路14はシーケンシャルでTapアドレスが奇数であることを検知して各ビットごとに偶数制御信号EvenCtrl<1:n>を生成する。また、+1加算器13B−1〜13B−nは、各偶数カウンタ12B−1〜12B−nの前段に設けられ、EvenCtrl<1:n>の状態にしたがってTapアドレスをそのまま伝えたり反転させて(+1して)伝えたりする。
【0016】
各回路に入力される信号ALTC<n:0>、CTCLK、TAPLTC、INTLVのうち、ALTC<n:0>は内部でラッチされたTapアドレスであり、対応する添字のカウンタにそれぞれ入力される。最下位ビットの信号ALTC<0>は、加算器制御回路14に入力される。また、CTCLKはカウンタ12A−1〜12A−n,12B−1〜12B−nをインクリメントさせるためのクロック信号、TAPLTCはカウンタ内部にTapアドレスを転送するための信号である。更に、INTLVはアドレッシングモードを示す信号であり、この信号が“H”レベルの時はインターリーブモード、“L”レベルの時にはシーケンシャルモードであることを示している。
【0017】
上記カウンタ12A−1〜12A−nの各ビットからは奇数のカウンタアドレスCAo<1:n>が出力され、上記カウンタ12B−1〜12B−nの各ビットからは偶数のカウンタアドレスCAe<1:n>が出力される。また、同時に上記カウンタ12A−1〜12A−nと12B−1〜12B−nからキャリー信号CRYo<1:n−1>とCRYe<1:n−1>がそれぞれ出力される。キャリー信号CRYo<1:n−1>とCRYe<1:n−1>はそれぞれ、順次次段のカウンタへ入力される。ここで、A<1>に対応するカウンタ12A−1,12B−1のキャリー入力は毎サイクルカウントアップを繰り返すように電源(VDD)に固定されており、またA<n>に対応するカウンタ12A−n,12B−nのキャリー出力は次段がないためここでは特に出力していない。
【0018】
このような構成において、各カウンタ12A−1〜12A−n,12B−1〜12B−nの構成例を図13に、+1加算器13B−1〜13B−nの構成例を図14に、また加算器制御回路14の構成例を図15にそれぞれ示す。
【0019】
図13に示す如く、各カウンタ12A−1〜12A−n,12B−1〜12B−nはそれぞれ、カウンタ部15、Tap入力部16、キャリー演算部17の3つの部分から構成されている。この図13では、i(i=1〜n)段目のカウンタ12A−i(または12B−i)に着目して示している。カウンタ部15は、エクスクルーシブオアゲート21、クロックドインバータ22〜25及びインバータ26,27を含んで構成されている。Tap入力部16は、クロックドインバータ28,29で構成されている。キャリー演算部17は、インバータ30〜33、ノアゲート34、エクスクルーシブオアゲート35及びナンドゲート36を含んで構成されている。また、インバータ37に信号TAPLTCを供給してその反転信号bTAPLTCを生成し、インバータ38に信号CTCLKを供給してその反転信号bCTCLKを生成している。
【0020】
上記Tap入力部16はTap取り込み信号TAPLTC,bTAPLTCによってスタートアドレスTAPをカウンタ部15及びキャリー演算部17に取り込み、上記カウンタ部15は前段のカウンタからのキャリー信号CRY<i−1>とクロック信号CTCLKによってカウンタアドレスCA<i>のカウントアップを順次行い、更に上記キャリー演算部17はアドレッシングモードに応じて次段のカウンタがカウントアップするタイミングを制御するキャリー信号CRY<i>を生成する。
【0021】
また、図14に示すように、+1加算器13B−1〜13B−nはそれぞれ、2つのCMOS転送ゲート39,40とインバータ41,42とで構成されており、信号EvenCtrlが“L”レベルの時には信号ALTCをそのまま信号TAPとして出力し、“H”レベルの時には信号ALTCを反転して信号TAPとして出力する。
【0022】
更に、加算器制御回路14は、インバータ43、ナンドゲート44−1〜44−n、及びインバータ45−1〜45−nを含んで構成されている。この加算器制御回路14は、信号INTLVとTapアドレスを受け、信号INTLVが“L”レベル、すなわちシーケンシャルモードで、且つ入力されている各ビットのTapアドレスが全て“1”に揃っているナンドゲートまでの信号EvenCtrlを“H”レベルにする。当然ながらそれより下位の信号EvenCtrlは全て“H”レベルである。
【0023】
次に、このような構成の時に、各カウンタ12A−1〜12A−n,12B−1〜12B−nのスタートアドレスがどの様になるかを説明する。まず図12のような構成の時、奇数カウンタ12A−1〜12A−nにはTapアドレスALTC<1:n>が直接入力されているのでケースに関係なくスタートアドレスはTapアドレスと同一である。また偶数カウンタ12B−1〜12B−nに関しては、アドレッシングモードがインターリーブであれば、加算器制御回路14のEvenCtrl信号が全て“L”レベルになり、各加算器13B−1〜13Bnの転送ゲート39が開いてTapアドレスがそのままスタートアドレスとなる。しかしアドレッシングモードがシーケンシャルであれば、信号INTLVが“L”レベルになり加算器制御回路14においてTapアドレスのデコードが行われる。もし信号ALTC<0>が“0”(Tapアドレスが偶数)であれば全てのEvenCtrl信号が“L”レベルになるのでインターリーブの時と同様にTapアドレスがそのままスタートアドレスとなる。また信号ALTC<0>が“1”(Tapアドレスが奇数)ならば少なくとも信号EvenCtrl<1>は“H”レベルになり、それより上位ビットの状態に応じて“H”レベルになる信号EvenCtrlのビットが変化する。例えば、信号ALTC<0:n>が110…0の時には、信号EvenCtrl<1:2>が“H”レベルになり、信号EvenCtrl<3:n>が“L”レベルになる。nビット目の偶数制御信号EvenCtrl<n>は、一般に下式(1)のように表される。
【0024】
EvenCtrl<n>=/INTLV・AILTC<0:n−1>…(1)
但し、/INTLVは、INTLVの反転信号である。
【0025】
従って、偶数カウンタ12B−3〜12B−nにはTapアドレスがそのまま入力され、偶数カウンタ12B−1,12B−2には反転したものが入力される。すなわち、偶数カウンタ12B−1〜12B−nに入力されるスタートアドレスは001…0となり、Tapアドレスに対して1を加えた値になる。
【0026】
次に、図13に示したカウンタの動作タイミングを図16(a),(b)と図17(a),(b)によって説明する。これらのタイミングチャートは、複数のカウンタのうちカウンタ12A−2を例に示したものであり、アドレッシングは図10(a)〜(d)で説明したように全部で4通りある。図16(a),(b)がシーケンシャルの時、図17(a),(b)がインターリーブの時で、それぞれ(a)図がTAP<i>=“0”の時、(b)図がTAP<i>=“1”の時を示している。
【0027】
はじめに図16(a),(b)について説明する。アドレッシングモードがシーケンシャルであるとき、キャリー演算部17の動作は簡単になる。信号INTLVが“L”レベルなのでTPR<i>は“H”レベルに固定されており、TAP<i>の状態に関係なくCAR<i>の値は常にCA<i>と同じになる。カラムコマンドを受けてTapアドレスが確定すると信号TAPLTCが“H”レベル(時刻t1からt2)になってカウンタ部15にTAP<i>が取り込まれる。この時、信号CTCLKはまだ“L”レベルであるため、このTAP<i>はCAX<i>を経由してそのままCA<i>に出力される。次に、信号TAPLTCが“L”レベル(時刻t2)になって信号CTCLKが“H”になっても、前段からのキャリー信号CRY<i−1>が“L”レベルであるので、再び同じCA<i>の値がマスター段に取り込まれCAX<i>の状態は変化しない。更に、信号CTCLKが“L”レベル(時刻t3)になるとCAX<i>の値を転送するが、この時CAX<i>は変化していないのでCA<i>の値も変化しない。一方、この時刻には前段のカウンタからのキャリー信号CRY<i−1>が“H”レベルになるので、次の時刻t4で信号CTCLKが“H”レベルになると同時にCAX<i>の値が反転し、更に時刻t5で信号CTCLKが“L”レベルになるとCA<i>が反転する。以下、同様にして時刻t6ではCAX<i>、CA<i>とも変化せず、時刻t7で前段からのキャリー信号CRY<i−1>が“H”レベルになることによって、次の時刻t8でCAX<i>の値が反転し、時刻t9ではCA<i>が反転する。以下、これらの動作を繰り返してカウントアップを行っていく。
【0028】
またこのカウンタが出力するキャリー信号CRY<i>は、CAR<i>の値が常にCA<i>と同じであることから、前段のキャリー信号CRY<i−1>とCA<i>とのANDを取ったものに等しくなり、(a)図に示すようにTAP<i>=“0”の場合にはCA<i>とCRY<i−1>がともに“H”レベルである期間、時刻t7からt9の間“H”レベルになり、また(b)図に示すようにTAP<i>=“1”の場合には時刻t3からt5の間に“H”レベルとなる。
【0029】
また、図17(a),(b)のインターリーブの場合でも、カウンタ部の動作はシーケンシャルの時と同じであり、ここでは説明を省略する。唯一異なるのはキャリー演算部17の動作であり、信号INTLVが“H”レベルになっていることからTPR<i>の値が時刻t1からt2で取り込まれたTAP<i>の値と等しくなり、この信号とカウンタアドレスCA<i>のEXOR(エクスクルーシブオア)を取ったもの(CAR<i>)に対してCRY<i−1>のANDを取ったものがキャリー信号CRY<i>となる。つまりCA<i>がTAP<i>に対して一順して反転し、且つ前段のキャリー信号CRY<i−1>が“H”レベルになったときにキャリー信号を出すようにしてある。したがって、ここではTAP<i>がどちらの場合でも時刻t7からt9の間にキャリー信号CRY<i>が出力される。
【0030】
以上のような構成によって、2ビットプリフェッチ用のアドレスカウンタを構成できるが、サイクルタイムやアクセスタイムに対するマージンを確保するためにプリフェッチ技術を採用すると、図12から分かるようにアドレスカウンタのセットをプリフェッチしようとするビット数分だけ用意しておかなければならない。SDRAMでは通常フルページ(Full Page)モードを考慮した場合、プリフェッチしなくともカラムアドレスの深さ方向に相当するビット数(例えば1Kカラムなら10ビット)のアドレスカウンタを必要とするが、仮に2ビットのプリフェッチを行うとすると、最下位ビットを除いたビット数の2倍(例えば1Kカラムなら9ビット×2=18個)のアドレスカウンタが必要となる。
【0031】
このように、プリフェッチ技術には高速化できるメリットの反面、回路数や回路面積の増加といった問題が生ずる。一方、これらのアドレスカウンタは通常チップ内で共通に使用するので、それぞれのバンクまでの遅延時間を揃えるため、なるべく各バンクから等距離の場所に設置することが望ましい。しかしこのような場所はその他の主要回路においても特性的に見て非常に重要な領域であることが多く、多数のアドレスカウンタを配置することはチップ全体の特性から見ても決して有意義なことではない。
【0032】
【発明が解決しようとする課題】
上述したように、高い周波数の基本クロックやDDR仕様などの高速データアクセスに対応するためにプリフェッチ技術を採用した従来の半導体記憶装置は、アドレスカウンタの回路数や回路面積が増加するという問題があった。
【0033】
この発明は、上記のような事情に鑑みてなされたもので、その目的とするところは、プリフェッチ技術を採用しても、アドレスカウンタの回路数や回路面積の増加を抑制してチップ面積を小さくでき、高速で動作特性に優れたクロック同期型の半導体記憶装置を提供することにある。
【0034】
【課題を解決するための手段】
この発明の実施形態に係る半導体記憶装置は、1サイクルで、奇数アドレスデータにアクセスするための奇数アドレス(最下位ビット“1”を除く)と、偶数アドレスデータにアクセスするための偶数アドレス(最下位ビット“0”を除く)を出力するプリフェッチ用のアドレスカウンタを備えたクロック同期型の半導体記憶装置において、上記アドレスカウンタは、読み出しコマンドと同時に与えられるスタートアドレス、カウント値をインクリメントするためのクロック信号、カウンタ内部に上記スタートアドレスを転送するための信号、及びアドレッシングモードを示す信号がそれぞれ入力され、初段は毎サイクルカウントアップを繰り返し、キャリー信号が順次次段に入力されるn個の1ビットカウンタ回路と、アドレッシングモードの状態を示すアドレッシングモード信号と上記n個の1ビットカウンタ回路の出力とが供給され、アドレッシングモードがシーケンシャルで上記スタートアドレスが奇数アドレスであることを検知して各ビット毎に偶数制御信号を生成する加算器制御回路と、上記各1ビットカウンタ回路に対応して設けられ、上記加算器制御回路から出力される偶数制御信号の状態に従って、アドレッシングモードがシーケンシャルで且つ上記スタートアドレスが奇数アドレスであるときに、上記各1ビットカウンタ回路のマスター段から供給される『奇数アドレス(最下位ビット“1”を除く)』をそれぞれ反転し、それ以外のときには上記各1ビットカウンタ回路のマスター段から供給される『奇数アドレス(最下位ビット“1”を除く)』と同じ『偶数アドレス(最下位ビット“0”を除く)』をそれぞれ出力するn個の加算器とを具備し、上記n個の1ビットカウンタ回路はそれぞれ、マスター段とスレーブ段とを有するマスタースレーブ形式であり、上記マスター段の出力がそれぞれ対応する上記n個の加算器に供給され、上記n個の1ビットカウンタ回路は上記クロック信号が第1の論理レベルの期間にカウントアップ結果をマスター段の出力に転送し、第2の論理レベルに反転する時にスレーブ段から『奇数アドレス(最下位ビット“1”を除く)』を出力し、上記n個の加算器は上記クロック信号の第1の論理レベルの期間に上記n個の1ビットカウンタ回路のマスター段の出力に対して加算を行い、第2の論理レベルに反転する時に『偶数アドレス(最下位ビット“0”を除く)』を出力する。
【0035】
また、上記半導体記憶装置において、前記n個の加算器はそれぞれ、前記クロック信号が第1の論理レベルの時に加算を行い、第1の論理レベルから第2の論理レベルに反転するときにアドレスを出力する。
【0037】
上記のような構成によれば、プリフェッチを行う場合でも1ビットカウンタの個数はn個となり、2×n個の1ビットカウンタ回路を必要とした従来の構成に比べて半分の数に抑えることが出来る。また、プリフェッチしない場合にもn+1個が必要だったので1個分は減らすことができ、ビット数が少なければ加算器を設けることによるチップ面積の増大よりも1ビットカウンタの削減による回路面積の削減の方が大きい。よって、アドレスカウンタの回路数や回路面積の増加を抑制してチップ面積を小さくでき、プリフェッチを行うことによって高い周波数の基本クロックやDDR仕様などの高速データアクセスに対応でき、高速で動作特性に優れたクロック同期型の半導体記憶装置を提供できる。
【0038】
また、上記のような構成によれば、クロック信号が第1の論理レベルの期間である待機時間にカウントアップを終了させることが出来るので、クロック信号が第2の論理レベルに遷移すると同時に、同じタイミングで偶数と奇数のカウンタアドレスを同時に切り替えることが出来ることから、アドレスカウンタの出力信号を受けるアドレスデコーダ部におけるタイミング設計が容易になる。
【0039】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
[第1の実施の形態]
図1は、この発明の第1の実施の形態に係る半導体記憶装置について説明するためのもので、プリフェッチ技術を採用した半導体記憶装置におけるアドレスカウンタの概念図である。本実施の形態では、2ビットのプリフェッチを行うことを想定している。カウンタセットは最下位ビットのカウンタを除いた1セットであり、最下位ビット以外のTapアドレスが直接入力されて奇数のカウンタアドレスを生成している。この部分は前述した図11における従来のカウンタの奇数アドレスを生成する部分と同様である。また、偶数アドレスは奇数カウンタアドレスに対して加算器制御回路53で制御された+1加算器52を通して演算することにより生成している。上記加算器制御回路53は、アドレッシングモード信号とTapアドレスが偶数か奇数かを判断するためのTapアドレスの最下位ビット、及び奇数のカウンタアドレスから加算器52を制御している。以下、この加算器52の動作を前記図10(a)〜(d)に基づいて説明する。
【0040】
図10(a)〜(d)では、前記したようにアドレッシングモードがインターリーブかシーケンシャルか、またTapアドレスが偶数か奇数かの組み合わせで4通りのアドレッシングパターンが存在することを示した。偶数と奇数のカウンタアドレスを分離して見たとき、“0”と“1”に固定されている最下位アドレスCA<0>を無視して考えると、インターリーブの時、及びシーケンシャルで且つTapアドレスが偶数の時はどのサイクルにおいても実線で囲まれた偶数アドレスと奇数アドレスの各ビットは等しくなる。しかし、唯一シーケンシャルでTapアドレスが奇数の場合には、偶数アドレスと奇数アドレスの各ビットは互いに一致せず、偶数アドレスは奇数アドレスに1を加えることによって導かれることが分かる。
【0041】
このことから、偶数アドレスは独自のカウンタを持たずとも奇数カウンタの出力に対して特定のフィルターを通すことによって生成することができることが分かる。このフィルターの機能としては、第1にシーケンシャルでTapアドレスが奇数の時は+1の加算演算を行い、第2にそれ以外の場合には奇数アドレスと同じ信号を出力すれば良いことになる。
【0042】
図2は、以上のことを考慮して2ビットプリフェッチ用のnビットアドレスカウンタを構成したときの本発明の第1の実施の形態を表す構成図である。カウンタ本体は最下位ビットであるA<0>を除きA<1>からA<n>までのカウンタ(1ビットカウンタ回路)51−1〜51−nが1セット設けられている。加算器制御回路53は、シーケンシャルでTapアドレスが奇数であることを検知して各ビット毎に偶数制御信号EvenCtrl<1:n>を生成する。また、各+1加算器52−1〜52−nは、各偶数カウンタの前段にのみ設けられ、EvevCtrl<1:n>の状態に従ってTapアドレスをそのまま伝えたり反転させて伝えたりする。
【0043】
各カウンタ51−1〜51−nには、信号ALTC<n:0>、CTCLK、TAPLTC、及びINTLVが入力される。ALTC<n:0>は、内部でラッチされたTapアドレスであり、対応する添字のカウンタ51−1〜51−nに入力され、ALTC<0>は加算器制御回路53に入力される。また、CTCLKはカウンタ51−1〜51−nをインクリメントさせるためのクロック信号、TAPLTCはカウンタ内部にTapアドレスを転送するための信号である。更に、INTLVはアドレッシングモードを示す信号であり、この信号が“H”レベルの時はインターリーブモード、“L”レベルの時にはシーケンシャルモードであることを示している。各ビットのカウンタ51−1〜51−nからは奇数のカウンタアドレスCAo<1:n>が出力され、またキャリー信号CRYo<1:n−1>も出力されている。キャリー信号CRYo<1:n−1>は、順次次段のカウンタに入力される。この際、カウンタ51−1のキャリー入力は毎サイクルカウントアップを繰り返すように電源(VDD)に固定されており、またカウンタ51−nのキャリー出力は次段がないためここでは特に出力されていない。
【0044】
上記構成において、カウンタ51−1〜51−nには従来と同じものが適用でき、図13に示したように構成することが出来る。また、+1加算器52−1〜52−nはそれぞれ、図3に示すように2つのCMOS転送ゲート54,55とインバータ56,57で構成する。信号EvenCtrlは、インバータ56の入力端子、転送ゲート54を構成しているPチャネル型MOSトランジスタのゲート、及び転送ゲート55を構成しているNチャネル型MOSトランジスタのゲートにそれぞれ供給される。上記インバータ56の出力信号は、転送ゲート54を構成しているNチャネル型MOSトランジスタのゲート、及び転送ゲート55を構成しているPチャネル型MOSトランジスタのゲートにそれぞれ供給される。奇数アドレスCAo<i>(i=1〜n)は、転送ゲート54の一端に供給されると共に、インバータ57を介して転送ゲート55の一端に供給される。そして、上記各転送ゲート54,55の他端から偶数アドレスCAe<i>を出力するようになっている。そして、信号EvenCtrlが“L”レベルの時には奇数アドレスCAo<i>をそのまま偶数アドレスCAe<i>として出力し、“H”レベルの時には奇数アドレスCAo<i>を反転して偶数アドレスCAe<i>として出力する。
【0045】
あるいは、上記+1加算器52−1〜52−nをそれぞれ、エクスクルーシブオアゲート58を使って図4のように構成しても良く、回路構成は異なるが動作は同じである。エクスクルーシブオアゲート58を用いた場合には、信号EvenCtrlが“L”レベルの時には奇数アドレスCAo<i>をそのまま通し、“H”レベルの時には反転して通すことにより、偶数アドレスCAe<i>を生成する。
【0046】
更に、加算器制御回路53は例えば図5のように構成する。この回路14は、インバータ59、ナンドゲート60−1〜60−n、及びインバータ61−1〜61−nを含んで構成されている。上記インバータ59の入力端子にはアドレッシングモードを示す信号INTLVが供給され、このインバータ59の出力信号が各ナンドゲート60−1〜60−nに供給される。また、上記各ナンドゲート60−1〜60−nには、Tapアドレスの最下位ビットである信号ALTC<0>がそれぞれ供給される。上記ナンドゲート60−2にはこれらの信号に加えて奇数のカウンタアドレスCAo<1>が供給され、上記ナンドゲート60−3にはこれらの信号に加えて更に奇数のカウンタアドレスCAo<2>が供給される。以降の段のナンドゲート60−4〜60−(n−1)にはそれぞれ奇数のカウンタアドレスCAo<3>〜CAo<n−2>が順次追加されて供給され、最終段のナンドゲート60−nには奇数のカウンタアドレスCAo<n−1>が追加されて供給されるようになっている。そして、上記各ナンドゲート60−1〜60−nの出力信号がインバータ61−1〜61−nの入力端子に供給され、これらインバータ61−1〜61−nの出力端子から偶数制御信号EvenCtrl<1>〜EvenCtrl<n>が出力される。
【0047】
上記のような構成において、信号INTLVが“L”レベルで且つTapアドレスの最下位ビットであるALTC<0>が“H”レベルであるとき、すなわちシーケンシャルでTapアドレスが奇数の時に各奇数カウンタアドレスのデコードを行う。例えば信号INTLVが“L”レベルで信号ALTC<0>が“H”レベルの時、あるサイクルにおいて奇数のカウンタアドレスCAo<1:n>が10…0であったとすると、加算器制御回路53の出力であるEvenCtrl<1:n>は11…0となる。従って、偶数アドレスCAe<1:n>は01…0となって奇数アドレスに対して1を加えた値を得ることが出来る。以上のことから、nビット目の偶数制御信号EvenCtrl<n>を論理式で表すと下式(2)の様になる。
【0048】
EvenCtrl<n>=/INTLV・AILTC<0>・CA<1:n−1>…(2)
但し、/INTLVは、INTLVの反転信号である。
【0049】
以上のように、図2のようなカウンタ構成を用いることによって、2ビットプリフェッチを用いた場合でもカウンタの個数はn個となり、図12のカウンタ構成の時の2×n個に比べて半分の数に抑えることが出来る。しかも、図8に示したプリフェッチしないときのn+1個と比較しても1個分は減らすことができ、ビット数が少なければ加算器52−1〜52−nを設けることによるチップ面積の増大よりも1ビットカウンタの削減による回路面積の削減の方が大きい。
【0050】
よって、アドレスカウンタの回路数や回路面積の増加を抑制してチップ面積を小さくでき、プリフェッチを行うことによって高い周波数の基本クロックやDDR仕様などの高速データアクセスに対応でき、高速で動作特性に優れたクロック同期型の半導体記憶装置を構成できる。
【0051】
[第2の実施の形態]
図6は、この発明の第2の実施の形態に係る半導体記憶装置について説明するためのもので、プリフェッチ技術を採用した半導体記憶装置におけるアドレスカウンタの1ビットを抽出して示す回路図である。図2に示した第1の実施の形態では、奇数のカウンタアドレスに加算器を通して偶数アドレスを生成したので、信号CTCLKの立ち下がりのタイミングで奇数アドレスが確定し、次に偶数アドレスが確定するという時間差が生じる。このため、これらのアドレスが入力されるアドレスデコーダ部分でタイミング設計が難しくなる可能性がある。そこで、この図6に示す回路では、カウンタ部65におけるマスター段の出力ノードCAX<i>を加算器部68に入力し、信号CTCLKが“H”レベルの期間に加算を行い、信号CTCLKの立ち下がりで偶数と奇数のカウンタアドレスであるCAo<n>とCAe<n>とを同時に出力するように構成したものである。
【0052】
すなわち、この回路は、カウンタ部65、Tap入力部66、キャリー演算部67及び加算器部68から構成されている。
【0053】
上記カウンタ部65は、マスタースレーブ形式であり、エクスクルーシブオアゲート71、クロックドインバータ72〜75及びインバータ76,77を含んで構成されている。上記エクスクルーシブオアゲート71の一方の入力端には、前段からのキャリー信号CRY<i−1>が供給され、このエクスクルーシブオアゲート71の出力信号はクロックドインバータ72の入力端に供給される。このクロックドインバータ72は、カウンタをインクリメントするためのクロック信号CTCLKとその反転信号bCTCLKで動作が制御されている。このクロックドインバータ72の出力信号は、インバータ76の入力端に供給される。上記インバータ76の出力信号(CAX<i>)は、クロックドインバータ73,74の入力端、及び加算器部68中のエクスクルーシブオアゲート87の一方の入力端にそれぞれ供給される。上記クロックドインバータ73,74はクロック信号CTCLK,bCTCLKで動作が制御されており、クロックドインバータ73の出力信号はインバータ76の入力端に供給される。また、上記クロックドインバータ77の出力信号は、インバータ77の入力端に供給される。上記インバータ77の出力信号は、クロックドインバータ75の入力端、エクスクルーシブオアゲート71の他方の入力端、及びキャリー演算部67中のエクスクルーシブオアゲート85の一方の入力端にそれぞれ供給されるとともに、奇数アドレスCAo<i>として出力される。上記クロックドインバータ75はクロック信号bCTCLK,CTCLKで動作が制御されており、このクロックドインバータ75の出力信号はインバータ77の入力端に供給される。
【0054】
上記エクスクルーシブオアゲート71、クロックドインバータ72,73及びインバータ76はマスター段、クロックドインバータ74,75及びインバータ77はスレーブ段を構成しており、クロック信号bCTCLKとCTCLKに同期してマスター段にラッチしたデータを、次のクロックサイクルでクロック信号CTCLKとbCTCLKに同期してスレーブ段にラッチするようになっている。
【0055】
上記Tap入力部66は、クロック信号bCTCLK,CTCLKで動作が制御されるクロックドインバータ78,79で構成されている。上記クロックドインバータ78,79の入力端には、スタートアドレスのiビット目であるTAP<i>が供給される。上記クロックドインバータ78の出力信号は、キャリー演算部67中のインバータ80の入力端及びノアゲート84の一方の入力端に供給される。上記クロックドインバータ79の出力信号は、上記カウンタ部65中のインバータ76の入力端に供給される。
【0056】
上記キャリー演算部67は、インバータ80〜83、ノアゲート84、エクスクルーシブオアゲート85及びナンドゲート86を含んで構成されている。上記インバータ80の出力信号は上記インバータ81の入力端に供給され、このインバータ81の出力信号が上記ノアゲート84の一方の入力端に供給される。このノアゲート84の他方の入力端には、アドレッシングモードを示す信号INTLVが入力されるインバータ82の出力信号が供給される。このノアゲート84の出力信号(TPR<i>)は、エクスクルーシブオアゲート85の他方の入力端に供給される。このエクスクルーシブオアゲート85の出力信号(CAR<i>)は、ナンドゲート86の一方の入力端に供給される。このナンドゲート86の他方の入力端には前段からのキャリー信号CRY<i−1>が供給され、その出力がインバータ83に供給される。そして、このインバータ83からキャリー信号CRY<i>が出力される。
【0057】
上記加算器部68は、エクスクルーシブオアゲート87、クロックドインバータ88,89及びインバータ90を含んで構成されている。上記エクスクルーシブオアゲート87の他方の入力端には偶数制御信号EvenCtrl<i>が供給され、このエクスクルーシブオアゲート87の出力信号がクロックドインバータ88の入力端に供給される。このクロックドインバータ88は、クロック信号CTCLK,bCTCLKで動作が制御されており、その出力信号はインバータ90の入力端に供給される。上記インバータ90の出力信号は、クロックドインバータ89の入力端に供給されるとともに、偶数アドレスCAe<i>として出力される。上記クロックドインバータ89はクロック信号bCTCLK,CTCLKで動作が制御されており、このクロックドインバータ89の出力信号は上記インバータ90の入力端に供給される。
【0058】
また、インバータ91,92が設けられており、インバータ91に信号TAPLTCを供給してその反転信号bTAPLTCを生成し、インバータ92に信号CTCLKを供給してその反転信号bCTCLKを生成している。
【0059】
このような構成によれば待機時間であるクロック信号が“H”の期間にカウントアップを終了させることが出来るので、クロック信号が“L”になると同時に、同じタイミングで偶数と奇数のカウンタアドレスを同時に切り替えることが出来ることから、動作速度の高速化を図れると共に、アドレスカウンタの出力信号を受けるアドレスデコーダ部におけるタイミング設計が容易になる。
【0060】
図7は、上記図6に示したカウンタをn個用いた2ビットプリフェッチ用のアドレスカウンタの全体構成図である。基本構成は図2に示した回路と大きく変わらないが、各カウンタ51−1’〜51−n’の内部に加算器が組み込まれているため、加算器制御信号EvenCtrl<n:1>がカウンタ51−1’〜51−n’に入力されており、またカウンタ内部の加算器によって生成された偶数アドレスがここではカウンタの出力として取り出されている。以上のような構成を用いることによって2ビットプリフェッチを行ってもカウンタの数を抑え、且つ偶数と奇数アドレスの出力されるタイミングを揃えたアドレスカウンタシステムを構築できる。
【0061】
上述したように、この発明の第1の実施の形態に係る図2の構成を採用することにより、高い周波数の基本クロックや、DDR仕様などの高速データアクセスに対応するためにプリフェッチ技術を採用し、且つその副作用であるアドレスカウンタの回路数/回路面積の増加をプリフェッチしないときと同等、またはそれ以下に抑えることが出来る。
【0062】
また、本発明の第2の実施の形態に係る図7のような構成を用いれば1度に生成される複数のプリフェッチアドレスを基本クロックに対して同じタイミングで出力できるようになり、これを受けるアドレスデコーダのタイミング設計が容易になる。
【0063】
【発明の効果】
以上説明したように、この発明によれば、プリフェッチ技術を採用しても、アドレスカウンタの回路数や回路面積の増加を抑制してチップ面積を小さくでき、高速で動作特性に優れたクロック同期型の半導体記憶装置が得られる。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態に係る半導体記憶装置について説明するためのもので、プリフェッチ技術を採用した半導体記憶装置におけるアドレスカウンタの概念図。
【図2】この発明の第1の実施の形態に係る半導体記憶装置における2ビットプリフェッチカウンタの構成例を示す回路図。
【図3】図2に示した2ビットプリフェッチカウンタにおける+1加算器回路の構成例を示す回路図。
【図4】図2に示した2ビットプリフェッチカウンタにおける+1加算器回路の他の構成例を示す回路図。
【図5】図2に示した2ビットプリフェッチカウンタにおける加算器制御回路の構成例を示す回路図。
【図6】この発明の第2の実施の形態に係る半導体記憶装置について説明するためのもので、プリフェッチ技術を採用した半導体記憶装置におけるアドレスカウンタの1ビットを抽出して示す回路図。
【図7】この発明の第2の実施の形態に係る半導体記憶装置について説明するためのもので、上記図6に示したカウンタを用いて構成した2ビットプリフェッチカウンタの構成例を示す回路図。
【図8】プリフェッチしない従来の半導体記憶装置について説明するためのもので、アドレスカウンタの構成図。
【図9】2ビットプリフェッチを行う従来の半導体記憶装置について説明するためのもので、アドレスカウンタの構成を表した概念図。
【図10】2ビットプリフェッチにおけるアドレスの遷移について説明するためのもので、(a)図及び(b)図はインターリーブ動作、(c)図及び(d)図はシーケンシャル動作を示す図。
【図11】従来の改良された2ビットプリフェッチカウンタの概念図。
【図12】図11に示した2ビットプリフェッチカウンタの構成例を示すブロック図。
【図13】図12に示した回路における各カウンタの構成例を示す回路図。
【図14】図12に示した回路における+1加算器の構成例を示す回路図。
【図15】図12に示した回路における加算器制御回路の構成例を示す回路図。
【図16】シーケンシャルモードにおけるカウンタの動作を示すもので、(a)図はTAP<i>が“0”の時、(b)図はTAP<i>が“1”の時のタイミングチャート。
【図17】インターリーブモードにおけるカウンタの動作を示すもので、(a)図はTAP<i>が“0”の時、(b)図はTAP<i>が“1”の時のタイミングチャート。
【符号の説明】
51,51−1〜51−n,51−1’〜51−n’…カウンタ(1ビットカウンタ回路)、
52,52−1〜52−n…+1加算器、
53…加算器制御回路、
54,55…CMOS転送ゲート、
56,57…インバータ、
58…エクスクルーシブオアゲート、
59…インバータ、
60−1〜60−n…ナンドゲート、
61−1〜61−n…インバータ、
65…カウンタ部、
66…Tap入力部、
67…キャリー演算部、
68…加算器部。
Claims (2)
- 1サイクルで、奇数アドレスデータにアクセスするための奇数アドレス(最下位ビット“1”を除く)と、偶数アドレスデータにアクセスするための偶数アドレス(最下位ビット“0”を除く)を出力するプリフェッチ用のアドレスカウンタを備えたクロック同期型の半導体記憶装置において、
上記アドレスカウンタは、
読み出しコマンドと同時に与えられるスタートアドレス、カウント値をインクリメントするためのクロック信号、カウンタ内部に上記スタートアドレスを転送するための信号、及びアドレッシングモードを示す信号がそれぞれ入力され、初段は毎サイクルカウントアップを繰り返し、キャリー信号が順次次段に入力されるn個の1ビットカウンタ回路と、
アドレッシングモードの状態を示すアドレッシングモード信号と上記n個の1ビットカウンタ回路の出力とが供給され、アドレッシングモードがシーケンシャルで上記スタートアドレスが奇数アドレスであることを検知して各ビット毎に偶数制御信号を生成する加算器制御回路と、
上記各1ビットカウンタ回路に対応して設けられ、上記加算器制御回路から出力される偶数制御信号の状態に従って、アドレッシングモードがシーケンシャルで且つ上記スタートアドレスが奇数アドレスであるときに、上記各1ビットカウンタ回路のマスター段から供給される『奇数アドレス(最下位ビット“1”を除く)』をそれぞれ反転し、それ以外のときには上記各1ビットカウンタ回路のマスター段から供給される『奇数アドレス(最下位ビット“1”を除く)』と同じ『偶数アドレス(最下位ビット“0”を除く)』をそれぞれ出力するn個の加算器とを具備し、
上記n個の1ビットカウンタ回路はそれぞれ、マスター段とスレーブ段とを有するマスタースレーブ形式であり、上記マスター段の出力がそれぞれ対応する上記n個の加算器に供給され、上記n個の1ビットカウンタ回路は上記クロック信号が第1の論理レベルの期間にカウントアップ結果をマスター段の出力に転送し、第2の論理レベルに反転する時にスレーブ段から『奇数アドレス(最下位ビット“1”を除く)』を出力し、上記n個の加算器は上記クロック信号の第1の論理レベルの期間に上記n個の1ビットカウンタ回路のマスター段の出力に対して加算を行い、第2の論理レベルに反転する時に『偶数アドレス(最下位ビット“0”を除く)』を出力する
ことを特徴とする半導体記憶装置。 - 前記n個の加算器はそれぞれ、前記クロック信号が第1の論理レベルの時に加算を行い、第1の論理レベルから第2の論理レベルに反転するときにアドレスを出力することを特徴とする請求項1に記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16861599A JP4008624B2 (ja) | 1999-06-15 | 1999-06-15 | 半導体記憶装置 |
US09/594,120 US6708264B1 (en) | 1999-06-15 | 2000-06-14 | Synchronous memory device with prefetch address counter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16861599A JP4008624B2 (ja) | 1999-06-15 | 1999-06-15 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000357392A JP2000357392A (ja) | 2000-12-26 |
JP4008624B2 true JP4008624B2 (ja) | 2007-11-14 |
Family
ID=15871351
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16861599A Expired - Fee Related JP4008624B2 (ja) | 1999-06-15 | 1999-06-15 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6708264B1 (ja) |
JP (1) | JP4008624B2 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7444575B2 (en) * | 2000-09-21 | 2008-10-28 | Inapac Technology, Inc. | Architecture and method for testing of an integrated circuit device |
US7313740B2 (en) * | 2002-07-25 | 2007-12-25 | Inapac Technology, Inc. | Internally generating patterns for testing in an integrated circuit device |
US8286046B2 (en) | 2001-09-28 | 2012-10-09 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
US20040019841A1 (en) * | 2002-07-25 | 2004-01-29 | Ong Adrian E. | Internally generating patterns for testing in an integrated circuit device |
US8166361B2 (en) * | 2001-09-28 | 2012-04-24 | Rambus Inc. | Integrated circuit testing module configured for set-up and hold time testing |
US8001439B2 (en) * | 2001-09-28 | 2011-08-16 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
KR100468719B1 (ko) * | 2002-01-11 | 2005-01-29 | 삼성전자주식회사 | N 비트 프리페치 방식과 2n 버스트 길이를 지원할 수있는 반도체 메모리 장치 |
FR2848686B1 (fr) * | 2002-12-17 | 2005-04-15 | St Microelectronics Sa | Generateur d'adresses programmable |
KR100562645B1 (ko) | 2004-10-29 | 2006-03-20 | 주식회사 하이닉스반도체 | 반도체 기억 소자 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4567579A (en) * | 1983-07-08 | 1986-01-28 | Texas Instruments Incorporated | Dynamic memory with high speed nibble mode |
US5047975A (en) * | 1987-11-16 | 1991-09-10 | Intel Corporation | Dual mode adder circuitry with overflow detection and substitution enabled for a particular mode |
US5835740A (en) * | 1992-06-30 | 1998-11-10 | Discovision Associates | Data pipeline system and data encoding method |
US5453957A (en) * | 1993-09-17 | 1995-09-26 | Cypress Semiconductor Corp. | Memory architecture for burst mode access |
JP3907785B2 (ja) | 1997-06-04 | 2007-04-18 | 富士通株式会社 | 半導体記憶装置 |
JP3552882B2 (ja) | 1997-08-22 | 2004-08-11 | 富士通株式会社 | 半導体記憶装置 |
US6215729B1 (en) * | 2000-06-30 | 2001-04-10 | Micron Technology, Inc. | Programmable counter circuit for generating a sequential/interleave address sequence |
-
1999
- 1999-06-15 JP JP16861599A patent/JP4008624B2/ja not_active Expired - Fee Related
-
2000
- 2000-06-14 US US09/594,120 patent/US6708264B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6708264B1 (en) | 2004-03-16 |
JP2000357392A (ja) | 2000-12-26 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051201 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051206 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060203 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061031 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061213 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070828 |
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A61 | First payment of annual fees (during grant procedure) |
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