JP2907081B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1093—Input synchronization
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- G—PHYSICS
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にその入力ラッチ回路に関する。
し、特にその入力ラッチ回路に関する。
【０００２】
【従来の技術】入力ラッチ回路を用いた従来の半導体記
憶装置として、外部クロック信号に同期して作動するク
ロック同期型ダイナミック・ランダム・アクセス・メモ
リ（シンクロナスＤＲＡＭ、以下「同期型ＤＲＡＭ」と
いう）がある。
憶装置として、外部クロック信号に同期して作動するク
ロック同期型ダイナミック・ランダム・アクセス・メモ
リ（シンクロナスＤＲＡＭ、以下「同期型ＤＲＡＭ」と
いう）がある。
【０００３】図６は、従来の同期型ＤＲＡＭの構成を示
す図であり、図７及び図８は、それぞれ同期型ＤＲＡＭ
のアクティブコマンド入力時、ＲＥＡＤ（読み出し）／
ＷＲＩＴＥ（書き込み）コマンド入力時における信号波
形を示す図である。
す図であり、図７及び図８は、それぞれ同期型ＤＲＡＭ
のアクティブコマンド入力時、ＲＥＡＤ（読み出し）／
ＷＲＩＴＥ（書き込み）コマンド入力時における信号波
形を示す図である。
【０００４】図９は、入力セットアップタイム及び入力
ホールドタイムを説明するための図であり、図１０は、
ラッチ回路の構成を示す図である。以下、図６、図７、
図８、図９、及び図１０を参照して従来の一般的な同期
型ＤＲＡＭの動作を説明する。
ホールドタイムを説明するための図であり、図１０は、
ラッチ回路の構成を示す図である。以下、図６、図７、
図８、図９、及び図１０を参照して従来の一般的な同期
型ＤＲＡＭの動作を説明する。
【０００５】同期型ＤＲＡＭを実現する技術としては各
種存在するが、高速化技術として３段パイプライン技術
がある。
種存在するが、高速化技術として３段パイプライン技術
がある。
【０００６】これは列アドレス（カラムアドレス）入力
から読み出し・書き込みの動作を、２つのラッチ回路に
より３分割し、各ステージにおける処理を並列に動作さ
せることにより高速化を実現する技術である。
から読み出し・書き込みの動作を、２つのラッチ回路に
より３分割し、各ステージにおける処理を並列に動作さ
せることにより高速化を実現する技術である。
【０００７】図６に示す同期型ＤＲＡＭの回路構成図、
および図７（ａ）〜（ｉ）のタイミング波形図を参照し
て、時刻ｔ０で、端子４６にアクティブ（ＡＣＴＩＶ
Ｅ）コマンド（行アドレス系動作コマンド、ＣＳバー
（チップ選択信号、Ｌｏｗアクティブ）とＲＡＳバー
（ロウアドレスストーブ信号、Ｌｏｗアクティブ）がＬ
ｏｗレベル、ＣＡＳバー（カラムアドレスストローブ信
号、Ｌｏｗアクティブ）、ＷＥバー（書込みイネーブル
信号、Ｌｏｗアクティブ）がＨｉｇｈレベル、なお以下
では「ＣＳバー」、「ＲＡＳバー」、「ＣＡＳバー」お
よび「ＷＥバー」をそれぞれ「ＣＳＢ」、「ＲＡＳ
Ｂ」、「ＣＡＳＢ」および「ＷＥＢ」という）が、端子
４７のクロック入力に対して定められた入力セットアッ
プタイム、入力ホールドタイムの間、入力されると、Ａ
ＣＴＩＶＥコマンドは入力回路２１を通してデコードさ
れ、ラッチ回路２２（Ｄ型フリップフロップ回路）に入
力される。
および図７（ａ）〜（ｉ）のタイミング波形図を参照し
て、時刻ｔ０で、端子４６にアクティブ（ＡＣＴＩＶ
Ｅ）コマンド（行アドレス系動作コマンド、ＣＳバー
（チップ選択信号、Ｌｏｗアクティブ）とＲＡＳバー
（ロウアドレスストーブ信号、Ｌｏｗアクティブ）がＬ
ｏｗレベル、ＣＡＳバー（カラムアドレスストローブ信
号、Ｌｏｗアクティブ）、ＷＥバー（書込みイネーブル
信号、Ｌｏｗアクティブ）がＨｉｇｈレベル、なお以下
では「ＣＳバー」、「ＲＡＳバー」、「ＣＡＳバー」お
よび「ＷＥバー」をそれぞれ「ＣＳＢ」、「ＲＡＳ
Ｂ」、「ＣＡＳＢ」および「ＷＥＢ」という）が、端子
４７のクロック入力に対して定められた入力セットアッ
プタイム、入力ホールドタイムの間、入力されると、Ａ
ＣＴＩＶＥコマンドは入力回路２１を通してデコードさ
れ、ラッチ回路２２（Ｄ型フリップフロップ回路）に入
力される。
【０００８】また、時刻ｔ０にて、端子４７に外部から
入力されるクロック信号は、入力回路３４を通して内部
クロック信号発生回路３５に入力されて、内部クロック
信号発生回路３５において内部クロック信号（１）３６
が生成出力され、ラッチ回路２、２２および３１、論理
回路３７および４３、書き込み制御回路２６、読み出し
制御回路２７、遅延回路３９等に送られる。
入力されるクロック信号は、入力回路３４を通して内部
クロック信号発生回路３５に入力されて、内部クロック
信号発生回路３５において内部クロック信号（１）３６
が生成出力され、ラッチ回路２、２２および３１、論理
回路３７および４３、書き込み制御回路２６、読み出し
制御回路２７、遅延回路３９等に送られる。
【０００９】そして、論理回路３７からは、内部クロッ
ク信号（１）３６の入力を受けて、内部クロック信号
（２）３８が生成出力され、遅延回路３９からは、別途
他の入力信号との相互作用を介して、内部クロック信号
（５）４０、内部クロック信号（６）４１および内部ク
ロック信号（７）４２が生成出力される。
ク信号（１）３６の入力を受けて、内部クロック信号
（２）３８が生成出力され、遅延回路３９からは、別途
他の入力信号との相互作用を介して、内部クロック信号
（５）４０、内部クロック信号（６）４１および内部ク
ロック信号（７）４２が生成出力される。
【００１０】また、論理回路４３からは、前記内部クロ
ック信号（１）３６の入力とともに、遅延回路３９より
出力される内部クロック信号（７）４２の入力と、前記
読み出し制御回路２７より出力される内部クロック
（３）許可信号３０の入力を受けて、同様に内部クロッ
ク信号（３）４４が生成出力される。
ック信号（１）３６の入力とともに、遅延回路３９より
出力される内部クロック信号（７）４２の入力と、前記
読み出し制御回路２７より出力される内部クロック
（３）許可信号３０の入力を受けて、同様に内部クロッ
ク信号（３）４４が生成出力される。
【００１１】前記ＡＣＴＩＶＥコマンドは、ラッチ回路
２２において内部クロック信号（１）３６によりラッチ
され、ラッチされたＡＣＴＩＶＥコマンドは、行アドレ
ス制御回路１３へ入力されて、行アドレス制御回路１３
からはＡバンク行アドレス許可信号（「ＡＲＡＥ」とも
いう）１４と、Ｂバンク行アドレス許可信号（「ＢＲＡ
Ｅ」という）１５が出力される。
２２において内部クロック信号（１）３６によりラッチ
され、ラッチされたＡＣＴＩＶＥコマンドは、行アドレ
ス制御回路１３へ入力されて、行アドレス制御回路１３
からはＡバンク行アドレス許可信号（「ＡＲＡＥ」とも
いう）１４と、Ｂバンク行アドレス許可信号（「ＢＲＡ
Ｅ」という）１５が出力される。
【００１２】また、端子４５に入力される行アドレス入
力（Ｘ）がクロック入力に対して定められた入力セット
アップタイム、入力ホールドタイムの間、入力される
と、入力回路１を通してラッチ回路２（Ｄ型フリップフ
ロップ回路）に入力されて、ラッチ回路２において内部
クロック信号（１）３６によってラッチされる。
力（Ｘ）がクロック入力に対して定められた入力セット
アップタイム、入力ホールドタイムの間、入力される
と、入力回路１を通してラッチ回路２（Ｄ型フリップフ
ロップ回路）に入力されて、ラッチ回路２において内部
クロック信号（１）３６によってラッチされる。
【００１３】ラッチされた行アドレス（Ｘ）は、その
後、行アドレスバッファ７を通して行デコーダ８に入力
され、行デコーダ８において、行アドレス（Ｘ）に対応
する行選択線９が選択される。
後、行アドレスバッファ７を通して行デコーダ８に入力
され、行デコーダ８において、行アドレス（Ｘ）に対応
する行選択線９が選択される。
【００１４】図６に示す同期型ＤＲＡＭは、２バンク構
成による一例を示している。バンクとは、行アドレス選
択とプリチャージを各バンクごとにアドレス選択により
独立に実行することができるもので、２バンク構成の同
期型ＤＲＡＭは、行アドレスの制御回路を２組保持して
いる。
成による一例を示している。バンクとは、行アドレス選
択とプリチャージを各バンクごとにアドレス選択により
独立に実行することができるもので、２バンク構成の同
期型ＤＲＡＭは、行アドレスの制御回路を２組保持して
いる。
【００１５】前述のように、図６における、ＡＲＡＥ
は、Ａバンク行アドレス許可信号で、ＢＲＡＥはＢバン
ク行アドレス許可信号であり、各バンクのＡＣＴＩＶＥ
コマンドが入力されると、これらのＡＲＡＥ、ＢＲＡＥ
はＨｉｇｈレベルとなる。
は、Ａバンク行アドレス許可信号で、ＢＲＡＥはＢバン
ク行アドレス許可信号であり、各バンクのＡＣＴＩＶＥ
コマンドが入力されると、これらのＡＲＡＥ、ＢＲＡＥ
はＨｉｇｈレベルとなる。
【００１６】図７の信号波形図は、Ａバンクが選択され
た場合の一例を示しており、ＡＲＡＥがＨｉｇｈレベル
となっている。
た場合の一例を示しており、ＡＲＡＥがＨｉｇｈレベル
となっている。
【００１７】次に、データ読み出し時の動作について説
明する。
明する。
【００１８】図６および図８（ａ）〜（ｊ）において、
時刻ｔ０で、端子４６にＲＥＡＤコマンド（読み出し動
作コマンド、ＣＢＳとＣＡＳＢがＬｏｗレベル、ＲＡＳ
ＢとＷＥＢがＨｉｇｈレベル）と、端子４５にアドレス
（Ａ１）がクロック入力に対して、予め定められた入力
セットアップタイム、入力ホールドタイムの間、入力さ
れると、ＲＥＡＤコマンドは、入力回路２１を通してデ
コードされ、ラッチ回路２２へ入力される。
時刻ｔ０で、端子４６にＲＥＡＤコマンド（読み出し動
作コマンド、ＣＢＳとＣＡＳＢがＬｏｗレベル、ＲＡＳ
ＢとＷＥＢがＨｉｇｈレベル）と、端子４５にアドレス
（Ａ１）がクロック入力に対して、予め定められた入力
セットアップタイム、入力ホールドタイムの間、入力さ
れると、ＲＥＡＤコマンドは、入力回路２１を通してデ
コードされ、ラッチ回路２２へ入力される。
【００１９】ＲＥＡＤコマンドは、ラッチ回路２２にお
いて内部ＣＬＫ信号（１）３６によりラッチされ、ラッ
チされたＲＥＡＤコマンド信号２５は、列アドレス制御
回路１１に入力されるとともに、読み出し制御回路２７
へ送られる。
いて内部ＣＬＫ信号（１）３６によりラッチされ、ラッ
チされたＲＥＡＤコマンド信号２５は、列アドレス制御
回路１１に入力されるとともに、読み出し制御回路２７
へ送られる。
【００２０】列アドレス制御回路１１においては、ＲＥ
ＡＤコマンド信号２５の入力を受けて列アドレス許可信
号１２が出力され、列アドレスバッファ３に入力され
る。
ＡＤコマンド信号２５の入力を受けて列アドレス許可信
号１２が出力され、列アドレスバッファ３に入力され
る。
【００２１】また、アドレス（Ａ１）は、入力回路１を
通してラッチ回路２（Ｄ型フリップフロップ回路）に入
力されて内部クロック信号（１）３６によりラッチさ
れ、ラッチされたアドレス（Ａ１）は、列アドレスバッ
ファ３を通して列デコーダ４に入力される。
通してラッチ回路２（Ｄ型フリップフロップ回路）に入
力されて内部クロック信号（１）３６によりラッチさ
れ、ラッチされたアドレス（Ａ１）は、列アドレスバッ
ファ３を通して列デコーダ４に入力される。
【００２２】この列デコーダ４より出力されるアドレス
（Ａ１）は、ラッチ回路５（Ｄ型ラッチ回路）におい
て、論理回路３７より出力される時刻ｔ１のクロック入
力に対応する内部クロック信号（２）３８によってラッ
チされ、このアドレスに対応する列選択線６が選択され
る。これにより読み出すべきメモリセルが選択されたこ
とになる。
（Ａ１）は、ラッチ回路５（Ｄ型ラッチ回路）におい
て、論理回路３７より出力される時刻ｔ１のクロック入
力に対応する内部クロック信号（２）３８によってラッ
チされ、このアドレスに対応する列選択線６が選択され
る。これにより読み出すべきメモリセルが選択されたこ
とになる。
【００２３】次に、メモリセルアレイ１０から、センス
アンプ１６を経由して読み出されるデータ出力は、Ｒ／
Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス１７を経由してデータ
アンプ１８において増幅され、時刻ｔ２のクロック入力
に対応する内部クロック信号（３）４４により、ラッチ
回路１９（Ｄ型フリップフロップ回路）にラッチされ
て、出力回路２０を介して端子４８に出力される。
アンプ１６を経由して読み出されるデータ出力は、Ｒ／
Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス１７を経由してデータ
アンプ１８において増幅され、時刻ｔ２のクロック入力
に対応する内部クロック信号（３）４４により、ラッチ
回路１９（Ｄ型フリップフロップ回路）にラッチされ
て、出力回路２０を介して端子４８に出力される。
【００２４】図８は、バースト長（連続的に読み出し、
書き込みを実行するビット長）が４ビットの場合の動作
波形を示す図であり、一連の動作は、１サイクルごとに
次のビットの読み出し動作が実行され並列に処理され
る。
書き込みを実行するビット長）が４ビットの場合の動作
波形を示す図であり、一連の動作は、１サイクルごとに
次のビットの読み出し動作が実行され並列に処理され
る。
【００２５】すなわち、２ビット目（Ａ２）は時刻ｔ１
〜ｔ３、３ビット目（Ａ３）は時刻ｔ２〜ｔ４、４ビッ
ト目（Ａ４）は時刻ｔ３〜ｔ５の３クロックでそれぞれ
実行される。
〜ｔ３、３ビット目（Ａ３）は時刻ｔ２〜ｔ４、４ビッ
ト目（Ａ４）は時刻ｔ３〜ｔ５の３クロックでそれぞれ
実行される。
【００２６】次に、データ書き込み時の動作について説
明する。この場合の動作も、前述の読み出し時とほとん
ど同様である。
明する。この場合の動作も、前述の読み出し時とほとん
ど同様である。
【００２７】図８を参照して、時刻ｔ８にて、端子４６
からＷＲＩＴＥコマンド（書き込み動作コマンド、ＣＳ
ＢとＣＡＳＢとＷＥＢがＬｏｗレベル、ＲＡＳＢがＨｉ
ｇｈレベル）、端子４８から書き込みデータ（ＤＱ）、
端子４５からアドレス（Ｂ１）がクロック入力に対して
定められた入力セットアップタイム、入力ホールドタイ
ムの間、入力される。
からＷＲＩＴＥコマンド（書き込み動作コマンド、ＣＳ
ＢとＣＡＳＢとＷＥＢがＬｏｗレベル、ＲＡＳＢがＨｉ
ｇｈレベル）、端子４８から書き込みデータ（ＤＱ）、
端子４５からアドレス（Ｂ１）がクロック入力に対して
定められた入力セットアップタイム、入力ホールドタイ
ムの間、入力される。
【００２８】ＷＲＩＴＥコマンドは、入力回路２１を通
してデコードされてラッチ回路２２へ入力される。ラッ
チ回路２２においては、ＷＲＩＴＥコマンドは時刻ｔ８
のクロック入力に対応して内部クロック信号発生回路３
５より出力される内部クロック信号（１）３６によりラ
ッチされ、ＷＲＩＴＥコマンド信号２４が出力され、書
き込み制御回路２６へ送られる。
してデコードされてラッチ回路２２へ入力される。ラッ
チ回路２２においては、ＷＲＩＴＥコマンドは時刻ｔ８
のクロック入力に対応して内部クロック信号発生回路３
５より出力される内部クロック信号（１）３６によりラ
ッチされ、ＷＲＩＴＥコマンド信号２４が出力され、書
き込み制御回路２６へ送られる。
【００２９】端子４８より入力される書き込みデータ
（ＤＱ）は、入力回路３２を通してラッチ回路３１（Ｄ
型フリップフロップ回路）に入力され、時刻ｔ８のクロ
ック入力に対応して内部クロック信号発生回路３５より
出力される内部クロック信号（１）３６によりラッチさ
れて、書き込み制御回路２６に入力される。
（ＤＱ）は、入力回路３２を通してラッチ回路３１（Ｄ
型フリップフロップ回路）に入力され、時刻ｔ８のクロ
ック入力に対応して内部クロック信号発生回路３５より
出力される内部クロック信号（１）３６によりラッチさ
れて、書き込み制御回路２６に入力される。
【００３０】また、一方、アドレス（Ｂ１）は、入力回
路１を通してラッチ回路２へ入力され、時刻ｔ８のクロ
ック入力に対応して内部クロック信号発生回路３５より
出力される内部クロック信号（１）３６によりラッチさ
れ、ラッチされたアドレス（Ｂ１）は列アドレスバッフ
ァ３を通して列デコーダ４に入力される。
路１を通してラッチ回路２へ入力され、時刻ｔ８のクロ
ック入力に対応して内部クロック信号発生回路３５より
出力される内部クロック信号（１）３６によりラッチさ
れ、ラッチされたアドレス（Ｂ１）は列アドレスバッフ
ァ３を通して列デコーダ４に入力される。
【００３１】この列デコーダ４より出力されるアドレス
（Ｂ１）は、ラッチ回路５（Ｄ型ラッチ回路）におい
て、時刻ｔ９のクロック入力に対応して論理回路３７よ
り出力される内部クロック信号（２）３８によりラッチ
され、アドレス（Ｂ１）に対応する列選択線６が選択さ
れる。これにより、メモリセルアレイ１０の書き込むべ
きメモリセルが選択される。
（Ｂ１）は、ラッチ回路５（Ｄ型ラッチ回路）におい
て、時刻ｔ９のクロック入力に対応して論理回路３７よ
り出力される内部クロック信号（２）３８によりラッチ
され、アドレス（Ｂ１）に対応する列選択線６が選択さ
れる。これにより、メモリセルアレイ１０の書き込むべ
きメモリセルが選択される。
【００３２】それと同時に時刻ｔ９に対応する内部クロ
ック信号（１）３６により、書き込み制御回路２６から
出力される書き込みデータは、Ｒ／Ｗ（ＲＥＡＤ／ＷＲ
ＩＴＥ）バス１７、センスアンプ１６を経由してメモリ
セルアレイ１０の対応するメモリセルに書き込まれる。
ック信号（１）３６により、書き込み制御回路２６から
出力される書き込みデータは、Ｒ／Ｗ（ＲＥＡＤ／ＷＲ
ＩＴＥ）バス１７、センスアンプ１６を経由してメモリ
セルアレイ１０の対応するメモリセルに書き込まれる。
【００３３】そして時刻ｔ１０に対応するクロック入力
からの内部クロック信号（２）３８により列選択信号９
が非選択となり書き込みが終了する。
からの内部クロック信号（２）３８により列選択信号９
が非選択となり書き込みが終了する。
【００３４】読み出しと同様に書き込みも４ビットの動
作が並列に処理される。つまり２ビット目（Ｂ２）は時
刻ｔ９〜ｔ１１、３ビット目（Ｂ３）は時刻ｔ１０〜ｔ
１２、４ビット目（Ｂ４）は時刻ｔ１１〜ｔ１３の３ク
ロックでそれぞれ実行される。
作が並列に処理される。つまり２ビット目（Ｂ２）は時
刻ｔ９〜ｔ１１、３ビット目（Ｂ３）は時刻ｔ１０〜ｔ
１２、４ビット目（Ｂ４）は時刻ｔ１１〜ｔ１３の３ク
ロックでそれぞれ実行される。
【００３５】上述した動作モードは、読み出し動作では
ＲＥＡＤコマンドが入力されてから３クロック目でデー
タが出力されるために、“ＣＡＳ ＬＡＴＥＮＣＹ
３”（ＣＡＳレイテンシが「３」）といい、ＭＯＤＥ−
ＳＥＴコマンド（ＣＡＳレイテンシ等を設定するコマン
ド、ＣＢＳ、ＲＡＳＢ、ＣＡＳＢおよびＷＥＢがＬｏｗ
レベル）が入力されると、状態設定回路３３によって設
定される。なお、他のＣＡＳレイテンシの動作モードも
あるが本発明と直接関連がないためその説明は省略す
る。
ＲＥＡＤコマンドが入力されてから３クロック目でデー
タが出力されるために、“ＣＡＳ ＬＡＴＥＮＣＹ
３”（ＣＡＳレイテンシが「３」）といい、ＭＯＤＥ−
ＳＥＴコマンド（ＣＡＳレイテンシ等を設定するコマン
ド、ＣＢＳ、ＲＡＳＢ、ＣＡＳＢおよびＷＥＢがＬｏｗ
レベル）が入力されると、状態設定回路３３によって設
定される。なお、他のＣＡＳレイテンシの動作モードも
あるが本発明と直接関連がないためその説明は省略す
る。
【００３６】次に、上述した入力セットアップタイムと
入力ホールドタイムについて、図９および図１０を参照
して、さらに詳しく説明する。
入力ホールドタイムについて、図９および図１０を参照
して、さらに詳しく説明する。
【００３７】入力セットアップタイムとは、コマンド、
アドレス、データの入力信号の切り替わりから、外部ク
ロック信号の立ち上がりまでの時間（図中で示す）を
いい、入力ホールドタイムは、外部クロック信号の立ち
上がりから入力信号の次の切り替わりまでの時間（図中
で示す）をいう。
アドレス、データの入力信号の切り替わりから、外部ク
ロック信号の立ち上がりまでの時間（図中で示す）を
いい、入力ホールドタイムは、外部クロック信号の立ち
上がりから入力信号の次の切り替わりまでの時間（図中
で示す）をいう。
【００３８】図１０に示す入力信号ラッチ回路の一例で
わかるように、入力信号は内部クロック信号によりある
一定のタイミングでラッチされるように設定されてお
り、入力セットアップタイムと入力ホールドタイムはそ
のラッチ動作のマージンであり、予め定められた値を保
たないとラッチミス（ラッチ誤動作）を起こしてしま
う。
わかるように、入力信号は内部クロック信号によりある
一定のタイミングでラッチされるように設定されてお
り、入力セットアップタイムと入力ホールドタイムはそ
のラッチ動作のマージンであり、予め定められた値を保
たないとラッチミス（ラッチ誤動作）を起こしてしま
う。
【００３９】例えば図９に示すアドレス入力において、
“Ａ”のアドレスを入力したい時に、入力セットアップ
タイムを満足しないようなタイミングでアドレス入力が
なされると、“Ｂ”のアドレスがラッチされてしまう。
“Ａ”のアドレスを入力したい時に、入力セットアップ
タイムを満足しないようなタイミングでアドレス入力が
なされると、“Ｂ”のアドレスがラッチされてしまう。
【００４０】また、入力ホールドタイムを満足しないよ
うなタイミングでアドレス入力がなされると、“Ｃ”の
アドレスがラッチされてしまうことになる。コマンド入
力、書き込みデータ入力に関しても同じである。
うなタイミングでアドレス入力がなされると、“Ｃ”の
アドレスがラッチされてしまうことになる。コマンド入
力、書き込みデータ入力に関しても同じである。
【００４１】また、入力セットアップタイムと入力ホー
ルドタイムをたしたものを入力ウィンドウ幅（図中で
示す）という。入力ウィンドウ幅は連続した入力を考慮
すれば、外部クロックの周波数が高いほど狭く設定しな
ければならず、通常１００ＭＨｚ動作（サイクル１０ｎ
ｓ）で３〜４ｎｓに設定される。
ルドタイムをたしたものを入力ウィンドウ幅（図中で
示す）という。入力ウィンドウ幅は連続した入力を考慮
すれば、外部クロックの周波数が高いほど狭く設定しな
ければならず、通常１００ＭＨｚ動作（サイクル１０ｎ
ｓ）で３〜４ｎｓに設定される。
【００４２】
【発明が解決しようとする課題】しかしながら、上述し
た従来の技術には以下のような問題点がある。
た従来の技術には以下のような問題点がある。
【００４３】同期型ＤＲＡＭを用いるシステムにおいて
は、一般に、入力セットアップタイム、入力ホールドタ
イムのいずれか一方のみを重視する。すなわち、１サイ
クルに一度だけ入力を切り替える（例えば入力セットア
ップタイム重視の場合にはクロックエッジの少なくとも
セットアップ時間分前に入力信号が一回遷移し、入力ホ
ールドタイム重視の場合にはクロックエッジの少なくと
もホールド時間分後に入力信号が一回遷移する）ことが
普通であるにもかかわらず、どちらで使用するシステム
にも対応できるように、同期型ＤＲＡＭの設計において
は、入力セットアップタイム、入力ホールドタイムの両
方が最適となるようにしなければならない。
は、一般に、入力セットアップタイム、入力ホールドタ
イムのいずれか一方のみを重視する。すなわち、１サイ
クルに一度だけ入力を切り替える（例えば入力セットア
ップタイム重視の場合にはクロックエッジの少なくとも
セットアップ時間分前に入力信号が一回遷移し、入力ホ
ールドタイム重視の場合にはクロックエッジの少なくと
もホールド時間分後に入力信号が一回遷移する）ことが
普通であるにもかかわらず、どちらで使用するシステム
にも対応できるように、同期型ＤＲＡＭの設計において
は、入力セットアップタイム、入力ホールドタイムの両
方が最適となるようにしなければならない。
【００４４】また、同期型ＤＲＡＭの製品グレードを決
定する主な項目は、サイクルタイム（動作周波数）と、
アクセスタイムと、入力ウィンドウ幅（入力セットアッ
プタイム、入力ホールドタイム）である。
定する主な項目は、サイクルタイム（動作周波数）と、
アクセスタイムと、入力ウィンドウ幅（入力セットアッ
プタイム、入力ホールドタイム）である。
【００４５】入力セットアップタイム、入力ホールドタ
イムは、電源依存や温度依存があるうえ、プロセスパラ
メータのばらつきによって悪化する。なぜならば、電源
レベルや温度、プロセスパラメータによって、入力回路
の特性が変化し、例えば、入力信号のＬｏｗレベルから
Ｈｉｇｈレベルへの遷移、ＨｉｇｈレベルからＬｏｗレ
ベルの遷移に対する入力回路出力信号のスピード差が生
じたり、ラッチ回路の入力信号と内部クロック信号のタ
イミングがずれたりするからである。
イムは、電源依存や温度依存があるうえ、プロセスパラ
メータのばらつきによって悪化する。なぜならば、電源
レベルや温度、プロセスパラメータによって、入力回路
の特性が変化し、例えば、入力信号のＬｏｗレベルから
Ｈｉｇｈレベルへの遷移、ＨｉｇｈレベルからＬｏｗレ
ベルの遷移に対する入力回路出力信号のスピード差が生
じたり、ラッチ回路の入力信号と内部クロック信号のタ
イミングがずれたりするからである。
【００４６】具体的には、製造プロセス等のばらつきを
考慮すると、入力ウィンドウ幅は３ｎｓ程度が限界であ
り、今後、１００ＭＨｚ以上の高周波数品においては、
入力セットアップタイム、入力ホールドタイムを最適に
設計することは極めて困難である。
考慮すると、入力ウィンドウ幅は３ｎｓ程度が限界であ
り、今後、１００ＭＨｚ以上の高周波数品においては、
入力セットアップタイム、入力ホールドタイムを最適に
設計することは極めて困難である。
【００４７】例えば、２００ＭＨｚ（サイクル５ｎｓ）
では、入力ウィンドウ幅は２ｎｓ程度にしなければなら
ない。
では、入力ウィンドウ幅は２ｎｓ程度にしなければなら
ない。
【００４８】したがって、このような高周波製品におい
ては、仮にサイクルタイム、アクセスタイムが所定の実
力があったとしても、入力セットアップタイム、入力ホ
ールドタイムが製品グレードを決定してしまう可能性が
ある。すなわち、入力セットアップタイム、及び入力ホ
ールドタイムが高周波製品における動作周波数の高速化
の律速要因となる。
ては、仮にサイクルタイム、アクセスタイムが所定の実
力があったとしても、入力セットアップタイム、入力ホ
ールドタイムが製品グレードを決定してしまう可能性が
ある。すなわち、入力セットアップタイム、及び入力ホ
ールドタイムが高周波製品における動作周波数の高速化
の律速要因となる。
【００４９】本発明は、上記問題点に鑑みてなされたも
のであって、入力ラッチ回路を状態設定回路により切り
替え、入力セットアップタイム、入力ホールドタイムに
よる製品グレードを決定してしまうという問題を解消す
るようにした半導体記憶装置を提供することを目的とす
る。
のであって、入力ラッチ回路を状態設定回路により切り
替え、入力セットアップタイム、入力ホールドタイムに
よる製品グレードを決定してしまうという問題を解消す
るようにした半導体記憶装置を提供することを目的とす
る。
【００５０】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、外部クロックから生成される内部クロッ
クに同期して動作する同期型のＤＲＡＭからなる半導体
記憶装置において、状態設定コマンド入力と、アドレス
入力により、状態を設定するための信号を出力する状態
設定回路を備え、アドレス入力信号、コマンド入力信
号、及びデータ入力信号を、前記内部クロックでそれぞ
れラッチするアドレスラッチ回路、コマンドラッチ回
路、及びデータラッチ回路の各々が、前記状態設定回路
の出力信号により制御されるスイッチと、前記アドレス
入力信号、コマンド入力信号、データ入力信号をそれぞ
れ遅延させる遅延回路と、を有し、前記アドレス入力信
号、コマンド入力信号、及びデータ入力信号をそれぞれ
そのまま入力するか、前記各遅延回路により遅らせた前
記アドレス入力信号、コマンド入力信号及びデータ入力
信号を入力するかを、前記アドレスラッチ回路、前記コ
マンドラッチ回路、及び前記データラッチ回路のそれぞ
れの前記スイッチで切り替え、前記アドレス入力信号、
コマンド入力信号、及びデータ入力信号の切り替わりか
ら前記外部クロック信号の立ち上がりまでの時間で規定
される入力セットアップタイムか、前記外部クロック信
号の立ち上がりから前記アドレス入力信号、コマンド入
力信号、及びデータ入力信号の次の切り替わりまでの時
間で規定される入力ホールドタイムか、の何れか一方
を、所定時間分確保したことを特徴とする半導体記憶装
置を提供する。
め、本発明は、外部クロックから生成される内部クロッ
クに同期して動作する同期型のＤＲＡＭからなる半導体
記憶装置において、状態設定コマンド入力と、アドレス
入力により、状態を設定するための信号を出力する状態
設定回路を備え、アドレス入力信号、コマンド入力信
号、及びデータ入力信号を、前記内部クロックでそれぞ
れラッチするアドレスラッチ回路、コマンドラッチ回
路、及びデータラッチ回路の各々が、前記状態設定回路
の出力信号により制御されるスイッチと、前記アドレス
入力信号、コマンド入力信号、データ入力信号をそれぞ
れ遅延させる遅延回路と、を有し、前記アドレス入力信
号、コマンド入力信号、及びデータ入力信号をそれぞれ
そのまま入力するか、前記各遅延回路により遅らせた前
記アドレス入力信号、コマンド入力信号及びデータ入力
信号を入力するかを、前記アドレスラッチ回路、前記コ
マンドラッチ回路、及び前記データラッチ回路のそれぞ
れの前記スイッチで切り替え、前記アドレス入力信号、
コマンド入力信号、及びデータ入力信号の切り替わりか
ら前記外部クロック信号の立ち上がりまでの時間で規定
される入力セットアップタイムか、前記外部クロック信
号の立ち上がりから前記アドレス入力信号、コマンド入
力信号、及びデータ入力信号の次の切り替わりまでの時
間で規定される入力ホールドタイムか、の何れか一方
を、所定時間分確保したことを特徴とする半導体記憶装
置を提供する。
【００５１】本発明において、前記アドレスラッチ回
路、コマンドラッチ回路、及びデータラッチ回路の前記
各ラッチ回路が、前記ラッチ回路の入力信号と、前記ラ
ッチ回路の入力信号を前記遅延回路で遅延させた信号と
を入力し、前記状態設定回路の出力信号を切替制御信号
として入力するスイッチと、前記スイッチの出力端をデ
ータ入力端に入力し前記内部クロックをクロック入力端
に入力するＤ型フリップフロップと、を備える。
路、コマンドラッチ回路、及びデータラッチ回路の前記
各ラッチ回路が、前記ラッチ回路の入力信号と、前記ラ
ッチ回路の入力信号を前記遅延回路で遅延させた信号と
を入力し、前記状態設定回路の出力信号を切替制御信号
として入力するスイッチと、前記スイッチの出力端をデ
ータ入力端に入力し前記内部クロックをクロック入力端
に入力するＤ型フリップフロップと、を備える。
【００５２】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００５３】図１は、本発明の一実施形態の構成を示す
ブロック図である。図１において、前記従来例の説明で
参照した図６と同一又は同等の機能を有する要素には同
一の参照符号が付されている。
ブロック図である。図１において、前記従来例の説明で
参照した図６と同一又は同等の機能を有する要素には同
一の参照符号が付されている。
【００５４】図１に示されるように、本実施形態は、ア
ドレスに対する入力回路１と、行アドレス選択／読み出
し／書き込みを含むコマンド信号に対する入力回路２１
と、クロック入力に対する入力回路３４と、データ出力
に対する出力回路２０と、データ入力に対する入力回路
３２と、内部クロック信号発生回路３５と、状態設定回
路３３と、ラッチ回路５、１９と、状態設定回路３３の
出力信号が入力するラッチ回路２、２２、３１と、列ア
ドレスバッファ３と、列デコーダ４と、行アドレスバッ
ファ７と、行デコーダ８と、メモリセルアレイ１０と、
列アドレス制御回路１１と、行アドレス制御回路１３
と、センスアンプ１６と、データアンプ１８と、書き込
み制御回路２６と、読み出し制御回路２７と、論理回路
３７と、遅延回路３９とから構成される。
ドレスに対する入力回路１と、行アドレス選択／読み出
し／書き込みを含むコマンド信号に対する入力回路２１
と、クロック入力に対する入力回路３４と、データ出力
に対する出力回路２０と、データ入力に対する入力回路
３２と、内部クロック信号発生回路３５と、状態設定回
路３３と、ラッチ回路５、１９と、状態設定回路３３の
出力信号が入力するラッチ回路２、２２、３１と、列ア
ドレスバッファ３と、列デコーダ４と、行アドレスバッ
ファ７と、行デコーダ８と、メモリセルアレイ１０と、
列アドレス制御回路１１と、行アドレス制御回路１３
と、センスアンプ１６と、データアンプ１８と、書き込
み制御回路２６と、読み出し制御回路２７と、論理回路
３７と、遅延回路３９とから構成される。
【００５５】また、図２および図３は、ラッチ回路２、
２２、３１の構成例を示す図である。
２２、３１の構成例を示す図である。
【００５６】図２及び図３を参照して、これらのラッチ
回路は、インバータ４９と、遅延回路５０と、トランス
ファゲート（パストランジスタ）として作用するＮチャ
ネル型ＭＯＳトランジスタ５１、５２と、Ｄ型フリップ
フロップ５３とから、構成される。
回路は、インバータ４９と、遅延回路５０と、トランス
ファゲート（パストランジスタ）として作用するＮチャ
ネル型ＭＯＳトランジスタ５１、５２と、Ｄ型フリップ
フロップ５３とから、構成される。
【００５７】そして、図４（ａ）〜（ｆ）は、状態設定
時における信号波形図を示し、図５は、状態設定回路３
３の構成の一例を示す図である。
時における信号波形図を示し、図５は、状態設定回路３
３の構成の一例を示す図である。
【００５８】図５を参照して、状態設定回路３３は、Ｄ
型フリップフロップ回路５４と、論理回路５５により構
成される。
型フリップフロップ回路５４と、論理回路５５により構
成される。
【００５９】図１と図６の対比により明らかなように、
本実施形態と前述の従来例との相違点は、本実施形態に
おいては、新たに状態設定回路３３において、ＭＯＤＥ
信号が設定され、アドレスラッチ回路２、コマンドラッ
チ回路２２、及び書き込みデータラッチ回路３１に、Ｍ
ＯＤＥ信号が入力され、これらのラッチ回路がＭＯＤＥ
信号により制御されている点である。
本実施形態と前述の従来例との相違点は、本実施形態に
おいては、新たに状態設定回路３３において、ＭＯＤＥ
信号が設定され、アドレスラッチ回路２、コマンドラッ
チ回路２２、及び書き込みデータラッチ回路３１に、Ｍ
ＯＤＥ信号が入力され、これらのラッチ回路がＭＯＤＥ
信号により制御されている点である。
【００６０】図１において、ＡＣＴＩＶＥコマンド（行
アドレス系動作コマンド：ＣＳＢおよびＲＡＳＢがＬｏ
ｗレベル、ＣＡＳＢおよびＷＥＢがＨｉｇｈレベル）が
入力される場合の動作、データ読み出し時に、ＲＥＡＤ
コマンド（読み出し動作コマンド：ＣＳＢおよびＣＡＳ
ＢがＬｏｗレベル、ＲＡＳＢおよびＷＥＢがＨｉｇｈレ
ベル）と、アドレスが入力される場合の動作、およびデ
ータ書き込み時に、ＷＲＩＴＥコマンド（書き込み動作
コマンド：ＣＢＳ、ＣＡＳＢおよびＷＥＢがＬｏｗレベ
ル、ＲＡＳＢがＨｉｇｈレベル）が入力される場合の動
作については、それぞれ基本的には前記従来例の場合と
同様である。
アドレス系動作コマンド：ＣＳＢおよびＲＡＳＢがＬｏ
ｗレベル、ＣＡＳＢおよびＷＥＢがＨｉｇｈレベル）が
入力される場合の動作、データ読み出し時に、ＲＥＡＤ
コマンド（読み出し動作コマンド：ＣＳＢおよびＣＡＳ
ＢがＬｏｗレベル、ＲＡＳＢおよびＷＥＢがＨｉｇｈレ
ベル）と、アドレスが入力される場合の動作、およびデ
ータ書き込み時に、ＷＲＩＴＥコマンド（書き込み動作
コマンド：ＣＢＳ、ＣＡＳＢおよびＷＥＢがＬｏｗレベ
ル、ＲＡＳＢがＨｉｇｈレベル）が入力される場合の動
作については、それぞれ基本的には前記従来例の場合と
同様である。
【００６１】したがって説明の重複を避けるために、以
下では、本実施形態が前記従来例と異なる点に焦点を当
てて、本発明の特徴部をなすラッチ回路の動作を主に説
明する。
下では、本実施形態が前記従来例と異なる点に焦点を当
てて、本発明の特徴部をなすラッチ回路の動作を主に説
明する。
【００６２】図２に示すラッチ回路においては、Ｄ型フ
リップフロップ回路５３への入力が、入力データと入力
データを遅延回路５０で遅らせた信号を状態設定回路３
３で設定したＭＯＤＥ信号により切り替えるように構成
されている。
リップフロップ回路５３への入力が、入力データと入力
データを遅延回路５０で遅らせた信号を状態設定回路３
３で設定したＭＯＤＥ信号により切り替えるように構成
されている。
【００６３】すなわち、ＭＯＤＥ信号がＬｏｗレベルの
ときは、インバータ４９を介してＮ型ＭＯＳトランジス
タ５１が導通し入力データそのものがＤ型フリップフロ
ップ回路５３にデータ信号として入力され、一方、ＭＯ
ＤＥ信号がＨｉｇｈレベルのときは、Ｎ型ＭＯＳトラン
ジスタ５２が導通し入力データを遅延回路５０で遅延さ
せた信号が、Ｄ型フリップフロップ回路５３にデータ信
号として入力される（遅延回路５０の遅延時間分の入力
ホールドタイムが確保される）。
ときは、インバータ４９を介してＮ型ＭＯＳトランジス
タ５１が導通し入力データそのものがＤ型フリップフロ
ップ回路５３にデータ信号として入力され、一方、ＭＯ
ＤＥ信号がＨｉｇｈレベルのときは、Ｎ型ＭＯＳトラン
ジスタ５２が導通し入力データを遅延回路５０で遅延さ
せた信号が、Ｄ型フリップフロップ回路５３にデータ信
号として入力される（遅延回路５０の遅延時間分の入力
ホールドタイムが確保される）。
【００６４】また、図３に示すラッチ回路においては、
内部クロック信号（１）と、内部クロック信号（１）を
遅延回路５０で遅らせた信号を、状態設定回路３３で設
定したＭＯＤＥ信号により切り替えるように構成されて
いる。
内部クロック信号（１）と、内部クロック信号（１）を
遅延回路５０で遅らせた信号を、状態設定回路３３で設
定したＭＯＤＥ信号により切り替えるように構成されて
いる。
【００６５】すなわち、ＭＯＤＥ信号がＬｏｗレベルの
ときは、インバータ４９を介してＮ型ＭＯＳトランジス
タ５２が導通し内部クロック信号（１）を遅延回路５０
で遅らせた信号がＤ型フリップフロップ回路５３のラッ
チ信号として用いられ（遅延回路５０の遅延時間分の入
力セットアップタイムが確保される）、一方、ＭＯＤＥ
信号がＨｉｇｈレベルのときは、Ｎ型ＭＯＳトランジス
タ５１が導通し内部クロック信号（１）そのものがＤ型
フリップフロップ回路５３のラッチ信号として用いられ
る。
ときは、インバータ４９を介してＮ型ＭＯＳトランジス
タ５２が導通し内部クロック信号（１）を遅延回路５０
で遅らせた信号がＤ型フリップフロップ回路５３のラッ
チ信号として用いられ（遅延回路５０の遅延時間分の入
力セットアップタイムが確保される）、一方、ＭＯＤＥ
信号がＨｉｇｈレベルのときは、Ｎ型ＭＯＳトランジス
タ５１が導通し内部クロック信号（１）そのものがＤ型
フリップフロップ回路５３のラッチ信号として用いられ
る。
【００６６】図４および図５において、ＭＯＤＥ−ＳＥ
Ｔコマンド（状態設定コマンド：ＣＳＢ、ＲＡＳＢ、Ｃ
ＡＳＢおよびＷＥＢがＬｏｗレベル）が入力されると、
ＭＯＤＥ−ＳＥＴコマンド信号がＨｉｇｈとなる。
Ｔコマンド（状態設定コマンド：ＣＳＢ、ＲＡＳＢ、Ｃ
ＡＳＢおよびＷＥＢがＬｏｗレベル）が入力されると、
ＭＯＤＥ−ＳＥＴコマンド信号がＨｉｇｈとなる。
【００６７】次に、Ｄ型フリップフロップ回路５４にお
いて、内部アドレス信号ＩＡ２がＭＯＤＥ−ＳＥＴ信号
によってラッチされ、ＭＯＤＥ信号がＬｏｗまたはＨｉ
ｇｈレベルに設定される。
いて、内部アドレス信号ＩＡ２がＭＯＤＥ−ＳＥＴ信号
によってラッチされ、ＭＯＤＥ信号がＬｏｗまたはＨｉ
ｇｈレベルに設定される。
【００６８】図４では、ＭＯＤＥ信号がＨｉｇｈレベル
に遷移する例を示してある。
に遷移する例を示してある。
【００６９】同様に、内部アドレス信号ＩＡ０、ＩＡ１
がＭＯＤＥ−ＳＥＴ信号によってラッチされ、論理回路
５５を通して、ＣＡＳレイテンシを規定する制御信号Ｃ
ＬＴ１〜ＣＬＴ３の論理値が決定される。なお、図５は
アドレス信号Ａ０〜Ａ２を用いた一例を示している。
がＭＯＤＥ−ＳＥＴ信号によってラッチされ、論理回路
５５を通して、ＣＡＳレイテンシを規定する制御信号Ｃ
ＬＴ１〜ＣＬＴ３の論理値が決定される。なお、図５は
アドレス信号Ａ０〜Ａ２を用いた一例を示している。
【００７０】さらに、入力セットアップタイム、入力ホ
ールドタイムを含めて説明する。
ールドタイムを含めて説明する。
【００７１】図２、図３とも、ＭＯＤＥ信号がＬｏｗレ
ベルの時は入力セットアップタイムのみ重視したラッチ
タイミング、ＭＯＤＥ信号がＨｉｇｈレベルの時は入力
ホールドタイムのみ重視したラッチタイミングになるよ
うにそれぞれ設計する。
ベルの時は入力セットアップタイムのみ重視したラッチ
タイミング、ＭＯＤＥ信号がＨｉｇｈレベルの時は入力
ホールドタイムのみ重視したラッチタイミングになるよ
うにそれぞれ設計する。
【００７２】これは、Ｄ型フリップフロップ回路の入力
信号と内部クロック信号（１）と遅延回路のタイミング
調整のみであり、従来の入力セットアップタイム、及び
入力ホールドタイムをどららも考慮して設計する場合に
比べ、自由度が２倍になるため、設計が容易に行える
（特にタイミング設計を容易にする）。
信号と内部クロック信号（１）と遅延回路のタイミング
調整のみであり、従来の入力セットアップタイム、及び
入力ホールドタイムをどららも考慮して設計する場合に
比べ、自由度が２倍になるため、設計が容易に行える
（特にタイミング設計を容易にする）。
【００７３】そこで、入力セットアップタイムのみを重
視するシステムでは、ＭＯＤＥ−ＳＥＴコマンド（状態
設定コマンド：ＣＢＳ、ＲＡＳＢ、ＣＡＳＢおよびＷＥ
ＢがＬｏｗレベル）とアドレス入力によってＭＯＤＥ信
号をＬｏｗレベルに設定し使用する。
視するシステムでは、ＭＯＤＥ−ＳＥＴコマンド（状態
設定コマンド：ＣＢＳ、ＲＡＳＢ、ＣＡＳＢおよびＷＥ
ＢがＬｏｗレベル）とアドレス入力によってＭＯＤＥ信
号をＬｏｗレベルに設定し使用する。
【００７４】また、入力ホールドタイムのみを重視する
システムでは、ＭＯＤＥ−ＳＥＴコマンド（状態設定コ
マンド：ＣＳＢ、ＲＡＳＢ、ＣＡＳＢおよびＷＥＢがＬ
ｏｗレベル）とアドレス入力によってＭＯＤＥ信号をＨ
ｉｇｈレベルに設定し使用すればよい。
システムでは、ＭＯＤＥ−ＳＥＴコマンド（状態設定コ
マンド：ＣＳＢ、ＲＡＳＢ、ＣＡＳＢおよびＷＥＢがＬ
ｏｗレベル）とアドレス入力によってＭＯＤＥ信号をＨ
ｉｇｈレベルに設定し使用すればよい。
【００７５】
【発明の効果】以上説明したように、本発明によれば、
状態設定回路と状態設定回路の出力信号により制御され
るスイッチを有し、前記入力手段の出力信号とその出力
信号を遅延回路により遅らせた信号を、スイッチにより
切り替え、内部クロック信号によりいずれか一方をラッ
チする構成、または内部クロック信号とその内部クロッ
ク信号を遅延回路により遅らせた信号を、スイッチによ
り切り替え、いずれか一方で入力手段の出力信号をラッ
チする構成としたことによって、状態設定コマンドとア
ドレスキーによってシステムで使用する状態に設定可能
であり、高周波製品においても入力セットアップ、入力
ホールドタイムが製品グレードを決定するというような
ことがなく、設計自由度が２倍とされ、製品設計を容易
化するという効果を有する。
状態設定回路と状態設定回路の出力信号により制御され
るスイッチを有し、前記入力手段の出力信号とその出力
信号を遅延回路により遅らせた信号を、スイッチにより
切り替え、内部クロック信号によりいずれか一方をラッ
チする構成、または内部クロック信号とその内部クロッ
ク信号を遅延回路により遅らせた信号を、スイッチによ
り切り替え、いずれか一方で入力手段の出力信号をラッ
チする構成としたことによって、状態設定コマンドとア
ドレスキーによってシステムで使用する状態に設定可能
であり、高周波製品においても入力セットアップ、入力
ホールドタイムが製品グレードを決定するというような
ことがなく、設計自由度が２倍とされ、製品設計を容易
化するという効果を有する。
【図１】本発明の一実施形態の構成を示すブロック図で
ある。
ある。
【図２】図１に示した本発明の一実施形態におけるラッ
チ回路２、２２、３１の構成の一例を示す図である。
チ回路２、２２、３１の構成の一例を示す図である。
【図３】図１に示した本発明の一実施形態におけるラッ
チ回路２、２２、３１の構成の別の例を示す図である
チ回路２、２２、３１の構成の別の例を示す図である
【図４】図１に示した本発明の一実施形態における状態
設定コマンド時における信号波形図である。
設定コマンド時における信号波形図である。
【図５】図１に示した本発明の一実施形態における状態
設定回路３３の構成の一例を示す図である。
設定回路３３の構成の一例を示す図である。
【図６】従来例の構成を示すブロック図である。
【図７】ＡＣＴＩＶＥコマンド入力時における信号波形
を示す図である。
を示す図である。
【図８】ＲＥＡＤ／ＷＲＩＴＥコマンド入力時における
信号波形を示す図である。
信号波形を示す図である。
【図９】入力セットアップタイム、入力ホールドタイム
を説明するための図である。
を説明するための図である。
【図１０】ラッチ回路の構成を説明するための図であ
る。
る。
１、２１、３２、３４ 入力回路 ２、５、１９、２２、３１ ラッチ回路 ３ 列アドレスバッファ ４ 列デコーダ ６ 列選択信号 ７ 行アドレスバッファ ８ 行デコーダ ９ 行選択信号 １０ メモリセルアレイ １１ 列アドレス制御回路 １２ 列アドレス許可信号 １３ 行アドレス制御回路 １４ ＡＲＡＥ（Ａバンク行アドレス許可信号） １５ ＢＲＡＥ（Ｂバンク行アドレス許可信号） １６ センスアンプ １７ Ｒ／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス １８ データアンプ ２０ 出力回路 ２３ ＡＣＴＩＶＥコマンド信号 ２４ ＷＲＩＴＥコマンド信号 ２５ ＲＥＡＤコマンド信号 ２６ 書き込み制御回路 ２７ 読み出し制御回路 ２８ データアンプ制御回路 ２９ 出力許可信号 ３０ 内部ＣＬＫ信号（３）許可信号 ３３ 状態設定回路 ３５ 内部ＣＬＫ信号発生回路 ３６ 内部ＣＬＫ信号（１） ３７、４３、５５ 論理回路 ３８ 内部ＣＬＫ信号（２） ３９、５０ 遅延回路 ４０ 内部ＣＬＫ信号（５） ４１ 内部ＣＬＫ信号（６） ４２ 内部ＣＬＫ信号（７） ４４ 内部ＣＬＫ信号（３） ４５、４６、４７、４８ 端子 ４９ インバータ ５１、５２ Ｎ型ＭＯＳトランジスタ ５３、５４、５６ Ｄ型フリップフロップ回路
Claims (2)
- 【請求項１】外部クロックから生成される内部クロック
に同期して動作する同期型のＤＲＡＭからなる半導体記
憶装置において、状態設定コマンド入力と、アドレス入力により、 状態を
設定するための信号を出力する状態設定回路を備え、アドレス入力信号、コマンド入力信号、及びデータ入力
信号を、前記内部クロックでそれぞれラッチするアドレ
スラッチ回路、コマンドラッチ回路、及びデータラッチ
回路の各々が 、 前記状態設定回路の出力信号により制御されるスイッチ
と、 前記アドレス入力信号、コマンド入力信号、データ入力
信号をそれぞれ遅延させる遅延回路と、を有し、 前記アドレス入力信号、コマンド入力信号、及びデータ
入力信号をそれぞれそのまま入力するか、前記各遅延回
路により遅らせた前記アドレス入力信号、コマンド入力
信号及びデータ入力信号を入力するかを、前記アドレス
ラッチ回路、前記コマンドラッチ回路、及び前記データ
ラッチ回路のそれぞれの前記スイッチで切り替え、前記
アドレス入力信号、コマンド入力信号、及びデータ入力
信号の切り替わりから前記外部クロック信号の立ち上が
りまでの時間で規定される入力セットアップタイム、も
しくは前記外部クロック信号の立ち上がりから前記アド
レス入力信号、コマンド入力信号、及びデータ入力信号
の次の切り替わりまでの時間で規定される入力ホールド
タイムのいずれか一方を、所定時間分確保したことを特
徴とする半導体記憶装置。 - 【請求項２】前記アドレスラッチ回路、コマンドラッチ
回路、及びデータラッチ回路の前記各ラッチ回路が、前記ラッチ回路の入力信号と 、前記ラッチ回路の入力信
号を前記遅延回路で遅延させた信号とを入力し、前記状
態設定回路の出力信号を切替制御信号として入力するス
イッチと、前記スイッチの出力端をデータ入力端に接続し、前記内
部クロックをクロック 入力端に入力するＤ型フリップフ
ロップと、 を備えた ことを特徴とする請求項１記載の半導体記憶装
置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273616A JP2907081B2 (ja) | 1995-09-26 | 1995-09-26 | 半導体記憶装置 |
| TW085110461A TW318934B (ja) | 1995-09-26 | 1996-08-28 | |
| EP96114143A EP0766251B1 (en) | 1995-09-26 | 1996-09-04 | Semiconducteur memory device having extended margin in latching input signal |
| DE69619918T DE69619918T2 (de) | 1995-09-26 | 1996-09-04 | Halbleiterspeicheranordnung mit erweitertem Bereich eines verriegelbaren Eingangssignals |
| US08/712,875 US5748553A (en) | 1995-09-26 | 1996-09-12 | Semiconductor memory device having extended margin in latching input signal |
| KR1019960041591A KR100222812B1 (ko) | 1995-09-26 | 1996-09-23 | 입력 신호 래치시 연장 마진을 갖는 반도체 메모리 디바이스 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7273616A JP2907081B2 (ja) | 1995-09-26 | 1995-09-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0991956A JPH0991956A (ja) | 1997-04-04 |
| JP2907081B2 true JP2907081B2 (ja) | 1999-06-21 |
Family
ID=17530219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7273616A Expired - Lifetime JP2907081B2 (ja) | 1995-09-26 | 1995-09-26 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5748553A (ja) |
| EP (1) | EP0766251B1 (ja) |
| JP (1) | JP2907081B2 (ja) |
| KR (1) | KR100222812B1 (ja) |
| DE (1) | DE69619918T2 (ja) |
| TW (1) | TW318934B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2988392B2 (ja) * | 1996-08-09 | 1999-12-13 | 日本電気株式会社 | 半導体メモリ集積回路 |
| JPH10162573A (ja) * | 1996-11-29 | 1998-06-19 | Nec Corp | 半導体記憶装置 |
| KR100230407B1 (ko) * | 1997-02-17 | 1999-11-15 | 윤종용 | 반도체장치의 클럭 발생회로 및 클럭발생방법 |
| US5912846A (en) * | 1997-02-28 | 1999-06-15 | Ramtron International Corporation | Serial ferroelectric random access memory architecture to equalize column accesses and improve data retention reliability by mitigating imprint effects |
| JP4059951B2 (ja) * | 1997-04-11 | 2008-03-12 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US5848022A (en) * | 1997-05-02 | 1998-12-08 | Integrated Silicon Solution Inc. | Address enable circuit in synchronous SRAM |
| US5930182A (en) * | 1997-08-22 | 1999-07-27 | Micron Technology, Inc. | Adjustable delay circuit for setting the speed grade of a semiconductor device |
| DE19964449B4 (de) * | 1998-06-30 | 2013-01-31 | Fujitsu Semiconductor Ltd. | Integrierte Halbleiterschaltung |
| US6279071B1 (en) * | 1998-07-07 | 2001-08-21 | Mitsubishi Electric And Electronics Usa, Inc. | System and method for column access in random access memories |
| JP4034886B2 (ja) * | 1998-10-13 | 2008-01-16 | 富士通株式会社 | 半導体装置 |
| US20050132128A1 (en) * | 2003-12-15 | 2005-06-16 | Jin-Yub Lee | Flash memory device and flash memory system including buffer memory |
| US9171600B2 (en) | 2013-09-04 | 2015-10-27 | Naoki Shimizu | Semiconductor memory device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
| US4763303A (en) * | 1986-02-24 | 1988-08-09 | Motorola, Inc. | Write-drive data controller |
| JPS63253592A (ja) * | 1987-04-10 | 1988-10-20 | Nec Corp | 集積回路 |
| JP2830594B2 (ja) * | 1992-03-26 | 1998-12-02 | 日本電気株式会社 | 半導体メモリ装置 |
| JPH0737389A (ja) * | 1993-07-20 | 1995-02-07 | Mitsubishi Electric Corp | 半導体装置 |
| US5493530A (en) * | 1993-08-26 | 1996-02-20 | Paradigm Technology, Inc. | Ram with pre-input register logic |
| JP2697633B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
| JP2697634B2 (ja) * | 1994-09-30 | 1998-01-14 | 日本電気株式会社 | 同期型半導体記憶装置 |
-
1995
- 1995-09-26 JP JP7273616A patent/JP2907081B2/ja not_active Expired - Lifetime
-
1996
- 1996-08-28 TW TW085110461A patent/TW318934B/zh not_active IP Right Cessation
- 1996-09-04 EP EP96114143A patent/EP0766251B1/en not_active Expired - Lifetime
- 1996-09-04 DE DE69619918T patent/DE69619918T2/de not_active Expired - Lifetime
- 1996-09-12 US US08/712,875 patent/US5748553A/en not_active Expired - Lifetime
- 1996-09-23 KR KR1019960041591A patent/KR100222812B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0766251A3 (en) | 1999-09-15 |
| KR970017629A (ko) | 1997-04-30 |
| TW318934B (ja) | 1997-11-01 |
| JPH0991956A (ja) | 1997-04-04 |
| EP0766251A2 (en) | 1997-04-02 |
| DE69619918T2 (de) | 2002-09-19 |
| DE69619918D1 (de) | 2002-04-25 |
| US5748553A (en) | 1998-05-05 |
| KR100222812B1 (ko) | 1999-10-01 |
| EP0766251B1 (en) | 2002-03-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990302 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080402 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090402 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100402 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110402 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120402 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130402 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140402 Year of fee payment: 15 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |