JP4610691B2 - 半導体メモリ装置のデータ入力回路及びデータ入力方法 - Google Patents

半導体メモリ装置のデータ入力回路及びデータ入力方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は集積回路に係り、特に同期式半導体メモリ装置のデータ入力回路及びデータ入力方法に関する。
【０００２】
【従来の技術】
コンピュータシステムにおいてメインメモリとして用いられる半導体メモリ装置は、メモリセルにデータを入出力することによってその役割を行う。このような導半導体メモリ装置のデータ入出力速度はコンピュータシステムの動作速度を決定する非常に重要な要素となる。
【０００３】
このような研究の結果として誕生した製品がシステムから発生する外部クロック信号に同期して内部の回路が制御される同期式半導体メモリ装置(SDRAM:Synchronous DRAM)である。SDRAMは単一データ率SDRAM(SDR SDRAM:Single Data RateSDRAM)と二重データ率SDRAM(DDR SDRAM:Double Data Rate SDRAM)とに分類されうる。SDR SDRAMは外部クロック信号の立上りまたは立下り端部に応答して１周期の間に１つのデータが入力または出力される。反面にDDR SDRAMは外部クロック信号の立上り及び立下り端部に応答して１周期の間に２つのデータが入力または出力される。
【０００４】
従って、DDR SDRAMは外部クロック信号の立上り及び立下り端部に各々応答して順次に入力されるデータを並列データに転換するデータ入力回路を内蔵する。本発明の理解のためにDDR SDRAMの動作特性をSDR SDRAMと比較すれば、次の通りである。第１、SDR SDRAMは外部のシステムクロックに同期されてデータ入力がセットアップされるが、DDR SDRAMはデータストローブピンを通して入力されるデータストローブ信号に同期されてデータ入力がセットアップされる。第２、SDR SDRAMは有効データが外部のシステムクロックの１周期を単位でセットアップされるが、DDR SDRAMは１/２周期を単位で有効データがセットアップされる。第３、SDR SDRAMは書込待ち時間が０なので、データ入力がセットアップされるクロックに同期されてSDRAMの記憶素子に書込まれる。反面にDDR SDRAMはデータ入力がセットアップされるクロックから１クロック後のクロックに同期してSDRAMの記憶素子に書込まれる。
【０００５】
図１は従来のDDR SDRAMのデータ入力回路を示す図面である。図１を参照すれば、従来のデータ入力回路１００はデータ入力バッファ１０１、データストローブバッファ１０３を含む。データ入力バッファ１０１は外部から入力される入力データをバッファリングして内部データDINTとして発生し、データストローブバッファ１０３は外部から入力されるデータストローブ信号DSEXTをバッファリングして初期データストローブ信号DSINITIALとして発生する。そして、内部ストローブ発生回路１０５は初期データストローブ信号DSINITIALを一定時間遅延して内部データストローブ信号DSINTとして発生する回路であって、図２に示されたように、多数個のインバータチェーンとキャパシタで構成される。
【０００６】
図３は図１に示された従来のデータ入力回路のデータセットアップ回路１０７を具体的に示す回路図であって、図４は従来のデータ入力回路においてバースト長が４の場合の主要端子のタイミング図である。図３のデータセットアップ回路には遅延部３０１が含まれる。遅延部３０１は内部データDINTを一定時間遅延して遅延データDDELAYEDとして発生する回路であって、多数個のインバータチェーンとキャパシタで構成される。そして、順次に入力される遅延データDDELAYEDは、図４に示されたように、内部データストローブ信号DSINTと内部クロック信号ICLKによって制御されて各々並列データDF,DSとして出力される。最初のクロックCLK１から入力命令が発生する(即ち、/WRITEが"ロー"に活性化される。)と仮定すれば、第１及び第２データD１、D２は２番目の外部クロックCLK２に同期されてセットアップされ、３番目の外部クロックCLK３に同期して各々DF,DSとして出力される。そして、第３及び第４データD３、D４は３番目の外部クロックCLK３に同期されてセットアップされ、４番目の外部クロックCLK４に同期されて各々DF,DSとして出力される。
【０００７】
ここで、内部クロック信号ICLKは外部のシステムクロック信号CLKに同期して発生される内部信号である。ところが、図１乃至図３に示された従来のデータ入力回路はデータセットアップ回路１０７に遅延部３０１を含み、内部ストローブ発生回路１０５をインバータチェーンとキャパシタよりなる遅延回路を構成する。このように従来のデータ入力回路に遅延部３０１及び遅延回路が含まれる理由は次の通りである。
【０００８】
一般に、DDR SDRAMにおいてポストアンブル(Post-Amble)区間が１/２クロックである。従って、４番目のデータD４の入力を示す時点T４から１/２クロック後にデータストローブ信号DSEXTはハイインピーダンス状態となる。しかし、遅延回路で構成される内部ストローブ発生回路１０５により、内部データストローブ信号DSINTが不確定状態(Unknown State)となる時点で内部クロック信号ICLKは"ハイ"状態となる。従って、伝送ゲート３１２、３１４が全て"ターンオフ"状態となる。従って、２つの並列データDF,DSが不確定状態となることが防止される。
【０００９】
もし、従来のデータ入力回路において内部ストローブ発生回路１０５と遅延部３０１とがなければ、図５に示されたように、４番目のクロック信号CLK４が"ハイ"になる前に内部データストローブ信号DSINTは不確定状態となる。従って、４番目おクロック信号CLK４によって発生される２つの並列データDF,DSは不確定状態が出力される。このような従来の入力データ回路における内部ストローブ発生回路１０５による遅延時間とデータセットアップ回路１０７の遅延部３０１による遅延時間は温度や動作電圧に応じて変わる場合があるので、データ入力セットアップマージンが足りなくなる問題点を発生する。
【００１０】
【発明が解決しようとする課題】
本発明の目的はデータ入力セットアップマージンを大きくするデータ入力回路及びデータ入力方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記本発明の目的を達成するための一面は、外部クロック信号に同期する同期式半導体メモリ装置のデータ入力回路に関する。本発明のデータ入力回路は制御信号発生回路、内部ストローブ発生回路及びデータセットアップ回路を具備する。前記制御信号発生回路は入力命令及び入力データのバースト長情報を入力し、指定されたバースト長のデータが入力される間に活性化されるストローブ制御信号を発生する。前記内部ストローブ発生回路は前記ストローブ制御信号に応答してイネーブルされて外部データストローブ信号に同期し、指定されたバースト長のデータが入力されるとディスエーブルされる内部データストローブ信号を発生する。前記データセットアップ回路は順次に受信される入力データを前記内部データストローブ信号に応答して並列データに転換する。
【００１２】
前記本発明の他の目的を達成するための本発明の他の一面は、データストローブ信号によってデータの入力が制御される同期式半導体メモリ装置のデータ入力方法に関する。本発明のデータ入力方法は入力されるデータのバースト長を決定する段階と、データ入力命令を発生する段階と、前記データ入力命令発生から所定時間後に、前記データストローブ信号を活性化する段階と、前記データストローブ信号に位相遷移に応答してデータが入力される段階と、入力されるデータの数をカウンティングする段階と、前記データバースト長に該当するデータが入力されると、前記データストローブ信号を非活性化してデータがさらに入力されることを遮断する段階とを具備する。
【００１３】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照すべきである。以下、添付した図面に基づいて本発明の望ましい実施形態を詳しく説明する。各図面に対し、同じ部材番号は同じ部材であることを示す。図６は本発明の一実施形態に係るデータ入力回路を示す図面である。
【００１４】
これを参照すれば、本発明のデータ入力回路６００はデータ入力バッファ６０１、データストローブバッファ６０３、制御信号発生回路６０５、内部ストローブ発生回路６１１、データセットアップ回路６１３を含む。データ入力バッファ６０１は外部から受信される入力データDEXTをバッファリングして内部データDINTとして発生する。データストローブバッファ６０３は外部から入力されるデータストローブ信号DSEXTをバッファリングして初期データストローブ信号DSINITIALを発生する。データストローブ信号DSEXTはデータの入力を制御する信号であって、具体的に、二重データ率(DDR:Double Data Rare)モードでは一回の遷移によって一つのデータが入力または出力されることを示す。データ入力バッファ６０１とデータストローブバッファ６０３の構成及び作用は当業者には自明なものなので、本明細書ではその詳細な記述は略す。
【００１５】
制御信号発生回路６０５は入力命令によって発生される第１及び第２入力命令信号IC1,IC2及び入力されるデータのバースト長に対する情報を示す入力バースト信号B2,B4,B8、…)を受信し、ストローブ制御信号CDSを発生する。ストローブ制御信号CDSは指定されたバースト長のデータが入力される間に活性化される。具体的に、制御信号発生回路６０５は入力制御部６０７及びバーストカウンター６０９を具備する。
【００１６】
入力制御部６０７はバースト信号B2,B4,B8…及び第１乃至第２入力命令信号IC1,IC2を入力し、ストローブ制御信号CDS及びカウンター制御信号CCOUNTERを発生する。ここで、バースト信号B2,B4,B8…は入力されるデータのバースト長に対する情報を含む信号である。第１入力命令信号IC1は入力命令に応答してパルス状に現れる信号であって、本発明のデータ入力回路を含む半導体装置が入力モードに進入されることを示す。そして、第２入力命令信号IC2は、本発明のデータ入力回路を含む半導体装置が入力モード状態に存し続けることを示す信号である。
【００１７】
ストローブ制御信号CDSは入力モードにおいてデータが入力されるデータのバースト長(burst length)に対応する区間の間に活性化される信号であって、内部ストローブ発生回路６１１に提供される。そして、カウンター制御信号CCOUNTERはバーストカウンター６０９に提供される信号であって、入力命令信号の発生後、最初に発生する反転クロック信号/CLKに応答して活性化され、所定数のデータが入力された後に非活性化される。ここで、反転クロック信号/CLKは外部から入力されるクロック信号CLK（図示せず）の反転信号である。
【００１８】
バーストカウンター６０９はカウンター制御信号CCOUNTERの活性に応答してイネーブルされる。バーストカウンター６０９は第１入力命令信号IC1、初期データストローブ信号DSINITIALを入力し、入力されるデータ数をカウンティングする。そして、入力されたデータの数を示すカウンティング信号CSiは入力制御部６０７に提供される。そして、カウンティング信号CSiの組合は既に入力されたデータ数を示す。バーストカウンター６０９は、後述する図７に基づいて具体的に記述される。
【００１９】
内部ストローブ発生回路６１１はストローブ制御信号CDSと初期データストローブ信号DSINITIALとを受信し、内部データストローブ信号DSINTを発生する。即ち、内部ストローブ発生回路６１１はストローブ制御信号CDSの"ロー"への活性によってイネーブルされ、窮極的にはデータストローブ信号DSEXTに応答する。内部ストローブ発生回路６１１は後述する図１１に基づいて具体的に記述される。データセットアップ回路６１３は内部データストローブ信号DSINTと内部クロック信号ICLKによって制御され、データ入力バッファ６０１から順次に発生する２つの内部データDINTを並列データDF,DSに転換してメモリセル(図示せず)に提供する。データセットアップ回路６１１は、後述する図１２に基づいて具体的に記述される。
【００２０】
図７は図６のバーストカウンター６０９を示す回路図である。図７には８つまでのデータバーストをカウンティングしうるバーストカウンターが例として記述される。図７に示されたバーストカウンター６０９は１つの予備カウンター７０７及び２つの主カウンター７０３、７０５を具備する。ナンドゲート７０１は第１入力命令信号IC1の反転信号とカウンター制御信号CCOUNTERとを論理積して反転する。従って、予備カウンター７０７及び主カウンター７０３、７０５はカウンター制御信号CCOUNTERが"ロー"に非活性されるか、または第１入力命令信号IC1が活性によってリセットされる。即ち、入力命令が発生すれば、予備カウンター７０７及び主カウンター７０３、７０５はリセットされる。そして、予備カウンター７０７及び主カウンター７０３、７０５の出力信号の第１乃至第３カウンティング信号CSiは"ロー"にリセットされる。
【００２１】
前述したように、初期データストローブ信号DSINITIALはDDRモードにおいて立上り及び立下り遷移時、外部からデータが入力されることを示す。本実施形態において、初期データストローブ信号DSINTIALが位相遷移を繰り返すと続けてデータが入力される。第１カウンティング信号C S1 は入力される初期データストローブ信号DSINITIALの立下り端部毎に位相遷移を行う。そして、第２カウンティング信号C S2 は主カウンター７０５のキャリCARRYが"ロー"に活性化された状態で、第１カウンティング信号C S1 の立下り端部に応答して位相遷移を繰り返す。そして、第３カウンティング信号C S3 は主カウンター７０３のキャリCARRYが"ロー"に活性化された状態で、第２カウンティング信号C S2 の立下り端部に応答して位相遷移を繰り返す。
【００２２】
図７を参照すれば、主カウンター７０５のキャリCARRYは第１カウンティング信号C S1 が"ハイ"の状態の時、"ロー"に活性化される。そして、主カウンター７０３のキャリCARRYは第１及び第２カウンティング信号C S1~2 が全て"ハイ"の状態の時、"ロー"に活性化される。図７の予備カウンター７０７及び主カウンター７０３、７０５は続く図８及び図９に基づいて具体的に記述される。
【００２３】
図８は図７の予備カウンター７０７を示す具体的な回路図である。これを参照すれば、予備カウンター７０７は第１及び第２伝送部８０１、８０５、第１及び第２ラッチ部８０３、８０７、及びノアゲート８０９を具備する。ノアゲート８０９はリセット信号RESETと初期データストローブ信号DSINITIALの反転信号/DSINITIALを論理和して反転する。ここで、リセット信号RESETはナンドゲート７０１（図７参照）の出力信号に連結される。リセット信号RESETが"ロー"にディスエーブルされると、予備カウンター８０７はイネーブルされて/DSINITIALの位相遷移に応答する。即ち、/DSINITIALが"ハイ"から"ロー"に位相遷移されると、第１伝送部８０１が"ターンオン"される。そして、/DSINITIALが"ロー"から"ハイ"に位相遷移されると、第２伝送部８０５が"ターンオン"される。
【００２４】
従って、/DSINITIALが再び非活性化される度に、第１カウンティング信号C S1 は位相遷移を繰り返す。図９は図７の主カウンター７０３、７０５を示す具体的な回路図である。本発明の望ましい実施形態によれば、主カウンター７０３、７０５は相等しい構成に具現される。従って、本明細書では、説明の便宜上、主カウンター７０３、７０５の出力信号の第２及び第３カウンティング信号C S2~3 は単にカウンティング信号CSiで表される。
【００２５】
主カウンターは図８に示された予備カウンター７０７とほぼ同じ構成及び作用を有する。但し、ノアゲート９０９は３つの入力端者を有するが、入力端子にはリセット信号RESETと/DSINITIAL及びキャリCARRYが連結される。従って、リセット信号RESETとキャリCARRYが"ロー"の状態で、予備カウンター７０７はイネーブルされて/DSINITIALの位相遷移に応答する。即ち、リセット信号RESETとキャリCARRYが全て"ロー"の状態で、/DSINITIALが非活性される度に、カウンティング信号CSiは位相遷移を繰り返す。図１０は図６の入力制御部６０７を示す具体的な回路図である。これを参照すれば、入力制御部６０７はカウンティング応答部１００１、ラッチ部１００３及びカウンター制御信号発生部１００５を具備する。
【００２６】
カウンティング応答部１００１は入力されるデータのデータバーストを指定する。そして、カウンティング応答部１００１は、所定数のデータの入力が終わると、その出力信号IS1の位相を遷移する。ラッチ部１００３は第１入力命令信号IC1が"ハイ"に活性化されると、イネーブルされてカウンティング応答部１００１の出力信号IS1に応答する。そして、第２入力命令信号IC2が"ハイ"になれば、ラッチ部１００３の出力信号IS2は"ハイ"にラッチされる。この際、ラッチ部１００３の出力信号IS2の反転信号と連結されるストローブ制御信号CDSは"ロー"に活性化される。そして、第１入力命令信号IC1が"ロー"になっても、ラッチ部１００３の出力信号IS2は"ハイ"を保ち続ける。
【００２７】
引き続き、第２入力命令信号IC2が"ハイ"の状態で、所定数のデータが入力されてカウンティング応答部１００１の出力信号IS1が"ロー"に位相遷移されると、ラッチ部１００３の出力信号IS2は"ロー"になり、ストローブ制御信号CDSは"ハイ"に非活性化される。カウンター制御信号発生部１００５は具体的に第１及び第２伝送部１００５a、１００５cと第１乃至第２ラッチ１００５b、１００５dとを具備する。第１伝送部１００５aは反転クロック信号/CLKの立下り遷移に応答してラッチ部１００３の出力信号IS2を伝送する。そして、第１ラッチ１００５bは第１伝送部１００５aによって伝送された信号をラッチする。第２伝送部１００５cは反転クロック信号/CLKの立上り遷移に応答して第１ラッチ１００５aの出力信号を伝送する。そして、第２ラッチ１００５dは第２伝送部１００５cによって伝送された信号をラッチし、カウンター制御信号CCOUNTERを発生する。ここで、反転クロック信号/CLKは外部から入力されるクロック信号CLKの反転信号である。
【００２８】
データバーストが４なので、バースト信号B4は"ハイ"で、バースト信号B2及びB8は"ロー"である。そして、DDRモードなので、初期データストローブ信号DSINITIALの位相遷移毎にデータが入力されることを示す。まず、第１入力命令信号IC1が"ハイ"になると、ラッチ部１００３の出力信号IS2は"ハイ"にラッチされ、ストローブ制御信号CDSは"は"ロー"に活性化される。そして、第２入力命令信号IC2が"ハイ"に活性化され、初期データストローブ信号DSINITIALが２回の活性及び非活性を行うと、即ち、入力される４個のデータのセットアップが完了されると、第１カウンティング信号C S1 が"ロー"となり、第２カウンティング信号C S2 は"ハイ"となる。
【００２９】
この際、カウンティング応答部１００１の出力信号IS1は"ハイ"から"ロー"に位相遷移され、ラッチ部１００３の出力信号IS2は"ロー"となる。そして、ストローブ制御信号CDSは"ハイ"に非活性化される。引き続き、反転クロック信号/CLKの"ハイ"への立上り遷移に応答し、カウンター制御信号CCOUNTERが"ロー"に非活性化される。そして、予備カウンター７０７及び主カウンター７０３、７０５がリセットされ、第１乃至第３カウンティング信号C S1~3 が全て"ロー"となる。
【００３０】
図１１は図６の内部ストローブ発生回路６１１を示す具体的な回路図である。これを参照すれば、内部ストローブ発生回路６１１は論理ゲート１１０３と反転バッファ１１０５、１１０７、１１０９を具備する。論理ゲート１１０３はストローブ制御信号CDSの"ロー"への活性化に応答してイネーブルされ、データストローブ信号DSINITIALに応答する。従って、論理ゲート１１０３はストローブ制御信号CDSが"ハイ"に非活性化されると、ディスエーブルされ、これ以上データストローブ信号DSINITIALに応答しない。望ましくは論理ゲート１１０３はストローブ制御信号CDSの反転信号と初期データストローブ信号DSINITIALとを入力信号とするナンドゲートである。３つのインバータよりなる反転バッファ１１０５、１１０７、１１０９は論理ゲート１１０３の出力信号を反転して内部データストローブ信号DSINTとしてデータセットアップ回路６１３(図６参照)に供給する。
【００３１】
図１２は図６のデータセットアップ回路６１３を示す具体的な回路図である。これを参照すれば、データセットアップ回路６１３はストローブ応答部１２０１、クロック応答部１２０２を具備する。ストローブ応答部１２０１は内部データストローブ信号DSINTの立下り端部に同期し始めて入力される内部データDINTを第１パスN１２０３→N１２０５→N１２０９→N１２１３を通してクロック応答部１２０２に伝送し、内部データストローブ信号DSINTの立上り端部に同期し始めて入力される内部データDINTを第２パスN１２０３→N１２０７→N１２１１を通してクロック応答部１２０２に伝送する。
【００３２】
第１パスN１２０３→N１２０５→N１２０９→N１２１３には内部データストローブ信号DSINTの立下り端部に応答して"ターンオン"される伝送ゲート１２０４、１２１０と内部データストローブ信号DSINTの立上り端部に応答して"ターンオン"される伝送ゲート１２０６が交互に配置される。そして、伝送ゲート１２０４、１２０６、１２１０の後段にはラッチ１２４２、１２４４、１２４６が存在し、伝送ゲート１２０４、１２０６、１２１０によって伝送されたデータをラッチする。従って、内部データストローブ信号DSINTの遷移に応答し、奇数番目に入力される内部データDINTまたは偶数番目に入力される内部データが順次に伝送される。
【００３３】
第２パスN１２０３→N１２０７→N１２１１には内部データストローブ信号DSINTの立上り端部に応答して"ターンオン"される伝送ゲート１２３０と内部データストローブ信号DSINTの立下り端部に応答して"ターンオン"される伝送ゲート１２０８が交互に配置される。そして、伝送ゲート１２３０、１２０８の後段にはラッチ１２４８、１２５０が存在し、伝送ゲート１２３０、１２０８によって伝送されたデータをラッチする。従って、内部データストローブ信号DSINTの遷移に応答し、奇数番目に入力される内部データDINTまたは偶数番目に入力される内部データが順次に伝送される。
【００３４】
図１２に示された本発明の望ましい実施形態に係るデータセットアップ回路は、奇数番目に入力される内部データDINTは第１パスN１２０３→N１２０５→N１２０９→N１２１３を通して伝送され、偶数番目に入力される内部データDINTは第２パスN１２０３→N１２０７→N１２１１を通して伝送される。クロック応答部１２０２は第３パスN１２１３→N１２１９→DFと第４パスN１２１１→N１２１７→N１２２１→DSとで構成される。第３パスN１２１３→N１２１９→DFは内部クロック信号ICLKに応答してストローブ応答部１２０１の第１パスN１２０３→N１２０５→N１２０９→N１２１３を通して伝送されたデータを伝送する。第３パスは内部クロック信号ICLKが"ロー"及び"ハイ"の時、各々"ターンオン"される伝送ゲート１２１４、１２１６を含む。そして、伝送ゲート１２１４、１２１６の後段にはラッチ１２５２、１２５４が存在し、伝送ゲート１２１４、１２１６によって伝送されたデータをラッチする。
【００３５】
第４パスN１２１１→N１２１７→N１２２１→DSは内部クロック信号ICLKに応答してストローブ応答部１２０１の第２パスN１２０３→N１２０７→N１２１１を通じて伝送されたデータを伝送する。第４パスは内部クロック信号ICLKが"ロー"及び"ハイ"の時、各々"ターンオン"される伝送ゲート１２１２、１２１８を含む。そして、伝送ゲート１２１２、１２１８の後段にはラッチ１２５６、１２５８が存在し、伝送ゲート１２１２、１２１８によって伝送されたデータをラッチする。図１３は本発明の入力回路における内部データ及び内部データストローブ信号の発生までの主要端子のタイミング図である。図１３はデータバーストが４の場合を示している。図１３に基づいてデータの入力から内部データ及び内部データストローブ信号の発生までの動作を具体的に説明すれば次の通りである。
【００３６】
まず、入力命令が発生すれば、第１入力命令信号IC1がパルスとして発生し、第２入力命令信号IC2が"ハイ"に活性化される。第１入力命令信号IC1の活性化によってストローブ制御信号CDSが"ロー"に活性化され、第２入力命令信号IC2の活性化によってストローブ制御信号CDSの活性状態が保たれる。そして、第１及び第２入力命令信号IC1,IC2と反転クロック信号/CLKの活性化によって、カウンター制御信号CCOUNTERが"ハイ"に活性化される。そして、入力されるデータ数に対応して第１乃至第３カウンティング信号C S1~3 の論理状態が決定される。
【００３７】
内部データストローブ信号DSINTはストローブ制御信号CDSが"ロー"の時のみ初期データストローブ信号DSINITIALに応答する。そして、所定のバースト長だけのデータが入力されると、ストローブ制御信号CDSは"ハイ"に非活性化される。従って、データストローブ信号DSEXTがポストアンブルの後、ハイインピーダンス状態になっても内部データストローブ信号DSINTは"ロー"状態を保ち続ける。
【００３８】
従って、内部データDINTがハイインピーダンス状態になった後、内部データストローブ信号DSINTはこれ以上遷移または不確定状態にならないので、データセットアップ回路６１３から出力される並列データDF,DSは不確定状態となる可能性は完全に除去される。本発明は図面に示した一実施形態に基づいて説明されたが、これは例示的なものに過ぎず、当業者ならこれより多様な変形及び均等な他実施形態が可能なのを理解しうる。従って、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によってのみ決まるべきである。
【００３９】
【発明の効果】
本発明のデータ入力回路及びデータ入力方法によれば、入力されるデータ数をカウンティングし、バースト長の以降にはデータ入力のデータストローブ信号への応答が遮断されることによって、データ入力の遅延時間を減少させてデータセットアップマージンが増加され、不確定状態におけるデータの半導体メモリ装置内部への入力が防止されうる。
【図面の簡単な説明】
【図１】 従来のDDR SDRAMのデータ入力回路を示す図面である。
【図２】 図１の内部ストローブ発生回路を具体的に示す回路図である。
【図３】 図１のデータセットアップ回路を具体的に示す回路図である。
【図４】 従来のデータ入力回路においてバースト長が４の場合の主要端子のタイミング図である。
【図５】 従来のデータ入力回路において遅延部のない場合の図面である。
【図６】 本発明の一実施形態に係るデータ入力回路を示す図面である。
【図７】 図６のバーストカウンターを示す回路図である。
【図８】 図７の予備カウンターを示す具体的な回路図である。
【図９】 図７の主カウンターを示す具体的な回路図である。
【図１０】 図６の入力制御部を示す具体的な回路図である。
【図１１】 図６の内部ストローブ発生回路を示す具体的な回路図である。
【図１２】 図６のデータセットアップ回路６１３を示す具体的な回路図である。
【図１３】 本発明の入力回路における内部データ及び内部データストローブ信号の発生までの主要端子のタイミング図である。
【符号の説明】
６００ データ入力回路
６０１ データ入力バッファ
６０３ データストローブバッファ
６０５ 制御信号発生回路
６０７ 入力制御部
６０９ バーストカウンター
６１１ 内部ストローブ発生回路
６１３ データセットアップ回路
ＤＥＸＴ 入力データ
ＤＳＥＸＴ データストローブ信号
ＤＩＮＴ 内部データ
ＤＳＩＮＴ 内部データストローブ信号
ＤＦ 並列データ
ＤＳ 並列データ
ＩＣＬＫ 内部クロック信号
ＣＤＳ ストロー部制御信号
ＣＣＯＵＮＴＥＲ カウンタ制御信号
Ｂ２，Ｂ４，Ｂ８ 入力バースト信号
ＩＣ１，ＩＣ２ 第１及び第２入力命令信号
／ＣＬＫ 反転クロック信号
ＤＳＩＮＩＴＩＡＬ データストローブ信号

Claims (7)

  1. 外部クロック信号に同期する同期式半導体メモリ装置のデータ入力回路において、
    入力命令及び入力データのバースト長情報を入力し、指定されたバースト長のデータが入力される間に活性化される信号であって、前記バースト長に対応する区間の間に活性化されるストローブ制御信号を、前記入力命令およびバースト長情報に基づいて、発生する制御信号発生回路と、
    前記ストローブ制御信号に応答してイネーブルされて外部データストローブ信号に同期し、指定されたバースト長のデータが入力されるとディスエーブルされる内部データストローブ信号を発生する内部ストローブ発生回路と、
    順次に受信される入力データを前記内部データストローブ信号に応答して並列データに転換するデータセットアップ回路と
    を具備し、
    前記制御信号発生回路は、
    入力命令を受信して前記ストローブ制御信号とカウンター制御信号とを提供する入力制御部と、
    前記カウンター制御信号の活性化に応答してイネーブルされ、外部から入力されるデータの数をカウンティングして、該当数を表すカウンティング信号を前記入力制御部に供給するバーストカウンターと
    を具備し、
    前記カウンター制御信号は前記入力命令の発生後に入力される最初のクロック信号に応答してイネーブルされ、前記所定数のバースト長のデータが外部から入力された後に発生する最初のクロックに応答してディスエーブルされることを特徴とするデータ入力回路。
  2. 書込制御部をさらに具備し、
    前記書込制御部は、
    前記バーストカウンターの出力信号に応答して出力信号を発生するカウンティング応答部と、
    書込命令に応答してイネーブルされて前記カウンティング応答部の出力信号をラッチさせ、前記ストローブ制御信号を提供するラッチ部と、
    前記書込命令に応答してイネーブルされ、前記ストローブ制御信号を入力して最初のクロック周期後に前記カウンター制御信号として提供するカウンティング制御信号発生部と
    を具備することを特徴とする請求項１に記載のデータ入力回路。
  3. 前記ラッチ部は、
    第２入力命令信号によりイネーブルされて前記カウンティング応答部の出力信号に応答する第１論理ゲートと、
    第１入力命令信号によってイネーブルされ、前記第１論理ゲートとクロスカップルされて入力制御信号を発生させる第２論理ゲートとを具備し、
    前記第２入力命令信号は、
    前記入力命令の発生に応答して活性化され、前記バースト長のデータが入力される間に活性状態を保ち、
    前記第１入力命令信号は、
    前記入力命令の発生に応答してパルスとして発生することを特徴とする請求項２に記載のデータ入力回路。
  4. 前記カウンティング制御信号発生部は、
    前記外部クロック信号の第１遷移に応答して前記ラッチ部の出力信号を伝送する第１伝送部と、
    前記第１伝送部によって伝送された信号をラッチさせる第１ラッチと、
    前記外部クロック信号の第２遷移に応答して前記第１ラッチによってラッチされた信号を伝送する第２伝送部と、
    前記第２伝送部によって伝送された信号をラッチし、前記カウンティング制御信号を発生させる第２ラッチとを具備し、
    前記第１遷移と前記第２遷移は相互反対方向であることを特徴とする請求項３に記載のデータ入力回路。
  5. 前記内部ストローブ発生回路は、
    前記ストローブ制御信号によってイネーブルされ、前記外部データストローブ信号に応答する論理ゲートを具備することを特徴とする請求項１に記載のデータ入力回路。
  6. 前記データセットアップ回路は、
    前記内部データストローブ信号に応答して順次に受信される書込データを相異なるパスを通して伝送するストローブ応答部と、
    前記相異なるパスを通して伝送された前記書込データを前記外部クロック信号に同期して前記並列データに転換させるクロック応答部を具備することを特徴とする請求項１に記載のデータ入力回路。
  7. 所定のストローブ制御信号に応答し、データを入力する同期式半導体メモリ装置において、
    入力されるデータの数をカウンティングしてバースト長に該当する数のデータのみを入力し、バースト長に該当されるデータの入力が完了されると、前記データ入力が前記ストローブ制御信号に応答することを遮断するデータ入力回路を具備し、
    前記データ入力回路は、
    入力命令及び入力データのバースト長情報を入力し、指定されたバースト長のデータが入力される間に活性化される信号であって、前記バースト長に対応する区間の間に活性化される前記ストローブ制御信号を、前記入力命令およびバースト長情報に基づいて、発生する制御信号発生回路と、
    前記ストローブ制御信号に応答してイネーブルされて外部データストローブ信号に同期し、指定されたバースト長のデータが入力されるとディスエーブルされる内部データストローブ信号を発生する内部ストローブ発生回路と、
    順次に受信される入力データを前記内部データストローブ信号に応答して並列データに転換するデータセットアップ回路と
    を具備し、
    前記制御信号発生回路は、
    入力命令を受信して前記ストローブ制御信号とカウンター制御信号とを提供する入力制御部と、
    前記カウンター制御信号の活性化に応答してイネーブルされ、外部から入力されるデータの数をカウンティングして、該当数を表すカウンティング信号を前記入力制御部に供給するバーストカウンターと
    を具備し、
    前記カウンター制御信号は前記入力命令の発生後に入力される最初のクロック信号に応答してイネーブルされ、前記所定数のバースト長のデータが外部から入力された後に発生する最初のクロックに応答してディスエーブルされることを特徴とする同期式半導体メモリ装置。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6519188B2 (en) * 2000-12-18 2003-02-11 Hynix Semiconductor Inc. Circuit and method for controlling buffers in semiconductor memory device
KR100382985B1 (ko) * 2000-12-27 2003-05-09 주식회사 하이닉스반도체 반도체 메모리의 데이터 출력회로 및 그 방법
US6728162B2 (en) * 2001-03-05 2004-04-27 Samsung Electronics Co. Ltd Data input circuit and method for synchronous semiconductor memory device
US6678811B2 (en) * 2001-04-07 2004-01-13 Hewlett-Packard Development Company, L.P. Memory controller with 1X/MX write capability
US6889335B2 (en) * 2001-04-07 2005-05-03 Hewlett-Packard Development Company, L.P. Memory controller receiver circuitry with tri-state noise immunity
US6633965B2 (en) * 2001-04-07 2003-10-14 Eric M. Rentschler Memory controller with 1×/M× read capability
JP2003059298A (ja) * 2001-08-09 2003-02-28 Mitsubishi Electric Corp 半導体記憶装置
KR100470995B1 (ko) * 2002-04-23 2005-03-08 삼성전자주식회사 클럭수신 동기회로를 갖는 멀티클럭 도메인 데이터 입력처리장치 및 그에 따른 클럭신호 인가방법
US6934199B2 (en) * 2002-12-11 2005-08-23 Micron Technology, Inc. Memory device and method having low-power, high write latency mode and high-power, low write latency mode and/or independently selectable write latency
KR100548563B1 (ko) * 2003-06-30 2006-02-02 주식회사 하이닉스반도체 Ｄｄｒ ｓｄｒａｍ 에서의 라이트 링잉 현상을 마스크하기위한 데이타 패스 제어 장치 및 방법
KR100624261B1 (ko) * 2004-04-20 2006-09-18 주식회사 하이닉스반도체 디디알 에스디램의 데이터 입력 장치 및 방법
US7099221B2 (en) 2004-05-06 2006-08-29 Micron Technology, Inc. Memory controller method and system compensating for memory cell data losses
US20060010339A1 (en) 2004-06-24 2006-01-12 Klein Dean A Memory system and method having selective ECC during low power refresh
US7340668B2 (en) 2004-06-25 2008-03-04 Micron Technology, Inc. Low power cost-effective ECC memory system and method
KR100608882B1 (ko) * 2004-06-30 2006-08-08 엘지전자 주식회사 무전극 조명기기의 도파관 시스템
US7116602B2 (en) 2004-07-15 2006-10-03 Micron Technology, Inc. Method and system for controlling refresh to avoid memory cell data losses
US6965537B1 (en) 2004-08-31 2005-11-15 Micron Technology, Inc. Memory system and method using ECC to achieve low power refresh
KR100745402B1 (ko) * 2006-02-24 2007-08-02 삼성전자주식회사 반도체 메모리 장치의 입력회로 및 그 제어 방법
US7894289B2 (en) 2006-10-11 2011-02-22 Micron Technology, Inc. Memory system and method using partial ECC to achieve low power refresh and fast access to data
US7900120B2 (en) 2006-10-18 2011-03-01 Micron Technology, Inc. Memory system and method using ECC with flag bit to identify modified data
KR20080047027A (ko) * 2006-11-24 2008-05-28 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동 방법
KR100904486B1 (ko) * 2007-07-18 2009-06-23 엠텍비젼 주식회사 스트로브 디코더 및 디코딩 방법
KR100930401B1 (ko) * 2007-10-09 2009-12-08 주식회사 하이닉스반도체 반도체 메모리 장치
KR100956772B1 (ko) * 2007-12-21 2010-05-12 주식회사 하이닉스반도체 링잉 방지 장치
US8824223B2 (en) 2008-02-05 2014-09-02 SK Hynix Inc. Semiconductor memory apparatus with clock and data strobe phase detection
US11493949B2 (en) * 2020-03-27 2022-11-08 Qualcomm Incorporated Clocking scheme to receive data

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006285B1 (ko) * 1993-12-18 1996-05-13 삼성전자주식회사 반도체 메모리 장치의 셀프 리프레시 방법 및 그 회로

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