JP2003330390A - アクティブマトリクス基板およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 不透明のプラスチック基板を用いたアクティ
ブマトリクス基板を提供する。 【解決手段】 本発明のアクティブマトリクス基板は、
基板と、基板上に形成された複数の信号配線５と、信号
配線５と交差する複数の走査配線２および複数の補助容
量配線２０と、基板上に形成され、対応する走査配線２
に印加される信号に応答して動作する複数の薄膜トラン
ジスタ１０と、薄膜トランジスタ１０を介して、対応す
る信号配線５と電気的に接続され得る複数の下層画素電
極１４Ｂと、層間絶縁膜を介して下層画素電極１４Ｂの
上層に形成され、層間絶縁膜中に形成されたコンタクト
ホール２２を介して下層画素電極１４Ｂと電気的に接続
される上層画素電極１４Ａとを備えている。更に、下層
画素電極１４Ｂを、これに対応する薄膜トランジスタ１
０に接続する導電部材９を更に備えており、この導電部
材９は、信号配線５が延びる方向に下層画素電極１４Ｂ
から突出し、走査配線２は導電部材９と交差している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶テレビ、液晶
モニタ、ノートパソコン等のアクティブマトリクス型液
晶表示装置、センサ、有機ＥＬ等に用いられるアクティ
ブマトリクス基板およびその製造方法に関するものであ
る。また、本発明は、このアクティブマトリクス基板か
ら作製した電子装置にも関している。

【０００２】

【従来の技術】近年、液晶表示装置は、室内で使用され
るデスクトップ型コンピュータやテレビジョン装置の画
像表示端子としてだけではなく、携帯電話、ノート型ま
たはラップトップ型パーソナルコンピュータ、携帯テレ
ビ、デジタルカメラ、デジタルカムコーダなどの各種携
帯型電子装置、さらにはカーナビゲーション装置などの
車載用電子装置における情報表示素子としても広く利用
されている。

【０００３】各種の液晶表示装置のうち、薄膜トランジ
スタ（ＴＦＴ）を用いたアクティブマトリクス型が高い
画質を維持でき、表示装置の大型化が容易であるため、
最近では主流となっている。

【０００４】一方、携帯電話やＰＤＡ（携帯情報機器）
等のモバイルアプリケーションへの応用が拡がるにつ
れ、軽く、耐衝撃性に優れたプラスチック基板を用いて
液晶表示装置を提供することが強く望まれている。

【０００５】しかしながら、プラスチック基板はガラス
基板に比べて熱による線膨張係数が大きく、また水分や
薬液の吸収もしやすい。このため、アクティブマトリク
ス基板の製造中に基板寸法が大きく変化する。たとえ
ば、線膨張係数は、ガラス基板が３〜５ｐｐｍ／℃であ
るのに対し、プラスチック基板では５０〜１００ｐｐｍ
／℃である。水分吸収による基板伸縮は、ガラス基板で
ほとんど生じないが、プラスチック基板では３０００〜
６０００ｐｐｍの伸縮が発生する。

【０００６】従来のアクティブマトリクス基板では、こ
のように大きな基板伸縮に対応することができない。図
６および図７を参照しながら、上記理由を説明する。図
６は、一般的なアクティブマトリクス基板の単位画素領
域のレイアウトを示しており、図７は、その断面図であ
る。

【０００７】図示されているアクティブマトリクス基板
では、ガラス基板１０１上に、複数の走査配線１０２お
よび複数の信号配線１０５が設けられている。走査配線
１０２および信号配線１０５は、異なる層（レイヤ）の
レベルに位置し、中間レイヤに位置する絶縁膜１０４に
よって絶縁分離された状態で相互に交差している。

【０００８】走査配線１０２と信号配線１０５とによっ
て囲まれた矩形領域内には、画素電極１１４が形成され
ている。画素電極１１４は、走査配線１０２と信号配線
１０５とが交差する部分の近傍に形成された薄膜トラン
ジスタ１１０を介して、信号配線１０５から信号電荷を
受け取る。画素電極１１４の下には走査配線１０２に平
行な補助容量配線１２０が形成されており、画素電極１
１４と補助容量配線１２０との間に補助容量を形成す
る。

【０００９】薄膜トランジスタ１１０は、走査配線１０
２から垂直に突出する支線（ゲート電極１０３）と、ゲ
ート電極１０３を覆うゲート絶縁膜１０４と、ゲート絶
縁膜を介してゲート電極１０３と重なりあっている真性
半導体層１０６と、真性半導体層１０６に形成された不
純物添加半導体層１０７と、不純物添加半導体層１０７
を介して真性半導体層１０６のソース／ドレイン領域に
接続されるソース電極１０８およびドレイン電極１０９
を備えている。ソース電極１０８は、信号配線１０５か
ら垂直に突出する支線であり、信号配線１０５と一体的
に形成されている。

【００１０】ドレイン電極１０９は、薄膜トランジスタ
１１０のドレイン領域と画素電極１１４とを電気的に接
続する導電部材であり、金属膜をパターンニングするこ
とによって、信号配線１０５およびソース電極１０８と
ともに形成される。すなわち、この例では、信号配線１
０５、ソース電極１０８、およびドレイン電極１０９は
同一レイヤに属しており、相互の配置関係はフォトリソ
グラフィ工程で用いるマスクパターンによって規定され
る。

【００１１】ソース電極１０８とドレイン電極１０９と
の間は、真性半導体層１０６のチャネル領域を介して接
続されており、チャネル領域の導通状態はゲート電極１
０３の電位によって制御される。薄膜トランジスタ１１
０はｎチャネル型が一般的で、ゲート電極１０３の電位
がしきい値以上になると、薄膜トランジスタはオン状態
になり、ソース電極１０８とドレイン電極１０９とが電
気的に導通する。

【００１２】薄膜トランジスタ１１０を正常に動作させ
るためには、ソース電極１０８およびドレイン電極１０
９の少なくとも一部分をゲート電極１０３に重ねる必要
がある。ゲート電極１０３の線幅は、１０μｍ程度また
はそれ以下であるため、信号配線１０５、ソース電極１
０８、およびドレイン電極１０９を形成するためのフォ
トリソグラフィ工程においては、基板１２１上にすでに
形成されているゲート電極１０３に対する位置合わせ
（以下、アライメントと称する。）を高い精度で実行す
る必要がある。通常、±数μｍ以下のアライメント精度
が要求される。

【００１３】一方、プロセス中の温度および湿度の管理
を行なっても、プラスチック基板のＴＦＴプロセス中の
基板寸法変化は５００〜１０００ｐｐｍに達する。一例
として、３．９インチＱＶＧＡのアクティブマトリクス
基板を製造する場合について考える。画素サイズは２４
７．５μｍ×８２．５μｍ、表示エリアサイズはＹ方向
が５９４００ｍｍでＸ方向が７９２０００ｍｍである。
ゲート電極のためのフォトリソグラフィ工程とソース電
極のためのフォトリソグラフィ工程の間で１０００ｐｐ
ｍの基板伸縮が生じた場合、Ｙ方向では±２９．７μ
ｍ、Ｘ方向では±３９．６μｍのアライメントズレが生
じる。

【００１４】上述の通り、従来のアクティブマトリクス
基板では、±数μｍ以下のアライメント精度が必要であ
るため、プラスチック基板上にＴＦＴアクティブマトリ
クス基板を形成することができない。

【００１５】一方、本出願人が特願２００１−１５２７
７９号に開示しているアクティブマトリクス基板によれ
ば、大きな基板伸縮にも対応することができる。図８お
よび図９を参照しながら、このアクティブマトリクス基
板を説明する。図８は、特願２００１−１５２７７９号
に開示したアクティブマトリクス基板のレイアウト例を
示す平面図である。図９は、図８のＡ−Ａ'線断面図で
あり、薄膜トランジスタ部の断面を示している。

【００１６】このアクティブマトリクス基板は、チャネ
ルエッチ型構造のＴＦＴを採用している。ゲート電極を
兼ねる走査配線２および補助容量配線２０は、タンタル
等の金属層から形成されている。上層には、ゲート絶縁
膜４、および、アモルファスシリコンから形成された半
導体層６が存在する。半導体層６をパターニングするた
めのレジストマスク（不図示）は、半導体層６上にレジ
スト層を形成した後、走査配線２をマスクとする基板裏
面側の露光を行うことにより作製される。この結果、得
られたレジストマスクを用いて半導体層６がパターニン
グされるため、半導体層６は走査配線２に自己整合して
おり、半導体層６のサイズおよび位置は、それぞれ、走
査配線２のサイズおよび位置によって決定されている。

【００１７】ソース電極を兼ねる信号配線５、および、
ドレイン電極を兼ねる導電部材９は、ゲート絶縁膜４を
介して、下層の半導体層６と交差している。一方、補助
容量配線２０は、ゲート絶縁膜４および半導体層６を介
して、下層画素電極１４Ｂと交差し、補助容量を形成し
ている。下層画素電極１４Ｂと導電部材９とは電気的に
接続されている。

【００１８】ＴＦＴ１０、走査配線２、信号配線５、導
電部材９および下層画素電極１４Ｂの上には、層間絶縁
膜２１が配置されている。層間絶縁膜２１上に形成され
た上層画素電極１４Ａは、Ａｌなどの反射電極材料から
形成されている。層間絶縁膜２１には、下層の画素電極
１４Ｂの一部に到達するコンタクトホール２２が形成さ
れており、このコンタクトホール２２を介して上層画素
電極１４Ａと下層画素電極１４Ｂとが電気的に接続され
ている。

【００１９】上記構造を持つアクティブマトリクス基板
によれば、走査配線のレイヤと信号配線のレイヤとの間
で必要なＹ軸方向のアライメントマージン±Δｙは、下
式のように表現される。

【００２０】 Δｙ＝（Ｐ_pitch−Ｗ_g−Ｗ_cs−３Ｇ_sd−２Ｗ_s）／４ 式（１）

【００２１】ここで、Ｐ_pitchは画素のＹ軸方向のピッ
チ、Ｗ_gは走査配線２の線幅（Ｙ軸方向サイズ）、Ｗ_cs
は補助容量配線２０の線幅（Ｙ軸方向サイズ）、Ｇ_sdは
ソース電極とドレイン電極との間のＹ軸方向ギャップ、
Ｗ_sは信号配線５の線幅（Ｘ軸方向に延びている部分の
Ｙ軸方向サイズ）である。一方、Ｘ軸方向のアライメン
トズレに対しては、理論的には完全にアライメントフリ
ーになっている。

【００２２】このような構造を持つ３．９インチＱＶＧ
Ａのアクティブマトリクス基板を製造する場合、例え
ば、Ｙ方向で±３９．４μｍのアライメントマージンを
確保できるため、１３２７ｐｐｍの基板伸縮が生じて
も、正常に動作するアクティブマトリクスアレイを実現
することができる。

【００２３】

【発明が解決しようとする課題】しかしながら、特願２
００１−１５２７７９号に開示されているアクティブマ
トリクス基板を製造するには、基板裏面側からの露光工
程を行う必要がある。このため、レジストを露光するた
めの光に対して、基板が透明である必要がある。

【００２４】しかしながら、一般のプラスチック材料
は、その光透過率が高くなるほど、耐熱温度が低下する
性質を示し、プラスチック基板の耐熱温度（軟化点）を
高くするため、プラスチック材料にフィラー等を混合す
ると、基板は不透明になる。

【００２５】ＴＦＴをプラスチック基板上に形成するに
は、プラスチック基板が２２０℃以上の処理に耐えるこ
とが必要である。現在、利用可能な透明プラスチック基
板の耐熱温度は１００〜２００℃程度と低く、２５０℃
以上の軟化点を有するプラスック基板材料は不透明であ
る。

【００２６】本発明は、上記事情に鑑みてなされたもの
であり、不透明なプラスチック基板を用いても、アライ
メントずれの問題を回避することができるアクティブマ
トリクス基板を提供することにある。

【００２７】

【課題を解決するための手段】本発明のアクティブマト
リクス基板は、基板と、前記基板上に形成された複数の
信号配線と、前記信号配線と交差する複数の走査配線お
よび複数の補助容量配線と、前記基板上に形成され、対
応する前記走査配線に印加される信号に応答して動作す
る複数の薄膜トランジスタと、前記薄膜トランジスタを
介して、対応する前記信号配線と電気的に接続され得る
複数の下層画素電極と、層間絶縁膜を介して前記下層画
素電極の上層に形成され、前記層間絶縁膜中に形成され
たコンタクトホールを介して前記下層画素電極と電気的
に接続される上層画素電極とを備えたアクティブマトリ
クス基板であって、前記下層画素電極を、これに対応す
る薄膜トランジスタに接続する導電部材を更に備えてお
り、前記導電部材は、前記信号配線が延びる方向に前記
下層画素電極から突出し、前記走査配線は前記導電部材
と交差している。

【００２８】好ましい実施形態においては、前記絶縁膜
を介して前記信号配線と交差する複数の複数の補助容量
配線を更に備えており、前記補助容量配線の各々は、対
応する下層画素電極と交差している。

【００２９】好ましい実施形態において、前記走査配線
および前記補助容量配線は、いずれも同一の導電膜をパ
ターニングすることによって形成されている。

【００３０】好ましい実施形態において、前記走査配線
の延びる方向をＸ軸、信号配線の延びる方向をＹ軸、前
記導電部材のＹ軸方向長さをＬ１、前記下層画素電極の
Ｙ軸方向長さをＬ２、前記走査配線の線幅をＷ_g、前記
補助容量配線の線幅をＷ_cs、走査配線ピッチをＰ_ggとし
た場合において、（Ｌ１−Ｗ_g）≦（Ｌ２−Ｗ_cs）、お
よびＬ１＋Ｌ２≦Ｐ_ggの関係を満足する。

【００３１】好ましい実施形態において、前記信号配
線、前記下層画素電極、および前記導電部材は、いずれ
も同一の導電膜をパターニングすることによって形成さ
れている。

【００３２】好ましい実施形態において、前記基板は、
感光性樹脂の露光に用いられる光に対して不透明の材料
から形成されている。

【００３３】好ましい実施形態において、前記材料は不
透明の樹脂を主体としている。

【００３４】好ましい実施形態において、前記信号配線
から分岐して前記走査配線と交差するソース電極を備
え、前記導電部材と前記走査配線との交差部は、前記信
号配線と前記走査配線との交差部および前記ソース電極
と前記走査配線との交差部で挟まれている。

【００３５】好ましい実施形態において、前記信号配線
と前記導電部材との間の距離は、前記導電部材と前記ソ
ース電極との間の距離と略等しい。

【００３６】好ましい実施形態において、前記薄膜トラ
ンジスタのチャネル部が隣合う信号配線のほぼ中央に位
置する。

【００３７】好ましい実施形態において、前記薄膜トラ
ンジスタのチャネル部が前記上層画素電極によって覆わ
れている。

【００３８】好ましい実施形態において、各薄膜トラン
ジスタの半導体層は、上層に位置する前記走査配線に対
して自己整合しており、前記半導体層は、前記信号配線
および導電部材と交差している。

【００３９】本発明の電子装置は、上記いずれかのアク
ティブマトリクス基板を有していることを特徴とする。

【００４０】本発明によるアクティブマトリクス基板の
製造方法は、基板上に複数の信号配線、下層画素電極、
および、前記下層画素電極から突出する導電部材を形成
する工程と、前記信号配線、下層画素電極、および前記
下層画素電極を覆うように半導体薄膜を形成する工程
と、前記半導体薄膜上にゲート絶縁膜を形成する工程
と、前記ゲート絶縁膜上に導電膜を堆積する工程と、前
記走査配線を規定するレジストマスクを前記導電膜上に
形成する工程と、前記導電膜、前記ゲート絶縁膜、およ
び前記半導体薄膜のうち、前記レジストマスクによって
覆われていない部分を除去することにより、前記導電部
材と交差する前記走査配線を前記導電膜から形成し、そ
の後、前記走査配線に対して自己整合した半導体層を前
記半導体薄膜から形成する工程と、前記走査配線を覆う
ように層間絶縁膜を形成する工程と、前記層間絶縁膜に
設けたコンタクトホールを介して前記下層画素電極と電
気的に接続される上層画素電極を前記層間絶縁膜上に形
成する工程とを包含する。

【００４１】好ましい実施形態において、前記レジスト
マスクは、前記走査配線に加えて、補助容量配線を規定
するパターンを有し、前記走査配線を形成するとき、前
記下層画素電極と交差するように前記捕縄容量配線を形
成する。

【００４２】

【発明の実施の形態】（第１の実施形態）図１および図
２を参照しながら、本発明によるアクティブマトリクス
基板の第１の実施形態を説明する。

【００４３】図１は、本実施形態におけるアクティブマ
トリクス基板のレイアウトを示した平面図である。図２
は、図１のＡ−Ａ'線断面図であり、薄膜トランジスタ
（ＴＦＴ）１０のチャネル方向に沿った断面を示してい
る。

【００４４】本実施形態のアクティブマトリクス基板に
おけるＴＦＴ１０は、いわゆるスタガ構造を有してお
り、ゲート電極（走査配線）２がＴＦＴ１０の半導体層
に対して上層に位置している。

【００４５】本実施形態では、プラスチック基板１上
に、信号配線５、下層画素電極１４Ｂ、および導電部材
９が形成されている。これらは、いずれも同一の導電膜
をパターニングすることによって形成されたものであ
り、同一のレイヤに位置している。

【００４６】導電部材９は、下層画素電極１４Ｂを、こ
れに対応するＴＦＴに接続する役割を担っており、信号
配線２が延びる方向（Ｙ軸方向）に沿って下層画素電極
１４Ｂから突出し、所定長さだけ伸びている。

【００４７】走査配線２および補助容量配線２０は、絶
縁膜を介して、信号配線５、下層画素電極１４Ｂ、およ
び導電部材９の上層に位置している。走査配線２は導電
部材９と交差し、かつ、補助容量配線２０は下層画素電
極１４Ｂと交差するようにレイアウトが構成されてい
る。

【００４８】下層画素電極１４Ｂは、導電部材９を介し
てＴＦＴ１０に接続される。このＴＦＴ１０により、信
号配線５と下層画素電極１４Ｂとの間の電気的導通／非
導通状態がスイッチングされる。

【００４９】プラスチック基板１上には上記構造を覆う
ように層間絶縁膜２１が形成されており、この層間絶縁
膜２１上に上層画素電極１４Ａが配置されている。上層
画素電極１４Ａは、図１に示されるように、下層画素電
極１４Ｂの略真上に位置し、層間絶縁膜２１に形成され
たコンタクトホール２２を介して下層画素電極１４Ｂと
電気的に接続されている。上層画素電極１４Ａは、例え
ば、Ａｌなどの反射電極材料から形成され、好ましく
は、ＴＦＴ１０を完全に覆っている。

【００５０】図２に示されるように、本実施形態では、
走査配線２の下には、ゲート絶縁膜４および半導体層６
が存在する。半導体層６は、例えばアモルファスシリコ
ンから形成され、ＴＦＴ１０のチャネル領域を与える。
ゲート絶縁膜４および半導体層６の下には、ＴＦＴ１０
のソース電極を兼ねる信号配線５と、ドレイン電極を兼
ねる導電部材９とが存在している。半導体層６は、図１
に示す走査配線２の下層の全ての領域に存在している
が、ＴＦＴのチャネルとして機能する部分は、図１の参
照符号「１０」で示した領域内だけである。

【００５１】一方、補助容量配線２０の下には、ゲート
絶縁膜４、半導体層６が存在し、更に、これらの下には
下層画素電極１４Ｂが存在している。補助容量配線２０
と下層画素電極１４Ｂとの間では、補助容量２０が形成
されている。

【００５２】次に、図３（ａ）から（ｃ）および図４
（ａ）から（ｃ）を参照しながら、上記アクティブマト
リクス基板を製造する方法の一例を説明する。

【００５３】図３（ａ）から（ｃ）は、ある任意の画素
領域について、主要な工程段階における平面レイアウト
を示しており、図４（ａ）から（ｃ）は、図３（ａ）か
ら（ｃ）に対応する工程段階におけるＴＦＴの断面図で
ある。

【００５４】まず、図３（ａ）および図４（ａ）に示す
ように、不透明なプラスチック基板１上に複数の信号配
線５、導電部材９、および下層画素電極１４Ｂを形成す
る。信号配線５および下層画素電極４Ｂは、膜厚２００
ｎｍ程度のチタン（Ｔｉ）から形成する。

【００５５】より具体的には、スパッタ法などを用いて
膜厚２００ｎｍ程度のＴｉ膜をプラスチック基板１上に
堆積した後、プラズマＣＶＤ法で不純物添加半導体層７
をＴｉ膜上に堆積する。本実施形態では、不純物添加半
導体層７として、ｎ型不純物がドープされたアモルファ
スシリコン層（ｎ⁺型ａ−Ｓｉ層：厚さ１０〜５０ｎ
ｍ）を用いる。その後、第１のマスクを用いたフォトリ
ソグラフィおよびエッチング工程により、不純物添加半
導体層７およびＴｉ膜をパターンニングし、信号配線
５、導電部材９、および下層画素電極１４Ｂを形成す
る。信号配線５、導電部材９、および下層画素電極１４
Ｂは、Ｔｉ膜から形成されているが、その上面には、Ｔ
ｉ膜と同様にパターニングされた不純物添加半導体層７
が存在している。不純物添加半導体層７は、Ｔｉなどの
金属材料から形成された信号配線５および導電部材９
と、次の工程で堆積される半導体層との間でオーミック
接触を形成するコンタクト層として機能する。

【００５６】なお、本明細書においては、信号配線５、
導電部材９、および下層画素電極１４Ｂを総称して、
「ソース・レイヤ」と称することがある。

【００５７】次に、化学気相成長法（ＣＶＤ法）によ
り、ノンドープのアモルファスシリコンからなる真性半
導体層６（厚さ１００〜２００ｎｍ）、および、シリコ
ンナイトライド（ＳｉＮ_X）からなるゲート絶縁膜４
（厚さ２００〜５００ｎｍ）を、この順序でプラスチッ
ク基板１上に堆積する。こうして、半導体層６およびゲ
ート絶縁膜４により、信号配線５、導電部材９、および
下層画素電極１４Ｂが完全に覆われた状態になる。

【００５８】次に、ゲート絶縁膜４上に走査配線２およ
び補助容量配線２０を形成する。本明細書では、走査配
線２および補助容量配線２０を総称して、「ゲートレイ
ヤ」と称することとする。走査配線２および補助容量配
線２０は、スパッタ法などを用いて例えば厚さ２００ｎ
ｍ程度のチタン（Ｔｉ）膜を堆積した後、第２のマスク
を用いたフォトリソグラフィおよびエッチング工程によ
り、Ｔｉ膜をパターンニングすることによって作製され
る。図３（ｂ）および図４（ｂ）に示すように、走査配
線２は導電部材９と交差し、補助容量配線２０は下層画
素電極１４Ｂと交差するようにパターニングされる。

【００５９】次に、走査配線２および補助容量配線２０
をマスクとして用い、ゲート絶縁膜４、半導体層６、お
よび不純物添加半導体層７をエッチングすることによ
り、ＴＦＴ１０を完成させる。半導体層６は、走査配線
２に対して自己整合的に形成される。半導体層６のパタ
ーニングするマスクによって不純物添加半導体層７が再
度パターニングされるため、不純物添加半導体層７は、
走査配線２が信号配線５および導電部材９とオーバラッ
プしている領域と、補助容量配線２０が下層画素電極１
４Ｂとオーバラップしている領域のみに存在することに
なる。この結果、走査配線２の真下に存在する線状半導
体層６は、下層の信号配線５および導電部材９と不純物
添加半導体層７を介して電気的に接続される。

【００６０】この後、無機絶縁膜または有機絶縁膜から
なる層間絶縁膜（厚さ：例えば０．５〜３μｍ）２１で
ＴＦＴ１０を覆った後、第３のマスクを用いたフォトリ
ソグラフィにより、コンタクトホール２２を形成する。
コンタクトホール２２は、図３（ｃ）に示すように、下
層画素電極１４Ｂに達するように形成されるが、補助容
量配線２０とオーバラップしない位置に配置される。

【００６１】層間絶縁膜２１の堆積工程では、基板１の
伸縮が生じにくい材料または成膜方法を選択することが
好ましい。一般的に、有機絶縁膜の堆積工程は無機絶縁
膜の堆積工程よりも基板の伸縮を引き起こしにくいの
で、層間絶縁膜は有機絶縁材料から形成することが好ま
しい。

【００６２】層間絶縁膜２１の上に、Ａｌ、Ａｌ合金、
またはＡｇ合金などの材料から形成した反射電極膜を堆
積する。反射電極膜の厚さは例えば５０〜１００ｎｍ程
度に設定される。この後、第４のマスクを用いたフォト
リソグラフィおよびエッチング工程により、上記反射電
極材料膜をパターニングし、上層画素電極１４Ａを形成
する。（図３（ｃ）、図４（ｃ））。

【００６３】本実施形態では、下層画素電極１４Ｂは、
厳密には画素電極として機能しないが、上層画素電極１
４Ａのための下層電極として機能するため、「下層画素
電極」と称することにする。

【００６４】次に、上記のアクティブマトリクス基板の
駆動方法を説明する。

【００６５】不図示の駆動回路（ドライバ）によって走
査配線２に正バイアスが印加されると、ＴＦＴ１０が
「オン状態（導通状態）」になる。これに伴い、不純物
添加半導体層７を介して半導体層６と接する信号配線５
と導電部材９との間に電流が流れる。この結果、信号配
線５から信号電荷が下層画素電極１４Ｂを介して上層画
素電極１４Ａに供給される。

【００６６】逆に、走査配線２に負バイアスが印加され
ると、ＴＦＴ１０は「オフ状態（非導通状態）」にな
る。信号配線５と導電部材９との間には電流が流れなく
なるため、画素電極１４Ａの電位が保持される。

【００６７】ＴＦＴ１０が正常に動作するためには、半
導体層６は走査配線２に対してはみ出すことなく位置
し、かつ、走査配線２が信号配線５および導電部材９と
確実に交差している必要がある。また、補助容量のバラ
ツキは画素電位のバラツキにつながるため、補助容量配
線２０も下層画素電極１４Ｂと確実に交差している必要
がある。

【００６８】特願２００１−１５２７７９号に開示して
いる方法では、裏面露光により、半導体層を下層の走査
配線に対して自己整合的に形成している。このため、プ
ラスチック基板の光線透過率が低くなると、裏面露光が
できなくなり、半導体層を自己整合的に形成することが
できない。これに対し、本実施形態では、半導体層６の
上層に位置する走査配線２をマスクとして、下層に位置
する半導体層６をエッチングするため、裏面露光が不要
である。従って、本実施形態によれば、レジスト（感光
性樹脂）を露光するときに用いる光を透過しない不透明
な基板上であっても、走査配線２とほぼ同一形状の半導
体層６をアライメントずれ無しに形成することができ
る。

【００６９】なお、本実施形態では、図１から明らかな
ように、信号配線５の一部が矩形に折れ曲がることによ
って、信号配線５の一部が導電部材９に近接している。
また、信号配線５から枝分かれした部分が、導電部材９
の端部近傍を通って、信号配線５と平行な方向に曲がっ
ている。信号配線５から枝分かれした部分は、信号配線
５とともに、導電部材９を側面から挟み込んでいる。信
号配線５のうち、導電部材５を挟み込んでいる２つの部
分を、それぞれ、ソース電極５Ａおよびソース電極５Ｂ
と称することとする。走査配線２は、ソース電極５Ａ、
導電部材５、およびソース電極５Ｂと交差するようにパ
ターニングされる。

【００７０】図２に示されるように、走査配線２の下方
の全体には半導体層６が残っているため、ソース電極５
Ａと導電部材９との間の領域、および、ソース電極５Ｂ
と導電部材９との間の領域のどちらもが薄膜トランジス
タとして機能する。

【００７１】一方、ソース電極５Ｂと、隣の信号配線５
（ソース電極５Ａ）との間にも半導体層が存在するた
め、この領域は寄生薄膜トランジスタとして機能し得
る。しかし、隣の信号配線５上の信号は、ソース電極５
Ｂによってシールドされるため、導電部材９を介して画
素電極１４Ｂの電位に影響を与えることはない。

【００７２】なお、図１に示す例では、導電部材９およ
びソース電極５Ａ、８Ｂが走査配線２と直交している
が、導電部材９およびソース電極５Ａ、８Ｂと走査配線
２とがなす角度は、必ずしも９０°に限定されない。

【００７３】本実施形態の構成によれば、走査配線２が
信号配線５（ソース電極５Ａおよび５Ｂ）ならびに導電
部材９と確実に交差する必要がある一方、補助容量配線
２０が下層画素電極１４Ｂ間と確実に交差する必要があ
る。また、コンタクトホール２２を補助容量配線２０と
オーバラップしないようにして下層画素電極１４Ｂ上に
形成する必要もある。このような配置を確実に達成する
には、Ｙ軸方向のアライメントずれを所定範囲内に制限
する必要がある。本実施形態では、図１より明らかなよ
うに、Ｙ軸方向のアライメントずれを、下式（２）で表
されるアライメントマージンΔｙ以下に抑えればよい。

【００７４】 Δｙ＝（Ｐ_pitch−Ｗ_g−Ｗ_cs−Ｌ_jas−３Ｇ_sd−２Ｗ_s）／６ 式（２）

【００７５】ここで、Ｐ_pitchは画素のＹ軸方向のピッ
チ、Ｗ_gは走査配線２の線幅（Ｙ軸方向サイズ）、Ｗ_cs
は補助容量配線２０の線幅（Ｙ軸方向サイズ）、Ｌ_jas
は、コンタクトホールのＹ軸方向サイズ、Ｇ_sdはソース
電極とドレイン電極との間のＹ軸方向ギャップ、Ｗ_sは
信号配線５の線幅（Ｘ軸方向に延びている部分のＹ軸方
向サイズ）である。一方、Ｘ軸方向のアライメントズレ
に対しては、理論的には完全にアライメントフリーにな
っている。

【００７６】なお、コンタクトホール２１は補助容量配
線２０とオーバーラップしてはならない。このため、導
電部材９のＹ軸方向の長さをＬ１、下層画素電極１４Ｂ
のＹ軸方向のサイズをＬ２、走査配線ピッチをＰ_ggとし
たとき、本実施形態のアクティブマトリクス基板は下式
（３）および（４）を満足する必要がある。

【００７７】 （Ｌ１−Ｗ_g）≦（Ｌ２−Ｗ_cs） 式（３）

【００７８】 Ｌ１＋Ｌ２≦Ｐ_gg 式（４）

【００７９】上記２つの式を満たすことにより、精度よ
くアクティブマトリクス基板を作製することができる。

【００８０】なお、走査配線２が確実に導電部材９と交
差するためには、２Δｙ≦（Ｌ１−Ｗ_g）を満足する必
要がある。

【００８１】本実施形態のアクティブマトリクス基板を
対向基板などと組み合わせ、その間に液晶層を封止する
ことにより、反射型液晶表示装置を作製することができ
る。本実施形態のアクティブマトリクス基板の用途は、
反射型液晶表示装置に限定されず、他のタイプの表示装
置を含む種々の電子装置に用いることが得られる。

【００８２】（実施例１）５インチ角の不透明なプラス
チック基板を用いて、上記アクティブマトリクス基板の
実施例を試作した。具体的には、ポリイミド系樹脂から
なる基板を用いた。パネルサイズは対角３．９インチで
あり、解像度は１／４ＶＧＡである。画素サイズは２４
７．５μｍ×８２．５μｍ、表示エリアサイズはＹ方向
が５９４００ｍｍでＸ方向が７９２０００ｍｍである。

【００８３】走査配線２の幅Ｗ_gを１０μｍ、補助容量
配線の幅Ｗ_csを２０μｍ、コンタクトホール長Ｌ_jasを
１２．５μｍ、ソース・ドレイン間ギャップＧ_sdを５μ
ｍ、信号配線の幅Ｗ_sを５μｍと設定したとき、画素の
Ｙ軸方向のピッチＰ_pitchは２４７．５μｍであるの
で、上式（２）から。Ｙ軸方向（縦方向）のアライメン
トマージン（±Δｙ）は３０μｍとなる。この大きさの
アライメントマージンがあれば、±１０１０ｐｐｍの基
板伸縮に対応できる。したがって、基板の寸法変化が大
きいプラスチック基板を用いても、アクティブマトリス
ク基板を歩留まり良く作製することが可能となる。

【００８４】（第２の実施形態）次に、図５を参照しな
がら、本発明によるアクティブマトリクス基板の第２の
実施形態を説明する。図５は、本実施形態におけるアク
ティブマトリクス基板のレイアウトを示した平面図であ
る。図５のＡ−Ａ'線断面図は図２と同じである。

【００８５】本実施形態のアクティブマトリクス基板で
は、補助容量配線を形成しておらず、この点以外では、
第１の実施形態と同じ構成を有している。

【００８６】アクティブマトリクス基板を用いて液晶表
示装置等の表示装置を構成する場合、補助容量配線は不
可欠の要素ではない。液晶材料の物性やゲート−ドレイ
ン容量Ｃ_GDの値を最適化することにより、補助容量配線
を省略することができる。

【００８７】本実施形態におけるＴＦＴ１０は、第１の
実施形態におけるＴＦＴ１０と同様の構成を有してい
る。故に、その構造や動作の詳細な説明は省略する。

【００８８】ＴＦＴ１０が正常に動作するためには、半
導体層６が走査配線２に対してはみ出すことなく整合
し、かつ、走査配線２が信号配線５および導電部材９と
確実に交差している必要がある。また、コンタクトホー
ル２１が確実に下層画素電極１４Ｂ上に形成されている
必要がある。

【００８９】本実施形態では、第１の実施形態と同様の
方法で製造され、半導体層６は走査配線２と自己整合し
ているため、半導体層６が走査配線２に対してはみ出す
ことない。

【００９０】本実施形態の構成によれば、補助容量配線
を用いないため、走査配線２が信号配線５（ソース電極
５Ａ、８Ｂ）および導電部材９と確実に交差するととも
に、コンタクトホール２１が確実に下層画素電極１４Ｂ
上に形成されればよい。従って、本実施形態では、図５
より明らかなように、Ｙ軸方向のアライメントずれを、
下式（５）で表されるアライメントマージンΔｙ以下に
抑えればよい。

【００９１】 Δｙ＝（Ｐ_pitch−Ｗ_g−Ｌ_jas−３Ｇ_sd−２Ｗ_s）／４ 式（５）

【００９２】ここで、Ｐ_pitchは画素のＹ軸方向のピッ
チ、Ｗ_gは走査配線２の線幅（Ｙ軸方向サイズ）、Ｌ_jas
は、コンタクトホールのＹ軸方向サイズ、Ｇ_sdはソース
電極とドレイン電極との間のＹ軸方向ギャップ、Ｗ_sは
信号配線５の線幅（Ｘ軸方向に延びている部分のＹ軸方
向サイズ）である。一方、Ｘ軸方向のアライメントずれ
に対しては、理論的には完全にアライメントフリーにな
っている。

【００９３】（実施例２）実施例１で用いたプラスチッ
ク基板と同種・同サイズのプラスチック基板を用いて、
図５に示す構成のアクティブマトリクス基板の実施例を
試作した。パネルサイズは対角３．９インチ、解像度は
１／４ＶＧＡである。画素サイズは２４７．５μｍ×８
２．５μｍ、表示エリアサイズはＹ方向が５９４００ｍ
ｍで、Ｘ方向が７９２０００ｍｍである。

【００９４】走査配線２の幅Ｗ_gを１０μｍ、コンタク
トホール長Ｌ_jasを１２．５μｍ、ソース・ドレイン間
ギャップＧ_sdを５μｍ、信号配線の幅Ｗ_sを５μｍと設
定したとき、画素のＹ軸方向のピッチＰ_pitchは２４
７．５μｍであるので、上式（２）から。Ｙ軸方向（縦
方向）のアライメントマージン（±Δｙ）は５０μｍと
なる。この大きさのアライメントマージンがあれば、±
１６８３ｐｐｍの基板伸縮に対応できる。本実施例にお
けるアライメントマージンは、実施例１におけるアライ
メントマージンよりも大きいので、実施例１に比べて寸
法変化が更に大きな基板材料を用いても、アクティブマ
トリスク基板を歩留まり良く作製することが可能とな
る。

【００９５】

【発明の効果】本発明によれば、画素電極を薄膜トラン
ジスタに接続するための導電部材が下層画素電極から延
伸し、走査配線と確実に交差するように配置されてい
る。また、走査配線を用いて半導体層のパターニングを
行うため、裏面露光法を用いることなく、走査配線に自
己整合した薄膜トランジスタを形成できる。このため、
不透明のプラスチック基板を用いても、その上に薄膜ト
ランジスタのアレイを集積することができる。

【００９６】また、不透明の樹脂を主体とした材料から
作製した基板を用いる場合、基板の軟化点を上げること
ができるため、より高温のプロセスが可能となり、薄膜
トランジスタの信頼性を向上することができる。

【００９７】更に、補助容量配線を用いない場合、導電
部材が走査配線の幅方向に延伸し、対応する一本の走査
配線と交差し、前記導電部材と接続する下層画素電極
は、走査配線と交差していない。このため、走査配線と
導電部材との間のアライメントマージンが十分に大きく
なり、伸縮率の更に大きな基板を用いることが可能とな
る。

【図面の簡単な説明】

【図１】本発明の第１実施形態におけるアクティブマト
リクス基板のレイアウト図である。

【図２】図１のＡ−Ａ'断面図である。

【図３】（ａ）から（ｃ）は、図１のアクティブマトリ
クス基板の製造途中における主な工程を示す平面図であ
る。

【図４】（ａ）から（ｃ）は、図１のアクティブマトリ
クス基板の製造途中における主な工程を示す断面図であ
る。

【図５】本発明の第２実施形態におけるアクティブマト
リクス基板のレイアウト図である。

【図６】従来のアクティブマトリクス基板のレイアウト
図である。

【図７】図９のＡ−Ａ'断面図である。

【図８】特願２００１−１５２７７９号に開示されてい
るアクティブマトリクス基板のレイアウト図である。

【図９】図６のＡ−Ａ'断面図である。

【符号の説明】

１ プラスチック基板 ２ 走査配線 ４ ゲート絶縁膜 ５ 信号配線 ５ａ ソース電極 ５ｂ ソース電極 ６ 半導体層 ７ 不純物添加半導体層 ９ 導電部材（ドレイン電極） １０ ＴＦＴ（薄膜トランジスタ） １４Ａ 上層画素電極は １４Ｂ 下層画素電極 ２０ 補助容量配線 ２１ 層間絶縁膜 ２２ コンタクトホール １０１ ガラス基板 １０２ 走査配線 １０３ ゲート電極 １０４ 絶縁膜 １０５ 信号配線 １０６ 真性半導体層 １０７ 不純物添加半導体層 １０８ ソース電極 １０９ ドレイン電極１０９ １１０ 薄膜トランジスタ １１４ 画素電極 １２０ 補助容量配線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０２Ｆ 1/1368 Ｈ０１Ｌ 29/78 ６１２Ｃ Ｆターム(参考） 2H090 JB02 JB03 JD01 JD10 LA04 2H092 JA26 JA29 JA38 JA42 JB05 JB13 JB23 JB32 JB38 JB51 JB57 JB63 JB69 KA05 KA12 KA18 KA22 MA08 MA12 MA27 MA32 MA35 MA37 NA21 NA25 5C094 AA36 AA42 AA48 BA03 BA27 BA43 CA19 CA20 DA13 DA15 EA04 EA05 EB03 FA02 FB15 GB10 HA08 JA08 5F110 AA30 BB01 CC05 DD01 EE04 EE37 EE44 FF03 GG02 GG15 GG24 GG30 GG35 GG44 HK04 HK09 HK16 HK21 HK33 HK35 HL03 HL06 HM04 HM13 NN02 NN44 NN47 NN73 QQ01 5G435 AA12 AA13 AA17 BB05 BB12 CC09 HH14 KK05 LL04 LL06 LL07 LL08

Claims (15)

【特許請求の範囲】
1. 【請求項１】 基板と、前記基板上に形成された複数の
   信号配線と、 前記信号配線と交差する複数の走査配線および複数の補
   助容量配線と、 前記基板上に形成され、対応する前記走査配線に印加さ
   れる信号に応答して動作する複数の薄膜トランジスタ
   と、 前記薄膜トランジスタを介して、対応する前記信号配線
   と電気的に接続され得る複数の下層画素電極と、 層間絶縁膜を介して前記下層画素電極の上層に形成さ
   れ、前記層間絶縁膜中に形成されたコンタクトホールを
   介して前記下層画素電極と電気的に接続される上層画素
   電極と、を備えたアクティブマトリクス基板であって、 前記下層画素電極を、これに対応する薄膜トランジスタ
   に接続する導電部材を更に備えており、前記導電部材
   は、前記信号配線が延びる方向に前記下層画素電極から
   突出し、 前記走査配線は前記導電部材と交差している、アクティ
   ブマトリクス基板。
2. 【請求項２】 前記絶縁膜を介して前記信号配線と交差
   する複数の複数の補助容量配線を備えており、前記補助
   容量配線の各々は、対応する下層画素電極と交差してい
   る請求項１に記載のアクティブマトリクス基板。
3. 【請求項３】 前記走査配線および前記補助容量配線
   は、いずれも同一の導電膜をパターニングすることによ
   って形成されている請求項２に記載のアクティブマトリ
   クス基板。
4. 【請求項４】 前記走査配線の延びる方向をＸ軸、信号
   配線の延びる方向をＹ軸、前記導電部材のＹ軸方向長さ
   をＬ１、前記下層画素電極のＹ軸方向長さをＬ２、前記
   走査配線の線幅をＷ_g、前記補助容量配線の線幅を
   Ｗ_cs、走査配線ピッチをＰ_ggとした場合において、 （Ｌ１−Ｗ_g）≦（Ｌ２−Ｗ_cs） Ｌ１＋Ｌ２≦Ｐ_gg の関係を満足する請求項３に記載のアクティブマトリク
   ス基板。
5. 【請求項５】 前記信号配線、前記下層画素電極、およ
   び前記導電部材は、いずれも同一の導電膜をパターニン
   グすることによって形成されている請求項１から４のい
   ずれかに記載のアクティブマトリクス基板。
6. 【請求項６】 前記基板は、感光性樹脂の露光に用いら
   れる光に対して不透明の材料から形成されている、請求
   項１から５のいずれかに記載のアクティブマトリクス基
   板。
7. 【請求項７】 前記材料は、不透明の樹脂を主体として
   いる請求項６に記載のアクティブマトリクス基板。
8. 【請求項８】 前記信号配線から分岐して前記走査配線
   と交差するソース電極を備え、 前記導電部材と前記走査配線との交差部は、前記信号配
   線と前記走査配線との交差部および前記ソース電極と前
   記走査配線との交差部で挟まれている請求項１から７の
   いずれかに記載のアクティブマトリクス基板。
9. 【請求項９】 前記信号配線と前記導電部材との間の距
   離は、前記導電部材と前記ソース電極との間の距離と略
   等しい請求項８に記載のアクティブマトリクス基板。
10. 【請求項１０】 前記薄膜トランジスタのチャネル部が
    隣合う信号配線のほぼ中央に位置する請求項１から９の
    いずれかに記載のアクティブマトリクス基板。
11. 【請求項１１】 前記薄膜トランジスタのチャネル部が
    前記上層画素電極によって覆われている請求項１から１
    ０のいずれかに記載のアクティブマトリクス基板。
12. 【請求項１２】 各薄膜トランジスタの半導体層は、上
    層に位置する前記走査配線に対して自己整合しており、 前記半導体層は、前記信号配線および導電部材と交差し
    ている請求項１から１１のいずれかに記載のアクティブ
    マトリクス基板。
13. 【請求項１３】 請求項１から１２のいずれかに記載さ
    れたアクティブマトリクス基板を有する電子装置。
14. 【請求項１４】 基板上に複数の信号配線、下層画素電
    極、および、前記下層画素電極から突出する導電部材を
    形成する工程と、 前記信号配線、下層画素電極、および前記下層画素電極
    を覆うように半導体薄膜を形成する工程と、 前記半導体薄膜上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に導電膜を堆積する工程と、 前記走査配線を規定するレジストマスクを前記導電膜上
    に形成する工程と、 前記導電膜、前記ゲート絶縁膜、および前記半導体薄膜
    のうち、前記レジストマスクによって覆われていない部
    分を除去することにより、前記導電部材と交差する前記
    走査配線を前記導電膜から形成し、その後、前記走査配
    線に対して自己整合した半導体層を前記半導体薄膜から
    形成する工程と、 前記走査配線を覆うように層間絶縁膜を形成する工程
    と、 前記層間絶縁膜に設けたコンタクトホールを介して前記
    下層画素電極と電気的に接続される上層画素電極を前記
    層間絶縁膜上に形成する工程と、を包含するアクティブ
    マトリクス基板の製造方法。
15. 【請求項１５】 前記レジストマスクは、前記走査配線
    に加えて、補助容量配線を規定するパターンを有し、前
    記走査配線を形成するとき、前記下層画素電極と交差す
    るように前記捕縄容量配線を形成する、請求項１４に記
    載のアクティブマトリクス基板の製造方法。