JP3377003B2 - アクティブ素子アレイ基板の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報機器などに用
いられる画像表示装置の表示パネルを構成するアクティ
ブ素子アレイ基板およびその製造方法に関するものであ
る。

【０００２】

【従来の技術】従来から、ＯＡ機器やテレビなどの情報
機器にその画像表示装置として液晶表示装置が広く用い
られており、その液晶表示装置の表示画面を備えた液晶
表示パネルは、その内部に挟持された液晶を駆動する薄
膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ ＴｒａｎＳｉｓ
ｔｏｒ；以下、ＴＦＴと略す）などのアクティブ素子が
基板上に複数配列されたアクティブ素子アレイ基板を有
している。

【０００３】このような表示パネルの表示画面における
開口率を高めるため基板上の最上層に画素電極を形成し
たアクティブ素子アレイ基板およびその製造方法として
は、シンジョウ他著，短縮工程法により作製した高開口
率１１．３インチＳＶＧＡＴＦＴ−ＬＣＤ，１９９６年
アクティブマトリックス液晶表示装置国際学会（ＡＭ−
ＬＣＤ ９６）予稿集，第２０１頁〜第２０４頁（Ｍ．
Ｓｉｎｊｏｕ ｅｔａｌ．，Ａ Ｈｉｇｈ Ａｐｅｒｔ
ｕｒｅ Ｒａｔｉｏ １１．３ ｉｎｃｈ−ｄｉａｇｏ
ｎａｌ ＳＶＧＡ ＴＦＴ−ＬＣＤｓ Ｆａｂｒｉｃａ
ｔｅｄ ｂｙＲｅｄｕｃｅｄ Ｐｒｏｃｅｓｓ Ｍｅｔ
ｈｏｄ，Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐ
ａｐｅｒｓ １９９６ Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｗｏｒｋｓｈｏｐ ｏｎ Ａｃｔｉｖｅ−Ｍａｔｒｉｘ
Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙｓ
（ＡＭ−ＬＣＤ ９６），ｐｐ．２０１〜ｐｐ．２０
４）に記載されたものが知られている。

【０００４】図５は従来のアクティブ素子アレイ基板お
よびその製造方法を示す断面図である。図５において、
１はガラスからなる基板、２および３はＴＦＴ４のソー
ス電極およびドレイン電極、５はＴＦＴ４のゲート電極
配線、６はソース電極２に接続されるソース配線、７は
層間絶縁膜、７ａはドレイン電極３と画素電極８とを接
続するため層間絶縁膜７に形成されたコンタクトホール
である。

【０００５】まず、ガラスからなる基板１上に、インジ
ュウム錫酸化物（Ｉｎｄｉｕｍ Ｔｈｉｎ Ｏｘｉｄ
ｅ；以下、ＩＴＯと略す）からなるソース電極２ならび
にドレイン電極３を形成する。次に、ａ−Ｓｉならびに
ＳｉＮをそれぞれチャネル層およびゲート絶縁膜とし、
ソース電極２とドレイン電極３およびゲート電極配線５
を有するＴＦＴ４、ならびにソース電極２上にソース配
線６を形成する。さらに、全面に感光性でありかつ低誘
電率（比誘電率＝３．５）の層間膜をスピン塗布し、露
光現像により形成したコンタクトホール７ａを有する厚
さ１．５μｍの層間絶縁膜７を形成する。次に、全面に
再度ＩＴＯを成膜後、フォト・エッチング工程により画
素電極８を形成する。ここで、画素電極８は、コンタク
トホール７ａを介してドレイン電極３と接続され、かつ
ゲート電極配線５上ならびにソース配線６上に一部重ね
て層間絶縁膜７上に形成される。

【０００６】以上のように、層間絶縁膜７により、最上
層の画素電極８をゲート電極配線５上ならびにソース配
線６上にまで拡張して形成でき、画素電極８の面積を大
きくできる。また、層間絶縁膜７をスピン塗布で厚く形
成することにより、画素電極８とゲート電極配線５なら
びにソース配線６との間の寄生容量が低減される。よっ
て、クロストークの発生を抑制した開口率の大きな液晶
表示装置を得ることが可能となる。

【０００７】

【発明が解決しようとする課題】しかしながら上記のよ
うな従来のアクティブ素子アレイ基板およびその製造方
法では、上述したように厚く形成した層間絶縁膜７上に
画素電極８を形成する場合、各ソース配線６から引き出
され基板１上に隣接して形成された複数の実装端子間
で、以下に説明する理由により、ショートが発生する恐
れがあるという問題点を有していた。

【０００８】この実装端子間でのショートの発生につい
て、図５，図６および図７を用いて以下に説明する。図
６は従来のアクティブ素子アレイ基板およびその製造方
法での実装端子部における画素電極の形成前（図６
（ａ））および形成後（図６（ｂ））での部分透視平面
図である。また、図７は図６（ａ）中のＡ−Ｂ断面にお
ける画素電極の形成工程を示した構造断面図である。

【０００９】図６および図７おいて、６ａはソース配線
６（図５）から引き出されそのソース配線６に給電する
実装端子、８ａはＩＴＯからなる画素電極材料、８ｂは
層間絶縁膜端部７ｂ近傍に残った画素電極材料残渣、９
は画素電極材料８ａをパターニングするためのマスクと
なるレジスト、９ａは層間絶縁膜端部７ｂ近傍に残った
レジスト残渣である。その他の構成は図５に示したもの
と同じであるので、同一構成部分には同一の符号を付し
て詳細な説明を省略する。

【００１０】まず、図６（ａ）に示すように、画素電極
８の形成前すなわち層間絶縁膜７の形成工程において、
層間絶縁膜７は、コンタクトホール７ａを有する（図
５）とともに、層間絶縁膜端部７ｂにおいてＴＦＴ４へ
の給電のための実装端子６ａを露呈するように形成され
る。次に、図７（ａ）に示すように、全面にＩＴＯを成
膜し画素電極材料８ａを形成後、画素電極８を形成する
フォト・エッチング工程のためのレジスト９を全面に塗
布する。

【００１１】ここで、層間絶縁膜端部７ｂ近傍における
レジスト９の膜厚Ｔ１は、層間絶縁膜７が厚いため、層
間絶縁膜端部７ｂ近傍以外での膜厚Ｔ２よりも厚くな
る。このため、レジスト９の露光現像後において図７
（ｂ）に示すように層間絶縁膜端部７ｂ近傍にレジスト
残渣９ａが生じやすい。このようにしてレジスト残渣９
ａが生じると、当然のこととして、次工程である画素電
極材料８ａのエッチング工程において、図７（ｃ）に示
すように、層間絶縁膜端部７ｂ近傍に画素電極材料残渣
８ｂが生じ、この画素電極材料残渣８ｂにより図６
（ｂ）に示すように隣接した実装端子６ａ間でのショー
トが発生する。

【００１２】このようにして実装端子６ａ間をショート
する画素電極材料残渣８ｂの発生原因となるレジスト残
渣９ａの発生を防ぐためには、レジスト９の膜厚を全体
的に薄くするか、レジスト９の露光現像を過度に行うな
どが考えられるが、前者ではレジスト９のピンホール密
度の増加が懸念され、後者では、生産タクト延長による
生産性の低下やレジストパターンのサイズ細りが懸念さ
れる。

【００１３】本発明は、上記従来の問題点を解決するも
ので、生産タクトを変えることなく、厚い層間絶縁膜を
用いても実装端子間でのショートを防止することができ
るアクティブ素子アレイ基板およびその製造方法を提供
する。

【００１４】

【課題を解決するための手段】上記の課題を解決するた
めに本発明のアクティブ素子アレイ基板およびその製造
方法は、層間絶縁膜が厚く形成されている場合であって
も、その膜端部であって隣り合う実装端子の間に設けた
凸部における後工程でのレジスト残渣を無くすことを特
徴とする。

【００１５】以上により、生産タクトを変えることな
く、厚い層間絶縁膜を用いても実装端子間でのショート
を防止することができる。

【００１６】

【発明の実施の形態】本発明のアクティブ素子アレイ基
板は、基板と、前記基板上に配列された複数のアクティ
ブ素子と、前記アクティブ素子毎に電気的に接続されて
引出され互いに隣り合うように配列された複数の実装端
子と、前記アクティブ素子を覆うとともに前記複数の実
装端子が開口されるように端部が形成された層間絶縁膜
と、前記アクティブ素子の各々に対応して前記層間絶縁
膜に形成されたコンタクトホールを通じて前記アクティ
ブ素子に接続された画素電極とを備えるアクティブ素子
アレイ基板であって、前記各実装端子間に対応する前記
層間絶縁膜端部に尖形状の凸部が形成されたことを特徴
とする。この構成によると、画素電極の材料による実装
端子間のショートを防止することができる。

【００１７】また、本発明のアクティブ素子アレイ基板
は、上記アクティブ素子を薄膜トランジスタで構成し、
この薄膜トランジスタのドレイン電極に画素電極を接続
した構成とする。この構成によると、表示画像における
クロストークをより低減することができる。

【００１８】また、本発明のアクティブ素子アレイ基板
は、上記の層間絶縁膜を有機膜とした構成とする。この
構成によると、容易に厚い層間絶縁膜の形成が可能とな
る。

【００１９】また、本発明のアクティブ素子アレイ基板
は、上記の画素電極をインジュウム錫酸化物で形成した
構成とする。この構成によると、アクティブ素子および
層間絶縁膜にダメージを与えずに低抵抗・高透過率な電
極を形成可能となる。

【００２０】また、本発明の請求項１に記載のアクティ
ブ素子アレイ基板の製造方法は、基板上に複数のアクテ
ィブ素子を形成する工程と、前記複数のアクティブ素子
の各々に電気的に接続されて引き出された複数の実装端
子を、所定間隔を隔てて配列させて形成する工程と、全
面に層間絶縁膜材料を塗布する工程と、前記層間絶縁膜
材料に対して所定パターンを有するフォトマスクにより
露光現像し、前記各アクティブ素子に通ずるコンタクト
ホールと前記各実装端子間の端部に凸部とを有する層間
絶縁膜を形成する工程と、全面に画素電極材料を形成す
る工程と、前記画素電極材料上に感光性レジストを塗布
し露光現像する工程と、前記感光性レジストをマスクと
してエッチングし、前記コンタクトホールを通じて前記
アクティブ素子に接続された画素電極を形成する工程
と、を備えるアクティブ素子アレイ基板の製造方法であ
る。この製造方法によると、厚い層間絶縁膜の形成を可
能とするとともに、画素電極の材料による実装端子間の
ショートを防止することができる。

【００２１】本発明の請求項２に記載のアクティブ素子
アレイ基板の製造方法は、請求項１に記載のアクティブ
素子を形成する工程では、このアクティブ素子として薄
膜トランジスタを形成し、層間絶縁膜を形成する工程で
は、この層間絶縁膜に、薄膜トランジスタのドレイン電
極に画素電極に通ずるコンタクトホールを設ける製造方
法とする。この製造方法によると、表示画像におけるク
ロストークをより低減することができる。

【００２２】本発明の請求項３に記載のアクティブ素子
アレイ基板の製造方法は、請求項１または２に記載の層
間絶縁膜を形成する工程では、層間絶縁膜として感光性
有機膜を用いる製造方法とする。この製造方法による
と、層間絶縁膜材料の加工工程を通常のフォト工程の装
置と共有化して行うことが可能となる。

【００２３】本発明の請求項４に記載のアクティブ素子
アレイ基板の製造方法は、請求項１〜３のいずれかに記
載の画素電極を形成する工程では、画素電極としてイン
ジュウム錫酸化物を用いる製造方法とする。この製造方
法によると、アクティブ素子および層間絶縁膜にダメー
ジを与えずに低抵抗・高透過率な電極を形成可能とす
る。

【００２４】以上の構成または方法によると、層間絶縁
膜が厚く形成されている場合であっても、その膜端部で
あって隣り合う実装端子の間に設けた尖形状の凸部にお
ける後工程でのレジスト残渣を無くすことができる。

【００２５】本発明の請求項５記載の液晶表示パネルの
製造方法は、２枚の基板間に挟持された液晶を複数の画
素電極を介して駆動し、画像を表示する液晶表示パネル
の製造方法であって、前記２枚の基板のうちのいずれか
一方の基板はアクティブ素子アレイ基板であり、このア
クティブ素子アレイ基板を、請求項１〜４のいずれかに
記載のアクティブ素子アレイ基板の製造方法により製造
する。これにより、クロストークの発生を抑制した開口
率の高い液晶表示パネルを得ることができる。

【００２６】本発明の請求項６記載の画像表示装置の製
造方法は、少なくともアクティブ素子アレイ基板を備え
る画像表示装置の製造方法であって、前記アクティブ素
子アレイ基板を請求項１〜４のいずれかに記載のアクテ
ィブ素子アレイ基板の製造方法により製造する画像表示
装置の製造方法である。

【００２７】以下、本発明の実施の形態を示すアクティ
ブ素子アレイ基板およびその製造方法について、図面を
参照しながら具体的に説明する。

【００２８】図１は本実施の形態のアクティブ素子アレ
イ基板の製造工程中における実装端子部の平面構造を示
し、図２（ａ）、（ｂ）、（ｃ）、（ｄ）および図３
（ａ）、（ｂ）、（ｃ）、（ｄ）は、本実施の形態のア
クティブ素子アレイ基板の製造方法による各工程におい
て、アクティブ素子部の断面構造および実装端子部の平
面構造を示し、図４（ａ）、（ｂ）、（ｃ）、（ｄ）お
よび図４（ｅ）、（ｆ）、（ｇ）、（ｈ）は、図３
（ｂ）、（ｃ）、（ｄ）に示す各工程におけるＥ−Ｆ断
面およびＣ−Ｄ断面の構造を示している。

【００２９】図１、図２、図３および図４において、１
１、１２、１３および１４は、それぞれアクティブ素子
であるＴＦＴを構成するゲート絶縁膜、チャネル層、チ
ャネル保護膜およびコンタクト層、９ｂは画素電極材料
８ａをパターニングするマスクとなるレジストパター
ン、７ｃは層間絶縁膜端部７ｂに設けた層間絶縁膜７の
尖形状の凸部であり、その他の構成は従来例として図
５、図６、図７に示したアクティブ素子アレイ基板と同
じであるため、同一構成部分には同一符号を付して詳細
な説明を省略する。

【００３０】まず、図２（ａ）に示すように、ガラス
（コーニング社製；＃１７３７、寸法；３７０×４７０
mm²）からなる基板１上に、Ａｒガスを用いたスパッタ
リング法により厚さ３５０ｎｍのＡｌＺｒ合金（Ｚｒ：
１ａｔ．％）を成膜後、ゲートパターンにエッチング加
工し、ゲート電極配線５を形成する。次に、プラズマ化
学気相蒸着法（以下、ｐ−ＣＶＤ法と略す）により、ゲ
ート絶縁膜１１となる第１のＳｉＮｘとチャネル層１２
となる非晶質Ｓｉとさらに第２のＳｉＮｘとの三層をそ
れぞれ厚さ２００ｎｍ、５０ｎｍ、１５０ｎｍ成膜後、
上層の第２のＳｉＮｘをパターニングしチャネル保護膜
１３を形成する。

【００３１】次に、全面に、ｐ−ＣＶＤ法により、Ｐを
不純物添加してｎ型とした厚さ５０ｎｍのｎ型非晶質Ｓ
ｉと、Ａｒガスを用いたスパッタリング法により厚さを
それぞれ１００ｎｍならびに３５０ｎｍとしたＴｉとＡ
ｌとを成膜する。次に、前記の非晶質Ｓｉとｎ型非晶質
ＳｉとＴｉとＡｌとをエッチング加工することにより、
それぞれＴＦＴを構成するチャネル層１２とコンタクト
層１４とソース電極２とドレイン電極３とを形成すると
ともに、同時に、各ソース電極２から引き出して図３
（ａ）に示すような互いに隣接する実装端子６ａを形成
する。

【００３２】次に、図２（ｂ）に示すように、全面に感
光性有機材料（日本合成ゴム社製；ＰＣ−３０２）から
なる層間膜をスピン塗布（１０００ｒｐｍ １５ｓｅ
ｃ）し、露光現像によりコンタクトホール７ａと、図３
（ｂ）、図４（ａ）、図４（ｅ）に示すように、層間絶
縁膜端部７ｂにおいて実装端子６ａ間であってゲート絶
縁膜１１上に尖形状の凸部７ｃ（幅７０μｍ、凸高さ５
０μｍ）とを有する厚さ２．５μｍの層間絶縁膜７を形
成する。ここで図３（ｂ）中のＥ−Ｆ断面およびＣ−Ｄ
断面（Ｃ−Ｄ断面は尖形状の凸部７ｃの断面）での層間
絶縁膜７のテーパ角は、それぞれ約７０度および約５０
度であった（それぞれ、図４（ａ）および図４（ｅ）に
対応）。

【００３３】次に、図４（ｂ）および図４（ｆ）に示す
ように、全面にＡｒとＯ₂の混合ガスを用いたスパッタ
リング法によりＩＴＯを厚さ約１００ｎｍ成膜し、画素
電極材料８ａを形成するとともに、この画素電極材料８
ａを図２（ｃ）に示すようにコンタクトホール７ａを通
じてドレイン電極と接続後、ポジ型感光性レジスト（東
京応化社製；ＯＦＰＲ−５０００）を全面にスピン塗布
（１２００ｒｐｍ ２０ｓｅｃ）してレジスト９を形成
する。ここでレジスト９において、層間絶縁膜端部７ｂ
近傍および上記のコンタクトホール７ａ近傍を除く部分
の膜厚Ｔ２は約２μｍであり、層間絶縁膜端部７ｂ近傍
の尖形状の凸部７ｃ（図３（ｂ）中Ｃ−Ｄ断面）の部分
の膜厚Ｔ３は約２．２μｍであり、尖形状の凸部７ｃ以
外（図３（ｂ）中Ｅ−Ｆ断面）の部分の膜厚Ｔ１は約３
μｍであった。

【００３４】次に、図２（ｃ）に示すように、レジスト
９を露光（２０ｍＪ／ｃｍ²）および現像（東京応化社
製；ＮＭＤ−３浸漬９０秒）してレジストパターン９ｂ
を形成する。ここで図３（ｃ）および図４（ｃ）、図４
（ｇ）に示すように、層間絶縁膜端部７ｂ近傍におい
て、尖形状の凸部７ｃ部分ではレジスト９は露光現像に
より除去されたが、尖形状の凸部７ｃ以外の部分ではレ
ジスト残渣９ａが一部見られた。

【００３５】次に、図２（ｄ）に示すように、レジスト
パターン９ｂをマスクとしたウェットエッチングでコン
タクトホール７ａを通じてドレイン電極と接続した画素
電極８を形成する。ここで図３（ｄ）および図４（ｄ）
に示すように、層間絶縁膜端部７ｂ近傍において、上記
のレジスト残渣９ａの生じた部分には画素電極材料残渣
８ｂが生じるが、図４（ｈ）に示すように、尖形状の凸
部７ｃ部分では前記の画素電極材料８ａは全て除去され
た。以上のようにして、アクティブ素子アレイ基板が得
られる。

【００３６】以上により、層間絶縁膜が厚く形成されて
いる場合であっても、その膜端部であって隣り合う実装
端子の間に設けた尖形状の凸部における後工程でのレジ
スト残渣を無くすことができる。その結果、生産タクト
を変えることなく、厚い層間絶縁膜を用いても実装端子
間でのショートを防止することができる。

【００３７】なお、以上の実施の形態の説明では、尖形
状の凸部７ｃの形状を幅７０μｍ，凸高さ５０μｍとし
て実装端子６ａ間に一つ形成したものとしたが、凸部の
形状は、層間絶縁膜端部７ｂにおいて隣り合う実装端子
６ａの間に存在し、その断面形状が上記の実装端子上の
層間絶縁膜端部７ｂよりも緩やかなものとなればよく、
例えば、隣り合う実装端子６ａの間に複数の凸部（幅２
０μｍ、凸高さ３０μｍの凸部が二つなど）としてもよ
い。

【００３８】また、画素電極材料８ａを、層間絶縁膜端
部７ｂ近傍においてすべて除去する構成としたが、画素
電極材料８ａが実装端子６ａ上を覆う構成とし、マスク
のアライメント精度から層間絶縁膜端部７ｂに一部重な
って画素電極材料８ａを残すものとしてもよい。

【００３９】さらに、アクティブ素子をＴＦＴからなる
ものとしたが、ＭＩＭ等の非線形２端子素子としてもよ
いことは明らかである。

【００４０】

【発明の効果】以上のように本発明によれば、層間絶縁
膜が厚く形成されている場合であっても、その膜端部で
あって隣り合う実装端子の間に設けた凸部における後工
程でのレジスト残渣を無くすことができる。そのため、
生産タクトを変えることなく、厚い層間絶縁膜を用いて
も実装端子間でのショートを防止することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のアクティブ素子アレイ基
板における製造工程途中の部分透視平面図

【図２】同実施の形態における製造工程ごとのアクティ
ブ素子部分の断面図

【図３】同実施の形態における製造工程ごとの実装端子
部分の透視平面図

【図４】同実施の形態における図３に示すＣ−Ｄおよび
Ｅ−Ｆの各断面図

【図５】従来のアクティブ素子アレイ基板におけるアク
ティブ素子部分の断面図

【図６】同従来例における実装端子部分の透視平面図

【図７】同従来例における図６に示すＡ−Ｂ断面図

【符号の説明】

１ 基板 ２ ソース電極 ３ ドレイン電極 ５ ゲート電極配線 ６ａ 実装端子 ７ 層間絶縁膜 ７ａ コンタクトホール ７ｂ 層間絶縁膜端部 ７ｃ 尖形状の凸部 ８ 画素電極 ８ａ 画素電極材料 ８ｂ 画素電極材料残渣 ９ レジスト ９ａ レジスト残渣 ９ｂ レジストパターン １１ ゲート絶縁膜 １２ チャネル層 １３ チャネル保護膜 １４ コンタクト層

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−120518（ＪＰ，Ａ) 特開 昭64−76035（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1345 G02F 1/1362 G02F 1/1333

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】基板上に複数のアクティブ素子を形成する
   工程と、 前記複数のアクティブ素子の各々に電気的に接続されて
   引き出された複数の実装端子を、所定間隔を隔てて配列
   させて形成する工程と、 全面に層間絶縁膜材料を塗布する工程と、 前記層間絶縁膜材料に対して所定パターンを有するフォ
   トマスクにより露光現像し、前記各アクティブ素子に通
   ずるコンタクトホールと前記各実装端子間の端部に凸部
   とを有する層間絶縁膜を形成する工程と、 全面に画素電極材料を形成する工程と、 前記画素電極材料上に感光性レジストを塗布し露光現像
   する工程と、 前記感光性レジストをマスクとしてエッチングし、前記
   コンタクトホールを通じて前記アクティブ素子に接続さ
   れた画素電極を形成する工程と、を備えるアクティブ素
   子アレイ基板の製造方法。
2. 【請求項２】アクティブ素子を形成する工程では、前記
   アクティブ素子として薄膜トランジスタを形成し、層間
   絶縁膜を形成する工程では、前記層間絶縁膜に、前記薄
   膜トランジスタのドレイン電極に通ずるコンタクトホー
   ルを設ける請求項１記載のアクティブ素子アレイ基板の
   製造方法。
3. 【請求項３】層間絶縁膜を形成する工程では、前記層間
   絶縁膜として感光性有機膜を用いる請求項１または２記
   載のアクティブ素子アレイ基板の製造方法。
4. 【請求項４】画素電極を形成する工程では、前記画素電
   極としてインジュウム錫酸化物を用いる請求項１〜３の
   いずれかに記載のアクティブ素子アレイ基板の製造方
   法。
5. 【請求項５】２枚の基板間に挟持された液晶を複数の画
   素電極を介して駆動し、画像を表示する液晶表示パネル
   の製造方法であって、前記２枚の基板のうちのいずれか
   一方の基板はアクティブ素子アレイ基板であり、このア
   クティブ素子アレイ基板を、請求項１〜４のいずれかに
   記載のアクティブ素子アレイ基板の製造方法により製造
   する液晶表示パネルの製造方法。
6. 【請求項６】少なくともアクティブ素子アレイ基板を備
   える画像表示装置の製造方法であって、前記アクティブ
   素子アレイ基板を請求項１〜４のいずれかに記載のアク
   ティブ素子アレイ基板の製造方法により製造する画像表
   示装置の製造方法。