KR20070002491A - 폴리 실리콘형 박막 트랜지스터와 그를 가지는 폴리실리콘형 박막트랜지스터 기판 및 그 제조 방법 - Google Patents
폴리 실리콘형 박막 트랜지스터와 그를 가지는 폴리실리콘형 박막트랜지스터 기판 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20070002491A KR20070002491A KR1020050058050A KR20050058050A KR20070002491A KR 20070002491 A KR20070002491 A KR 20070002491A KR 1020050058050 A KR1020050058050 A KR 1020050058050A KR 20050058050 A KR20050058050 A KR 20050058050A KR 20070002491 A KR20070002491 A KR 20070002491A
- Authority
- KR
- South Korea
- Prior art keywords
- electrode
- gate
- region
- width
- thin film
- Prior art date
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 39
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 34
- 239000000758 substrate Substances 0.000 title claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000010409 thin film Substances 0.000 title claims description 38
- 238000000034 method Methods 0.000 claims abstract description 29
- 239000010410 layer Substances 0.000 claims description 82
- 239000011229 interlayer Substances 0.000 claims description 17
- 239000010408 film Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 6
- 230000002159 abnormal effect Effects 0.000 abstract 1
- 230000008569 process Effects 0.000 description 12
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 238000002161 passivation Methods 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 210000002858 crystal cell Anatomy 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000004044 response Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thin Film Transistor (AREA)
- Liquid Crystal (AREA)
Abstract
본 발명은 킹크 전류를 억제할 수 있는 폴리-실리콘형 박막트랜지스터 및 그를 가지는 박막트랜지스터 기판과 그 제조 방법을 제공하는 것이다.
본 발명의 박막트랜지스터 기판은 게이트라인과; 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인과; 상기 화소 영역에 형성되는 화소전극과; 소정 간격으로 이격되며 서로 다른 폭을 가지는 적어도 두 개의 채널 영역을 가지는 액티브층을 포함하며 상기 화소전극과 접속되는 폴리 실리콘형 박막트랜지스터를 구비하는 것을 특징으로 한다.
Description
도 1은 종래 폴리 실리콘형 박막트랜지스터에서 발생되는 킹크 전류를 설명하기 위한 도면이다.
도 2는 본 발명에 따른 폴리 실리콘형 박막트랜지스터 기판을 나타내는 평면도이다.
도 3은 도 2에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 4는 도 2 및 도 3에 도시된 제1 및 제2 채널 영역의 폭비율에 따른 킹크 스타팅 전압변화를 설명하기 위한 도면이다.
도 5는 도 2 및 도 3에 도시된 제1 및 제2 채널 영역의 폭비율이 3:7인 경우 드레인 전류를 설명하기 위한 도면이다.
도 6a 내지 도 6f는 도 2 및 도 3에 도시된 폴리 실리콘형 박막트랜지스터 기판의 제조방법을 설명하기 위한 평면도 및 단면도이다.
< 도면의 주요부분에 대한 설명>
101 : 기판 102 : 게이트 라인
104 : 데이터 라인 106 : 게이트 전극
110 : 드레인 전극 112 : 게이트 절연막
114 : 액티브층 116 : 버퍼층
118 : 보호막 120,124 : 콘택홀
122 : 화소 전극 126 : 층간 절연막
본 발명은 폴리-실리콘형 박막트랜지스터 및 그를 가지는 박막트랜지스터 기판과 그 제조 방법에 관한 것으로, 특히 킹크 전류를 억제할 수 있는 폴리-실리콘형 박막트랜지스터 및 그를 가지는 박막트랜지스터 기판과 그 제조 방법에 관한 것이다.
통상, 액정표시소자(Liquid Crystal Display; LCD)는 비디오신호에 따라 액정셀들의 광투과율을 조절함으로써 액정셀들이 매트릭스 형태로 배열되어진 액정패널에 비디오신호에 해당하는 화상을 표시하게 된다. 이 경우, 액정셀들을 스위칭하는 소자로서 통상 박막트랜지스터(Thin film Transistor; TFT)가 이용되고 있다.
이러한 액정표시소자에 이용되는 박막트랜지스터는 반도체층으로 아몰퍼스 (Amorphous) 실리콘 또는 폴리(Poly) 실리콘을 이용한다. 아몰퍼스 실리콘형 박막 트랜지스터는 아몰퍼스 실리콘막의 균일성이 비교적 좋아 특성이 안정된 장점을 가지고 있다. 그러나, 아몰퍼스 실리콘형 박막 트랜지스터는 전하 이동도가 낮아 응답 속도가 느리다는 단점을 가지고 있다. 이에 따라, 아몰퍼스 실리콘형 박막 트랜지스터는 빠른 응답 속도를 필요로 하는 고해상도 표시 패널이나 게이트 드라이버 및 데이터 드라이버의 구동 소자로는 적용이 어려운 단점을 가지고 있다.
폴리 실리콘형 박막 트랜지스터는 전하 이동도가 높음에 따라 빠른 응답 속도를 필요로 하는 고해상도 표시 패널에 적합할 뿐만 아니라 주변 구동 회로들을 표시 패널에 내장할 수 있는 장점을 가지고 있다. 이에 따라, 폴리 실리콘형 박막 트랜지스터를 이용한 액정 표시 장치가 대두되고 있다.
그러나, 폴리 실리콘형 박막트랜지스터는 포화영역에서 일정한 전류가 흘러야 하지만 도 1에 도시된 바와 같이 포화영역에서 드레인 전류가 급격히 증가하는 킹크(Kink) 현상이 발생한다.
이는 포화동작영역에서 드레인 접합에서 발생하는 정공이 부동 전위를 갖는 채널 하부에 축적되고 이로 인해 채널 하부의 전위가 상승하여 소스 영역과 일정 전위 이상이 된다. 그러면 정공이 소스 영역으로 주입되고 동시에 전자가 채널 하부로 주입되어 드레인 전류가 증가하기 때문이다. 이러한 킹크 현상에 의해 구동회로의 소비전력이 증가되고 구동회로의 오동작이 야기된다.
따라서, 본 발명의 목적은 킹크 전류를 억제할 수 있는 폴리-실리콘형 박막트랜지스터 및 그를 가지는 박막트랜지스터 기판과 그 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 게이트라인과; 상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인과; 상기 화소 영역에 형성되는 화소전극과; 소정 간격으로 이격되며 서로 다른 폭을 가지는 적어도 두 개의 채널 영역을 가지는 액티브층을 포함하며 상기 화소전극과 접속되는 폴리 실리콘형 박막트랜지스터를 구비하는 것을 특징으로 한다.
상기 폴리 실리콘형 박막트랜지스터는 상기 게이트라인과 접속된 게이트 전극과; 상기 데이터라인과 접속된 소스 전극과; 상기 화소전극과 접속된 드레인 전극을 구비하는 것을 특징으로 한다.
상기 액티브층은 상기 소스 전극과 접촉하는 소스 영역과; 상기 적어도 두 개의 채널 영역을 사이에 두고 상기 소스 영역과 마주보며 상기 드레인 전극과 접촉하는 드레인 영역과; 상기 적어도 두 개의 채널 영역들 사이에 형성되어 상기 채널 영역들을 분리하는 중간 영역을 포함하는 것을 특징으로 한다.
상기 적어도 두 개의 채널 영역은 상기 소스 영역과 인접한 제1 채널 영역과; 상기 드레인 영역과 인접한 제2 채널 영역을 포함하는 것을 특징으로 한다.
상기 제1 채널 영역은 상기 제2 채널영역보다 폭이 좁은 것을 특징으로 한 다.
상기 제1 채널 영역의 폭은 상기 채널 영역의 폭 대비 3/7인 것을 특징으로 한다.
상기 게이트 전극은 상기 적어도 두 개의 채널 영역 각각과 절연되게 중첩되며 게이트라인과 접속된 적어도 두 개인 것을 특징으로 한다.
상기 적어도 두 개의 게이트 전극은 상기 소스 전극과 인접한 제1 게이트 전극과; 상기 드레인 전극과 인접하며 상기 제1 게이트 전극과 다른 폭을 가지는 제2 게이트 전극을 구비하는 것을 특징으로 한다.
상기 제1 게이트 전극이 폭은 상기 제2 게이트 전극의 폭 대비 3/7인 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 실리콘형 박막트랜지스터는 소정 간격으로 이격되며 서로 다른 폭을 가지는 적어도 두 개의 채널 영역을 가지는 폴리 실리콘형 액티브층을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 따른 폴리 실리콘형 박막트랜지스터의 제조방법은 소정 간격으로 이격되며 서로 다른 폭을 가지는 적어도 두 개의 채널 영역을 가지는 폴리 실리콘형 액티브층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 폴리 실리콘형 박막트랜지스터의 제조방법은 상기 폴리 실리콘형 액티브층을 덮도록 게이트 절연막을 형성하는 단계와; 상기 적어도 두 개의 채널 영역 각각과 중첩되며 게이트라인과 접속된 적어도 두 개의 게이트 전극을 상기 게이트 절연막 상에 형성하는 단계와; 상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계와; 상기 게이트라인과 교차하는 상기 데이터라인과 접속된 소스 전극 및, 상기 소스 전극과 채널영역을 사이에 두고 마주보는 드레인 전극을 상기 층간 절연막 상에 형성하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 액티브층을 형성하는 단계는 상기 게이트 전극을 마스크로 이용하여 상기 액티브층에 불순물을 주입하여 상기 소스 전극과 접속되는 소스 영역, 상기 드레인 전극과 접속되는 드레인 영역, 상기 소스 영역과 인접하며 상기 게이트 전극과 중첩되는 제1 채널 영역, 상기 드레인 영역과 인접하며 상기 게이트 전극과 중첩되는 제2 채널 영역, 상기 제1 채널 영역 및 제2 채널 영역 사이의 중간 영역을 가지도록 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 액티브층을 형성하는 단계는 상기 제1 채널 영역의 폭이 상기 제2 채널 영역의 폭 대비 3/7이 되도록 상기 액티브층을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 적어도 두 개의 게이트 전극을 형성하는 단계는 상기 소스 전극과 인접한 제1 게이트 전극, 상기 드레인 전극과 인접하며 상기 제1 게이트 전극과 다른 폭을 가지는 제2 게이트 전극을 형성하는 단계인 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 이점들은 첨부한 도면들을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 2 내지 도 6f를 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 폴리 실리콘형 박막트랜지스터 기판을 부분적으로 도시한 평면도이고, 도 3은 도 2에 도시된 박막트랜지스터 기판을 Ⅰ-Ⅰ'선을 따라 절단하여 도시한 단면도이다.
도 2 및 도 3에 도시된 폴리 실리콘형 TFT 기판은 게이트 라인(102) 및 데이터 라인(104)과 접속된 TFT와, TFT와 접속된 화소 전극(122)을 구비한다. TFT는 N형 또는 P형으로 형성되지만, 이하에서는 N형으로 형성된 경우만을 설명하기로 한다.
TFT는 화소 전극(122)에 데이터 신호를 충전한다. 이를 위하여, TFT는 게이트 라인(102)과 접속된 게이트 전극(106)과, 데이터 라인(104)과 접속된 소스 전극(108)과, 보호막(118)을 관통하는 화소 콘택홀(120)을 통해 화소 전극(122)과 접속된 드레인 전극(110)과, 게이트 전극(106)에 의해 소스 전극(108) 및 드레인 전극(110) 사이에 채널을 형성하는 액티브층(114)를 구비한다.
게이트 전극(106)에는 게이트 드라이버(도시하지 않음)의 게이트 신호가 게이트라인(102)을 통해 공급된다. 이 게이트 전극(106)은 적어도 두 개의 게이트 전극, 예를 들어 제1 및 제2 게이트 전극(106a,106b)을 포함한다.
제1 게이트 전극(106a)은 제1 채널 영역(114C1)과 게이트 절연막(112)을 사이에 두고 중첩되며 제1 채널 영역(114C1)과 동일한 제1 폭(W1)으로 형성된다. 제2 게이트 전극(106b)은 제2 채널 영역(114C2)과 게이트 절연막(112)을 사이에 두고 중첩되며 제2 채널 영역(114C2)과 동일한 제2 폭(W2, W2>W1)으로 형성된다. 여기서, 제1 폭(W1)은 제2 폭(W2)의 3/7배이다. 이외에도 게이트 전극(106)은 제1 및 제2 채널 영역(114C1,114C2)과 중첩되게 하나의 게이트 전극으로 형성될 수도 있다.
소스 전극(108)에는 데이터 드라이버(도시하지 않음)로부터의 데이터 신호가 데이터 라인(104)을 통해 공급된다. 이 소스 전극(108)은 게이트 전극(106)과 층간 절연막(126)을 사이에 두고 절연되게 형성된다. 그리고, 소스 전극(108)은 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 소스 콘택홀(124S)을 통해 n+불순물이 주입된 액티브층(114)의 소스 영역(114S)과 접속된다.
드레인 전극(110)은 소스 전극(108)과 제1 및 제2 채널 영역(114C1,114C2)을 사이에 두고 마주보도록 형성된다. 이 드레인 전극(110)은 게이트 전극(106)과 층간 절연막(126)을 사이에 두고 절연되게 형성된다. 그리고, 드레인 전극(110)은 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 드레인 콘택홀(124D) 각각을 통해 n+ 불순물이 주입된 액티브층(114)의 드레인 영역(114D) 각각과 접속된다.
액티브층(114)은 버퍼막(116)을 사이에 두고 하부 기판(101) 위에 형성된다. 이 액티브층(114)은 소스 전극(108)과 접속되는 소스 영역(114S), 드레인 전극(110)과 접속되는 드레인 영역(114D), 제1 게이트 전극(106a)과 중첩되는 제1 채널 영역(114C1), 제2 게이트 전극(106b)과 중첩되는 제2 채널 영역(114C2), 제1 및 제2 채널 영역(114C1,114C2) 사이에 형성되는 중간 영역(114M)을 구비한다. 여기서, 제1 채널 영역(114C1)은 제2 채널 영역(114C2)과 다른 폭(W1<W2)을 가지도록 형성된다. 예를 들어, 제1 채널 영역(114C1)의 폭(W1)은 제2 채널 영역(114C2) 폭(W2)의 3/7배이다.
또한, 액티브층(114)은 오프 전류를 감소시키기 위하여 제1 및 제2 채널 영역(114C1,114C2)과 소스 및 드레인 영역(114S, 114D) 사이에 n- 불순물이 주입된 엘디디(Lightly Doped Drain ; LDD) 영역(미도시)을 더 구비하기도 한다.
화소전극(122)은 보호막(118)을 관통하는 화소 콘택홀(120)을 통해 TFT의 드레인 전극(110)과 접속되어 화소 영역에 형성된다. 이 화소전극(122)은 TFT를 통해 데이터 신호가 공급되어 공통 전극(도시하지 않음)과 전계를 형성한다. 이러한 전계에 의해 액정분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현하게 된다.
도 4는 게이트 전극의 폭이 6㎛, 게이트 전극의 길이가 30㎛일 경우 도 2 및 도 3에 도시된 제1 및 제2 채널 영역(114C1,114C2)의 폭비율에 따른 킹크 스타팅 전압변화를 설명하기 위한 도면이다. 도 4에서 가로축은 제1 및 제2 채널 영역(114C1,114C2)의 폭 비율을, 세로축은 킹크 스타팅 전압(Kink starting voltage)을 각각 나타낸다.
도 4에 도시된 바와 같이 제1 채널 영역(114C1)의 폭이 9㎛, 제2 채널 영역(114C2)의 폭이 21㎛인 경우, -12.8V이하의 킹크 스타팅 전압에서부터 킹크 현상이 발생하게 된다. 즉, 제1 채널 영역(114C1)의 폭이 제2 채널 영역(114C2)의 폭보다 작은 경우(W1:W2=7:23,9:21,11:19,13:17), 상대적으로 낮은 킹크 스타팅 전압에서부터 킹크 현상이 발생하게 된다. 그리고, 제1 채널 영역(114C1)의 폭이 제2 채널 영역(114C2)의 폭이 같은, 즉 제1 채널 영역(C1)의 폭이 15㎛, 제2 채널 영역 (114C2)의 폭이 15㎛인 경우, -13.75V이하의 킹크 스타팅 전압에서부터 킹크 현상이 발생하게 된다.
반면에 제1 채널 영역(114C1)의 폭이 제2 채널 영역(114C2)의 폭보다 큰 경우(W1:W2=17:13,19:11,21:9,23:7), 상대적으로 높은 킹크 스타팅 전압에서부터 킹크 현상이 발생하게 되므로 제1 채널 영역(114C1)의 폭이 제2 채널 영역(114C2)의 폭보다 작은 경우보다 킹크 현상 발생율이 낮다.
그리고, 본 발명과 같이 제1 및 제2 채널 영역(114C1,114C2)의 폭이 3:7의 비율, 즉 제1 채널 영역(114C1)의 폭이 21㎛, 제2 채널 영역(114C2)의 폭이 9㎛인 경우, -15.75V이하의 상대적으로 높은 킹크 스타팅 전압에서부터 킹크 현상이 발생하게 되어 킹크 현상 발생율이 제일 낮다.
이에 따라, 본 발명에 따른 폴리 실리콘형 박막트랜지스터는 도 5에 도시된 바와 같이 킹크 스타팅 전압을 최대화하여 킹크 효과를 최소화할 수 있다. 이에 따라, 포화동작영역에서 드레인 전류가 일정하여 구동회로의 오동작을 방지할 수 있으며 구동회로의 소비전력을 최소화할 수 있다.
한편, 이러한 폴리 실리콘형 TFT 기판은 도 6a 내지 도 6f에 도시된 바와 같은 제조 공정으로 형성된다. 여기서는 도 2 및 도 3에 도시된 폴리 실리콘형 TFT기판을 예로 들어 설명하기로 한다.
도 6a를 참조하면, 하부 기판(101) 상에 버퍼막(116)이 형성되고, 그 위에 액티브층(114)이 형성된다.
버퍼막(116)은 하부 기판(101) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
액티브층(114)은 버퍼막(116) 상에 아몰퍼스-실리콘을 증착한 후 레이저로 결정화하여 폴리-실리콘이 되게 한 다음, 그 폴리-실리콘이 포토리소그래피 공정과 식각 공정으로 패터닝됨으로써 형성된다.
도 6b를 참조하면, 액티브층(114)이 형성된 버퍼막(116) 상에 게이트 절연막(112)이 형성되고, 그 위에 제1 및 제2 게이트 전극(106a,106b) 및 게이트 라인(102)이 형성된다.
게이트 절연막(112)은 액티브층(114)이 형성된 버퍼막(116) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
제1 및 제2 게이트 전극(106a,106b)과 게이트 라인(102)은 게이트 절연막(112) 상에 게이트 금속층을 형성한 후, 그 게이트금속층이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다.
그리고, 제1 및 제2 게이트 전극(106a,106b)을 마스크로 이용하여 액티브층(114)에 n+ 불순물을 주입하여 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D)과 중간 영역(114M)이 형성된다. 이러한 액티브층(114)의 소스 및 드레인 영역(114S, 114D)은 중간 영역(114M)을 사이에 두고 분리된 제1 및 제2 채널 영역(114C1,114C2)을 사이에 두고 마주하게 된다.
도 6c를 참조하면, 제1 및 제2 게이트 전극(106) 및 게이트 라인(102)이 형 성된 게이트 절연막(112) 상에 층간 절연막(126)이 형성되고, 층간 절연막(126) 및 게이트 절연막(112)을 관통하는 소스 콘택홀(124S) 및 드레인 콘택홀(124D)이 형성된다.
층간 절연막(126)은 게이트 전극(106) 및 게이트 라인(102)이 형성된 게이트 절연막(112) 상에 SiO2 등과 같은 무기 절연 물질이 전면 증착되어 형성된다.
이어서, 층간 절연막(126) 및 게이트 절연막(112)이 포토리소그래피공정과 식각공정으로 패터닝되어 액티브층(114)의 소스 및 드레인 영역(114S, 114D)을 각각 노출시키는 소스 및 드레인 콘택홀(124S, 124D)이 형성된다.
도 6d를 참조하면, 층간 절연막(126) 상에 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)이 형성된다.
데이터 라인(104), 소스 전극(108), 드레인 전극(110)은 층간 절연막(126) 상에 소스/드레인 금속층을 형성한 후, 그 소스/드레인 금속층이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다. 소스 전극(108) 및 드레인 전극(110)은 소스 및 드레인 콘택홀(124S, 124D) 각각을 통해 액티브층(114)의 소스 영역(114S) 및 드레인 영역(114D) 각각과 접속된다.
도 6e를 참조하면, 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)이 형성된 층간 절연막(126) 상에 보호막(118)이 형성되고, 그 보호막(118)을 관통하는 화소 콘택홀(120)이 형성된다.
보호막(118)은 데이터 라인(104), 소스 전극(108) 및 드레인 전극(110)이 형 성된 층간 절연막(126) 상에 무기 절연 물질 또는 유기 절연 물질이 전면 증착되어 형성된다.
이어서, 보호막(118)이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 보호막(118)을 관통하여 TFT의 드레인 전극(110)을 노출시키는 화소 콘택홀(120)이 형성된다.
도 6f를 참조하면, 보호막(118) 상에 화소 전극(122)이 형성된다.
화소 전극(122)은 보호막(118) 상에 투명 도전 물질을 증착한 후, 그 투명 도전 물질이 포토리소그래피 공정 및 식각 공정으로 패터닝됨으로써 형성된다. 이러한 화소 전극(122)은 화소 콘택홀(120)을 통해 TFT의 드레인 전극(110)과 접속된다.
한편, 본 발명에 따른 폴리 실리콘형 TFT는 액티브 영역에 스위칭 소자로 적용될 뿐만 아니라 게이트 라인을 구동하기 위한 게이트 드라이버 및 데이터 라인을 구동하기 위한 데이터 드라이버를 이루는 트랜지스터에 적용된다.
또한, 본 발명에 따른 폴리 실리콘형 TFT는 액정 표시 장치 뿐만 아니라 유기 전계 발광 소자에도 적용될 수 있다.
상술한 바와 같이, 본 발명에 따른 폴리 실리콘형 TFT 및 그를 가지는 박막트랜지스터 기판과 그 제조방법은 서로 다른 폭의 제1 및 제2 채널영역을 가지는 액티브층을 구비한다. 이 액티브층에 의해 킹크 스타팅 전압이 최대화되어 킹크 발생율을 최소화할 수 있다. 이에 따라, 포화동작영역에서 드레인 전류가 일정하여 구동회로의 오동작을 방지할 수 있으며 구동회로의 소비전력을 최소화할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
Claims (19)
- 게이트라인과;상기 게이트라인과 교차하여 화소영역을 마련하는 데이터라인과;상기 화소 영역에 형성되는 화소전극과;소정 간격으로 이격되며 서로 다른 폭을 가지는 적어도 두 개의 채널 영역을 가지는 액티브층을 포함하며 상기 화소전극과 접속되는 폴리 실리콘형 박막트랜지스터를 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제 1 항에 있어서,상기 폴리 실리콘형 박막트랜지스터는상기 게이트라인과 접속된 게이트 전극과;상기 데이터라인과 접속된 소스 전극과;상기 적어도 두 개의 채널 영역을 사이에 두고 상기 소스 전극과 마주보며 상기 화소전극과 접속된 드레인 전극을 구비하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제 2 항에 있어서,상기 액티브층은상기 소스 전극과 접촉하는 소스 영역과;상기 드레인 전극과 접촉하는 드레인 영역과;상기 적어도 두 개의 채널 영역들 사이에 형성되어 상기 채널 영역들을 분리하는 중간 영역을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제 3 항에 있어서,상기 적어도 두 개의 채널 영역은상기 소스 영역과 인접한 제1 채널 영역과;상기 드레인 영역과 인접한 제2 채널 영역을 포함하는 것을 특징으로 하는 박막트랜지스터 기판.
- 제 4 항에 있어서,상기 제1 채널 영역은 상기 제2 채널영역보다 폭이 좁은 것을 특징으로 하는 박막트랜지스터 기판.
- 제 5 항에 있어서,상기 제1 채널 영역의 폭은 상기 제1 채널 영역 폭의 3/7 배인 것을 특징으로 하는 박막트랜지스터 기판.
- 제 2 항에 있어서,상기 게이트 전극은 상기 적어도 두 개의 채널 영역 각각과 절연되게 중첩되 며 게이트라인과 접속된 적어도 두 개인 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.
- 제 7 항에 있어서,상기 적어도 두 개의 게이트 전극은상기 소스 전극과 인접한 제1 게이트 전극과;상기 드레인 전극과 인접하며 상기 제1 게이트 전극과 다른 폭을 가지는 제2 게이트 전극을 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.
- 제 8 항에 있어서,상기 제1 게이트 전극이 폭은 상기 제2 게이트 전극의 폭의 3/7 배인 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터 기판.
- 소정 간격으로 이격되며 서로 다른 폭을 가지는 적어도 두 개의 채널 영역을 가지는 폴리 실리콘형 액티브층을 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터.
- 제 10 항에 있어서,상기 적어도 두 개의 채널 영역 각각과 절연되게 중첩되며 게이트라인과 접속된 적어도 두 개의 게이트 전극과;상기 게이트라인과 교차하는 상기 데이터라인과 접속된 소스 전극과;상기 소스 전극과 채널영역을 사이에 두고 마주보는 드레인 전극을 추가로 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터.
- 제 11 항에 있어서,상기 액티브층은상기 소스 전극과 접촉하는 소스 영역과;상기 소스 영역과 인접한 제1 채널 영역과;상기 드레인 전극과 접촉하는 드레인 영역과;상기 드레인 영역과 인접한 제2 채널 영역과;상기 제1 및 제2 채널 영역 사이에 위치하는 중간 영역을 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터.
- 제 12 항에 있어서,상기 제1 채널 영역의 폭은 상기 제2 채널 영역의 폭의 3/7 배인 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터.
- 제 11 항에 있어서,상기 적어도 두 개의 게이트 전극은상기 소스 전극과 인접한 제1 게이트 전극과;상기 드레인 전극과 인접하며 상기 제1 게이트 전극과 다른 폭을 가지는 제2 게이트 전극을 구비하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터.
- 소정 간격으로 이격되며 서로 다른 폭을 가지는 적어도 두 개의 채널 영역을 가지는 폴리 실리콘형 액티브층을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터의 제조방법.
- 제 15 항에 있어서,상기 폴리 실리콘형 액티브층을 덮도록 게이트 절연막을 형성하는 단계와;상기 적어도 두 개의 채널 영역 각각과 중첩되며 게이트라인과 접속된 적어도 두 개의 게이트 전극을 상기 게이트 절연막 상에 형성하는 단계와;상기 게이트 전극을 덮도록 층간 절연막을 형성하는 단계와;상기 게이트라인과 교차하는 상기 데이터라인과 접속된 소스 전극 및, 상기 소스 전극과 채널영역을 사이에 두고 마주보는 드레인 전극을 상기 층간 절연막 상에 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터의 제조방법.
- 제 16 항에 있어서,상기 액티브층을 형성하는 단계는상기 액티브층이 상기 소스 전극과 접속되는 소스 영역, 상기 드레인 전극과 접속되는 드레인 영역, 상기 소스 영역과 인접하며 상기 게이트 전극과 중첩되는 제1 채널 영역, 상기 드레인 영역과 인접하며 상기 게이트 전극과 중첩되는 제2 채널 영역, 상기 제1 및 제2 채널 영역 사이의 중간 영역을 포함하도록 상기 게이트 전극을 마스크로 이용하여 상기 액티브층에 불순물을 주입하는 단계인 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터의 제조방법.
- 제 17 항에 있어서,상기 액티브층을 형성하는 단계는상기 제1 채널 영역의 폭이 상기 제2 채널 영역의 폭의 3/7 배가 되도록 상기 액티브층을 형성하는 단계를 포함하는 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터의 제조방법.
- 제 17 항에 있어서,상기 적어도 두 개의 게이트 전극을 형성하는 단계는상기 소스 전극과 인접한 제1 게이트 전극, 상기 드레인 전극과 인접하며 상기 제1 게이트 전극과 다른 폭을 가지는 제2 게이트 전극을 형성하는 단계인 것을 특징으로 하는 폴리 실리콘형 박막트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058050A KR101136296B1 (ko) | 2005-06-30 | 2005-06-30 | 폴리 실리콘형 박막 트랜지스터와 그를 가지는 폴리실리콘형 박막트랜지스터 기판 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058050A KR101136296B1 (ko) | 2005-06-30 | 2005-06-30 | 폴리 실리콘형 박막 트랜지스터와 그를 가지는 폴리실리콘형 박막트랜지스터 기판 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070002491A true KR20070002491A (ko) | 2007-01-05 |
| KR101136296B1 KR101136296B1 (ko) | 2012-04-19 |
Family
ID=37869474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058050A KR101136296B1 (ko) | 2005-06-30 | 2005-06-30 | 폴리 실리콘형 박막 트랜지스터와 그를 가지는 폴리실리콘형 박막트랜지스터 기판 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101136296B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130019119A (ko) * | 2011-08-16 | 2013-02-26 | 엘지디스플레이 주식회사 | 유기 전계 발광 표시 패널 및 그의 제조방법 |
| CN105097828A (zh) * | 2015-06-09 | 2015-11-25 | 武汉华星光电技术有限公司 | Tft基板结构的制作方法及tft基板结构 |
| KR20150144060A (ko) * | 2014-06-16 | 2015-12-24 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102261994B1 (ko) * | 2014-12-30 | 2021-06-08 | 엘지디스플레이 주식회사 | 표시장치 |
| KR102630594B1 (ko) * | 2017-12-28 | 2024-01-29 | 엘지디스플레이 주식회사 | 표시 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0982969A (ja) * | 1995-09-12 | 1997-03-28 | Toshiba Corp | 薄膜トランジスタおよび液晶表示装置 |
| KR100485531B1 (ko) * | 2002-04-15 | 2005-04-27 | 엘지.필립스 엘시디 주식회사 | 다결정 실리콘 박막트랜지스터와 그 제조방법 |
| KR100575544B1 (ko) * | 2003-10-24 | 2006-05-03 | 재단법인서울대학교산학협력재단 | 비대칭 듀얼 게이트를 갖는 박막 트랜지스터 및 그 제조방법 |
-
2005
- 2005-06-30 KR KR1020050058050A patent/KR101136296B1/ko active IP Right Grant
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130019119A (ko) * | 2011-08-16 | 2013-02-26 | 엘지디스플레이 주식회사 | 유기 전계 발광 표시 패널 및 그의 제조방법 |
| KR20150144060A (ko) * | 2014-06-16 | 2015-12-24 | 엘지디스플레이 주식회사 | 박막 트랜지스터 어레이 기판 및 이의 제조 방법 |
| CN105097828A (zh) * | 2015-06-09 | 2015-11-25 | 武汉华星光电技术有限公司 | Tft基板结构的制作方法及tft基板结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101136296B1 (ko) | 2012-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7126157B2 (en) | Active matrix substrate, method of making the substrate, and display device | |
| EP0544229B1 (en) | Thin film transistor device for driving circuit and matrix circuit | |
| US6600197B1 (en) | Thin film transistor having a heat sink that exhibits a high degree of heat dissipation effect | |
| US5940151A (en) | Liquid crystal display and method for fabricating the same | |
| KR101182311B1 (ko) | 액정 표시 패널 및 그 제조방법 | |
| KR20070072207A (ko) | 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법 | |
| US8279389B2 (en) | Liquid crystal display device having storage lines overlapping active layers formed of polysilicon material | |
| US7755709B2 (en) | Liquid crystal display device having dummy contact holes and fabrication method thereof | |
| KR100566612B1 (ko) | 다결정 실리콘 박막 트랜지스터 및 그 제조 방법 | |
| KR101136296B1 (ko) | 폴리 실리콘형 박막 트랜지스터와 그를 가지는 폴리실리콘형 박막트랜지스터 기판 및 그 제조 방법 | |
| KR20050001937A (ko) | 액정표시패널 및 그 제조 방법 | |
| JPH0982969A (ja) | 薄膜トランジスタおよび液晶表示装置 | |
| KR20060118063A (ko) | 액정표시장치용 어레이 기판 및 그 제조 방법 | |
| JP2002176179A (ja) | 電気光学装置および電気光学装置の製造方法、並びに半導体装置 | |
| KR20070072208A (ko) | 폴리실리콘 박막트랜지스터를 이용한 액정표시장치 및 그제조 방법 | |
| JPH11154752A (ja) | 薄膜トランジスタおよびこれを用いた液晶表示装置並びにｔｆｔアレイ基板の製造方法 | |
| KR20060121480A (ko) | 액정 표시 장치 및 이의 제조방법 | |
| KR100324286B1 (ko) | 박막트랜지스터 소자와 그 제조방법 | |
| KR101057902B1 (ko) | 액정표시소자의 제조 방법 | |
| KR101074962B1 (ko) | 액정표시장치 및 그 제조방법 | |
| KR100580553B1 (ko) | 액정표시장치 및 그 제조방법 | |
| KR100939918B1 (ko) | 액정표시패널 및 그 제조 방법 | |
| JP2004022875A (ja) | 表示装置 | |
| KR101022623B1 (ko) | 박막트랜지스터 어레이 기판의 제조 방법 | |
| KR101107683B1 (ko) | 폴리실리콘 박막트랜지스터 어레이 기판의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20160329 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20170320 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20190318 Year of fee payment: 8 |