JPH11284187A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11284187A JPH11284187A JP10018798A JP10018798A JPH11284187A JP H11284187 A JPH11284187 A JP H11284187A JP 10018798 A JP10018798 A JP 10018798A JP 10018798 A JP10018798 A JP 10018798A JP H11284187 A JPH11284187 A JP H11284187A
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Abstract
(57)【要約】
【課題】 低オン抵抗の横型二重拡散MOSFET（１００）
を提供する。 【解決手段】 横型二重拡散MOSFET（１００）であっ
て、主面（３４）を有する基板，主面（３４）の所定領
域に形成された窪み（３１）内に設けられたゲート電極
（３２），ソース電極，ドレイン電極，ベース（３
６），ベース（３６）のうちゲート電極（３２）近傍に
形成されるチャネルを有することを特徴とする横型二重
拡散MOSFETによって実現される。
を提供する。 【解決手段】 横型二重拡散MOSFET（１００）であっ
て、主面（３４）を有する基板，主面（３４）の所定領
域に形成された窪み（３１）内に設けられたゲート電極
（３２），ソース電極，ドレイン電極，ベース（３
６），ベース（３６）のうちゲート電極（３２）近傍に
形成されるチャネルを有することを特徴とする横型二重
拡散MOSFETによって実現される。
Description
【０００１】
【産業上の利用分野】本発明は一般に半導体装置に関
し、さらに詳細には横型二重拡散MOSFETに関する。
し、さらに詳細には横型二重拡散MOSFETに関する。
【０００２】
【従来の技術】電界効果トランジスタ（MOSFET）は、電
流が垂直方向に流れるか、素子表面方向に流れるかによ
り大別でき、前者を縦型素子、後者を横型素子と呼ぶ。
縦型素子は、主電極の一方が半導体素子の裏面にあり、
単位面積当たりの通電能力に優れているため、特に高電
力を扱う個別素子として用いられることが多い。これに
対し横型素子はすべての電極が一表面に配列できるため
集積化に適しており、集積回路の構成素子として用いら
れることが多い。横型素子として横型二重拡散MOSFET
（LDMOSFET）が知られている。
流が垂直方向に流れるか、素子表面方向に流れるかによ
り大別でき、前者を縦型素子、後者を横型素子と呼ぶ。
縦型素子は、主電極の一方が半導体素子の裏面にあり、
単位面積当たりの通電能力に優れているため、特に高電
力を扱う個別素子として用いられることが多い。これに
対し横型素子はすべての電極が一表面に配列できるため
集積化に適しており、集積回路の構成素子として用いら
れることが多い。横型素子として横型二重拡散MOSFET
（LDMOSFET）が知られている。
【０００３】図１に、従来技術による横型二重拡散MOSF
ET５０の平面図１０を示す。
ET５０の平面図１０を示す。
【０００４】図２に、図１のX-X間における断面図２０
を示す。LDMOS５０は、その表面にp型拡散層２６とn型
ソース拡散層を自己整合（セルフアラインメント）技術
により二重拡散し、ゲート電極２２の直下のp型拡散層
２６の表面にチャネル２３を形成したものである。チャ
ネル２３の一方端からドレイン拡散層の一方端までの領
域を広義のドリフト領域と呼ぶ。広義のドリフト領域
は、本来n型であるのでゲートにプラスが印加された場
合には蓄積領域となり（以下「ドリフト（蓄積）領域」
と呼ぶ）、p型拡散層２６が反転したn型チャネル領域２
３よりもさらに抵抗が低くなる。一般に、ドリフト長が
長くなるにしたがってオン抵抗が増加し、ゲート幅およ
びドリフト（蓄積）領域幅が広がるにしたがってオン抵
抗は小さくなる。ここでドリフト長とは、チャネル２３
の一方端からドレイン拡散層端までのn型ウェルの長さ
（図２参照）をいい、ゲート幅およびドリフト（蓄積）
領域幅とは、フィールド間（図示せず）の幅w（図４参
照）をいう。
を示す。LDMOS５０は、その表面にp型拡散層２６とn型
ソース拡散層を自己整合（セルフアラインメント）技術
により二重拡散し、ゲート電極２２の直下のp型拡散層
２６の表面にチャネル２３を形成したものである。チャ
ネル２３の一方端からドレイン拡散層の一方端までの領
域を広義のドリフト領域と呼ぶ。広義のドリフト領域
は、本来n型であるのでゲートにプラスが印加された場
合には蓄積領域となり（以下「ドリフト（蓄積）領域」
と呼ぶ）、p型拡散層２６が反転したn型チャネル領域２
３よりもさらに抵抗が低くなる。一般に、ドリフト長が
長くなるにしたがってオン抵抗が増加し、ゲート幅およ
びドリフト（蓄積）領域幅が広がるにしたがってオン抵
抗は小さくなる。ここでドリフト長とは、チャネル２３
の一方端からドレイン拡散層端までのn型ウェルの長さ
（図２参照）をいい、ゲート幅およびドリフト（蓄積）
領域幅とは、フィールド間（図示せず）の幅w（図４参
照）をいう。
【０００５】n型ソース拡散層とn型ドレイン拡散層はい
ずれも、基板表面にイオン注入したのち熱拡散すること
により形成され、それぞれソース電極とドレイン電極と
に接続されている。
ずれも、基板表面にイオン注入したのち熱拡散すること
により形成され、それぞれソース電極とドレイン電極と
に接続されている。
【０００６】図２は、ゲート２２とドレイン拡散層がオ
ーバラップした場合の構造を示すが、高耐圧化のために
ドレインとゲートをオフセットさせる場合もある（図示
せず）。この構造においては、ドリフト（蓄積）領域は
前述のとおり抵抗が低くなるが、上部にゲートを有しな
いドリフト領域では蓄積が生じないため逆に抵抗は高く
なる。
ーバラップした場合の構造を示すが、高耐圧化のために
ドレインとゲートをオフセットさせる場合もある（図示
せず）。この構造においては、ドリフト（蓄積）領域は
前述のとおり抵抗が低くなるが、上部にゲートを有しな
いドリフト領域では蓄積が生じないため逆に抵抗は高く
なる。
【０００７】LDMOSは、自己整合技術によりチャネル構
造が容易に形成できるため、交互コンダクタンス、電力
の増大と共に高速動作を実現するのに適しているため、
インテリジェントパワーICに使われることが多い。
造が容易に形成できるため、交互コンダクタンス、電力
の増大と共に高速動作を実現するのに適しているため、
インテリジェントパワーICに使われることが多い。
【０００８】
【解決すべき課題】LDMOSは、一般的に、インテリジェ
ントパワーICにおいて使用する場合には、ジュール発熱
損を低減するうえで導通時の抵抗（オン抵抗）をいかに
低減するかが重要な課題である。
ントパワーICにおいて使用する場合には、ジュール発熱
損を低減するうえで導通時の抵抗（オン抵抗）をいかに
低減するかが重要な課題である。
【０００９】これまでは低オン抵抗化のために、不純物
分布の最適化、ゲート電極配置の工夫、単位素子サイズ
のシュリンクなどが行なわれてきた。
分布の最適化、ゲート電極配置の工夫、単位素子サイズ
のシュリンクなどが行なわれてきた。
【００１０】しかし従来のLDMOSではチャネルを二次元
平面にしか形成していないため、これらの方法では限界
があるという問題点があった。
平面にしか形成していないため、これらの方法では限界
があるという問題点があった。
【００１１】したがって、本発明の一目的は、チャネル
を三次元的に構成しチャネル密度を高め、単位面積あた
りのオン抵抗を小さくしたLDMOSを提供することであ
る。
を三次元的に構成しチャネル密度を高め、単位面積あた
りのオン抵抗を小さくしたLDMOSを提供することであ
る。
【００１２】さらに本発明の一目的は、LDMOSのウェハ
を上から見たときのゲート配置が同一の場合であって
も、チャネル幅およびドリフト（蓄積）領域幅を大きく
することにより、単位面積あたりのオン抵抗を小さくし
たLDMOSを提供することである。
を上から見たときのゲート配置が同一の場合であって
も、チャネル幅およびドリフト（蓄積）領域幅を大きく
することにより、単位面積あたりのオン抵抗を小さくし
たLDMOSを提供することである。
【００１３】さらに本発明の一目的は、低オン抵抗化の
ための従来技術をすべてを併用できる低オン抵抗LDMOS
を提供することである。
ための従来技術をすべてを併用できる低オン抵抗LDMOS
を提供することである。
【００１４】さらに本発明の一目的は、インテリジェン
トパワーICのLDMOS部の面積の縮小と素子サイズの縮小
によりチップコストを低減することである。
トパワーICのLDMOS部の面積の縮小と素子サイズの縮小
によりチップコストを低減することである。
【００１５】さらに本発明の一目的は、LDMOSの出力損
失を低減することである。
失を低減することである。
【００１６】
【課題を解決するための手段】前記のおよびその他の目
的は、横型二重拡散MOSFET（１００）であって、主面
（３４）を有するn型ウェル，主面（３４）上の所定領
域に所定間隔をおいて形成された窪み（３１）上に設け
られたゲート（３２），p型ベース（３６），p型ベース
（３６）のゲート（３２）近傍に形成されたチャネル
（３３）およびドリフト（蓄積）領域（３５）を有する
ことを特徴とする横型二重拡散MOSFETによって実現され
る。
的は、横型二重拡散MOSFET（１００）であって、主面
（３４）を有するn型ウェル，主面（３４）上の所定領
域に所定間隔をおいて形成された窪み（３１）上に設け
られたゲート（３２），p型ベース（３６），p型ベース
（３６）のゲート（３２）近傍に形成されたチャネル
（３３）およびドリフト（蓄積）領域（３５）を有する
ことを特徴とする横型二重拡散MOSFETによって実現され
る。
【００１７】
【実施例】図３は、本願の一実施例による、ドレインメ
タル，ソースメタル，トレンチ３１，ゲート電極３２お
よびドリフト（蓄積）領域３５を有するLDMOS１００の
断面図を示す。図２と比べて、図３は凹状のトレンチ３
１およびゲート電極３２が形成されている点に注目すべ
きである。また、図２のチャネル２３およびドリフト
（蓄積）領域２５が、基板の主面２３に沿って二次元平
面的に形成されているのに対し、本願のチャネル３３お
よびドリフト（蓄積）領域３５は、三次元立体的に形成
されている点に注目すべきである。
タル，ソースメタル，トレンチ３１，ゲート電極３２お
よびドリフト（蓄積）領域３５を有するLDMOS１００の
断面図を示す。図２と比べて、図３は凹状のトレンチ３
１およびゲート電極３２が形成されている点に注目すべ
きである。また、図２のチャネル２３およびドリフト
（蓄積）領域２５が、基板の主面２３に沿って二次元平
面的に形成されているのに対し、本願のチャネル３３お
よびドリフト（蓄積）領域３５は、三次元立体的に形成
されている点に注目すべきである。
【００１８】図４は、本願の一実施例によるLDMOS１０
０のゲート電極３２の平面図４０を示す。以下、本願の
一実施例によるLDMOS１００のゲート電極３２付近を拡
大した図面を用いて詳細に説明する。本願は、基板の主
面３４上の所定領域に所定の間隔をおいてはしご状にト
レンチ３１を形成し、それに沿ってゲート電極３２を設
ける。トレンチ３１は当業者に周知のいかなる技術を用
いて設けても良い。以下、一実施例としてトレンチ３１
の形状が長方形の場合を例に説明するが、その形状は長
方形に限らず、正方形、球状、長方形で角が球面状の形
状などどのような形状であっても良い。さらに、選択酸
化法（LOCOS：local oxidation of silicon）等によっ
て、主面３４を波状としても良い。従って、本願の請求
項において用いる窪みの語は広く当業者に周知の技術を
用いて設けられるトレンチおよび化学的、機械的方法に
より形成されるあらゆる溝および窪みを含むものであ
る。また、トレンチ３１の長さ、幅、深さは、特に限定
されるわけではない。ゲート電極３２の形状も凹状に限
定されず、上下逆向きの凸状や□状などどのような形状
であっても良い。トレンチ３１およびゲート作成後に、
当業者に周知の方法により、n型ソース拡散層とn型ドレ
イン拡散層を、基板主面３４にイオン注入したのち熱拡
散することによりLDMOS１００を形成する。
０のゲート電極３２の平面図４０を示す。以下、本願の
一実施例によるLDMOS１００のゲート電極３２付近を拡
大した図面を用いて詳細に説明する。本願は、基板の主
面３４上の所定領域に所定の間隔をおいてはしご状にト
レンチ３１を形成し、それに沿ってゲート電極３２を設
ける。トレンチ３１は当業者に周知のいかなる技術を用
いて設けても良い。以下、一実施例としてトレンチ３１
の形状が長方形の場合を例に説明するが、その形状は長
方形に限らず、正方形、球状、長方形で角が球面状の形
状などどのような形状であっても良い。さらに、選択酸
化法（LOCOS：local oxidation of silicon）等によっ
て、主面３４を波状としても良い。従って、本願の請求
項において用いる窪みの語は広く当業者に周知の技術を
用いて設けられるトレンチおよび化学的、機械的方法に
より形成されるあらゆる溝および窪みを含むものであ
る。また、トレンチ３１の長さ、幅、深さは、特に限定
されるわけではない。ゲート電極３２の形状も凹状に限
定されず、上下逆向きの凸状や□状などどのような形状
であっても良い。トレンチ３１およびゲート作成後に、
当業者に周知の方法により、n型ソース拡散層とn型ドレ
イン拡散層を、基板主面３４にイオン注入したのち熱拡
散することによりLDMOS１００を形成する。
【００１９】図５には、図４のD-D間における断面図５
０を示す。トレンチ３１の深さは特に限定されるわけで
はないが、好適には、ゲート電極３２の底面がLDMOS１
００の主面３４（図７参照）より深く、p型拡散層３６
の底面まで（図６参照）である。
０を示す。トレンチ３１の深さは特に限定されるわけで
はないが、好適には、ゲート電極３２の底面がLDMOS１
００の主面３４（図７参照）より深く、p型拡散層３６
の底面まで（図６参照）である。
【００２０】図６には、図４のA-A間における断面図６
０を示す。トレンチ３１がLDMOS１００の主面３４上の
所定領域に凹状に形成され、ゲート電極３２はそのトレ
ンチ３１に沿って凹状に形成される。チャネル３３はト
レンチ３１の側面部近傍のp型拡散層３６に縦方向に形
成され、ドリフト（蓄積）領域３５はチャネル３３の一
方端からドレイン拡散層端までのトレンチ３１の側面部
および底面部近傍のn型ウェルに、縦方向および横方向
に形成される。
０を示す。トレンチ３１がLDMOS１００の主面３４上の
所定領域に凹状に形成され、ゲート電極３２はそのトレ
ンチ３１に沿って凹状に形成される。チャネル３３はト
レンチ３１の側面部近傍のp型拡散層３６に縦方向に形
成され、ドリフト（蓄積）領域３５はチャネル３３の一
方端からドレイン拡散層端までのトレンチ３１の側面部
および底面部近傍のn型ウェルに、縦方向および横方向
に形成される。
【００２１】図７には、図４のB-B間における断面図７
０を示す。B-B間にはトレンチはなく、従来例のLDMOSの
ゲート電極の断面図と同様である。従って、この場合、
チャネル３３およびドリフト（蓄積）領域３５は、ゲー
ト電極の下のp型拡散層３６およびn型ウェルにそれぞれ
横方向に二次元平面的に形成される。
０を示す。B-B間にはトレンチはなく、従来例のLDMOSの
ゲート電極の断面図と同様である。従って、この場合、
チャネル３３およびドリフト（蓄積）領域３５は、ゲー
ト電極の下のp型拡散層３６およびn型ウェルにそれぞれ
横方向に二次元平面的に形成される。
【００２２】図８には、図４のC-C間における断面図８
０を示す。この場合、チャネル３３はトレンチ側面部近
傍のp型拡散層３６に縦方向に形成され、ドリフト（蓄
積）領域３５はトレンチ３１の側面部近傍のn型ウェル
に、縦方向に形成される。このように、チャネル３３お
よびドリフト（蓄積）領域３５はトレンチ３１を設ける
ことにより、トレンチ３１を囲むように三次元立体的に
形成することができる。
０を示す。この場合、チャネル３３はトレンチ側面部近
傍のp型拡散層３６に縦方向に形成され、ドリフト（蓄
積）領域３５はトレンチ３１の側面部近傍のn型ウェル
に、縦方向に形成される。このように、チャネル３３お
よびドリフト（蓄積）領域３５はトレンチ３１を設ける
ことにより、トレンチ３１を囲むように三次元立体的に
形成することができる。
【００２３】動作について以下説明する。
【００２４】本願は、チャネル３３およびドリフト（蓄
積）領域３５を三次元立体的に形成するため、LDMOS１
００の動作について問題がないかを以下に検証する。
積）領域３５を三次元立体的に形成するため、LDMOS１
００の動作について問題がないかを以下に検証する。
【００２５】図９には、従来技術によるLDMOS５０の動
作を示すグラフである。このグラフはドレイン電圧（Vd
rain）を変化させた場合のドレイン電流（Idrain）を示
す。このグラフはゲート電圧（Vgate）を上から１２ボ
ルト，１０ボルトと順に２ボルトずつ減少させた場合を
示す。
作を示すグラフである。このグラフはドレイン電圧（Vd
rain）を変化させた場合のドレイン電流（Idrain）を示
す。このグラフはゲート電圧（Vgate）を上から１２ボ
ルト，１０ボルトと順に２ボルトずつ減少させた場合を
示す。
【００２６】図１０は、本願の一実施例によるLDMOS１
００の動作を示すグラフである。このグラフは図４のA-
A間、即ち図６の場合のドレイン電圧（Vdrain）を変化
させた場合のドレイン電流（Idrain）を示したグラフで
ある。このグラフは図９と同様に、ゲート電圧を上から
１２ボルト，１０ボルトと順に２ボルトずつ減少させた
場合を示す。図１０のグラフが示すとおり、ゲート電極
３２を凹状に形成し、チャネル３３が三次元立体的に形
成しても、従来技術によるLDMOS５０と比べドレイン電
流の値が相違するのみでLDMOS１００の動作自体に問題
がないことが確認された。
００の動作を示すグラフである。このグラフは図４のA-
A間、即ち図６の場合のドレイン電圧（Vdrain）を変化
させた場合のドレイン電流（Idrain）を示したグラフで
ある。このグラフは図９と同様に、ゲート電圧を上から
１２ボルト，１０ボルトと順に２ボルトずつ減少させた
場合を示す。図１０のグラフが示すとおり、ゲート電極
３２を凹状に形成し、チャネル３３が三次元立体的に形
成しても、従来技術によるLDMOS５０と比べドレイン電
流の値が相違するのみでLDMOS１００の動作自体に問題
がないことが確認された。
【００２７】図９と図１０を比較すると、前者の場合
は、例えば、Vgate=１２v，Vdrain=１２vの場合では、I
drainは約１．２mA/umであるのに対し、後者の場合は、
Idrainは約０．３６mA/umである。これよりトレンチ３
１を有しない領域の方がドレイン電流が流れやすいこと
が判る。これは、トレンチ３１を設けることにより、ド
リフト（蓄積）領域長が増加し、それにより直列抵抗と
して作用するのでオン抵抗が増加してしまうためであ
る。
は、例えば、Vgate=１２v，Vdrain=１２vの場合では、I
drainは約１．２mA/umであるのに対し、後者の場合は、
Idrainは約０．３６mA/umである。これよりトレンチ３
１を有しない領域の方がドレイン電流が流れやすいこと
が判る。これは、トレンチ３１を設けることにより、ド
リフト（蓄積）領域長が増加し、それにより直列抵抗と
して作用するのでオン抵抗が増加してしまうためであ
る。
【００２８】次にトレンチ３１の形状の違い即ち、チャ
ネル長やドリフト（蓄積）領域長の違いによる単位面積
あたりのLDMOSのオン抵抗の変化について以下検証す
る。
ネル長やドリフト（蓄積）領域長の違いによる単位面積
あたりのLDMOSのオン抵抗の変化について以下検証す
る。
【００２９】図１１は、従来技術によるLDMOS５０の断
面図を示す。チャネル２３およびドリフト（蓄積）領域
２５はゲート電極の下のp型拡散層３６およびn型ウェル
にそれぞれ横方向に二次元平面的に形成される。
面図を示す。チャネル２３およびドリフト（蓄積）領域
２５はゲート電極の下のp型拡散層３６およびn型ウェル
にそれぞれ横方向に二次元平面的に形成される。
【００３０】図１２は、本願の一実施例によるLDMOS１
００の断面図を示す。この場合のチャネル３３およびド
リフト（蓄積）領域３５は、トレンチ３１の側面部およ
び底面部近傍を囲むようにp型拡散層３６およびn型ウェ
ルにそれぞれ形成される。
００の断面図を示す。この場合のチャネル３３およびド
リフト（蓄積）領域３５は、トレンチ３１の側面部およ
び底面部近傍を囲むようにp型拡散層３６およびn型ウェ
ルにそれぞれ形成される。
【００３１】図１３は、本願の一実施例によるLDMOS１
００であって、トレンチ３１の幅のみを図１２の実施例
に比べ狭くした場合のLDMOS１００の断面図を示す。こ
の場合のチャネル３３およびドリフト（蓄積）領域３５
は、トレンチ３１の側面部および底面部近傍を囲むよう
にp型拡散層３６およびn型ウェルにそれぞれ形成され
る。
００であって、トレンチ３１の幅のみを図１２の実施例
に比べ狭くした場合のLDMOS１００の断面図を示す。こ
の場合のチャネル３３およびドリフト（蓄積）領域３５
は、トレンチ３１の側面部および底面部近傍を囲むよう
にp型拡散層３６およびn型ウェルにそれぞれ形成され
る。
【００３２】図１４は、本願の一実施例によるLDMOS１
００であって、トレンチ３１の深さのみを図１２の実施
例に比べ浅くした場合のLDMOS１００の断面図を示す。
この場合のチャネル３３およびドリフト（蓄積）領域３
５は、トレンチ３１の側面部および底面部近傍を囲むよ
うにp型拡散層３６およびn型ウェルにそれぞれ形成され
る。
００であって、トレンチ３１の深さのみを図１２の実施
例に比べ浅くした場合のLDMOS１００の断面図を示す。
この場合のチャネル３３およびドリフト（蓄積）領域３
５は、トレンチ３１の側面部および底面部近傍を囲むよ
うにp型拡散層３６およびn型ウェルにそれぞれ形成され
る。
【００３３】図１５は、図１１ないし図１４の各LDMOS
の単位面積あたりのオン抵抗（RonA）を表したグラフで
ある。これによると、従来技術によるLDMOS５０のオン
抵抗が最も低く、次に図１４のトレンチ３１の浅い場
合、図１３のトレンチ３１の狭い場合と続き、最もオン
抵抗の高い場合は図１２の例であった。これより、単に
トレンチ３１を形成するだけではオン抵抗が大きくなっ
てしまうことが判る。
の単位面積あたりのオン抵抗（RonA）を表したグラフで
ある。これによると、従来技術によるLDMOS５０のオン
抵抗が最も低く、次に図１４のトレンチ３１の浅い場
合、図１３のトレンチ３１の狭い場合と続き、最もオン
抵抗の高い場合は図１２の例であった。これより、単に
トレンチ３１を形成するだけではオン抵抗が大きくなっ
てしまうことが判る。
【００３４】次にゲート幅wおよびドリフト（蓄積）領
域幅（図４参照）を考慮にいれた場合の効果を以下に検
証する。
域幅（図４参照）を考慮にいれた場合の効果を以下に検
証する。
【００３５】図１６は、本願の一実施例によるLDMOS１
００のオン抵抗（Ron）の効果を表したグラフである。
本願の一実施例によるLDMOS１００のオン抵抗を求める
場合、変数がLDMOS１００の３次元的なチャネル３３お
よびドリフト（蓄積）領域３５のため容易に検証できな
い。そこで標準的なトレンチを例に、従来のLDMOS５０
のオン抵抗を１とした場合の、本願のLDMOS１００のオ
ン抵抗を係数kを用いて表した。トレンチ３１を有しな
い領域のゲート幅のオン抵抗を単位幅としてRcと称し、
トレンチ３１の側面部の抵抗をRsw、トレンチ３１の底
面部の抵抗をRtとそれぞれ称する。一実施例として、ト
レンチ３１の深さと幅を同一とし、かつチャネル幅の５
０％をトレンチ３１とした場合、即ち、Rcの幅＝Rswの
深さ＝Rtの幅の場合について以下説明する。
００のオン抵抗（Ron）の効果を表したグラフである。
本願の一実施例によるLDMOS１００のオン抵抗を求める
場合、変数がLDMOS１００の３次元的なチャネル３３お
よびドリフト（蓄積）領域３５のため容易に検証できな
い。そこで標準的なトレンチを例に、従来のLDMOS５０
のオン抵抗を１とした場合の、本願のLDMOS１００のオ
ン抵抗を係数kを用いて表した。トレンチ３１を有しな
い領域のゲート幅のオン抵抗を単位幅としてRcと称し、
トレンチ３１の側面部の抵抗をRsw、トレンチ３１の底
面部の抵抗をRtとそれぞれ称する。一実施例として、ト
レンチ３１の深さと幅を同一とし、かつチャネル幅の５
０％をトレンチ３１とした場合、即ち、Rcの幅＝Rswの
深さ＝Rtの幅の場合について以下説明する。
【００３６】ドリフト（蓄積）領域長とオン抵抗の相関
関係と図９および図１０並びに図１５の実験の結果か
ら、RcとRswとRtの関係は以下の式であらわすことがで
きる。
関係と図９および図１０並びに図１５の実験の結果か
ら、RcとRswとRtの関係は以下の式であらわすことがで
きる。
【００３７】Rc≦Rsw≦Rt ２Rt=k×２Rc ここで、kはトレンチ３１のオン抵抗の係数とする。
【００３８】図１６の実線は、RswとRcとが同一の場合
を示す。破線は、RswとRtとが同一の場合を示す。Rc≦R
sw≦Rtの関係から、本願のLDMOS１００のオン抵抗（Ro
n）の取りうる係数の範囲を斜線領域で示される。k=１
の場合、即ち、Rc＝Rsw＝Rtの場合、従来のLDMOS５０の
オン抵抗を１とすると、LDMOS１００のオン抵抗（Ron）
を５０％に小さくすることができる。k=２の場合、即
ち、RtがRcの２倍のオン抵抗を有する場合では、従来の
LDMOSの全オン抵抗に比べ約４０％強〜２０％の全オン
抵抗を下げることができる。このように図１６の全オン
抵抗の指数が１（従来技術によるLDMOS５０のオン抵
抗）以下の網線領域が、本願のLDMOS１００のオン抵抗
（Ron）が低減化された領域である。トレンチ３１のオ
ン抵抗の係数kがこの領域に入るように、LDMOS１００の
トレンチ３１の形状および配置を定めることにより、チ
ャネル幅およびドリフト（蓄積）領域幅を有効に増大さ
せることができ、オン抵抗を小さくすることができるこ
とが明かとなった。換言すれば、ゲート全面にトレンチ
を設けた場合は、ドリフト長が増加が増加するのみで、
結果としてオン抵抗は大きくなるが、トレンチ３１を所
定の間隔をもってはしご状に設けることにより、たとえ
チャネル長やドリフト長が増加してもチャネル幅および
ドリフト（蓄積）領域幅を有効に増大させることができ
るので、オン抵抗を小さくすることができる。従って、
トレンチ３１に配置や形状は、図１６の全オン抵抗の指
数が１以下の網線領域になる限り自由に形成することが
できる。
を示す。破線は、RswとRtとが同一の場合を示す。Rc≦R
sw≦Rtの関係から、本願のLDMOS１００のオン抵抗（Ro
n）の取りうる係数の範囲を斜線領域で示される。k=１
の場合、即ち、Rc＝Rsw＝Rtの場合、従来のLDMOS５０の
オン抵抗を１とすると、LDMOS１００のオン抵抗（Ron）
を５０％に小さくすることができる。k=２の場合、即
ち、RtがRcの２倍のオン抵抗を有する場合では、従来の
LDMOSの全オン抵抗に比べ約４０％強〜２０％の全オン
抵抗を下げることができる。このように図１６の全オン
抵抗の指数が１（従来技術によるLDMOS５０のオン抵
抗）以下の網線領域が、本願のLDMOS１００のオン抵抗
（Ron）が低減化された領域である。トレンチ３１のオ
ン抵抗の係数kがこの領域に入るように、LDMOS１００の
トレンチ３１の形状および配置を定めることにより、チ
ャネル幅およびドリフト（蓄積）領域幅を有効に増大さ
せることができ、オン抵抗を小さくすることができるこ
とが明かとなった。換言すれば、ゲート全面にトレンチ
を設けた場合は、ドリフト長が増加が増加するのみで、
結果としてオン抵抗は大きくなるが、トレンチ３１を所
定の間隔をもってはしご状に設けることにより、たとえ
チャネル長やドリフト長が増加してもチャネル幅および
ドリフト（蓄積）領域幅を有効に増大させることができ
るので、オン抵抗を小さくすることができる。従って、
トレンチ３１に配置や形状は、図１６の全オン抵抗の指
数が１以下の網線領域になる限り自由に形成することが
できる。
【００３９】
【発明の効果】本発明は、以下に記載されるような効果
を奏する。
を奏する。
【００４０】本発明は、LDMOS部の平面図におけるゲー
ト配置が同一の場合であっても、チャネル幅およびドリ
フト（蓄積）領域幅を大きくすることができるので、単
位面積あたりのオン抵抗を小さくすることができる。
ト配置が同一の場合であっても、チャネル幅およびドリ
フト（蓄積）領域幅を大きくすることができるので、単
位面積あたりのオン抵抗を小さくすることができる。
【００４１】本発明は、トレンチ３１をLDMOS１００の
主面上の所定領域に所定の間隔をもってはしご状に設け
ることにより、トレンチ底面部および側面部をもチャネ
ルとすることにより、チャネル密度を最大２倍にするこ
とができる。その結果、単位面積あたりのオン抵抗を最
高約１／２程度まで小さくすることができる。
主面上の所定領域に所定の間隔をもってはしご状に設け
ることにより、トレンチ底面部および側面部をもチャネ
ルとすることにより、チャネル密度を最大２倍にするこ
とができる。その結果、単位面積あたりのオン抵抗を最
高約１／２程度まで小さくすることができる。
【００４２】しかも本発明は、低オン抵抗化のための従
来技術をすべて併用することができる。
来技術をすべて併用することができる。
【００４３】さらに、オン抵抗が下がることによって、
インテリジェントパワーICのLDMOS部の面積の縮小およ
びそれにともなう素子サイズの縮小によりチップコスト
の低減が可能である。
インテリジェントパワーICのLDMOS部の面積の縮小およ
びそれにともなう素子サイズの縮小によりチップコスト
の低減が可能である。
【００４４】さらに、オン抵抗が下がることによって、
出力損失の低減が可能である。
出力損失の低減が可能である。
【００４５】また、インテリジェントパワーICのLDMOS
部の面積が縮小されると、メタル配線部の抵抗分も減少
するので、全体のオン抵抗がさらに小さくできるという
相乗効果を有する。
部の面積が縮小されると、メタル配線部の抵抗分も減少
するので、全体のオン抵抗がさらに小さくできるという
相乗効果を有する。
【００４６】ここでは特定の実施例について本発明の構
造を説明してきたが、当該技術分野に通じたものであれ
ば本発明の構造を変形、変更することができるであろ
う。しかしながら、本発明の構造はここで開示された特
定の実施例に限定されるものではない。例えば、実施例
ではLDMOSを例に説明したが、低オン抵抗化が要求され
る他の半導体装置にも利用可能であり、本願のデバイス
はLDMOSに限定するものではない。また、実施例ではゲ
ートとドレインをオーバーラップさせた構造の場合を例
に説明したが、ゲートとドレインをオフセットさせた構
造においても、本願は有効である。即ち、ドリフト領域
で上にゲートが存在しない領域では、蓄積が起こらない
ため抵抗が高くなるものの、ドリフト領域の長さと濃度
およびトレンチの間隔を適正に設定することにより電界
強度が分散され高耐圧が得られ、かつオン抵抗を下げ得
ることも可能だからである。また、素子の耐圧、トレン
チの形状、幅、深さ、比率等についても特定を意図する
ものではない。そのような変形、変更されたものも本発
明の技術思想の範疇であり、特許請求の範囲に含まれる
ものである。
造を説明してきたが、当該技術分野に通じたものであれ
ば本発明の構造を変形、変更することができるであろ
う。しかしながら、本発明の構造はここで開示された特
定の実施例に限定されるものではない。例えば、実施例
ではLDMOSを例に説明したが、低オン抵抗化が要求され
る他の半導体装置にも利用可能であり、本願のデバイス
はLDMOSに限定するものではない。また、実施例ではゲ
ートとドレインをオーバーラップさせた構造の場合を例
に説明したが、ゲートとドレインをオフセットさせた構
造においても、本願は有効である。即ち、ドリフト領域
で上にゲートが存在しない領域では、蓄積が起こらない
ため抵抗が高くなるものの、ドリフト領域の長さと濃度
およびトレンチの間隔を適正に設定することにより電界
強度が分散され高耐圧が得られ、かつオン抵抗を下げ得
ることも可能だからである。また、素子の耐圧、トレン
チの形状、幅、深さ、比率等についても特定を意図する
ものではない。そのような変形、変更されたものも本発
明の技術思想の範疇であり、特許請求の範囲に含まれる
ものである。
【図１】従来技術によるLDMOSFET５０の平面図である。
【図２】図１のX-X間における断面図２０である。
【図３】本願の一実施例によるLDMOS１００の断面図で
ある。
ある。
【図４】本願の一実施例によるLDMOS１００のゲート電
極３２の平面図である。
極３２の平面図である。
【図５】図４のD-D間における断面図である。
【図６】図４のA-A間における断面図である。
【図７】図４のB-B間における断面図である。
【図８】図４のC-C間における断面図である。
【図９】従来技術によるLDMOS５０の動作を示したグラ
フである。
フである。
【図１０】本願の一実施例によるLDMOS１００の動作を
示したグラフである。
示したグラフである。
【図１１】従来技術によるLDMOS５０の断面図である。
【図１２】本願の一実施例によるLDMOS１００の断面図
である。
である。
【図１３】本願の一実施例によるLDMOS１００であっ
て、トレンチ３１の幅のみを狭くした場合のLDMOS１０
０の断面図である。
て、トレンチ３１の幅のみを狭くした場合のLDMOS１０
０の断面図である。
【図１４】本願の一実施例によるLDMOS１００であっ
て、トレンチ３１の深さのみを浅くした場合のLDMOS１
００の断面図である。
て、トレンチ３１の深さのみを浅くした場合のLDMOS１
００の断面図である。
【図１５】図１１ないし図１４の各LDMOSのオン抵抗を
表したグラフである。
表したグラフである。
【図１６】本願の一実施例によるLDMOS１００のオン抵
抗の効果を表したグラフである。
抗の効果を表したグラフである。
３１ トレンチ ２２，３２ ゲート電極 ２３，３３ チャネル ２５，３５ ドリフト（蓄積）領域 ２６，３６p型拡散層 ５０，１００ 横型二重拡散MOSFET
Claims (8)
- 【請求項１】 半導体装置（１００）であって：主面
（３４）を有する基板；前記主面（３４）の所定領域に
形成された窪み（３１）内に設けられたゲート電極（３
２）；ソース電極；ドレイン電極；ベース（３６）；お
よび前記ベース（３６）のうち前記ゲート電極（３２）
近傍に形成されるチャネル；を有することを特徴とする
半導体装置。 - 【請求項２】 前記ゲート電極（３２）近傍に、前記チ
ャネル（３３）に接して形成されたドリフト領域（３
５）をさらに有することを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 半導体装置（１００）であって、三次元
立体的に形成されるチャネル（３３）を有することを特
徴とする半導体装置。 - 【請求項４】 半導体装置（１００）であって、前記半
導体装置（１００）の主面（３４）の所定領域に形成さ
れた窪み（３１）内に設けられたゲート電極を有するこ
とを特徴とする半導体装置。 - 【請求項５】 ゲート電極（３２）が前記主面（３
４）の所定領域に所定間隔をおいて複数形成された窪み
（３１）内に設けられることを特徴とする請求項１ない
し４記載の半導体装置。 - 【請求項６】 前記半導体装置（１００）が横型二重拡
散MOSFETであることを特徴とする請求項１ないし５記載
の半導体装置。 - 【請求項７】 半導体装置（１００）のゲート電極（３
２）であって、該ゲート電極（３２）は前記半導体装置
（１００）の主面（３４）の所定領域に形成された窪み
（３１）内に設けられたゲート電極。 - 【請求項８】 半導体装置（１００）の製造方法であっ
て：主面（３４）を有する基板を用意する段階；前記基
板の主面（３４）上の所定領域に窪み（３１）を形成す
る段階；前記窪み（３１）にゲート電極（３２）を設け
る段階；前記基板にベース（３６）を用意する段階；お
よび前記ゲート電極（３２）近傍のベース（３６）にチ
ャネル（３３）を設ける段階；を有することを特徴とす
る半導体装置（１００）の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10018798A JPH11284187A (ja) | 1998-03-27 | 1998-03-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10018798A JPH11284187A (ja) | 1998-03-27 | 1998-03-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11284187A true JPH11284187A (ja) | 1999-10-15 |
Family
ID=14267310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10018798A Pending JPH11284187A (ja) | 1998-03-27 | 1998-03-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11284187A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004207418A (ja) * | 2002-12-25 | 2004-07-22 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
| KR100479426B1 (ko) * | 2002-08-27 | 2005-03-30 | 학교법인 한양학원 | 고전압 소자의 구조 및 그 제조 방법 |
| JP2007129097A (ja) * | 2005-11-04 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007200981A (ja) * | 2006-01-24 | 2007-08-09 | Fuji Electric Holdings Co Ltd | 横型パワーｍｏｓｆｅｔおよびその製造方法 |
| US7354827B2 (en) | 2004-04-06 | 2008-04-08 | Samsung Electronics Co., Ltd. | Transistor having asymmetric channel region, semiconductor device including the same, and method of fabricating semiconductor device including the same |
| US8742708B2 (en) | 2009-04-24 | 2014-06-03 | Denso Corporation | Electric power conversion apparatus for vehicle |
| JP2021012903A (ja) * | 2019-07-04 | 2021-02-04 | ローム株式会社 | 半導体装置 |
-
1998
- 1998-03-27 JP JP10018798A patent/JPH11284187A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100479426B1 (ko) * | 2002-08-27 | 2005-03-30 | 학교법인 한양학원 | 고전압 소자의 구조 및 그 제조 방법 |
| JP2004207418A (ja) * | 2002-12-25 | 2004-07-22 | Nippon Inter Electronics Corp | 半導体装置及びその製造方法 |
| US7354827B2 (en) | 2004-04-06 | 2008-04-08 | Samsung Electronics Co., Ltd. | Transistor having asymmetric channel region, semiconductor device including the same, and method of fabricating semiconductor device including the same |
| JP2007129097A (ja) * | 2005-11-04 | 2007-05-24 | Fuji Electric Holdings Co Ltd | 半導体装置およびその製造方法 |
| JP2007200981A (ja) * | 2006-01-24 | 2007-08-09 | Fuji Electric Holdings Co Ltd | 横型パワーｍｏｓｆｅｔおよびその製造方法 |
| US8742708B2 (en) | 2009-04-24 | 2014-06-03 | Denso Corporation | Electric power conversion apparatus for vehicle |
| JP2021012903A (ja) * | 2019-07-04 | 2021-02-04 | ローム株式会社 | 半導体装置 |
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