JP4115895B2 - 半導体装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。より具体的には、ソース/ドレイン領域が導電体により積み上がった構造で、ゲート電極とソース/ドレイン領域とに纏わる容量を低減する素子構造の製造方法に関する。
【0002】
【従来の技術】
近年、LSIの高集積化は留まることなく進展し、LSI(大規模集積回路)を構成するMOS(メタル・オキサイド・セミコンダクタ)トランジスタは、ますます微細化されてきている。MOSトランジスタの微細化に伴って、短チャネル効果によるパンチスルーやオフリーク電流の増大といった特性劣化が問題になっている。このような問題を解決する方法の一つとして、トランジスタのチャネル領域に隣接するソース/ドレイン領域の接合深さを浅くする方法がある。この浅い接合を実現するため、ゲート電極の両側に、ゲート電極側壁絶縁膜を介して、チャネル領域よりも上方に積み上げられたソース/ドレイン領域(積み上げ拡散層)を形成した構造の第1の半導体装置(MOSトランジスタ)が提案されている(例えば、特許文献1参照)。
【0003】
この第1の半導体装置の概略構造を図6に示す。図6(a)は、その平面レイアウトを示し、図6(b)は、図6(a)におけるA−A’方向の断面を示している。図6(a)ではコンタクト孔312の位置関係を明確にするために層間絶縁膜311は省略している。また、図6(a)において点線で示した領域はトランジスタが形成される活性領域である。
【0004】
図6(a),(b)に示すように、半導体基板301内に素子分離領域302が形成され、半導体基板301上にはゲート絶縁膜303及びゲート電極304が順次形成されている。上記ゲート電極304の両側に、ゲート電極側壁絶縁膜305を介して、半導体基板301表面よりも上方に半導体層308が積み上げられている。半導体基板301中のソース/ドレイン拡散層309は、半導体層308内に不純物を注入した後、熱処理により半導体基板301中に不純物を拡散することにより形成されている。したがって、浅い接合を制御性良く形成できる、すなわち短チャネル効果を防止できる構造を形成することができるのである。上記ゲート電極304及び半導体層308上には高融点シリサイド膜310が形成されている。また、層間絶縁膜311の所望の位置にゲート電極304及びソース/ドレイン電極と上部配線(図示せず)を接続するためのコンタクト孔312が形成されている。ゲート電極304長手方向に対して直角の方向の半導体層308の幅は、ゲート電極側壁絶縁膜305と素子分離領域302との距離よりも大きく、すなわち半導体基板301とゲート絶縁膜303が接する面のソース/ドレイン領域の活性領域幅よりも大きく形成されている。したがって、コンタクト孔312と高融点シリサイド膜310との接触面積を小さくすることなく、すなわちコンタクト抵抗を増大させることなく、コンタクト孔312を形成すると共に、接合面積を小さくして接合容量を低減することができるのである。
【0005】
また、図7に示すような構造の第2の半導体装置(MOSトランジスタ)も提案されている(例えば、特許文献2参照)。
【0006】
この第2の半導体装置の概略構造を図7の断面図を用いて説明する。本図はn型MOSトランジスタを形成した例である。半導体基板401内に素子分離領域402とp型ウェル領域が形成され、半導体基板401上にはゲート酸化膜403及びn型にドープされたゲート電極404が順次形成されている。上記ゲート電極404の両側に、ゲート電極側壁酸化膜406を介して、半導体基板401表面よりも上方にn型にドープされたL型多結晶シリコン膜407が積み上げられている。上記半導体基板401中のソース/ドレイン拡散層は、L型多結晶シリコン膜を介して燐イオンを注入することによって得られた深いn型ソース/ドレイン拡散層409と、L型多結晶シリコン膜から固相拡散により形成された浅いn型ソース/ドレイン拡散層410(いわゆるn型エクステンション)から構成されている。L型多結晶シリコン膜407上にはシリサイド膜411が形成されている。この第2の半導体装置は、図6に示す第1の半導体装置と同様に、L型多結晶シリコン膜407内に不純物を注入した後、熱処理により浅いn型ソース/ドレイン拡散層を形成しているため、浅い接合を制御性良く形成できる。したがって、短チャネル効果を防止できる構造を形成することができる。また、図6に示す第1の半導体装置では、積み上げられた半導体層は、ゲート電極端からある一定の幅を持ったものしか形成できないが、この第2の半導体装置のL型多結晶シリコン膜は自由にレイアウト可能であるため、ローカル配線に使用できるという効果がある。
【0007】
【特許文献1】
特開2000−82815号公報
【特許文献2】
特開平10−200097号公報
【0008】
【発明が解決しようとする課題】
しかしながら、図6,図7に示す第1,第2の半導体装置によれば、以下に示す問題があった。
【0009】
まず、図6に示す第1の半導体装置の課題について説明する。
【0010】
上記第1の半導体装置では、ソース/ドレイン領域に半導体基板301表面よりも上方に積み上げられている半導体層308は、ゲート絶縁膜と半導体基板301とが接する面とは垂直方向の厚さが大きいため、ゲート電極304と半導体層308とが対抗する面積が大きい。したがって、ゲート電極とソース/ドレイン領域とに纏わる容量が大きくなるという問題がある。
【0011】
また、従来例においても記述したように、ゲート電極の段差を利用することにより積み上げ拡散層を形成しているため、ゲート電極端からある一定の幅のものしか形成することができなかった。したがって、ローカル配線ができない。
【0012】
次に、図7に示す第2の半導体装置の課題について説明する。
【0013】
上記第2の半導体装置では、ソース/ドレイン領域上に積み上げた多結晶シリコン膜407はL型なので、上記第1の半導体装置と同じく、ゲート電極と積み上げ多結晶シリコン膜との対抗面積が大きくなるため、ゲート電極とソース/ドレイン領域に纏わる容量が大きくなるという問題があった。また、ソース/ドレイン領域内の深いn型ソース/ドレイン拡散層は直接燐イオンを注入することにより形成されているため、その注入時のダメージによる結晶欠陥起因のリーク電流が大きくなるという問題がある。
【0014】
そこで、この発明の目的は、ソース/ドレイン領域に導電体を積み上げた構造の半導体装置において、ゲート電極とソース/ドレイン領域に纏わる容量及びソース/ドレイン領域に纏わる接合容量を低減できる半導体装置の製造方法を提供することにある。
【0015】
また、この発明のもう一つの目的は、イオン注入時のダメージによる結晶欠陥を低減でき、リーク電流を低減できる半導体装置の製造方法を提供することにある。
【0016】
【課題を解決するための手段】
【0017】
【0018】
【0019】
【0020】
【0021】
【0022】
【0023】
【0024】
【0025】
【0026】
【0027】
【0028】
上記の課題を解決するために、この発明の半導体装置の製造方法は、
半導体基板上にゲート絶縁膜とゲート電極を順次形成する工程と、
少なくとも上記ゲート電極の両側に第1のゲート電極側壁絶縁膜を形成する工程と、
上記第1のゲート電極側壁絶縁膜を形成した後、上記半導体基板と上記ゲート電極と上記第1のゲート電極側壁絶縁膜を覆うように、かつ、上記ゲート電極と上記第1のゲート電極側壁絶縁膜の領域上に段差が形成されるように多結晶シリコン膜を被着する工程と、
上記多結晶シリコン膜を被着した後、基板全面にレジストを平坦に塗布する工程と、
上記基板全面に平坦に塗布されたレジストを、上記多結晶シリコン膜のうちの上記ゲート電極上の領域の表面が露出するようにエッチングする工程と、
上記レジストの膜厚を薄くした後、上記ゲート電極のゲート長方向の両端部の上記多結晶シリコン膜を除去すると共に上記ゲート電極の両側に位置するソース/ドレイン領域が形成されるように、上記レジストをパターニングする工程と、
上記パターニングされたレジストをマスクにして、上記多結晶シリコン膜を、上記ゲート電極近傍の多結晶シリコン膜の領域が上記多結晶シリコン膜の被着膜厚よりも薄くなるまでエッチングして、膜厚が薄い多結晶シリコン膜の領域を形成する工程と、
上記膜厚が薄い多結晶シリコン膜の領域を覆うように第2のゲート電極側壁絶縁膜を形成する工程と、
上記第2のゲート電極側壁絶縁膜を形成した後、上記多結晶シリコン膜中に不純物をドープする工程と、
上記不純物がドープされた上記多結晶シリコン膜から上記不純物を固相拡散させることにより、上記活性領域と上記ゲート絶縁膜が接する面より下部の上記半導体基板内かつ上記ゲート電極近傍の上記多結晶シリコン膜の領域下に形成された第1導電型の浅い拡散層、及び上記活性領域と上記ゲート絶縁膜が接する面より下部の上記半導体基板内かつ上記多結晶シリコン膜の他の領域下に形成され、上記第1導電型の浅い拡散層よりも深さが深い第1導電型の深い拡散層を形成する工程とを有することを特徴としている。
【0029】
この発明の半導体装置の製造方法によれば、特に特殊な製造装置を用いることなく、ゲート電極と導電体との対抗する面積が小さくして、ゲート電極とソース/ドレイン領域とに纏わる容量を低減できる半導体装置を形成することができる。また、不純物を固相拡散により第1導電型の浅い拡散層及び第1導電型の深い拡散層を形成しているので、半導体基板内に結晶欠陥が発生しない。したがって、結晶欠陥起因による接合リーク電流の増大を防止することができる。
【0030】
また、一実施形態の半導体装置の製造方法は、上記第2のゲート電極側壁絶縁膜を形成した後に、上記ゲート電極のゲート幅方向のゲート電極端部における上記ゲート電極の一部を除去して上記ゲート電極と上記第2導電型の浅いウェル領域を接続するためのコンタクト領域を形成する工程と、上記コンタクト領域を形成した後、層間絶縁膜を堆積する工程と、上記ゲート電極及び上記コンタクト領域上の上記層間絶縁膜の一部を除去して、上記ゲート電極及び上記コンタクト領域にまたがるコンタクト孔を形成する工程と、上記コンタクト孔に導電物を埋設する工程とを有する。
【0031】
上記実施形態の半導体装置では、特に特殊なプロセス装置を用いることなく、ゲート電極と浅いウェル領域を短絡したDTMOSを制御性良く形成することができる。
【0032】
【発明の実施の形態】
以下、本発明の半導体装置の製造方法を図示の実施の形態により詳細に説明する。本発明に使用することができる半導体基板は、特に限定されないが、シリコン基板が好ましい。また、半導体基板は、P型またはN型の導電型を有していても良い。
【0033】
(第1実施形態)
この発明の第1実施形態の半導体装置は、ゲート電極とソース/ドレイン電極に纏わる容量を低減した構造の製造方法を提供するものである。
【0034】
まず、図1によりこの第1実施形態の半導体装置の構成を説明する。図1(a)は、その平面レイアウトを示し、図1(b)は、図1(a)におけるA−A’方向の断面を示し、図1(c)は、図1(a)におけるB−B’方向の断面を示している。なお、図1(a)では、ソース/ドレイン電極、ゲート電極106やコンタクト孔119,120などの位置関係を明確にするために、層間絶縁膜118は省略している。
【0035】
図1(a)〜(c)に示すように、第2導電型の半導体基板101内に素子分離領域102が形成されている。この半導体装置のチャネル領域上はゲート絶縁膜105を介して第1導電型にドープされた半導体膜からなるゲート電極106が形成されている。上記ゲート電極106の周囲にシリコン酸化膜からなる第1のゲート電極側壁絶縁膜108が形成されている。また、少なくとも薄い半導体層112を覆うようにシリコン酸化膜からなる第2のゲート電極側壁絶縁膜111が形成されている。これらのゲート電極側壁絶縁膜はこの例に限らず、絶縁膜であればよい。ここで、ソース/ドレイン電極は、半導体基板101とゲート絶縁膜105が接する面より上方に形成された導電体の一例としての第1導電型にドープされた半導体層112,113(この第1実施形態では多結晶シリコン膜)と、半導体基板101とゲート絶縁膜105が接する面より下方に形成され、第1導電型にドープされた拡散層114,115から構成されている。ゲート電極106及び半導体層113上には高融点シリサイド膜117が、層間絶縁膜118の所望の位置にコンタクト孔119,120が形成されている。コンタクト孔119,120中には導電物として金属プラグ122が埋め込まれており、その上部には金属配線123が形成されている。
【0036】
上記半導体基板101とゲート絶縁膜105が接する面より上方に積み上げられた第1導電型にドープされた半導体層は、ゲート電極106近傍に位置している膜厚の薄い半導体層112と膜厚の厚い半導体層113から構成されている。ゲート電極106近傍に膜厚の薄い半導体層112が位置しているので、ゲート電極106と半導体層との対抗する面積が小さい。したがって、ゲート電極106とソース/ドレイン電極とに纏わる容量を小さくすることができる。また、厚い半導体層113上のみに高融点シリサイド膜117が形成されているので、高融点シリサイド膜117とソース/ドレイン領域のPN接合との距離を十分大きくすることができる。したがって、ソース/ドレイン領域の接合リーク電流を低減することができる。なお、薄い半導体層112上に高融点シリサイド膜117を形成すると、高融点シリサイド膜117とPN接合との距離が近くなって接合リーク電流が増大してしまうので、薄い半導体層112上に高融点シリサイド膜117を形成することは好ましくないが、第2のゲート電極側壁絶縁膜111が、薄い半導体層112の全領域を覆っているため、高融点シリサイド膜117が薄い半導体層112上に形成されることはない。
【0037】
上記半導体基板101とゲート絶縁膜105が接する面より下方に位置する第1導電型にドープされた拡散層は、薄い半導体層112の下に位置する浅い拡散層114と厚い半導体層113の一部分の下に位置する深い拡散層115から構成されている。また、浅い拡散層114の下部及びチャネル領域側には半導体基板101よりも濃い濃度にドープされた第2導電型の高濃度拡散層116が形成されている。この構成によれば、浅い拡散層114の存在により短チャネル効果を抑制する効果がある。また、浅い拡散層114に広がる空乏層の幅を第2導電型の高濃度拡散層116が小さくするので、第2導電型の高濃度拡散層116の存在により一層短チャネル効果を抑制することができる。したがって、ソース電極とドレイン電極がパンチスルーすることなく微細な素子を形成することができる。また、深い拡散層115の存在により第2導電型の高濃度拡散層116がPN接合の全域を覆うことがない、すなわち高濃度拡散層116とPN接合が接する領域は浅い拡散層114の領域のみに限られるため、ソース/ドレイン領域の接合容量を増大させることがない。したがって、素子のスピードを向上すると共に消費電力を低減することができる。
【0038】
上記厚い半導体層113の一部は素子分離領域102上にも形成されている。したがって、厚い半導体層113をローカル配線として使用することができるため、このローカル配線が上部配線(図示せず)の役割の一部を果たすことができる。したがって、上部配線の自由度を向上させて素子を微細化することができる。また、コンタクト孔120を直接ソース/ドレイン活性層上に設ける必要がないので、コンタクト孔120の位置に左右されることなく素子分離領域102の位置を決めることができる。したがって、素子分離領域102をゲート電極106に近づけてソース/ドレイン領域に纏わる接合容量を低減することが可能となる。なお、厚い半導体層113が存在せずにコンタクト孔が素子分離領域とオーバーラップしている場合、コンタクト孔を加工するときに素子分離領域のシリコン酸化膜をエッチングしてソース/ドレイン電極と半導体基板がショートしてしまう。このように、厚い半導体層113の一部が素子分離領域102上に形成されているために、この厚い半導体層113はコンタクト孔120のエッチングストッパーとしての役割を果たし、ソース/ドレイン電極と半導体基板101がショートすることを防止している。
【0039】
この第1実施形態の半導体装置では、積み上げ半導体層112,113が素子分離領域102上にも形成されている。このため、ソース/ドレイン電極へのコンタクト孔120をゲート電極106に対して十分離れた位置に、しかも好きな位置に形成することができる。したがって、ゲート電極106とソース/ドレイン電極とに纏わる容量の低減できると共に、金属配線123のレイアウトの自由度を向上させて素子の集積化を向上させることができる。
【0040】
ここで、第1のゲート電極側壁絶縁膜108の幅は5〜30nm程度、薄い半導体層112及び厚い半導体層の膜厚はそれぞれ30〜100nm程度と60〜200nm程度に形成されている。浅い拡散層114は、深さが10〜30nm程度で濃度は1×1019〜1×1021/cm3、深い拡散層115は、深さが50〜200nm程度で濃度が1×1020〜1×1021/cm3に形成されている。また、第2導電型の高濃度拡散層116の濃度は1×1018〜5×1019/cm3に形成されている。
【0041】
この第1実施形態の半導体装置の形成手順の説明は、その形成手順の全てが後述する第2実施形態の半導体装置の形成手順に含まれるので、ここでは省略する。本実施の形態の半導体装置は、第2実施形態の半導体装置の形成手順から、深いウェル領域103と浅いウェル領域104を形成する工程、コンタクト領域130と第2導電型の高濃度拡散層121を形成する工程を削除すれば形成することができる。
【0042】
(第2実施形態)
この発明の第2実施形態の半導体装置は、第1実施形態の半導体装置と同様に、ゲート電極と半導体層が対抗する面積を小さくして、ゲート電極とソース/ドレイン電極に纏わる容量を低減した構造の製造方法を提供するものである。また、これに加えて、ゲート電極とウェル領域を接続したDTMOSとして高駆動力を実現する半導体装置の製造方法を提供するものである。
【0043】
まず、図2によりこの第2実施形態の半導体装置の構成を説明する。図2(a)は、その平面レイアウトを示し、図2(b)は、図2(a)におけるA−A’方向の断面を示し、図2(c)は、図2(a)におけるB−B’方向の断面を示している。
【0044】
図2(a)〜(c)に示すように、この第2実施形態の半導体装置は、ゲート電極とウェル領域を接続してDTMOSとするために、第1導電型の深いウェル領域103と、第2導電型の浅いウェル領域104と、第2導電型の高濃度拡散層121を設けていること、及び、ゲート電極106と浅いウェル領域を確実に接続するために、ゲート電極106への上部配線(図示せず)とのコンタクト孔119をゲート電極106とコンタクト領域130にまたがるように形成していることが第1実施形態の半導体装置の構造と異なるだけで、その他の構造は同じである。したがって、ここでは第1実施形態の半導体装置と異なる部分のウェル構造及びゲート電極106へのコンタクト孔119のレイアウトについて説明する。
【0045】
上記第2導電型の半導体基板101内に、第1導電型の深いウェル領域103と第2導電型の浅いウェル領域104が形成され、浅いウェル領域104は、素子分離領域102により素子毎に電気的に分離されている。上記ゲート電極106端(図2(b)で右端に対応)の領域ではゲート絶縁膜105及びゲート電極106が除去され、ゲート電極106と浅いウェル領域104を接続するためのコンタクト領域130が形成されている。このコンタクト領域130の全域に高融点シリサイド膜117と浅いウェル領域104がオーミック接続できるように第2導電型の高濃度拡散層121が形成されている。
【0046】
上記ゲート電極106と上部電極(図示せず)を接続するためのコンタクト孔119は、ゲート電極106及びコンタクト領域130にオーバーラップするように設けられ、その中には導電物として金属プラグ122が埋め込まれている。したがって、高融点シリサイド膜117がゲート電極106端の段差部において断線した場合でも、ゲート電極106と浅いウェル領域104を金属プラグ122により確実に接続することができる。
【0047】
上記第2導電型の高濃度拡散層121の第2導電型の不純物の濃度は、1×1020〜1×1021/cm3程度である。また、第2導電型の高濃度拡散層121を形成するための第2導電型の不純物はゲート電極106にドープされていない。したがって、ゲート電極106内の第1導電型の不純物と相殺されて実効チャネル幅が減少することがないので、駆動電流の低減を防止することができる。
【0048】
この第1実施形態の半導体装置のようにゲート電極106と浅いウェル領域104とを接続したDTMOSにおいて、ソース/ドレイン活性層容量やソース/ドレイン領域とゲート電極との容量を低減する効果は非常に大きい。何故なら、DTMOSはゲート電極と浅いウェル領域を接続しているため、ゲート電極に電圧を印可したときソース電極とウェル間、ドレイン電極とウェル間及びソース電極とゲート電極間にそれぞれ容量が発生する。特に、ドレイン電極とウェル間及びソース電極とゲート電極間にはトランジスタのスイッチング動作時にミラー効果によりソース電極とウェル間の2倍の容量が発生する。これは合計で、DTMOSでない通常構造のトランジスタの接合容量の3倍になる。したがって、DTMOSにとって容量を低減すること、すなわち接合面積及びゲート電極とソース/ドレイン領域との対抗面積を低減することは、素子の高速化にとって非常に重要なのである。
【0049】
次に、この第2実施形態の半導体装置を形成する手順を、図3〜図5を用いて説明する。図3及び図4は、ゲート電極長手方向とは垂直な方向の切断面図である。図5は、コンタクト領域130及び第2導電型の高濃度拡散層121を形成する手順を詳細に説明するゲート電極長手方向の断面図である。
【0050】
まず、図3(a)に示すように、半導体基板101内に素子分離領域102を周知のトレンチ形成技術を用いて形成する。次に、周知の技術を用いて第1導電型の深いウェル領域103及び第2導電型の浅いウェル領域104を形成する。このとき、素子分離領域102は浅いウェル領域104より深く深いウェル領域103よりは浅い深さになるように形成されて、浅いウェル領域104は素子分離領域102により電気的に分離される。
【0051】
次に、図示はしていないが、半導体基板101中にしきい値調整のための不純物注入を行っている。次に、ゲート絶縁膜105,ゲート電極106となる多結晶シリコン膜、シリコン窒化膜107を順次形成する。
【0052】
次に、図示はしていないが、第2導電型の高濃度拡散層116(図2(c)に示す)を形成するための不純物注入を行っている。この第2導電型の高濃度拡散層116は、Nチャネルトランジスタの場合は、アクセプタイオンであるボロンイオン,BF2イオンまたはアンチモンイオンを注入する一方、Pチャネルトランジスタの場合は、ドナーイオンである燐イオン,砒素イオンまたはインジウムイオンを注入することにより形成する。具体的には、第1導電型の浅い拡散層114(図2(c)に示す)の直下及びチャネル領域との境界に濃度ピークがくるように注入エネルギーを調整して、注入角度は7〜45°、注入量は1×1013〜1×1014/cm2で行われる。このとき、高濃度拡散層116は左右で同じものが得られるように、ウエハを4回転(90°おきに注入)または8回転(45°おきに注入)させることにより注入量を分けて注入する。例えば、トータルの注入量が1×1013/cm2の場合、一回の注入で4回転注入では2.5×1012/cm2が一回の注入量となり、8回転注入では1.25×1012/cm2が一回の注入量となる。
【0053】
次に、シリコン酸化膜を20nm程堆積した後、エッチバックすることにより第1のゲート電極側壁絶縁膜108を形成する。なお、第2導電型の高濃度拡散層116は、この工程後に形成しても良い。
【0054】
次に、図3(b)に示すように、ソース/ドレイン積み上げ半導体層の材料として多結晶シリコン膜110をLPCVD(Low Pressure Chemical Vapor Deposition)法により50〜200nm程堆積する。この多結晶シリコン膜110を形成するときは、シリコン基板表面との界面に自然酸化膜が成長しないように形成することが重要となる。半導体基板101のソース/ドレイン活性領域の表面と、堆積した多結晶シリコン膜110との界面に自然酸化膜が成長すると、後の工程でイオン注入により多結晶シリコン膜中にドナー、もしくはアクセプタとなる不純物を導入した後、熱処理により不純物を半導体基板101中へ熱拡散させて接合を形成するときに、この自然酸化膜が不純物の拡散バリアとなり均一な不純物拡散が阻害される。このため、ソース/ドレインの接合深さが不均一になり、トランジスタ特性がばらつく原因となる。
【0055】
この第2実施形態では、予備排気室と露点が常に−100℃以下に保たれた窒素パージ室と、堆積炉を備えたLPCVD装置により多結晶シリコン膜110を形成するので、自然酸化膜が成長しないように多結晶シリコン膜110を成長させることが可能となっている。
【0056】
具体的には、多結晶シリコン膜110を形成させる直前にフッ酸系の溶液で洗浄し、自然酸化膜を一旦除去した後、予備真空排気室に搬送する。搬送時の大気雰囲気を一旦真空排気した後、窒素雰囲気に置換し露点が−100℃以下に保たれた窒素パージ室に搬送する。ここで、予備排気室の役割は、搬送時の大気を窒素パージ室に混入させないことである。ほんの僅かな大気であっても大気が窒素パージ室に混入すると、−100℃以下の雰囲気まで回復させるのに数日の時間がかかり、非常にスループットが悪化してしまう。また、窒素パージ室の役割は、ウエハ表面に吸着した水分子を窒素パージにより完全に除去することである。ウエハ表面に吸着した水分子は窒素パージにより完全に除去できることが実験により確認されている。
【0057】
通常のLPCVD装置では、このような除去しきれない水分子をウエハ表面に吸着させたまま堆積炉へ搬送される。通常の多結晶シリコン膜は550℃から650℃程度の温度で形成しているため、この温度に保たれている堆積炉にウエハを搬送するときに吸着している水分子及び大気中の酸素がシリコンウエハと反応して、多結晶シリコン膜を形成する前に自然酸化膜が成長してしまう。これにより、多結晶シリコン膜110と半導体基板101との界面に自然酸化膜が成長してしまう。しかし、この第2実施形態のLPCVD装置では、上述したように露点が常に−100℃以下に保たれた窒素パージ室にて吸着している水分子を完全に除去した後に堆積炉へ搬送するシステムになっているため、自然酸化膜を成長させることなく多結晶シリコン膜を形成することが可能となっている。したがって、不純物が半導体基板101へ円滑に拡散し均一な接合を制御性良く形成することができる。
【0058】
次に、基板表面全体にレジスト(図示せず)を塗布した後にゲート電極106上の多結晶シリコン膜110が露出するまで現像処理を行う。ゲート電極106の膜厚は200〜300nm、ゲート電極106上のシリコン窒化膜107の膜厚は50〜200nmなので、ゲート電極106が形成されている領域は250〜500nmの段差を有している。このため、レジストの現像処理条件(時間が重要なパラメータ)を適切な条件に設定することにより、ゲート電極106が形成されている以外の領域にレジストが残るようにレジスト150をパターニングすることができる。
【0059】
ここで、レジスト150をエッチングしてゲート電極106上の多結晶シリコン膜110を露出する工程に関して詳しく説明する。レジストには下地段差の影響を受けにくく平坦に塗布するために、低粘度(4.5cp)の化学増幅系ネガレジストTDUR−N908(東京応化工業株式会社製)を用いて、1000〜3000rpmの低回転で塗布した後、プリベーク(塗布後ベーク)を80〜130℃、90秒の条件で行った。そうすると、図示はしていないが、レジストが平坦に塗布される。レジストの粘度は5cp以下であれば、下地段差の影響を受けずに平坦に塗布できるが、できるだけ低粘度のレジストを用いる方が平坦化の観点からは好ましい。次に、通常の現像工程で使用される濃度よりも低い濃度の現像液である、テトラメチルアンモニウムハイドロオキサイド(TMAH、住友化学工業株式会社製)の0.1N水溶液によりレジストを現像(エッチング)する。通常より濃度を低く設定したのは、エッチングレートを低下させることにより制御性良くレジストのパターニングを行うためである。この現像液のレジストに対するエッチングレートは一分間に9nmなので、エッチング時間を制御することにより、ゲート電極上の多結晶シリコン膜110が露出するまでエッチングすると、ゲート電極106が形成されている以外の領域にレジスト150が残る。この第2実施形態では、レジストのエッチングに現像処理を用いたが、これに限るものではなく、ドライエッチング法を用いても良い。しかしながら、現像処理は、塗布装置と同一の装置を用いることができること、及び真空装置を使わないことなどの理由から、ドライエッチングより低コストなので有効な方法である。
【0060】
次に、多結晶シリコン膜110を介してソース電極とドレイン電極が直接ショートすることを防止するために、図2(a)に示す平面レイアウト図に示したように、ゲート電極106のゲート幅方向の両端部の多結晶シリコン膜110を除去すると共に所望のソース/ドレイン領域が形成されるようにフォト及び現像処理を行うと、最終的に図3(b)に示したように、レジスト150がパターニングされる。
【0061】
次に、図3(c)に示すように、ゲート電極106上の多結晶シリコン膜110及び、ゲート電極106のゲート幅方向の両端部の一部などレジスト150で覆われていない領域の多結晶シリコン膜110をエッチングする。このとき、ゲート電極106近傍の多結晶シリコン膜がその他の領域よりも膜厚以下に薄くなるようにエッチング条件を調整してエッチングした。具体的には、ゲート電極106近傍の膜厚が薄い多結晶シリコン膜領域131の多結晶シリコン膜の膜厚は、膜厚の厚い多結晶シリコン膜領域132の多結晶シリコン膜と同じ厚さから約半分程度で、25〜200nmである。
【0062】
次に、図4(a)に示すように、ソース/ドレイン領域に積み上げられたゲート電極106近傍の薄い多結晶シリコン膜領域131が完全に覆われるように、シリコン酸化膜からなる第2のゲート電極側壁絶縁膜111を形成した後、ゲート電極106上のシリコン窒化膜107(図3(a)に示す)を除去する。
【0063】
次に、ゲート電極106と浅いウェル領域104を接続するためのコンタクト領域130(図2(b)に示す)を形成する。
【0064】
このコンタクト領域130を形成する工程をゲート電極長手方向の断面図である図5を用いて説明する。なお、図5において、図3(a)〜(c)と同一の構成部は同一参照番号を付している。
【0065】
まず、図5(a)に示すように、周知のリソグラフィー技術を用いて、レジスト151をパターニングする。
【0066】
次に、図5(b)に示すように、ゲート電極106の一部をエッチングしてコンタクト領域130を形成する。
【0067】
次に、図4(a)に示すように、ソース/ドレイン領域の積み上げ多結晶シリコン膜領域132及びゲート電極106に第1導電型の不純物イオン140を注入する。このイオン注入条件は、Nチャネルトランジスタに関しては、燐イオンを10KeV〜80KeV程度のエネルギーで2×1015〜1×1016/cm2程度の注入量で行った。Pチャネルトランジスタに関しては、ボロンイオンを5KeV〜30KeV程度のエネルギーで2×1015〜1×1016/cm2程度の注入量で行う。ここで、図示はしていないが、不純物注入時の汚染物(コンタミネーション)除去を目的に、不純物を注入する前に5〜30nmのスクリーン酸化膜を全面に形成しても良い。ここで、ソース/ドレイン領域においては、不純物注入のエネルギーは多結晶シリコン膜領域132中のみに不純物が注入されるように、すなわち不純物が直接半導体基板101中に注入されないようにエネルギーは設定されている。
【0068】
次に、図5(b)に示すように、コンタクト領域130に第2導電型の高濃度拡散層121(図5(c)に示す)を形成するために、第2導電型の不純物イオン141をコンタクト領域130に注入する。このとき、第2導電型の不純物イオン141はコンタクト領域130のみに注入され、ゲート電極106には注入されないようにレジスト152はパターニングされている。
【0069】
この第2実施形態では、CMOS(コンプリメンタリ・メタル・オキサイド・セミコンダクタ)を形成するため、Nチャネル型素子のソース/ドレイン電極、ゲート電極へのドナー不純物注入のときに、Pチャネル型素子のゲート電極とN型導電型の浅いウェル領域と接続させるためのコンタクト領域へのドナー不純物注入を同時に行い、Pチャネル型素子のソース/ドレイン電極、ゲート電極へのアクセプタ不純物注入のときに、Nチャネル型素子のゲート電極とP型導電型の浅いウェル領域とを接続するためのコンタクト領域へのアクセプタ不純物注入を同時に行う工程を含むことを特徴としている。このため、新たに工程を付加することなく、ゲート電極と浅いウェル領域を接続するためのイオン注入工程を行うことが可能である。
【0070】
この第2実施形態では、CMOSを形成するため、Nチャネルトランジスタのソース/ドレイン領域及びゲート電極にドナー不純物イオンを注入するときに、Pチャネルトランジスタのコンタクト領域130へのドナー不純物注入を同時に行い、Pチャネルトランジスタのソース/ドレイン領域及びゲート電極にアクセプタ不純物イオンを注入するときに、Nチャネルトランジスタのコンタクト領域130へのアクセプタ不純物注入を同時に行う工程を含むことを特徴としている。したがって、新たな注入用マスクや工程を付加することなく、ゲート電極及びソース/ドレイン領域への不純物注入とコンタクト領域への不純物注入を行うことが可能である。
【0071】
次に、注入した不純物の活性化、及びソース/ドレイン領域の不純物がシリコン基板中に拡散してソース/ドレイン拡散層を形成するために熱処理を行う。ソース/ドレイン領域では、第1導電型の不純物イオン140は多結晶シリコン膜110の膜厚が厚い領域132のみにドープされ、膜厚の薄い領域131には第2ゲート電極側壁絶縁膜111が影になりドープされていない。しかも領域131は、領域132よりも多結晶シリコン膜110の膜厚が薄い。したがって、熱処理により多結晶シリコン膜110が薄い領域131の下部に形成される浅い拡散層114は、多結晶シリコン膜110が厚い領域132の下部に形成される深い拡散層115よりもその深さが浅く形成される。このとき、ゲート電極106を形成した後に注入した第2導電型の不純物も活性化されて、第2導電型の高濃度拡散層116が浅い拡散層114の下部及びチャネル領域との境界部に形成される。
【0072】
ここで、浅い拡散層114の接合深さが深い拡散層115よりも浅くなる理由を説明する。深い拡散層115は、ドープされた不純物が多結晶シリコン膜110の厚い領域132から直接半導体基板101中に固相拡散することにより形成される。一方、浅い拡散層114は、ドープされた不純物が領域131を経由した後、半導体基板101中に固相拡散することにより形成される。したがって、領域131の不純物濃度及び体積が領域132よりも小さいこと、及び、浅い拡散層114の形成には領域131を余計に経由していることから、浅い拡散層114は、深い拡散層115よりも接合深さが浅く形成される。
【0073】
熱処理の条件としては、800℃から950℃程度の温度で10分から60分程度の熱処理、もしくは、900℃から1100℃程度の温度で10秒から60秒程度の急速熱処理を行い、注入した不純物を活性化すると共に、多結晶シリコン膜110からシリコン基板101中まで固相拡散させて接合を形成する。このように、不純物イオンをチャネル領域よりも積み上げられた多結晶シリコン膜110中に注入して、その半導体膜からシリコン基板へ不純物を固相拡散させて接合を形成する、つまり不純物を直接シリコン基板中へ注入しないので、結晶欠陥に起因する接合リーク電流が発生せず接合リーク電流を低減することができる。ここで、熱処理条件の目安であるが、ソース/ドレイン領域に形成した横方向の接合位置が、ゲート電極(チャネル領域)に対してオフセットしない程度まで拡散させる必要がある。具体的には、第1のゲート電極側壁絶縁膜108の幅以上は横方向に拡散させる必要がある。トランジスタの性能を向上させるためには、短チャネル効果を抑制するために接合深さを極力浅くし、かつ、高い駆動電流を得るためにゲート電極に対してオフセットしないようにソース/ドレイン領域を形成する必要がある。例えば、第1のゲート電極側壁絶縁膜108の幅が20nmである場合において、Nチャネル型トランジスタ及びPチャネル型トランジスタの不純物拡散を一度の熱処理で行うとき、800℃、60分程度から875℃、10分程度が最適であることを実験から見いだしている。
【0074】
このようにして、図4(b)に示すように、ソース/ドレイン拡散層としては多結晶シリコン膜が薄い半導体層112、多結晶シリコン膜が厚い半導体層113、浅い拡散層114、深い拡散層115が形成され、不純物ドープされたゲート電極106が形成される。上記半導体層112,半導体層113が、ソース/ドレイン領域に活性領域とゲート絶縁膜が接する面より上部に形成された導電体の一例である。
【0075】
次に、図4(c)に示すように、周知のサリサイド工程により、多結晶シリコン膜が厚い半導体層113、ゲート電極106、及びコンタクト領域130(図5(c)に示す)上に金属膜としてチタンシリサイド膜117を選択的に形成する。この第2実施形態では、金属膜としてチタン金属によるシリサイドを用いたが、これに限るものではなく、他の高融点金属膜として、コバルト、ニッケル、白金等でも良い。また、タングステン、チタン、チタンナイトライド、タンタルなどの高融点金属膜、または、アルミ、銅や、これらの合金か、もしくはこれらの金属や合金にシリコンやパラジウムなどの不純物が添加されたものでもよい。
【0076】
次に、周知の方法で層間絶縁膜118を形成した後、コンタクト孔119(図5(c)に示す)とコンタクト孔120を層間絶縁膜118の所定の位置に開口する。図示はしていないが、周知の方法により金属プラグ122及び上部配線123を形成すれば、この第2実施形態の半導体装置が完成する。
【0077】
このとき、図5(c)に示すように、上部配線用のコンタクト孔119は、ゲート電極106とコンタクト領域130にオーバーラップするように形成されている。このため、高融点シリサイド膜117がゲート電極106端で断線しても、コンタクト孔119内の金属プラグにより確実に接続することができる。したがって、制御性良くゲート電極106と浅いウェル領域104との接続させたDTMOSを実現することができる。
【0078】
以上のように、この第2実施形態の半導体装置の製造方法では、特殊なプロセスやプロセス装置を用いることなく、ゲート電極106とソース/ドレイン電極とに纏わる容量を低減した半導体装置を形成することができる。
【0079】
また、図7に示す従来の第2の半導体装置のようにソース/ドレイン領域への第1導電型の不純物イオンを半導体基板101に直接注入しておらず、多結晶シリコン膜110中に注入している。したがって、イオン注入による結晶欠陥が半導体基板101中に形成されないので、ソース/ドレイン領域での接合リーク電流を低減することができる。ソース/ドレイン領域のPN接合において、逆バイアス方向(N型領域をP型領域に対してプラス電位になるように電圧を印可させた場合)のリーク電流が1桁から2桁程低減されることを実験により確認している。
【0080】
【発明の効果】
以上より明らかなように、この発明の半導体装置の製造方法によれば、ゲート電極に対して積み上げられた半導体層との対抗面積を小さくすることによって、ゲート電極とソース/ドレイン電極に纏わる容量を低減して高速で低消費電力な半導体装置を実現することができる。
【0081】
また、この発明の半導体装置をゲート電極とウェル領域を接続した、いわゆるDTMOSトランジスタとすることで、さらに低消費電力で高速な半導体装置を実現することができる。さらに、ゲート電極とコンタクト領域にまたがるように金属プラグを形成することによって、ゲート電極とウェル領域を確実に接続することができる。
【0082】
また、ソース/ドレイン領域への不純物注入を直接半導体基板に注入せず、ソース/ドレイン領域に積み上げられた半導体層内に注入することによって、注入時に半導体基板中に結晶欠陥が発生しないので、接合リーク電流を低減することができる。
【図面の簡単な説明】
【図1】 図1(a)〜(c)は本発明の第1実施形態の半導体装置を説明する図である。
【図2】 図2(a)〜(c)は本発明の第2実施形態の半導体装置を説明する図である。
【図3】 図3(a)〜(c)は上記半導体装置を作成する手順を説明する図である。
【図4】 図4(a)〜 (c)は上記半導体装置を作成する手順を説明する図である。
【図5】 図5(a)〜(c)は上記半導体装置を作成する手順を説明する図である。
【図6】 図6(a)及び図6(b)は従来の第1の半導体装置を説明する図である。
【図7】 従来の第2の半導体装置を説明する図である。
【符号の説明】
101…半導体基板
102…素子分離領域
103…第1導電型の深いウェル領域
104…第2導電型の浅いウェル領域
105…ゲート絶縁膜
106…ゲート電極
107…シリコン窒化膜
108…第1のゲート電極側壁絶縁膜
110…多結晶シリコン膜
111…第2のゲート電極側壁絶縁膜
112…薄い半導体層
113…厚い半導体層
114…第1導電型の浅い拡散層
115…第1導電型の深い拡散層
116…第2導電型の高濃度拡散層
117…シリサイド膜
118…層間絶縁膜
119,120…コンタクト孔
121…第2導電型の高濃度拡散層
122…金属プラグ
123…金属配線
130…コンタクト領域
131…薄い半導体層領域
132…厚い半導体領域
140…第1導電型の不純物イオン
141…第2導電型の不純物イオン
Claims (2)
- 半導体基板上にゲート絶縁膜とゲート電極を順次形成する工程と、
少なくとも上記ゲート電極の両側に第1のゲート電極側壁絶縁膜を形成する工程と、
上記第1のゲート電極側壁絶縁膜を形成した後、上記半導体基板と上記ゲート電極と上記第1のゲート電極側壁絶縁膜を覆うように、かつ、上記ゲート電極と上記第1のゲート電極側壁絶縁膜の領域上に段差が形成されるように多結晶シリコン膜を被着する工程と、
上記多結晶シリコン膜を被着した後、基板全面にレジストを平坦に塗布する工程と、
上記基板全面に平坦に塗布されたレジストを、上記多結晶シリコン膜のうちの上記ゲート電極上の領域の表面が露出するようにエッチングする工程と、
上記レジストの膜厚を薄くした後、上記ゲート電極のゲート長方向の両端部の上記多結晶シリコン膜を除去すると共に上記ゲート電極の両側に位置するソース/ドレイン領域が形成されるように、上記レジストをパターニングする工程と、
上記パターニングされたレジストをマスクにして、上記多結晶シリコン膜を、上記ゲート電極近傍の多結晶シリコン膜の領域が上記多結晶シリコン膜の被着膜厚よりも薄くなるまでエッチングして、膜厚が薄い多結晶シリコン膜の領域を形成する工程と、
上記膜厚が薄い多結晶シリコン膜の領域を覆うように第2のゲート電極側壁絶縁膜を形成する工程と、
上記第2のゲート電極側壁絶縁膜を形成した後、上記多結晶シリコン膜中に不純物をドープする工程と、
上記不純物がドープされた上記多結晶シリコン膜から上記不純物を固相拡散させることにより、上記活性領域と上記ゲート絶縁膜が接する面より下部の上記半導体基板内かつ上記ゲート電極近傍の上記多結晶シリコン膜の領域下に形成された第1導電型の浅い拡散層、及び上記活性領域と上記ゲート絶縁膜が接する面より下部の上記半導体基板内かつ上記多結晶シリコン膜の他の領域下に形成され、上記第1導電型の浅い拡散層よりも深さが深い第1導電型の深い拡散層を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
上記第2のゲート電極側壁絶縁膜を形成した後に、上記ゲート電極のゲート幅方向のゲート電極端部における上記ゲート電極の一部を除去して上記ゲート電極と上記第2導電型の浅いウェル領域を接続するためのコンタクト領域を形成する工程と、
上記コンタクト領域を形成した後、層間絶縁膜を堆積する工程と、
上記ゲート電極及び上記コンタクト領域上の上記層間絶縁膜の一部を除去して、上記ゲート電極及び上記コンタクト領域にまたがるコンタクト孔を形成する工程と、
上記コンタクト孔に導電物を埋設する工程とを有することを特徴とする半導体装置の製造方法。
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