DE10323013A1 - Halbleiterbauelement mit PMOS- und NMOS-Transistor und zugehöriges Herstellungsverfahren - Google Patents
Halbleiterbauelement mit PMOS- und NMOS-Transistor und zugehöriges HerstellungsverfahrenInfo
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Abstract
Die Erfindung bezieht sich auf ein Halbleiterbauelement mit einem NMOS-Transistor und einem PMOS-Transistor, die in einem NMOS- beziehungsweise PMOS-Bereich eines Halbleitersubstrats (100) ausgebildet sind, wobei jeder Transistor eine Gateisolationsschicht (104) zwischen einer Gateelektrode (116a, 116b) und dem Halbbleitersubstrat aufweist, sowie auf ein zugehöriges Herstellungsverfahren. DOLLAR A Erfindungsgemäß besteht die Gateelektrode (116b) des NMOS-Transistors aus einer unteren Polysiliciumschicht (106a) und einer oberen Polysiliciumschicht (114), die sequentiell auf der Gateisolationsschicht gestapelt sind, während die Gateelektrode (116a) des PMOs-Transistors aus der unteren Polysiliciumschicht, einer Silicium-Germanium-Schicht (108), einer Diffusionsbarierenschicht (110) aus amorphem Silicium und der oberen Polysiliciumschicht besteht, die sequentiell auf der Gateisolationsschicht gestapelt sind. Jeder der Transistoren beinhaltet einen Source/Drainbereich (120), der in dem Halbleitersubstrat angrenzend an Seitenbereiche der jeweiligen Gateelektrode ausgebildet ist. DOLLAR A Verwendung z. B. in der Halbleiterbauelementfertigung für CMOS-Transistoren.
Description
- Die Erfindung bezieht sich auf ein Halbleiterbauelement mit einem PMOS- und einem NMOS-Transistor sowie auf ein zugehöriges Herstellungsverfahren.
- P-leitend oder n-leitend dotiertes polykristallines Silicium (im Folgenden als Polysilicium bezeichnet) wird allgemein als Gateelektrodenmaterial für die Gateelektrode eines MOS-Transistors eingesetzt. Wenn die Gateelektrode über einer p-leitenden Mulde gebildet wird (d. h. die Source- und Drain-Elektrode werden mit n-leitenden Dotierstoffen gebildet), wird die resultierende Struktur als n-Kanal-MOS(NMOS)-Struktur bezeichnet. In digitalen Anwendungen sind NMOS-Transistoren und PMOS- Transistoren allgemein auf benachbarten Bereichen eines integrierten Schaltkreises ausgebildet. Diese komplementäre MOS-Struktur wird allgemein als CMOS-Struktur bezeichnet. Die Drainelektroden der zwei komplementären Transistoren sind miteinander verbunden und bilden den Ausgang, während der Eingangsanschluss die gemeinsame Verbindung zu der Gateelektrode des Transistors ist. CMOS-Transistoren bieten die Vorteile eines geringen Leistungsverbrauchs, einer niedrigen Betriebsspannung, eines hohen Integrationsgrades und einer hohen Rauschtoleranz.
- CMOS-Fertigungstechniken können gemäß der Weise, in der die Gateelektrode gebildet wird, in verschiedene Kategorien klassifiziert werden. Unter diesen wurde die Doppelgate-Technik verbreitet verwendet, da die Elemente, die in dem Bauelement eingebaut sind, bis zu einem hohen Grad integriert und minimiert sind, um Spannungscharakteristika und die Betriebsgeschwindigkeit zu erhöhen. In der Doppelgate-Technik werden p-leitende und n-leitende Störstellen in jeweilige Polysilicium- Gateelektroden von Transistoren des entsprechenden Störstellentyps implantiert. CMOS-Halbleiterbauelemente vom Doppel-Gateelektrodentyp bieten die Vorteile der Verstärkung von Oberflächenschichtbereichen der Kanäle und der Ermöglichung einer symmetrischen Betriebsweise mit niedrigerer Spannung.
- Bei der Herstellung von Hochleistungs-CMOS-Halbleiterbauelementen vom Doppel-Gateelektrodentyp wird üblicherweise Bor als Dotierstoff verwendet, der zur Bildung einer Gateelektrode in eine Polysilicium- Gateelektrodenschicht dotiert oder implantiert wird. Üblicherweise wird ein Dotieren des Polysiliciumgates gleichzeitig mit dem Implantieren von Störstellen in das Halbleitersubstrat zur Bildung von Source-/Drain- Bereichen ausgeführt.
- Implantiertes Bor wird jedoch nicht gleichmäßig in das Polysiliciumgate hinein verteilt. Damit weist das Polysiliciumgate kein gleichmäßiges Dotierprofil auf. Ein Bereich des Polysiliciumgates, der benachbart zu der Gate-Isolationsschicht (d. h. dem unteren Teil des Polysiliciumgates) liegt, weist zum Beispiel ein geringeres Dotierniveau auf als andere Bereiche. Des Weiteren durchdringt implantiertes Bor die dünne Gateisolationsschicht und diffundiert in das Halbleitersubstrat hinein (was als "Bordurchdringung" bezeichnet wird). Eine Bordurchdringung kann insbesondere in einem PMOS-Transistor, der eine sehr dünne Gateisolationsschicht in der Größenordnung von einigen Dutzend Angström aufweist, problematisch sein. Eine Bordurchdringung verursacht eine Schwankung der Schwellenspannung des Halbleiterbauelements. Des Weiteren verursacht das geringere Dotierniveau an Bor in dem unteren Bereich des Polysiliciumgates die Bildung eines Verarmungsbereichs, der als "Gate-Polysiliciumverarmung" bezeichnet wird, wenn während des Betriebs eine Spannung an die Gateelektrode angelegt wird. Eine Gate-Polysiliciumverarmung resultiert in einer inkrementalen Zerstörung der äquivalenten Gateisolationsschicht.
- Um die Probleme von Bor-Verarmung und Gate-Polysiliciumverarmung anzugehen, wurde Silicium-Germanium (Si-Ge) zur Verwendung als Gateelektrodenmaterial in Halbleiterbauelementen vom CMOS-Typ populär. Da Germanium einen höheren Grad an Löslichkeit für Bor im Vergleich zu herkömmlichem Polysilicium aufweist, weist Bor ein gleichmäßiges Dotierprofil über die gesamte Silicium-Germanium-Gateelektrode hinweg auf, und somit ist die Wahrscheinlichkeit für eine Bor- Ausdiffusion (Bordurchdringung) in den Kanalbereich hinein sehr gering.
- Eine Silicium-Germanium-Gateelektrode ist in einem PMOS-Transistor nützlich für eine Blockierung der Bordurchdringung und Gate- Polysiliciumverarmung. Dies lässt sich jedoch nicht gut auf den NMOS- Transistor anwenden. Tatsächlich weist ein NMOS-Transistor mit einer n-leitend dotierten Silicium-Germanium-Gateelektrode schlechtere Eigenschaften als ein NMOS-Transistor mit einer n-leitend dotierten Silicium-Gateelektrode ohne Germanium auf. Die Verwendung einer n-leitenden Silicium-Germanium-Gateelektrode in einem NMOS-Transistor ist mit einer Anzahl signifikanter Nachteile verbunden. N-leitende Dotierstoffe, wie Arsen und Phosphor, die zu der Silicium-Germanium- Gateelektrode hinzugefügt werden, sind schwierig zu aktivieren und werden durch Erwärmen während nachfolgender Fertigungsbehandlungen bei erhöhten Temperaturen leicht wieder deaktiviert. Diese nicht aktivierten Atome des Dotierstoffes verursachen eine unerwünschte starke Verarmung des Gate-Polysiliciums.
- Andererseits blockiert Germanium während eines Silicium-Fertigungsprozesses unter Verwendung eines hochschmelzenden Metalls zur Erniedrigung des Gate-Kontaktwiderstands die Wechselwirkung zwischen Polysilicium und dem hochschmelzenden Metall in dem PMOS-Transistor. Demgemäß besteht ein großer Bedarf für eine neuartige CMOS- Fertigungstechnik ohne die vorstehend beschriebenen Nachteile.
- Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterbauelements mit PMOS- und NMOS-Transistor, bei dem die oben genannten Schwierigkeiten herkömmlicher Halbleiterbauelemente dieser Art ganz oder teilweise behoben sind und insbesondere eine Verarmung des Gate-Polysiliciums verhindert wird, sowie eines zugehörigen Herstellungsverfahrens zugrunde, das vorzugsweise auch mit einem Silicidprozess kompatibel ist.
- Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterbauelements mit den Merkmalen des Anspruchs 20 sowie eines zugehörigen Herstellungsverfahrens mit den Merkmalen des Anspruchs 1 oder 12.
- In einem PMOS-Transistor wird zur Unterdrückung der Verarmung eines Gate-Polysiliciums und zur Bildung einer geeigneten Silicidschicht Germanium vorzugsweise in einem unteren Bereich einer Gatestapel- Struktur benachbart zu einer Gateisolationsschicht verteilt, während es in einem oberen Bereich der Gate-Stapelstruktur benachbart zu einer Schicht aus hochschmelzendem Metall nicht verteilt wird. Gemäß der Erfindung wird eine Silicium-Germanium-Schicht auf der Gateisolationsschicht gebildet. Eine amorphe Schicht wird unterhalb einer Polysiliciumschicht erzeugt, die einen oberen Bereich eines Gates bildet, um eine Silicidschicht zu bilden (d. h. zwischen der Silicium-Germanium- Schicht und der Polysiliciumschicht). Die amorphe Schicht verhindert, dass das Germanium in die Polysiliciumschicht diffundiert, die den oberen Bereich der Gateelektrode bildet. Um die Gleichmäßigkeit der Dicke der Silicium-Germanium-Schicht sicherzustellen und eine Oberflächeneigenschaft derselben zu verbessern, wird zudem vorzugsweise eine leitfähige Schicht zur Kristallkeimbildung zwischen der Gateisolationsschicht und der Silicium-Germanium-Schicht gebildet. Die leitfähige Schicht zur Kristallkeimbildung wird vorzugsweise aus Polysilicium hergestellt, was eine Diffusion des Germaniums möglich macht. Die amorphe Schicht besteht vorzugsweise aus amorphem Silicium. Demgemäß dient die amorphe Schicht dazu, eine Diffusion des Germaniums in den oberen Bereich der Gate-Stapelstruktur zu verhindern (d. h. in die Polysiliciumschicht). In dem unteren Bereich der Gate-Stapelstruktur diffundiert jedoch das Germanium in die leitfähige Kristallkeimschicht, d. h. die Polysiliciumschicht. Das heißt, die amorphe Siliciumschicht und die Polysiliciumschicht für die Kristallkeimbildung werden über beziehungweise unter der Silicium-Germanium-Schicht erzeugt. Da sich amorphes Silicium und Polysilicium zur Kristallkeimbildung hinsichtlich Diffusionseigenschaften von Germanium unterscheiden, diffundiert das Germanium während nachfolgender Temperprozesse lediglich in den unteren Bereich der Gateelektrode, nicht in den oberen Bereich derselben.
- Im Fall eines NMOS-Transistors braucht eine Silicium-Germanium- Schicht zur Verhinderung der Verarmung eines Gate-Polysiliciums nicht gebildet zu werden. Im Hinblick darauf werden eine Gate-Isolationsschicht, eine optionale leitfähige Schicht zur Kristallkeimbildung, eine Silicium-Germanium-Schicht und eine amorphe leitfähige Schicht sequentiell auf einem Halbleitersubstrat gebildet. Ein photolithographischer Prozess wird ausgeführt, um die amorphe Schicht und die Silicium- Germanium-Schicht in einem NMOS-Bereich zu entfernen, in dem ein NMOS-Transistor gebildet wird. So verbleibt die Silicium-Germanium- Schicht in dem PMOS-Bereich, in dem ein PMOS-Transistor zu bilden ist. Eine Maskenstruktur wird auf der amorphen Schicht derart gebildet, dass der NMOS-Bereich freigelegt ist und ein PMOS-Bereich nicht freigelegt ist. Ein Trockenätzvorgang, der einen Hauptätzvorgang verwendet, wird ausgeführt, so dass die amorphe leitfähige Schicht vollständig entfernt wird und die darunterliegende Silicium-Germanium-Schicht nahezu entfernt wird. Mittels eines Nassätzvorgangs wird die verbliebene Silicium-Germanium-Schicht selektiv entfernt. Als Folge wird die Silicium-Germanium-Schicht in dem NMOS-Bereich entfernt und verbleibt lediglich in dem PMOS-Bereich.
- Da auf diese Weise eine PMOS-Gateelektrode höher als eine NMOS- Gateelektrode wird, wird der resultierende PMOS-Seitenwandabstandshalter in seiner Höhe länger und in seiner Dicke breiter als der NMOS-Seitenwandabstandshalter. So ist es möglich, einen Leckstrom bzw. einen Durchbruch des PMOS-Transistors zu unterdrücken, der im Vergleich zu einem NMOS-Transistor stark an einem Kurzkanaleffekt leidet.
- Weitere vorteilhafte Weiterbildungen der Erfindung sind in entsprechenden weiteren Unteransprüchen angegeben.
- Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
- Fig. 1 bis Fig. 11 Querschnittansichten, die ein Halbleiterbauelement während aufeinanderfolgender Schritte eines erfindungsgemäßen Verfahrens zur Herstellung desselben ausschnittweise zeigen, und
- Fig. 12 eine Querschnittansicht, die ein erfindungsgemäßes Halbleiterbauelement ausschnittweise zeigt.
- Als erstes wird nunmehr unter Bezugnahme auf Fig. 12 ein Halbleiterbauelement gemäß der Erfindung beschrieben. Wie in Fig. 12 dargestellt, beinhaltet das Halbleiterbauelement einen PMOS-Transistor 200a und einen NMOS-Transistor 200b, die auf einem Halbleitersubstrat 100 ausgebildet sind. Der PMOS- und der NMOS-Transistor sind durch einen Bauelementisolationsbereich 102 elektrisch isoliert. Der PMOS- Transistor 200a weist eine Stapelgateelektrode 116a sowie einen Source- und einen Drainbereich 120 auf. Eine Gateisolationsschicht 104 ist zwischen das Halbleitersubstrat 100 und die Stapelgateelektrode 116a eingefügt. Der Source-/Drainbereich 120 ist im Halbleitersubstrat 100 benachbart zu entgegengesetzten Seiten der Stapelgateelektrode 116a ausgebildet. Der NMOS-Transistor 200b weist ebenfalls eine Stapelgateelektrode 116b und einen Source-/Drainbereich 120 auf. Die Gateisolationsschicht 104 ist auch zwischen das Halbleitersubstrat 100 und die Stapelgateelektrode 116b eingefügt. Der Source-/Drainbereich 120 ist im Halbleitersubstrat 100 benachbart zu entgegengesetzten Seiten der Stapelgateelektrode 116b ausgebildet.
- Die Gateelektroden des PMOS- und des NMOS-Transistors unterscheiden sich hinsichtlich ihrer Bestandteile und ihrer Höhe. Die Gateelektrode des PMOS-Transistors ist höher als jene des NMOS-Transistors. Speziell besteht die PMOS-Gateelektrode 116a aus einer unteren Polysiliciumschicht 106 zur Kristallkeimbildung, einer Silicium-Germanium- Schicht 108, einer amorphen leitfähigen Schicht 110 und einer oberen Polysiliciumschicht 114. Die NMOS-Gateelektrode 116b besteht aus der unteren Polysiliciumschicht 106 zur Kristallkeimbildung und der oberen Polysiliciumschicht 114. Das Halbleiterbauelement beinhaltet des Weiteren Schichten 124a und 124b aus hochschmelzendem Metall und Seitenwandabstandshalter 118a und 118b. Die Schichten 124a und 124b aus hochschmelzendem Metall sind auf der PMOS- und der NMOS- Gateelektrode 106b bzw. 106a ausgebildet.
- Die Abstandshalter 118a und 118b bestehen aus einem Isolatormaterial und sind an Seitenwänden der Gateelektroden 116a bzw. 116b angeordnet. Die Abstandshalter 118a und 118b der jeweiligen PMOS- und NMOS-Transistoren unterscheiden sich in ihrer Abmessung, was das erfindungsgemäße Halbleiterbauelement charakterisiert. Der PMOS- Seitenwandabstandshalter 118a ist breiter als der NMOS-Seitenwandabstandshalter 118b (d. h. t1 > t2), wie in Fig. 12 gezeigt. Dies macht es möglich, einen Leckstrom oder einen Durchbruch des PMOS-Transistors zu unterdrücken, der stark an Kurzkanaleffekten leidet.
- Nunmehr wird ein Verfahren zur Herstellung eines CMOS-Halbleiterbauelements mit voneinander verschiedenen Gateelektrodenstrukturen beschrieben. Die Fig. 1 bis 11 stellen ein Halbleitersubstrat in mehreren Schritten eines Verfahrens zur Herstellung eines Halbleiterbauelements unter Verwendung einer Silicium-Germanium-Gateelektrode gemäß einer bevorzugten Ausführungsform der Erfindung ausschnittweise dar.
- Bezugnehmend auf Fig. 1 wird eine Gateisolationsschicht 104 auf einem Halbleitersubstrat 100 gebildet. Herkömmlicherweise werden Störstellen in das Substrat 100 implantiert, um vor der Bildung der Gateisolationsschicht 104 eine Mulde zu bilden, und ein Bauelement-Isolationsprozess wird gemäß einer flachen Grabenisolation (STI) durchgeführt, um eine Bauelement-Isolationsschicht 102 zu bilden. Dann wird ein Kanalionenimplantationsprozess durchgeführt.
- Die Bauelementisolationsschicht 102 definiert einen NMOS-Bereich, wo ein NMOS-Transistor gebildet wird, und einen PMOS-Bereich, wo ein PMOS-Transistor gebildet wird. Der Bauelementisolationsprozess und der Kanalionenimplantationsprozess sind auf dem Fachgebiet allgemein bekannt und werden daher hierin nicht weiter detailliert beschrieben. Die Gateisolationsschicht 104 weist eine Dicke von 4 nm bis 7 nm auf und kann in dem NMOS- und dem PMOS-Bereich verschieden dick sein. Im Fall eines Halbleiterbauelements vom Doppel-CMOS-Typ des Standes der Technik kann die Gateisolationsschicht 104 des PMOS-Transistors eine Dicke von 2 nm bis 4 nm aufweisen, um ein Hochleistungsbauelement zu bilden und eine hohe Integrationsdichte zu erzielen. Die Gateisolationsschicht 104 wird zum Beispiel aus einem Siliciumoxid gebildet, das durch Oxidieren des Substrates bei einer hohen Temperatur in einer Sauerstoffumgebung erzeugt wird. Sie kann insbesondere aus Siliciumoxynitrid bestehen.
- Bezugnehmend auf Fig. 2 werden eine Siliciumschicht 106 zur Kristallkeimbildung, eine Silicium-Germanium(SiGe)-Schicht 108 und eine amorphe leitfähige Schicht 110 sequentiell ganzflächig auf das Halbleitersubstrat 100 gestapelt, auf dem die Gateisolationsschicht 104 ausgebildet ist. Spezifisch wird die Siliciumschicht 106 zur Kristallkeimbildung mit einer Dicke von 0 nm bis 50 nm gebildet. Hierbei bedeutet 0 nm, dass in diesem Fall die Siliciumschicht 106 zur Kristallkeimbildung nicht gebildet wird. Um eine Silicium-Germanium-Schicht in einem nachfolgenden Prozess jedoch effizient zu bilden, wird die Siliciumschicht 106 zur Kristallkeimbildung vorzugsweise vor der Bildung der Silicium-Germanium- Schicht erzeugt. Daher dient die Siliciumschicht 106 zur Kristallkeimbildung dazu, eine Diffusion von Germanium in nachfolgenden Temperprozessen zu beschleunigen, um so eine Polysiliciumverarmung am unteren Bereich der Gateelektrode zu verhindern. Die Siliciumschicht 106 zur Kristallkeimbildung weist vorzugsweise eine minimale Dicke (z. B. 5 nm) auf, die für ihre Funktion erforderlich ist. Die Siliciumschicht 106 zur Kristallkeimbildung wird vorzugsweise aus Polysilicium gebildet.
- Die Siliciumschicht 106 zur Kristallkeimbildung kann durch eine chemische Gasphasenabscheidungstechnik (CVD-Technik) gebildet werden, die ausgeführt wird, um Polysilicium durch Halten einer Temperatur auf 500°C bis 600°C bei einem Druck von mehreren Torr bis Normaldruck unter Verwendung eines Quellengases wie Silangas (SiH4) zu erzeugen.
- In ähnlicher Weise wird die Silicium-Germanium-Schicht 108 gebildet. Sie kann zum Beispiel durch die CVD-Technik erzeugt werden, die bei einer geeigneten Temperatur unter Verwendung von Silangas (SiH4) und GeH4-Gas ausgeführt wird. In diesem Fall kann der Gehalt an Germanium durch geeignetes Einstellen der Flussraten der Quellengase (wie SiH4-Gas und GeH4-Gas) eingestellt werden. Das Silicium-Germanium kann in Abhängigkeit von der Prozesstemperatur kristallin oder amorph werden.
- Die Erfindung ist teilweise durch die amorphe leitfähige Schicht 110 charakterisiert, die aus einem beliebigen Leiter gebildet werden kann, mit dem verhindert wird, dass Germanium nach oben in Richtung eines oberen Bereichs einer Gateelektrode diffundiert. Die amorphe leitfähige Schicht 110 wird vorzugsweise aus amorphem Silicium gebildet. Des Weiteren wirkt die amorphe leitfähige Schicht 110 als eine harte Maske, wenn eine Silicium-Germanium-Schicht in dem NMOS-Bereich entfernt wird. Die Dicke der amorphen leitfähigen Schicht 110 ist größer als eine minimale Dicke, die für ihre Funktion erforderlich ist. Die amorphe leitfähige Schicht 110 weist zum Beispiel eine Dicke im Bereich zwischen 1 nm und 50 nm auf. In einem Fall, in dem die amorphe leitfähige Schicht. 110 aus amorphem Silicium gebildet wird, wird das Verfahren zur Bildung von Polysilicium durch Anwenden der vorstehenden CVD-Technik verwendet. Die Prozesstemperatur wird für die Bildung einer amorphen Schicht eingestellt. Alternativ kann die amorphe leitfähige Schicht 110 durch einen geeigneten Depositionsprozess erzeugt werden, wie eine physikalische Gasphasenabscheidung (PVD).
- Als nächstes werden die amorphe Schicht 110 und die Silicium- Germanium-Schicht 108 in dem NMOS-Bereich entfernt, siehe Fig. 6. Um sie zu entfernen, verwendet die Erfindung einen zweistufigen Ätzprozess. In einem ersten Ätzschritt wird die amorphe Schicht 110 vollständig geätzt, und die Silicium-Germanium-Schicht 108 wird teilweise geätzt. In einem zweiten Ätzschritt wird ein Rest der Silicium- Germanium-Schicht 108 geätzt. Der erste Ätzschritt verwendet eine Trockenätztechnik, und der zweite Ätzschritt verwendet eine Nassätztechnik.
- Spezieller wird bezugnehmend auf Fig. 3 eine harte Maskenstruktur 112 auf dem Halbleitersubstrat 100 gebildet, auf dem die amorphe leitfähige Schicht 110 ausgebildet ist. Die Maskenstruktur 112 legt den NMOS- Bereich frei und bedeckt den PMOS-Bereich. So wird die amorphe Schicht 110 in dem NMOS-Bereich freigelegt. Die Maskenstruktur 112 wird zum Beispiel mittels Durchführen eines Belichtungsprozesses und eines Entwicklungsprozesses nach Beschichtung mit einer Photoresistschicht gebildet.
- Bezugnehmend auf Fig. 4 wird als erster Ätzvorgang ein Trockenätzvorgang ausgeführt, um in dem NMOS-Bereich, der durch die Maskenstruktur 112 freigelegt ist, die amorphe Schicht 110 vollständig zu ätzen und die Silicium-Germanium-Schicht 108 teilweise zu ätzen. Der Trockenätzvorgang verwendet ein Gas, das Kohlenstoffatome und Fluoratome enthält. Zum Beispiel wird CF4-Gas verwendet, und Argongas wird als Trägergas verwendet. Nach dem Trockenätzvorgang wird ein Ionenimplantationsprozess 113 zum Dotieren einer Gateelektrode in dem NMOS-Bereich durchgeführt. Als Dotierionen werden n-leitende Phosphor- oder Arsenionen verwendet. Sie werden in die Siliciumschicht 106 zur Kristallkeimbildung in dem NMOS-Bereich mit einem Energieniveau von zum Beispiel 1 keV bis 100 keV implantiert.
- Wie in Fig. 5 gezeigt, wird nach der Ausführung des Trockenätzvorgangs die Maskenstruktur 112 entfernt, um die amorphe leitfähige Schicht 110 im PMOS-Bereich freizulegen. Andererseits ist in dem NMOS-Bereich als Folge des Trockenätzvorgangs die verbliebene Silicium-Germanium-Schicht 108a freigelegt.
- Nach der Entfernung der Maskenstruktur 112 wird als zweiter Ätzvorgang ein Nassätzvorgang ausgeführt, um die verbliebene Silicium- Germanium-Schicht 108a in dem NMOS-Bereich zu entfernen, wie in Fig. 6 gezeigt. In dem PMOS-Bereich wirkt die amorphe leitfähige Schicht 110, die auf der Silicium-Germanium-Schicht 108 verblieben ist, als eine harte Maske. Aus diesem Grund ist die darunterliegende Silicium-Germanium-Schicht 108 vor dem Nassätzvorgang geschützt. Der Nassätzvorgang verwendet zum Beispiel ein gemischtes Ätzmittel aus HNO3- und H2O2-Lösungen. Spezieller verwendet der Nassätzvorgang ein gemischtes Ätzmittel aus HNO3 mit 1,2 Volumenprozent und H2O2 mit 4,8 Volumenprozent.
- Bezugnehmend auf Fig. 7 wird eine zusätzliche Siliciumschicht 114 ganzflächig auf dem Halbleitersubstrat gebildet, auf dem die Siliciumschicht 106 zur Kristallkeimbildung in dem NMOS-Bereich freigelegt ist und die amorphe Siliciumschicht 110 in dem PMOS-Bereich freigelegt ist. Die zusätzliche Siliciumschicht 114 bildet eventuell einen Bereich der endgültigen Gate-Stapelstruktur. Die zusätzliche Siliciumschicht 114 wird vorzugsweise unter den gleichen Bedingungen wie die Siliciumschicht 106 zur Kristallkeimbildung gebildet. Die Dicke der zusätzlichen Siliciumschicht 114 ist im Hinblick auf die Dicken der anderen, zuvor gebildeten Schichten und die gewünschte Gesamtdicke der endgültigen Gate-Stapelstruktur festgelegt. Die zusätzliche Siliciumschicht 114 kann eine Dicke von zum Beispiel 10 nm bis 200 nm aufweisen.
- Durch einen photolithographischen Prozess werden die Stapelschichten strukturiert, um die Gateelektroden 116a und 116b in dem PMOS- beziehungsweise NMOS-Bereich zu bilden, siehe Fig. 8. Als Folge bilden in dem PMOS-Bereich die Siliciumschicht 106 zur Kristallkeimbildung, die Silicium-Germanium-Schicht 108, die amorphe leitfähige Schicht 110 und die zusätzliche Siliciumschicht 114 die Gateelektrode 116a. Des Weiteren bilden in dem NMOS-Bereich die Siliciumschicht 106a zur Kristallkeimbildung und die zusätzliche Siliciumschicht 114 die Gateelektrode 116b.
- Um eine Polysiliciumverarmung der Siliciumschicht 106 zu verhindern, die den untersten Teil der Gateelektrode in dem PMOS-Bereich bildet, wird ein Germaniumdiffusions-Temperprozess ausgeführt, so dass das Germanium der darauf gestapelten Silicium-Germanium-Schicht zu der Siliciumschicht 106 zur Kristallkeimbildung diffundieren kann. Demzufolge wird das Germanium in dem PMOS-Bereich am untersten Teil der Gateelektrode ausreichend verteilt. An einem unteren Teil der Gateelektrode werden Borionen, die zur Dotierung des PMOS-Gates implantiert werden, ausreichend gelöst, um die Gate-Polysiliciumverarmung zu verhindern. Das Germanium diffundiert jedoch nicht in die zusätzliche Siliciumschicht 114, die den oberen Teil der Gateelektrode bildet und mit dem hochschmelzenden Metall reagiert, um so eine Silicidschicht zu bilden. Dies liegt daran, dass die amorphe leitfähige Schicht 110, die zur Verhinderung einer Germaniumdiffusion dient, zwischen die zusätzliche Siliciumschicht 114 und die Silicium-Germanium-Schicht 108 eingefügt ist.
- Bezugnehmend auf Fig. 9 werden ein Seitenwandabstandshalterprozess und ein Source-/Drain-Bildungsprozess ausgeführt, um die Seitenwandabstandshalter 118a und 118b an Seitenwänden der PMOS- beziehungsweise NMOS-Gateelektrode zu bilden und die Source-/Drainbereiche 120 in dem Halbleitersubstrat bzw. der Mulde angrenzend an entgegengesetzte Seiten der Gateelektroden 116a, 116b zu bilden. Der Seitenwandabstandshalterprozess und der Source-/Drain-Prozess sind auf dem Fachgebiet allgemein bekannt und brauchen nicht detaillierter beschrieben werden. Um es kurz zu beschreiben, wird nach einer konformen Abscheidung einer Isolationsschicht ein isotroper Ätzvorgang ausgeführt. Als Folge verbleibt die Isolationsschicht lediglich an der Seitenwand der Gateelektrode, um den Seitenwandabstandshalter zu bilden. Da die Gateelektroden eine unterschiedliche Höhe aufweisen, sind die daran ausgebildeten Seitenwandabstandshalter unterschiedlich dick. Das heißt, der auf der PMOS-Gateelektrode ausgebildete Seitenwandabstandshalter ist dicker, d. h. breiter, als der auf der NMOS- Gateelektrode ausgebildete Seitenwandabstandshalter. Nach der Bildung des Seitenwandabstandshalters wird mit n-leitenden und p-leitenden Störstellen stark dotiert, und es wird ein Temperprozess ausgeführt, um die Source-/Drainbereiche zu bilden. In dem Fall, in dem eine Source-/Drainstruktur mit leicht dotierter Drain (LDD) gebildet wird, werden Störstellen in geringer Dosis auf die resultierende Struktur angewendet, bevor der Seitenwandabstandshalter gebildet wird. In dem PMOS- Transistor wird die Gateelektrode zur gleichen Zeit dotiert, zu der die Source-/Drainbereiche gebildet werden.
- Als nächstes wird ein Silicidprozess ausgeführt, um einen niederohmigen Kontakt zwischen einer Metallzwischenverbindung und einer Gateelektrode zu bilden. Bezugnehmend auf Fig. 10 wird nach der Bildung der Seitenwandabstandshalter 118a und 118b und der Source-/Drainbereiche 120 eine Schicht 122 aus hochschmelzendem Metall ganzflächig auf dem Halbleitersubstrat gebildet. Die hochschmelzende Metallschicht 122 besteht zum Beispiel aus Kobalt oder Nickel.
- Bezugnehmend auf Fig. 11 wird ein Silicidtemperprozess ausgeführt, um die Silicidschichten 124a und 124b auf der Gateelektrode und den Source-/Drainbereichen zu bilden. Wie zuvor beschrieben, verhindert die amorphe leitfähige Schicht 110 in dem PMOS-Bereich, dass Germanium während des Source-/Drain-Aktivierungstemperprozesses oder des Germaniumdiffusions-Temperprozesses nach oben zu der zusätzlichen Siliciumschicht 114 diffundiert. Daher ist es möglich, eine durch das Germanium verursachte Verschlechterung der Silicideigenschaften zu unterdrücken. Nach der Bildung der Silicidschicht wird üblicherweise ein Zwischenverbindungsprozess durchgeführt.
- Zusammengefasst werden somit verschiedene Gateelektrodenstrukturen für den PMOS- und den NMOS-Transistor gebildet, um eine Gate- Polysiliciumverarmung und eine Bordurchdringung in dem PMOS- Bereich zu verhindern. Da eine Maske benutzt wird, die in dem herkömmlichen CMOS-Prozess für die Dotierung der NMOS-Gateelektrode verwendet wird, kann des Weiteren die Silicium-Germanium-Schicht in dem NMOS-Bereich in einer relativ vereinfachten Prozedur entfernt werden. Außerdem wird nach der Bildung einer amorphen leitfähigen Schicht auf der Silicium-Germanium-Schicht ein Strukturierungsprozess ausgeführt, um die Silicium-Germanium-Schicht in dem NMOS-Bereich leicht zu entfernen und um zu verhindern, dass Germanium nach oben in Richtung der Gateelektrode diffundiert. Als Folge ist es möglich, die Verschlechterung einer Silicidschicht zu unterdrücken.
- Während der Germaniumdiffusions-Temperprozess nach der Strukturierung der Gateelektrode in der vorstehenden Ausführungsform der Erfindung ausgeführt wird, kann er alternativ nach der Bildung der Germanium-Silicium-Schicht ausgeführt werden und wird vorzugsweise zu einem beliebigen Zeitpunkt vor der Bildung der Source-/Drainbereiche ausgeführt. Außerdem kann, wie zuvor beschrieben, der Germaniumdiffusions-Temperprozess auch entfallen. Überdies kann nach der Bildung der Maskenstruktur 112 auf der amorphen leitfähigen Schicht 110 (siehe Fig. 3) ein Prozess zur Dotierung der Gateelektrode in dem NMOS- Bereich nach der Strukturierung der Gateelektrode ausgeführt werden.
Claims (23)
1. Verfahren zur Herstellung eines Halbleiterbauelements, bei dem
gekennzeichnet durch folgende weitere Schritte:
- ein Bauelementisolationsbereich (102) auf einem
Halbleitersubstrat (100) gebildet wird, um einen NMOS-Bereich und
einen PMOS-Bereich zu definieren, und eine
Gateisolationsschicht (104) auf dem Substrat gebildet wird,
- sequentielles Bilden einer Silicium-Germanium-Schicht (108)
und einer amorphen leitfähigen Schicht (110) auf der Gate-
Isolationsschicht (104),
- Entfernen der amorphen leitfähigen Schicht und der Silicium-
Germanium-Schicht in dem NMOS-Bereich,
- Bilden einer Polysiliciumschicht (114) auf dem
Halbleitersubstrat und
- Strukturieren der gestapelten leitfähigen Schichten, bis die
Gateisolationsschicht freigelegt ist, um Gateelektroden (116a,
116b) des NMOS- beziehungsweise des PMOS-Bereichs zu
bilden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die
Entfernung der amorphen leitfähigen Schicht und der Silicium-
Germanium-Schicht in dem NMOS-Bereich folgende Schritte
umfasst:
- Bilden einer Maskenstruktur (112) auf der amorphen leitfähigen
Schicht in dem PMOS-Bereich,
- Durchführen eines Trockenätzvorgangs unter Verwendung der
Maskenstruktur und
- Durchführen eines Nassätzvorgangs nach Entfernung der
Maskenstruktur.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass der
Trockenätzvorgang durchgeführt wird, um die amorphe leitfähige
Schicht vollständig zu entfernen und um die darunterliegende
Silicium-Germanium-Schicht teilweise zu entfernen.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, dass der
Nassätzvorgang durchgeführt wird, um jeglichen Rest der
amorphen leitfähigen Schicht und/oder der Silicium-Germanium-
Schicht, der durch den Trockenätzvorgang freigelegt ist, selektiv
zu entfernen.
5. Verfahren nach einem der Ansprüche 2 bis 4, dadurch
gekennzeichnet, dass der Trockenätzvorgang ein Kohlenstoffatome und
Fluoratome enthaltendes Gas verwendet und der Nassätzvorgang
ein gemischtes Ätzmittel aus HNO3- und H2O2-Lösungen
verwendet.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch
gekennzeichnet, dass die amorphe leitfähige Schicht aus amorphem
Silicium besteht.
7. Verfahren nach einem der Ansprüche 1 bis 6, weiter
gekennzeichnet durch das Bilden einer Siliciumkristallkeimschicht (106)
für die Silicium-Germanium-Schicht nach der Bildung der
Gateisolationsschicht und vor der Bildung der Silicium-Germanium-
Schicht.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass beim
Entfernen der amorphen leitfähigen Schicht und der Silicium-
Germanium-Schicht in dem NMOS-Bereich der Nassätzvorgang
so durchgeführt wird, dass er den verbliebenen Teil der Silicium-
Germanium-Schicht bis auf eine Oberseite der Siliciumschicht zur
Kristallkeimbildung herunter selektiv ätzt.
9. Verfahren nach Anspruch 7 oder 8, dadurch gekennzeichnet, dass
die Siliciumkristallkeimschicht Polysilicium beinhaltet.
10. Verfahren nach einem der Ansprüche 7 bis 9, weiter
gekennzeichnet durch ein Implantieren von Störstellen in die
Siliciumkristallkeimschicht nach der Bildung der Maskenstruktur oder
das Durchführen des Trockenätzvorgangs vor der Entfernung der
Maskenstruktur.
11. Verfahren nach einem der Ansprüche 1 bis 10, weiter
gekennzeichnet durch ein Tempern des Halbleitersubstrats zu einem
beliebigen Zeitpunkt nach der Bildung der Silicium-Germanium-
Schicht.
12. Verfahren zur Herstellung eines Halbleiterbauelements, bei dem
gekennzeichnet durch folgende weitere Schritte:
- ein Bauelementisolationsbereich (102) auf einem
Halbleitersubstrat (100) gebildet wird, um einen NMOS-Bereich und
einen PMOS-Bereich zu definieren, und eine
Gateisolationsschicht (104) auf dem Substrat gebildet wird,
- Bilden einer unteren Polysiliciumelektroden-Kristallkeimschicht
(106) auf der Gateisolationsschicht,
- Bilden einer Silicium-Germanium-Elektrodenschicht (108) auf
der unteren Polysiliciumelektroden-Kristallkeimschicht,
- Bilden einer amorphen Elektrodenschicht (110) auf der
Silicium-Germanium-Elektrodenschicht,
- Bilden einer Maskenstruktur (112) auf der amorphen
Elektrodenschicht in dem PMOS-Bereich, um so den NMOS-Bereich
freizulegen,
- Trockenätzen der amorphen Elektrodenschicht und eines Teils
der darunterliegenden Silicium-Germanium-Elektrodenschicht
in dem NMOS-Bereich, der durch die Maskenstruktur freigelegt
ist,
- Entfernen der Maskenstruktur,
- selektives Nassätzen eines Restes der Silicium-Germanium-
Elektrodenschicht, der durch den Trockenätzvorgang freigelegt
ist, herunter bis auf eine Oberseite der unteren
Polysiliciumelektroden-Kristallkeimschicht in dem NMOS-Bereich,
- Bilden von oberen Polysilicium-Elektrodenschichten (114) auf
der unteren Polysiliciumelektroden-Kristallkeimschicht in dem
NMOS-Bereich und auf der
Silicium-Germanium-Elektrodenschicht bzw. der amorphen Elektrodenschicht in dem PMOS-
Bereich und
- Strukturieren der gestapelten Elektrodenschichten, um
Gateelektroden (116a, 116b) in dem NMOS- beziehungsweise
PMOS-Bereich zu bilden.
13. Verfahren nach Anspruch 12, weiter gekennzeichnet durch das
Durchführen eines Temperprozesses, um Germanium der
Silicium-Germanium-Elektrodenschicht zu der unteren
Polysiliciumelektroden-Kristallkeimschicht zu einem beliebigen Zeitpunkt nach
der Bildung der Silicium-Germanium-Elektrodenschicht zu
diffundieren.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass die
amorphe Siliciumschicht, die auf der Silicium-Germanium-
Elektrodenschicht ausgebildet ist, dazu dient, zu verhindern, dass
das Germanium in dem Temperprozess zu der oberen
Polysilicium-Elektrodenschicht diffundiert.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass die
amorphe Elektrodenschicht amorphes Silicium beinhaltet.
16. Verfahren nach einem der Ansprüche 12 bis 15, dadurch
gekennzeichnet, dass der Trockenätzvorgang ein Kohlenstoffatome und
Fluoratome enthaltendes Gas verwendet.
17. Verfahren nach einem der Ansprüche 12 bis 16, dadurch
gekennzeichnet, dass der Nassätzvorgang ein gemischtes Ätzmittel aus
HNO3 mit 1,2 Volumenprozent und H2O2 mit 4,8 Volumenprozent
verwendet.
18. Verfahren nach einem der Ansprüche 12 bis 17, weiter dadurch
gekennzeichnet, dass die Bildung der Gateelektroden auf dem
NMOS- beziehungsweise PMOS-Bereich folgende Schritte
umfasst:
- Bilden eines Seitenwandabstandshalters aus einer
Isolationsschicht an beiden Seitenwänden der jeweiligen Gateelektrode,
- Verwenden des Seitenwandabstandshalters und der
Gateelektrode als Ionenimplantationsmaske und Bilden von
Source-/Drainbereichen in dem Halbleitersubstrat benachbart zu
Seitenbereichen der Gateelektrode und
- Bilden einer Schicht aus hochschmelzendem Metall in den
Source-/Drainbereichen.
19. Verfahren nach Anspruch 18, weiter dadurch gekennzeichnet,
dass der Temperprozess nach der Bildung der Schicht aus
hochschmelzendem Metall durchgeführt wird.
20. Halbleiterbauelement mit einem NMOS-Transistor und einem
PMOS-Transistor, die in einem NMOS- beziehungsweise PMOS-
Bereich eines Halbleitersubstrats (100) definiert sind, wobei jeder
Transistor eine Gateisolationsschicht (104) zwischen einer
Gateelektrode (116a, 116b) und dem Halbleitersubstrat aufweist,
dadurch gekennzeichnet, dass
die Gateelektrode (116b) des NMOS-Transistors aus einer unteren Polysiliciumschicht (106a) und einer oberen Polysiliciumschicht (114) besteht, die sequentiell auf der Gateisolationsschicht (104) gestapelt sind,
die Gateelektrode (116a) des PMOS-Transistors aus der unteren Polysiliciumschicht, einer Silicium-Germanium-Schicht (108), einer Diffusionsbarrierenschicht (110) aus amorphem Silicium und der oberen Polysiliciumschicht (114) besteht, die sequentiell auf der Gateisolationsschicht gestapelt sind, und
jeder der Transistoren einen Source-/Drainbereich (120) beinhaltet, der in dem Halbleitersubstrat benachbart zu Seitenbereichen der jeweiligen Gateelektrode ausgebildet ist.
die Gateelektrode (116b) des NMOS-Transistors aus einer unteren Polysiliciumschicht (106a) und einer oberen Polysiliciumschicht (114) besteht, die sequentiell auf der Gateisolationsschicht (104) gestapelt sind,
die Gateelektrode (116a) des PMOS-Transistors aus der unteren Polysiliciumschicht, einer Silicium-Germanium-Schicht (108), einer Diffusionsbarrierenschicht (110) aus amorphem Silicium und der oberen Polysiliciumschicht (114) besteht, die sequentiell auf der Gateisolationsschicht gestapelt sind, und
jeder der Transistoren einen Source-/Drainbereich (120) beinhaltet, der in dem Halbleitersubstrat benachbart zu Seitenbereichen der jeweiligen Gateelektrode ausgebildet ist.
21. Halbleiterbauelement nach Anspruch 20, dadurch
gekennzeichnet, dass die Diffusionsbarrierenschicht aus amorphem Silicium
eine Dicke im Bereich zwischen 1 nm und 50 nm aufweist.
22. Halbleiterbauelement nach Anspruch 20 oder 21, weiter
gekennzeichnet durch Silicidschichten, die auf den oberen
Polysiliciumschichten des PMOS- beziehungsweise des NMOS-Transistors
ausgebildet sind.
23. Halbleiterbauelement nach einem der Ansprüche 20 bis 22, weiter
gekennzeichnet durch Seitenwandabstandshalter aus einer
Isolationsschicht, die an Seitenwänden der Gateelektroden des
NMOSbeziehungsweise des PMOS-Transistors ausgebildet sind, wobei
der PMOS-Seitenwandabstandshalter dicker als der NMOS-
Seitenwandabstandshalter ist und wobei jeder Abstandshalter
wenigstens einen Teil der darunterliegenden Source-/Drainbereiche
überlappt.
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