JP2005101238A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】 多結晶ＳｉＧｅ層を含むゲート電極の形成過程で、ゲート電極の表面における凹凸の発生を抑制してゲート歩留まりを向上させる。
【解決手段】 開示される半導体装置の製造方法は、ゲートＳｉ酸化膜５上に４５０〜５５０℃の成膜温度でアモルファスＳｉＧｅ層８を成膜する第１の成膜工程と、アモルファスＳｉＧｅ層８上に上記成膜温度以下で第１のＳｉキャップ層となるアモルファスＳｉ層９を成膜する第２の成膜工程と、アモルファスＳｉ層９が結晶化しない５９０〜６１０℃に昇温した後、この温度でアモルファスＳｉＧｅ層８を結晶化するとともに、アモルファスＳｉ層９上に第２のＳｉキャップ層となる多結晶Ｓｉ層１０を成膜する第３の成膜工程とを含んでいる。
【選択図】図５

Description

この発明は、半導体装置の製造方法に係り、詳しくは、多結晶ＳｉＧｅ（シリコンゲルマニウム）層およびこの多結晶ＳｉＧｅ層を覆う多結晶Ｓｉ層を含むゲート電極を有するＭＩＳ（Metal Insulator Semiconductor）型トランジスタにより構成される半導体装置の製造方法に関する。

半導体装置の代表として知られているＬＳＩ（大規模集積回路）は、ほとんどが集積度の点で優れているＭＯＳ型(Metal Oxide Semiconductor)型トランジスタによって構成されているが、最近のＭＯＳ製造技術の進歩につれて性能の向上が著しくなっている。そのようなＭＯＳ型トランジスタにより構成されるＬＳＩでは、Ｐ型チャネルにより動作するＭＯＳ型トランジスタ（以下、ＰＭＯＳ型トランジスタと称する）と、Ｎ型チャネルにより動作するＭＯＳ型トランジスタ（以下、ＮＭＯＳ型トランジスタと称する）とを組み合わせてＣ（Complementary：相補型）ＭＯＳ型トランジスタを形成して、このＣＭＯＳ型トランジスタの低消費電力の利点を生かしてロジックデバイスを構成している。

上述のようなＣＭＯＳ型トランジスタでは、従来からゲート電極材料として多結晶Ｓｉが長年にわたって用いられているが、より性能の向上を図るためにゲート絶縁膜の薄膜化、ゲート電極の微細化等を進めると、短チャネル効果による弊害が避けられなくなる。それゆえ、短チャネル効果を抑制するために多結晶Ｓｉから成るゲート電極に対してＰＭＯＳ型トランジスタではＢ（Boron:ボロン）のようなＰ型不純物を、ＮＭＯＳ型トランジスタではＰ（燐）、Ａｓ（砒素）等のようなＮ型不純物がそれぞれ導入されている。そして、熱処理を施してそれらの不純物を活性化することによって、短チャネル効果を抑制させるようにしている。

ところで、ＰＭＯＳ型トランジスタにおいて多結晶Ｓｉから成るゲート電極に導入されたＢは、ＮＭＯＳ型トランジスタのそれに導入されたＰ、Ａｓ等に比べて活性化の度合いが低いという性質があるので、この結果として、多結晶Ｓｉから成るゲート電極内にキャリア空乏化が生じて、実質的なゲート絶縁膜の膜厚が増加するようになるため、ＰＭＯＳ型トランジスタのオン電流が減少して、駆動力が低下するようになる。

このような問題に対処して、ゲート電極材料として従来の多結晶Ｓｉに代えて多結晶ＳｉＧｅを用いて、ＳｉＧｅのＧｅの作用により多結晶Ｓｉ中におけるよりも上記Ｂの活性化率を高めるようにして、ゲート電極内のキャリア空乏化を抑制するようにした新しいゲート電極形成技術が、例えば特許文献１〜５および非特許文献１に開示されている。このように、多結晶ＳｉＧｅをゲート電極材料として用いることにより特にＰＭＯＳ型トランジスタの性能を向上させるには、ＳｉＧｅ層の膜厚およびＳｉＧｅ層におけるＧｅの濃度が重要であり、その膜厚が小さくてかつＧｅ濃度が大きいことが望ましい。

図８は、特許文献１に示されている従来のＰＭＯＳ型トランジスタを示す断面図である。同ＰＭＯＳ型トランジスタは、前述したように、実際には同一半導体基板内にＮＭＯＳ型トランジスタと組み合わされてＣＭＯＳ型トランジスタとして製造されるが、説明を簡単にするためＰＭＯＳ型トランジスタのみを示している。同ＰＭＯＳ型トランジスタ５０は、図８に示すように、Ｐ型Ｓｉ基板５１上にＮ型ウエル領域５２が形成され、ＳＴＩ（Shallow Trench Isolation）法等により形成された素子分離領域５３により囲まれた活性領域に、Ｐ型ソース領域５４およびドレイン領域５５が形成され、両領域５４、５５間のＮ型ウエル領域５２上にはゲートＳｉ酸化膜（ゲート絶縁膜）５６を介してゲート電極５７が形成されている。

ゲート電極５７は、ゲートＳｉ酸化膜５６上に順次に積層されたａ（amorphous：アモルファス）−Ｓｉ層５８と、ＳｉＧｅ層５９と、多結晶Ｓｉ層６０と、バリア層（ＳｉＯ）６１Ａを介したキャップＳｉ層（ａ−Ｓｉ）６１Ｂと、Ｃｏシリサイド層６２Ｇとから構成されている。そして、ａ−Ｓｉ層５８、ＳｉＧｅ層５９、多結晶Ｓｉ層６０およびバリア層６１Ａを介したキャップＳｉ層６１Ｂには、前述したようにＰ型不純物としてＢがイオン注入されている。また、ゲート電極５７の側面にはサイドウォール絶縁膜６３が形成されている。さらに、Ｐ型ソース領域５４およびドレイン領域５５の表面には、それぞれＣｏシリサイド層６２Ｓおよび６２Ｄが形成されている。また、Ｐ型Ｓｉ基板５１の表面はＳｉ酸化膜、Ｓｉ窒化膜等から成る層間絶縁膜６７により覆われ、層間絶縁膜６７の表面にはそれぞれＣｏシリサイド層６２Ｓ、６２Ｇおよび６２Ｄに接続されたコンタクト６８Ｓ、６８Ｇ、６８Ｄを介して配線６９Ｓ、６９Ｇ、６９Ｄが形成されている。以上のような構成のＰＭＯＳ型トランジスタ５０によれば、ゲート電極５７を構成しているＳｉＧｅ層５９中のＧｅの作用によりＢの活性化率を高めることができるので、ゲート電極内のキャリア空乏化を抑制することができるようになる。

次に、図９および図１０を参照して、同ＰＭＯＳ型トランジスタの製造方法を工程順に説明する。なお、同製造方法については特許文献２をも参考にして説明する。
まず、図９（ａ）に示すように、Ｐ型Ｓｉ基板５１上にＮ型ウエル領域５２を形成するとともに、ＳＴＩ法等により活性領域を囲むように素子分離領域５３を形成する。次に、熱酸化法によりＮ型ウエル領域５２の表面にゲートＳｉ酸化膜５６を形成する。次に、ＣＶＤ（Chemical Vapor Deposition）法により、ゲートＳｉ酸化膜５６上にシードＳｉ層となるａ−Ｓｉ層５８を成膜し、次にＣＶＤ法により例えば５００〜６００℃の成膜温度でａ−Ｓｉ層５８上にＳｉＧｅ層５９を成膜する。次に、ＣＶＤ法により例えば５５０〜６５０℃の成膜温度でＳｉＧｅ層５９上に多結晶Ｓｉ層６０を成膜する。

次に、図９（ｂ）に示すように、ＣＶＤ法により多結晶Ｓｉ層６０上にバリア層６１ＡおよびキャップＳｉ層６１Ｂを順次に成膜する。次に、図９（ｃ）に示すように、キャップＳｉ層６１Ｂ上に所望の形状のフォトレジスト膜６４を形成した後、このフォトレジスト膜６４をマスクとしてキャップＳｉ層６１Ｂからａ−Ｓｉ層５８に至る積層膜をエッチングして、ゲート電極５７を形成する。

次に、図１０（ｄ）に示すように、フォトレジスト膜６４を除去した後、全面にＰ型不純物としてＢをイオン注入する。これによって、ＳｉＧｅ層５９を含むゲート電極５７にＢがイオン注入されると同時に、ゲート電極５７をマスクとした自己整合法によりＮ型ウエル領域５２にＢがイオン注入されてイオン注入層６５が形成される。次に、図１０（ｅ）に示すように、ＣＶＤ法により全面にＳｉ酸化膜、Ｓｉ窒化膜等の絶縁膜を形成した後、絶縁膜の不要部をエッチングしてサイドウォール絶縁膜６３を形成する。次に、図１０（ｆ）に示すように、熱処理を施してＢのイオン注入層６５を活性化してＮ型ウエル領域５２にＰ型ソース領域５４およびドレイン領域５５を形成すると同時に、ゲート電極５７内のＢの活性化を行う。このとき、ゲート電極５７のＳｉＧｅ層５９のＧｅの作用により、Ｂの活性化率が高められるのでゲート電極５７内におけるキャリア空乏化が抑制されるようになる。

次に、スパッタ法により全面にシリサイド化金属膜となるコバルト（Ｃｏ）層６６を形成した後、熱処理を施して、サリサイドプロセスによりＣｏをゲート電極５７のキャップＳｉ層６１Ｂと反応させてＣｏシリサイド層６２Ｇを自己整合的に形成すると同時に、ＣｏをＰ型ソース領域５４およびドレイン領域５５のＳｉと反応させてそれぞれＣｏシリサイド層６２Ｓおよび６２Ｄを形成する。これによって、ゲート電極５７の低抵抗化を図ることができるとともに、ソース電極およびドレイン電極の低抵抗化も図ることができるようになる。次に、不要なＣｏ層６６を除去した後、層間絶縁膜６７を形成し、コンタクト６８Ｓ、６８Ｇ、６８Ｄを介して配線６９Ｓ、６９Ｇ、６９Ｄを引き出すことにより、図８に示したようなＰＭＯＳ型トランジスタ５０を製造する。
特開２００３−８６７９８号公報 特開２００２−３０５２５６号公報 特開２０００−１５０６６９号公報 特開２００２−２６１０４７号公報 特開２００３−３１８０６号公報 第５０回応用物理学会予稿集（２００３．３）２９ａ−ＺＷ−１０

ところで、上述したような従来の半導体装置の製造方法では、ポリＳｉＧｅ層を含むゲート電極の形成過程で、表面に凹凸が発生し、ゲート歩留まりが低下する、という問題がある。
すなわち、従来の半導体装置の製造方法では、図９（ａ）の工程で、５５０〜６５０℃の成膜温度でＳｉＧｅ層５９上にポリＳｉ層６０を成膜しているが、このポリＳｉ層６０成膜前および成膜中にポリＳｉ層６０直下のＳｉＧｅ層がマイグレーションを伴いながら結晶化しポリＳｉＧｅ層となる。この結果、形成されたゲート電極５７の表面には凹凸が発生する。また、この凹凸はゲート電極５７とゲートＳｉ酸化膜５６との界面にボイドを生成させるとともに、ゲートＳｉ酸化膜５６にゲートリーク不良を発生させるように作用するので、ゲート絶縁膜の信頼性が損なわれて、ゲート歩留まりが低下するようになる。

この発明は、上述の事情に鑑みてなされたもので、多結晶ＳｉＧｅ層を含むゲート電極の形成過程で、ゲート電極の表面における凹凸の発生を抑制してゲート歩留まりを向上させることができるようにした半導体装置の製造方法を提供することを目的としている。

上記課題を解決するために、請求項１記載の発明は、半導体基板上に、多結晶ＳｉＧｅ層および該多結晶ＳｉＧｅ層を覆う多結晶Ｓｉ層を含むゲート電極を有するＭＩＳ型トランジスタを製造する半導体装置の製造方法に係り、上記半導体基板上にゲート絶縁膜を形成した後、該ゲート絶縁膜上に第１の温度以下でアモルファスＳｉＧｅ層を成膜する第１の成膜工程と、上記アモルファスＳｉＧｅ層上に上記第１の温度以下でアモルファスＳｉ層を成膜する第２の成膜工程と、上記第１の温度より高い上記アモルファスＳｉ層が結晶化しない第２の温度で上記アモルファスＳｉ層上に第１の多結晶Ｓｉ層を成膜する第３の成膜工程とを含むことを特徴としている。

また、請求項２記載の発明は、請求項１記載の半導体装置の製造方法に係り、上記第３の成膜工程の後に、上記第２の温度より高い第３の温度で上記第１の多結晶Ｓｉ層上に第２の多結晶Ｓｉ層を成膜する第４の成膜工程とを含むことを特徴としている。

また、請求項３記載の発明は、請求項１又は２記載の半導体装置の製造方法に係り、上記第１の成膜工程前に、上記ゲート絶縁膜上にシードＳｉ層を成膜する工程とを含むことを特徴としている。

また、請求項４記載の発明は、請求項１、２又は３記載の半導体装置の製造方法に係り、上記第１の温度が４５０〜５５０℃であることを特徴としている。

また、請求項５記載の発明は、請求項１乃至４のいずれか一に記載の半導体装置の製造方法に係り、上記第３の成膜工程を、Ｈ₂とＳｉＨ₄との混合ガス雰囲気内で上記第２の温度である５９０〜６１０℃の成膜温度で行うことを特徴としている。

また、請求項６記載の発明は、請求項２乃至５のいずれか一に記載の半導体装置の製造方法に係り、上記第４の成膜工程を、ＳｉＨ₄ガス雰囲気内で上記第３の温度である６１５℃以上の成膜温度で行うことを特徴としている。

また、請求項７記載の発明は、請求項１乃至６のいずれか一に記載の半導体装置の製造方法に係り、上記第２の成膜工程から第３の成膜工程への上記第１の温度から第２の温度への第１の昇温工程と、上記第３の成膜工程から第４の成膜工程への上記第２の温度から第３の温度への第２の昇温工程を、Ｈ₂含有雰囲気中で行うことを特徴としている。

また、請求項８記載の発明は、請求項７記載の半導体装置の製造方法に係り、上記第１の昇温工程および第２の昇温工程のＨ₂含有雰囲気は、Ｈ₂の分圧が１．０Torr以上であることを特徴としている。

また、請求項９記載の発明は、請求項５乃至８のいずれか一に記載の半導体装置の製造方法に係り、上記第３の成膜工程における上記混合ガス雰囲気は、（Ｈ₂／ＳｉＨ₄＋Ｈ₂）が０．９以上であることを特徴としている。

また、請求項１０記載の発明は、請求項１記載の半導体装置の製造方法に係り、上記多結晶Ｓｉ層中のＧｅ濃度は、１５〜３５ｍｏｌ．％であることを特徴としている。

また、請求項１１記載の発明は、請求項１記載の半導体装置の製造方法に係り、上記第３の成膜工程の後に、上記第１の多結晶Ｓｉ層上に金属膜を成膜した後、熱処理を施して上記第１の多結晶Ｓｉ層と上記金属膜を反応させて金属シリサイド層を形成するシリサイド化工程を含むことを特徴としている。

また、請求項１２記載の発明は、請求項２記載の半導体装置の製造方法に係り、上記第４の成膜工程の後に、上記第２の多結晶Ｓｉ層上に金属膜を成膜した後、熱処理を施して上記第２の多結晶Ｓｉ層と上記金属膜を反応させて金属シリサイド層を形成するシリサイド化工程とを含むことを特徴としている。

この発明の半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を介してアモルファスＳｉＧｅ層を成膜し、このアモルファスＳｉＧｅ層上に第１のキャップ層となるアモルファスＳｉ層を成膜する。次に、アモルファスＳｉＧｅ層が結晶化しない範囲の温度に昇温した後、この温度でアモルファスＳｉ層上に第２のキャップ層となる多結晶Ｓｉ層を成膜する。アモルファスＳｉＧｅ層およびアモルファスＳｉ層は、表面が露出している場合結晶化の際に表面マイグレーションが起こり、これに伴い層表面に凹凸が生じる。この表面マイグレーションは温度が高いほど起こり易い。アモルファスＳｉＧｅ層はアモルファスＳｉ層より結晶化温度が低い。本発明では、第１の多結晶Ｓｉ層をアモルファスＳｉ層上に積層形成するが、この第１の多結晶Ｓｉ層の成膜温度をアモルファスＳｉ層が結晶化しない温度に設定しているので、アモルファスＳｉ層表面に凹凸が生じることがなく第１の多結晶Ｓｉ層を平坦に形成できる。第１の多結晶Ｓｉ層の成膜温度でアモルファスＳｉＧｅ層は結晶化するが、この際に既にアモルファスＳｉＧｅ層はアモルファスＳｉ層で覆われているので、アモルファスＳｉＧｅ層には結晶化時に表面マイグレーションが起こらない。このように、ＳｉＧｅ層のマイグレーションを抑制したままで多結晶Ｓｉ層を成膜できる。したがって、ゲート電極の表面に凹凸を発生させることがないため、ゲート歩留まりを向上させることができる。

半導体基板上にゲート絶縁膜を形成した後、ゲート絶縁膜上に第１の温度でアモルファスＳｉＧｅ層を成膜する第１の成膜工程と、アモルファスＳｉＧｅ層上に第１の温度以下でアモルファスＳｉ層を成膜する第２の成膜工程と、第１の温度より高いアモルファスＳｉ層が結晶化しない第２の温度でアモルファスＳｉ層上に第１の多結晶Ｓｉ層を成膜する第３の成膜工程とを含んで、多結晶ＳｉＧｅ層およびこの多結晶ＳｉＧｅ層を覆う多結晶Ｓｉ層を含むゲート電極を有するＭＩＳ型トランジスタを製造する。

図１乃至図３は、この発明の実施例１である半導体装置の製造方法を工程順に示す工程図、図４は同半導体装置の製造方法の主要部を工程順に示す工程図、図５は同主要部の工程における成膜シーケンスである。以下、図１〜図５を参照して、この例の半導体装置の製造方法を工程順に説明する。
まず、図１（ａ）に示すように、Ｐ型Ｓｉ基板１を用いて、周知のＳＴＩ法等により活性領域を囲むように素子分離領域２を形成した後、活性領域にＢのようなＰ型不純物およびＰ、Ａｓ等のＮ型不純物をそれぞれイオン注入した後、熱処理を施して各不純物を活性化して、ＮＭＯＳ型トランジスタを形成する領域となるＰ型ウエル領域３およびＰＭＯＳ型トランジスタを形成する領域となるＮ型ウエル領域４を形成する。次に、Ｓｉ基板１を熱酸化して、Ｐ型ウエル領域３およびＮ型ウエル領域４の表面にともに膜厚が１．５〜３ｎｍのゲートＳｉ酸化膜（ゲート絶縁膜）５を形成する。

次に、図１（ｂ）に示すように、Ｐ型ウエル領域３およびＮ型ウエル領域４上にそれぞれシリコン酸化膜５を介して多結晶ＳｉＧｅ層を含むゲート電極６Ｎおよび６Ｐを形成する。
以下、これらのゲート電極６Ｎおよび６Ｐを形成する方法を、図４の工程図および図５の成膜シーケンスを参照して詳細に説明する。

まず、図４（ａ）に示すように、図１（ａ）の工程によりゲートＳｉ酸化膜５を形成したＳｉ基板１を、ＣＶＤ成膜装置の成膜炉内に時刻ｔ０（図５）で収容する。次に、成膜炉内を真空引きした後、成膜炉内を４５０〜５５０℃（第１の温度）の成膜温度に設定して、時刻ｔ１〜ｔ２間でゲートＳｉ酸化膜５上にシードＳｉ層となる膜厚が５〜１５ｎｍのａ−Ｓｉ層７を成膜する。次に、同成膜温度に保持した状態で、時刻ｔ２〜ｔ３間でａ−Ｓｉ層７上に膜厚が１０〜３０ｎｍのａ−ＳｉＧｅ層８を成膜する。このａ−ＳｉＧｅ層８の成膜工程は、成膜するａ−ＳｉＧｅ層８の表面が平坦に保たれるような成膜温度で行えばよく、ａ−Ｓｉ層７の形成温度と同じあるいはそれ以下でも形成できる。この成膜温度は、ａ−ＳｉＧｅ層８中のＧｅ濃度（モル濃度）が高いほど低い温度に設定され、例えばＧｅ濃度が３０％では略５００℃に設定され、また例えばＧｅ濃度が２０％では略５５０℃に設定される。ＰＭＯＳ型トランジスタのゲート電極６Ｐに導入されるＢの活性化率を高めるためには、Ｇｅ濃度は大きい方が好ましいが、Ｇｅ濃度が大きすぎるとａ−ＳｉＧｅ層８の平坦性に影響を及ぼす。一方、Ｇｅ濃度が低すぎるとＳｉＧｅ層をゲート電極に設ける意味がなくなる。したがって、Ｇｅ濃度は１５〜３５ｍｏｌ．％の範囲とすることが好ましく、４５０〜５５０℃の成膜温度で表面の平坦性は保持できる。

次に、同成膜温度以下に保持した状態で、時刻ｔ３〜ｔ４間でａ−Ｓｉ層多結晶ＳｉＧｅ層８上に第１のＳｉキャップ層となる膜厚が５〜１０μｍのａ−Ｓｉ層９を成膜する。このａ−Ｓｉ層９は、次の工程で第２のＳｉキャップ層となる多結晶Ｓｉ層１０を成膜するときに、ａ−ＳｉＧｅ層８を結晶化させない役割を担わせるために形成される。すなわち、ａ−ＳｉＧｅ層８のままではこのＳｉＧｅ内にはＳｉに比べて融点が低いＧｅが含まれているので、Ｓｉ層単独の場合よりも低い温度でＧｅのマイグレーションが生じ易いため、これを防止するためにＳｉ単独であるａ−Ｓｉ層９によりａ−ＳｉＧｅ層を覆う。そして、このａ−ＳｉＧｅ層８よりも結晶化温度が高いａ−Ｓｉ層９を最表面層として存在させた状態で、上述のように多結晶Ｓｉ層１０を成膜することにより、ＳｉＧｅのマイグレーションの発生を抑制することができるようになる。

次に、時刻ｔ４〜ｔ５間で、Ｈ₂分圧を１．０Torr(Torricelli)以上に設定した状態で５９０〜６１０℃に昇温する。このようにＨ₂雰囲気内で昇温することにより、ａ−ＳｉＧｅ層８のＳｉＧｅのマイグレーションを略完全に抑制することができる。なお、安全上Ｈ₂分圧は７６０Torr以下とすることが好ましい。次に、同温度に保持した状態で時刻ｔ５〜ｔ６間で、Ｈ₂とＳｉＨ₄（モノシラン）との混合ガス雰囲気内で流量比（Ｈ₂／ＳｉＨ₄＋Ｈ₂）を０．９以上好ましくは０．９９以下のＨ₂リッチの条件に設定した状態で、図４（ｂ）に示すように、ａ−Ｓｉ層９上に第２のＳｉキャップ層である膜厚が１０〜１００ｎｍの多結晶Ｓｉ層１０を形成する。この多結晶Ｓｉ層１０は、後述するようにＣｏのようなシリサイド化金属と反応させて低抵抗のＣｏシリサイドを形成するために用いる。多結晶Ｓｉ層１０の成膜時に、上述のようにＨ₂リッチに設定した組成の成膜ガスを用いることにより、平坦な多結晶Ｓｉ層１０を形成することができる。また、多結晶Ｓｉ層１０の成膜時に、上述のような成膜温度（５９０〜６１０℃）に設定することにより、ａ−Ｓｉ層９を結晶化させることなく、ａ−ＳｉＧｅ層８のみを結晶化させて多結晶ＳｉＧｅ層８ａに変える。

次に、図４（ｃ）に示すように、多結晶Ｓｉ層１０上に所望の形状のフォトレジスト膜１１を形成した後、このフォトレジスト膜１１をマスクとして多結晶Ｓｉ層１０からａ−Ｓｉ層７に至る積層膜をエッチングして、ゲート電極６Ｎ（ＮＭＯＳ型トランジスタ用）およびゲート電極６Ｐ（ＰＭＯＳ型トランジスタ用）を形成する。

次に、フォトレジスト膜１１を除去した後、図１（ｂ）に続く図２（ｃ）に示すように、ＮＭＯＳ型トランジスタの形成領域を新たなフォトレジスト膜１２で覆う一方、ＰＭＯＳ型トランジスタの形成領域を露出した状態で、フォトレジスト膜１２をマスクとしてＰＭＯＳ型トランジスタの形成領域のみにＰ型不純物としてＢのイオン注入を行う。これによって、多結晶ＳｉＧｅ層８ａを含むゲート電極６ＰにＢがイオン注入されると同時に、ゲート電極６Ｐをマスクとした自己整合法によりＮ型ウエル領域４にＢがイオン注入されてイオン注入層１３が形成される。

次に、フォトレジスト膜１２を除去した後、図２（ｄ）に示すように、ＰＭＯＳ型トランジスタの形成領域を新たなフォトレジスト膜１４で覆う一方、ＰＭＯＳ型トランジスタの形成領域を露出した状態で、フォトレジスト膜１４をマスクとしてＮＭＯＳ型トランジスタの形成領域のみにＮ型不純物としてＰ、Ａｓ等のイオン注入を行う。これによって、多結晶ＳｉＧｅ層８ａを含むゲート電極６ＮにＰ等がイオン注入されると同時に、ゲート電極６Ｎをマスクとした自己整合法によりＰ型ウエル領域３にＰ等がイオン注入されてイオン注入層１５が形成される。次に、フォトレジスト膜１４を除去した後、ＣＶＤ法により全面にＳｉ酸化膜、Ｓｉ窒化膜等の絶縁膜を形成した後、絶縁膜の不要部をエッチングしてサイドウォール絶縁膜１６を形成する。

次に、図２（ｅ）に示すように、熱処理を施してＢのイオン注入層１３を活性化してＮ型ウエル領域２にＰ型ソース領域１７びドレイン領域１８を形成すると同時に、Ｐ等のイオン注入層１５を活性化してＰ型ウエル領域３にＰ型ソース領域１９およびドレイン領域２０を形成する。同時に、ゲート電極６Ｐ内にイオン注入されているＢおよびゲート電極６Ｎ内にイオン注入されているＰ等を活性化する。このような活性化処理により、ゲート電極６Ｐの多結晶ＳｉＧｅ層８ａ内のＧｅの作用により、特にＢの活性化率が高められるのでゲート電極６Ｐ内におけるキャリア空乏化が抑制されるようになる。

次に、図３（ｆ）に示すように、スパッタ法により全面にシリサイド化金属膜となるコバルト（Ｃｏ）層２１を形成する。続いて、熱処理を施して、図３（ｇ）に示すように、サリサイドプロセスによりＣｏを各ゲート電極６Ｐ、６Ｎの多結晶Ｓｉ層１０と反応させてＣｏシリサイド層２２Ｇ、２３Ｇを自己整合的に形成すると同時に、ＣｏをＰ型ソース領域１７およびドレイン領域１８、Ｎ型ソース領域１９およびドレイン領域２０のＳｉと反応させてそれぞれＣｏシリサイド層２２Ｓ、２２Ｄ、２３Ｓ、２３Ｄを形成する。これによって、各ゲート電極６Ｐ、６Ｎの低抵抗化を図ることができるとともに、ソース電極およびドレイン電極の低抵抗化も図ることができるようになる。

次に、不要なＣｏ層２１を除去した後、図３（ｈ）に示すように、層間絶縁膜２４を形成し、各コンタクト２５Ｓ、２５Ｇ、２５Ｄを介して各配線２６Ｓ、２６Ｇ、２６Ｄを引き出すと同時に、各コンタクト２７Ｓ、２７Ｇ、２７Ｄを介して各配線２８Ｓ、２８Ｇ、２８Ｄを引き出すことにより、ＰＭＯＳ型トランジスタ２９とＮＭＯＳ型トランジスタ３０とを組み合わせたＣＭＯＳ型トランジスタ３１をＰ型Ｓｉ基板１に形成する。

以上のように、この例の半導体装置の製造方法によれば、第１のＳｉキャップ層となるアモルファスＳｉ層９が結晶化しない成膜温度で第２のＳｉキャップ層となる多結晶Ｓｉ層１０を成膜するので、アモルファスＳｉ層９の表面凹凸は生じない。また、結晶化していないアモルファスＳｉ層９でアモルファスＳｉＧｅ層８を覆った状態で多結晶Ｓｉ層１０の成膜温度まで昇温しているので、ＳｉＧｅのマイグレーションが抑制され、そのためゲート電極６Ｐ、６Ｎの表面に凹凸が発生しないので、ゲート電極６Ｐ、６ＮとゲートＳｉ酸化膜５との界面にボイドが形成されなくなるため、ゲート絶縁膜にゲートリーク不良が発生せず、ゲート絶縁膜の信頼性が損なわれることがなくなる。

このように、この例の半導体装置の製造方法によれば、Ｐ型Ｓｉ基板１上にゲートＳｉ酸化膜５を形成した後、ゲートＳｉ酸化膜５上に４５０〜５５０℃の成膜温度でアモルファスＳｉＧｅ層８を成膜する第１の成膜工程と、アモルファスＳｉＧｅ層８上に上記成膜温度以下で第１のＳｉキャップ層となるアモルファスＳｉ層９を成膜する第２の成膜工程と、アモルファスＳｉ層９が結晶化しない５９０〜６１０℃に昇温した後、この温度でアモルファスＳｉＧｅ層８を結晶化するとともに、アモルファスＳｉ層９上に第２のＳｉキャップ層となる多結晶Ｓｉ層１０を成膜する第３の成膜工程とを含んで、多結晶ＳｉＧｅ層８ａおよびこの多結晶ＳｉＧｅ層８ａを覆う多結晶Ｓｉ層１０を含むゲート電極６Ｐ、６Ｎをそれぞれ有するＰＭＯＳ型トランジスタ２９およびＮＭＯＳ型トランジスタ３０を製造するので、多結晶Ｓｉ層１０の成膜時にＳｉＧｅのマイグレーションを抑制することができる。
したがって、多結晶ＳｉＧｅ層を含むゲート電極の形成過程で、ゲート電極の表面における凹凸の発生を抑制してゲート歩留まりを向上させることができる。

図６は、この発明の実施例２である半導体装置の製造方法の主要部を示す工程図、図７は同主要部の工程における成膜シーケンスである。この例の半導体装置の製造方法の構成が、上述した実施例１の構成と大きく異なるところは、さらに第３のＳｉキャップ層を成膜するようにした点である。
この例の半導体装置の製造方法は、実施例１における図４（ｂ）の工程に続いて、図７の成膜シーケンスに基づいて、時刻ｔ６〜ｔ７間で、好ましくは時刻ｔ４〜ｔ５期間の昇温同様Ｈ₂雰囲気内でＨ₂分圧を１．０Torr(Torricelli)以上に設定した状態で６１０〜６１５℃に昇温する。次に、同温度に保持した状態で時刻ｔ７〜ｔ８間で、通常の多結晶Ｓｉ成膜条件で、図６に示すように、多結晶Ｓｉ層１０上に第３のＳｉキャップ層である膜厚が５０〜１００ｎｍの多結晶Ｓｉ層１０ａを形成する。この例ではこの多結晶Ｓｉ層１０ａが、Ｃｏのようなシリサイド化金属と反応させて低抵抗のＣｏシリサイドを形成するために用いる。多結晶Ｓｉ層１０ａの成膜時の温度は、凹凸抑制のために略６５０℃以下とすることが好ましい。この後は、実施例１の製造工程に準じて、図４（ｃ）の工程と略同様な工程を行うことにより各ゲート電極６Ｐ、６Ｎを形成すればよい。

このように、この例の半導体装置の製造方法によれば、Ｐ型Ｓｉ基板１上にゲートＳｉ酸化膜５を形成した後、ゲートＳｉ酸化膜５上に４５０〜５５０℃の成膜温度でアモルファスＳｉＧｅ層８を成膜する第１の成膜工程と、アモルファスＳｉＧｅ層８上に上記成膜温度と同じ成膜温度で第１のＳｉキャップ層となるアモルファスＳｉ層９を成膜する第２の成膜工程と、アモルファスＳｉ層９が結晶化しない５９０〜６１０℃に昇温した後、この温度でアモルファスＳｉＧｅ層８を結晶化するとともに、アモルファスＳｉ層９上に第２のＳｉキャップ層となる多結晶Ｓｉ層１０を成膜する第３の成膜工程と、６１０〜６１５℃に昇温した後、この温度で多結晶Ｓｉ層１０上に第３のＳｉキャップ層となる多結晶Ｓｉ層１０ａを成膜する第４の成膜工程とを含んで、多結晶ＳｉＧｅ層８ａおよびこの多結晶ＳｉＧｅ層８ａを覆う多結晶Ｓｉ層１０、１０ａを含むゲート電極６Ｐ、６Ｎをそれぞれ有するＰＭＯＳ型トランジスタ２９およびＮＭＯＳ型トランジスタ３０を製造するので、多結晶Ｓｉ層１０、１０ａの成膜時に下層のＳｉＧｅ層およびＳｉ層でのマイグレーションを抑制することができる。
したがって、多結晶ＳｉＧｅ層を含むゲート電極の形成過程で、ゲート電極の表面における凹凸の発生を抑制してゲート歩留まりを向上させることができる。なお、実施例１では、第２のＳｉキャップ層を厚く形成することで、実施例２における第３のＳｉキャップ層の役割を第２のＳｉキャップ層が兼務する。

また、この例の半導体装置の製造方法のように、第２のＳｉキャップ層となる多結晶Ｓｉ層１０を成膜した後、この多結晶Ｓｉ層１０上に第３のＳｉキャップ層となる多結晶Ｓｉ層１０ａを成膜して、Ｓｉキャップ層を第１の多結晶Ｓｉ層１０と第２の多結晶Ｓｉ層１０ａとの複数の多結晶Ｓｉ層により構成することにより、特に膜厚の大きなＳｉキャップ層を成膜したい場合に、安定した膜質の多結晶Ｓｉ層を形成することができる。

このように、この例の構成によっても実施例１と略同様な効果を得ることができる。
加えて、この例の構成によれば、特に膜厚の大きなＳｉキャップ層を成膜したい場合に、短時間で安定した膜質の多結晶Ｓｉ層を形成することができる。

以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、第１のＳｉキャップ層となるａ−Ｓｉ層を成膜した後に昇温する雰囲気をＨ₂雰囲気中で行う例で説明したが、必ずしもＨ₂雰囲気中に限る必要はなく、真空中で行ってもよい。また、ゲート絶縁膜としては窒化膜（Nitride Film）でも良く、あるいは酸化膜と窒化膜との２重膜構成でも良い。つまり、ＭＩＳ（型トランジスタである限り、ＭＯＳ型トランジスタに限らずに、ＭＮＳ(Metal Nitride Semiconductor)型トランジスタでも良く、あるいは、ＭＮＯＳ(Metal Nitride Oxide Semiconductor)型トランジスタでも良い。また、Ｐ型Ｓｉ基板上にＰＭＯＳ型トランジスタを形成する領域およびＮＭＯＳ型トランジスタを形成する領域は、基板上に予めエピタキシャル層を形成した後に、このエピタキシャル層にＰ型不純物およびＮ型不純物をイオン注入して形成するようにしてもよい。

この発明の活用例として、ロジックデバイス以外のデバイスに対しても利用可能である。

この発明の実施例１である半導体装置の製造方法を工程順に示す工程図である。 同半導体装置の製造方法を工程順に示す工程図である。 同半導体装置の製造方法を工程順に示す工程図である。 同半導体装置の製造方法の主要部を工程順に示す工程図である。 同主要部の工程における成膜シーケンスである。 この発明の実施例２である半導体装置の製造方法の主要部を示す工程図である。 同主要部の工程における成膜シーケンスである。 従来の半導体装置の製造方法により製造された半導体装置の構成を示す断面図である。 同半導体装置の製造方法を工程順に示す工程図である。 同半導体装置の製造方法を工程順に示す工程図である。

符号の説明

１ Ｐ型Ｓｉ基板
２ 素子分離領域
３ Ｐ型ウエル領域（ＮＭＯＳ型トランジスタ形成領域）
４ Ｎ型ウエル領域（ＰＭＯＳ型トランジスタ形成領域）
５ ゲートＳｉ酸化膜（ゲート絶縁膜）
６Ｐ ゲート電極（ＰＭＯＳ型トランジスタ用）
６Ｎ ゲート電極（ＮＭＯＳ型トランジスタ用）
７ ａ（アモルファス）−Ｓｉ層（シードＳｉ層）
８ ａ−ＳｉＧｅ層
８ａ 多結晶ＳｉＧｅ層
９ ａ−Ｓｉ層（第１のＳｉキャップ層
１０ 多結晶Ｓｉ層（第２のＳｉキャップ層）
１０ａ 多結晶Ｓｉ層（第３のＳｉキャップ層）
１１、１２、１４ フォトレジスト膜
１３、１５ イオン注入層
１６ サイドウォール絶縁膜
１７ Ｐ型ソース領域
１８ Ｐ型ドレイン領域
１９ Ｎ型ソース領域
２０ Ｎ型ドレイン領域
２１ Ｃｏ層（シリサイド化金属膜）
２２Ｓ、２２Ｇ、２２Ｄ Ｃｏシリサイド層
２３Ｓ、２３Ｇ、２３Ｄ Ｃｏシリサイド層
２４ 層間絶縁膜
２５Ｓ、２５Ｇ、２５Ｄ コンタクト（ＰＭＯＳ型トランジスタ用）
２６Ｓ、２６Ｇ、２６Ｄ コンタクト（ＮＭＯＳ型トランジスタ用）
２７Ｓ、２７Ｇ、２７Ｄ 配線（ＰＭＯＳ型トランジスタ用）
２８Ｓ、２８Ｇ、２８Ｄ 配線（ＮＭＯＳ型トランジスタ用）
２９ ＰＭＯＳ型トランジスタ
３０ ＮＭＯＳ型トランジスタ
３１ ＣＭＯＳ型トランジスタ

Claims (12)

1. 半導体基板上に、多結晶ＳｉＧｅ層および該多結晶ＳｉＧｅ層を覆う多結晶Ｓｉ層を含むゲート電極を有するＭＩＳ型トランジスタを製造する半導体装置の製造方法であって、
   前記半導体基板上にゲート絶縁膜を形成した後、該ゲート絶縁膜上に第１の温度でアモルファスＳｉＧｅ層を成膜する第１の成膜工程と、
   前記アモルファスＳｉＧｅ層上に前記第１の温度以下でアモルファスＳｉ層を成膜する第２の成膜工程と、
   前記第１の温度より高い前記アモルファスＳｉ層が結晶化しない第２の温度で前記アモルファスＳｉ層上に第１の多結晶Ｓｉ層を成膜する第３の成膜工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 前記第３の成膜工程の後に、前記第２の温度より高い第３の温度で前記第１の多結晶Ｓｉ層上に第２の多結晶Ｓｉ層を成膜する第４の成膜工程と、を含むことを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第１の成膜工程前に、前記ゲート絶縁膜上にシードＳｉ層を成膜する工程と、を含むことを特徴とする請求項１又は２記載の半導体装置の製造方法。
4. 前記第１の温度が４５０〜５５０℃であることを特徴とする請求項１、２又は３記載の半導体装置の製造方法。
5. 前記第３の成膜工程を、Ｈ₂とＳｉＨ₄との混合ガス雰囲気内で前記第２の温度である５９０〜６１５℃の成膜温度で行うことを特徴とする請求項１乃至４のいずれか一に記載の半導体装置の製造方法。
6. 前記第４の成膜工程を、ＳｉＨ₄ガス雰囲気内で前記第３の温度である６１５℃以上の成膜温度で行うことを特徴とする請求項２乃至５のいずれか一に記載の半導体装置の製造方法。
7. 前記第２の成膜工程から第３の成膜工程への前記第１の温度から第２の温度への第１の昇温工程と、前記第３の成膜工程から第４の成膜工程への前記第２の温度から第３の温度への第２の昇温工程を、Ｈ₂含有雰囲気中で行うことを特徴とする請求項１乃至６のいずれか一に記載の半導体装置の製造方法。
8. 前記第１の昇温工程および第２の昇温工程のＨ₂含有雰囲気は、Ｈ₂の分圧が１．０Torr以上であることを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記第３の成膜工程における前記混合ガス雰囲気は、（Ｈ₂／ＳｉＨ₄＋Ｈ₂）が０．９以上であることを特徴とする請求項５乃至８のいずれか一に記載の半導体装置の製造方法。
10. 前記多結晶Ｓｉ層中のＧｅ濃度は、１５〜３５ｍｏｌ．％であることを特徴とする請求項１記載の半導体装置の製造方法。
11. 前記第３の成膜工程の後に、前記第１の多結晶Ｓｉ層上に金属膜を成膜した後、熱処理を施して前記第１の多結晶Ｓｉ層と前記金属膜を反応させて金属シリサイド層を形成するシリサイド化工程と、を含むことを特徴とする請求項１記載の半導体装置の製造方法。
12. 前記第４の成膜工程の後に、前記第２の多結晶Ｓｉ層上に金属膜を成膜した後、熱処理を施して前記第２の多結晶Ｓｉ層と前記金属膜を反応させて金属シリサイド層を形成するシリサイド化工程と、を含むことを特徴とする請求項２記載の半導体装置の製造方法。
    

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