JPH06223046A - バストレース実行方法 - Google Patents
バストレース実行方法Info
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- JPH06223046A JPH06223046A JP5028514A JP2851493A JPH06223046A JP H06223046 A JPH06223046 A JP H06223046A JP 5028514 A JP5028514 A JP 5028514A JP 2851493 A JP2851493 A JP 2851493A JP H06223046 A JPH06223046 A JP H06223046A
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Abstract
(57)【要約】
【目的】 共通バスの最大接続数を満たしたマルチプロ
セッサシステムにおいてトレース動作を可能にし、かつ
共通バスの全てのトレースを可能とし、共通バスと各プ
ロセッサモジュール内のローカルバスとの双方をトレー
ス可能にする。 【構成】 トレースインターフェース８は各プロセッサ
モジュール３１，３２，３３からのローカルバストレー
スデータをトレースメモリ４への転送を可能にする。ト
レースタイマ６にはタイマ値が設定され、トレース制御
部５はトレースタイマ６を制御し、タイマ値に従って共
通バス１のデータ及びローカルバス２０のデータの双方
を同時にトレース、または任意選択した一方のトレース
の実行をし、トレースメモリ４にトレース情報を記憶さ
せる。
セッサシステムにおいてトレース動作を可能にし、かつ
共通バスの全てのトレースを可能とし、共通バスと各プ
ロセッサモジュール内のローカルバスとの双方をトレー
ス可能にする。 【構成】 トレースインターフェース８は各プロセッサ
モジュール３１，３２，３３からのローカルバストレー
スデータをトレースメモリ４への転送を可能にする。ト
レースタイマ６にはタイマ値が設定され、トレース制御
部５はトレースタイマ６を制御し、タイマ値に従って共
通バス１のデータ及びローカルバス２０のデータの双方
を同時にトレース、または任意選択した一方のトレース
の実行をし、トレースメモリ４にトレース情報を記憶さ
せる。
Description
【０００１】
【産業上の利用分野】この発明は複数のプロセッサモジ
ュールを相互に接続している共通バスに流れるデータや
プロセッサモジュール内部のローカルバスに流れるデー
タをトレースするバストレース実行方法に関するもので
ある。
ュールを相互に接続している共通バスに流れるデータや
プロセッサモジュール内部のローカルバスに流れるデー
タをトレースするバストレース実行方法に関するもので
ある。
【０００２】
【従来の技術】図４は従来のマルチプロセッサシステム
を示したブロック図であり、図４において、１は各プロ
セッサモジュールを相互に接続する共通バス、２１はプ
ロセッサモジュールの１つであるメインプロセッサ、２
２，２３はそれぞれ独立した機能を有するプロセッサモ
ジュールである単一プロセッサ、３はバス情報をトレー
スするトレース装置である。トレース装置３において、
４はトレースしたデータを記憶するトレースメモリ、５
はトレース動作を制御するトレース制御部、６はトレー
スデータと共にトレースメモリ４に記憶される時間情報
を生成するトレースタイマである。２はトレースメモリ
４に記憶されたトレース情報を表示したり、入力操作を
したりするマンマシンインターフェースである。
を示したブロック図であり、図４において、１は各プロ
セッサモジュールを相互に接続する共通バス、２１はプ
ロセッサモジュールの１つであるメインプロセッサ、２
２，２３はそれぞれ独立した機能を有するプロセッサモ
ジュールである単一プロセッサ、３はバス情報をトレー
スするトレース装置である。トレース装置３において、
４はトレースしたデータを記憶するトレースメモリ、５
はトレース動作を制御するトレース制御部、６はトレー
スデータと共にトレースメモリ４に記憶される時間情報
を生成するトレースタイマである。２はトレースメモリ
４に記憶されたトレース情報を表示したり、入力操作を
したりするマンマシンインターフェースである。
【０００３】次に動作について説明する。メインプロセ
ッサ２１がトレース動作の開始をトレース装置３のトレ
ース制御部５へ知らせ、トレース制御部５は、トレース
タイマ６を起動させると共に、トレースメモリ４を起動
させ、共通バス１に流れるデータのトレースを開始す
る。そして、トレースメモリ４の同一アドレスにトレー
スデータとトレースタイマ６が出力するタイマ値を記憶
する。記憶されたトレースデータとタイム値はマンマシ
ンインターフェース２で確認できる。
ッサ２１がトレース動作の開始をトレース装置３のトレ
ース制御部５へ知らせ、トレース制御部５は、トレース
タイマ６を起動させると共に、トレースメモリ４を起動
させ、共通バス１に流れるデータのトレースを開始す
る。そして、トレースメモリ４の同一アドレスにトレー
スデータとトレースタイマ６が出力するタイマ値を記憶
する。記憶されたトレースデータとタイム値はマンマシ
ンインターフェース２で確認できる。
【０００４】
【発明が解決しようとする課題】一般に、共通バスに接
続可能なプロセッサモジュールは物理的，電気的制約が
存在し、この制約により最大接続数が決定されている。
従来のマルチプロセッサシステムは前述のように構成さ
れているので、トレース装置とメインプロセッサを共通
バスに接続する必要があり、最大接続数を満たしたマル
チプロセッサシステムの場合にはトレース装置を接続で
きない。また、トレース装置はメインプロセッサから共
通バスを介して起動要求を受付なければ動作できないた
め、共通バスが完全に正常動作していることを前提とし
なければ、バストレースができない。更に、マルチプロ
セッサシステム全体にわたる不具合や弊害の原因を探る
場合、共通バス上の信号のみをトレースしただけでは共
通バスと共通バスに接続されているプロセッサモジュー
ル内部の動作との関連性がつかめないので、容易に原因
をつきとめることができない等の問題点があった。
続可能なプロセッサモジュールは物理的，電気的制約が
存在し、この制約により最大接続数が決定されている。
従来のマルチプロセッサシステムは前述のように構成さ
れているので、トレース装置とメインプロセッサを共通
バスに接続する必要があり、最大接続数を満たしたマル
チプロセッサシステムの場合にはトレース装置を接続で
きない。また、トレース装置はメインプロセッサから共
通バスを介して起動要求を受付なければ動作できないた
め、共通バスが完全に正常動作していることを前提とし
なければ、バストレースができない。更に、マルチプロ
セッサシステム全体にわたる不具合や弊害の原因を探る
場合、共通バス上の信号のみをトレースしただけでは共
通バスと共通バスに接続されているプロセッサモジュー
ル内部の動作との関連性がつかめないので、容易に原因
をつきとめることができない等の問題点があった。
【０００５】この発明は、上記の様な問題点を解消する
ためになされたもので、共通バスの最大接続数を満たし
たマルチプロセッサシステムに於いてもトレース動作さ
せることが可能であり、かつ共通バスのイニシャライズ
動作を含む全てのトレースを実行可能とし、共通バスと
共通バスに接続された各プロセッサモジュール内のロー
カルバスとの双方をトレース可能とするバストレース実
行方法を提供することを目的とする。
ためになされたもので、共通バスの最大接続数を満たし
たマルチプロセッサシステムに於いてもトレース動作さ
せることが可能であり、かつ共通バスのイニシャライズ
動作を含む全てのトレースを実行可能とし、共通バスと
共通バスに接続された各プロセッサモジュール内のロー
カルバスとの双方をトレース可能とするバストレース実
行方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】請求項１の発明のバスト
レース実行方法は、プロセッサモジュール３１，３２，
３３内のローカルバス２０に流れるデータのトレース情
報もトレースメモリ４に記憶させるためのトレースイン
ターフェース８と、共通バス１に流れるデータ及びロー
カルバス２０に流れるデータの双方を同時にトレース、
または任意選択した一方のトレースを実行させるための
タイマ値を設定するトレースタイマ６とをトレース装置
３に設け、トレースタイマ６をトレース制御部５により
制御して上記トレースを実行するものである。
レース実行方法は、プロセッサモジュール３１，３２，
３３内のローカルバス２０に流れるデータのトレース情
報もトレースメモリ４に記憶させるためのトレースイン
ターフェース８と、共通バス１に流れるデータ及びロー
カルバス２０に流れるデータの双方を同時にトレース、
または任意選択した一方のトレースを実行させるための
タイマ値を設定するトレースタイマ６とをトレース装置
３に設け、トレースタイマ６をトレース制御部５により
制御して上記トレースを実行するものである。
【０００７】請求項２の発明のバストレース実行方法
は、プロセッサモジュール３１，３２，３３内のローカ
ルバス２０に流れるデータのトレース情報をトレースメ
モリ４に記憶させるためのトレースインターフェース８
をトレース装置３に設け、このトレースインターフェー
ス８をプロセッサ１１により制御し、任意または全ての
プロセッサモジュール内のローカルバス２０に流れるデ
ータのトレースを実行するものである。
は、プロセッサモジュール３１，３２，３３内のローカ
ルバス２０に流れるデータのトレース情報をトレースメ
モリ４に記憶させるためのトレースインターフェース８
をトレース装置３に設け、このトレースインターフェー
ス８をプロセッサ１１により制御し、任意または全ての
プロセッサモジュール内のローカルバス２０に流れるデ
ータのトレースを実行するものである。
【０００８】
【作用】請求項１の発明において、トレースインターフ
ェース８はプロセッサモジュール３１，３２，３３内の
ローカルバス２０に流れるデータのトレース情報をトレ
ースメモリ４へ転送し、これによりトレースメモリ４は
そのトレース情報を記憶する。トレース制御部５は、ト
レースタイマ６に設定されたタイマ値に基づいて共通バ
ス１に流れるデータ及びローカルバス２０に流れるデー
タの双方を同時にトレースしたり、任意選択した一方の
トレースを実行する。
ェース８はプロセッサモジュール３１，３２，３３内の
ローカルバス２０に流れるデータのトレース情報をトレ
ースメモリ４へ転送し、これによりトレースメモリ４は
そのトレース情報を記憶する。トレース制御部５は、ト
レースタイマ６に設定されたタイマ値に基づいて共通バ
ス１に流れるデータ及びローカルバス２０に流れるデー
タの双方を同時にトレースしたり、任意選択した一方の
トレースを実行する。
【０００９】請求項２の発明において、プロセッサ１１
はトレースインターフェース８を制御して任意または全
てのプロセッサモジュール内のローカルバス２０に流れ
るデータのトレースを実行する。
はトレースインターフェース８を制御して任意または全
てのプロセッサモジュール内のローカルバス２０に流れ
るデータのトレースを実行する。
【００１０】
実施例１（請求項１，２対応）． 図１はこの発明の実施例１によるマルチプロセッサシス
テムのブロック図である。図１において、１は各プロセ
ッサモジュール３１，３２，３３を相互に接続する共通
バス、３はこの実施例の特徴とするバスのトレース機能
を司るトレース装置、３４はオペレータとのマンマシン
インターフェース機能を持ったホストコンピュータであ
る。各プロセッサモジュール３１，３２，３３は、トレ
ースに関する処理を行なうプロセッサ１５、それぞれ独
立した機能１６、共通バス１との入出力を行なうバスイ
ンターフェース１７、処理に必要なデータを記憶するメ
モリ１８、およびローカルバス２０との入出力を行なう
トレースインターフェース１９を備えている。トレース
装置３は、トレースしたデータを記憶するトレースメモ
リ４、バストレースの制御を行なうトレース制御部５、
トレースデータと共にトレースメモリ４に記憶される時
間情報を生成するトレースタイマ６、処理に必要なデー
タを記憶するメモリ７、プロセッサモジュール３１，３
２，３３内のローカルバス２０に流れるデータのトレー
ス情報をトレースメモリ４に記憶させるためのトレース
インターフェース８、共通バス１上のデータを取り込む
共通バスデータ入力部９、各プロセッサモジュール３
１，３２，３３内部のローカルバス２０のデータを取り
込むローカルバスデータ入力部１０、トレース制御部５
の初期化やトレース動作の起動や停止等を行なうプロセ
ッサ１１、マンマシンインターフェースを司るホストコ
ンピュータ３４とのインターフェースを行なうホストイ
ンターフェース１２、および共通バス１からのデータを
バッファするバッファ回路１３，１４を備えている。
テムのブロック図である。図１において、１は各プロセ
ッサモジュール３１，３２，３３を相互に接続する共通
バス、３はこの実施例の特徴とするバスのトレース機能
を司るトレース装置、３４はオペレータとのマンマシン
インターフェース機能を持ったホストコンピュータであ
る。各プロセッサモジュール３１，３２，３３は、トレ
ースに関する処理を行なうプロセッサ１５、それぞれ独
立した機能１６、共通バス１との入出力を行なうバスイ
ンターフェース１７、処理に必要なデータを記憶するメ
モリ１８、およびローカルバス２０との入出力を行なう
トレースインターフェース１９を備えている。トレース
装置３は、トレースしたデータを記憶するトレースメモ
リ４、バストレースの制御を行なうトレース制御部５、
トレースデータと共にトレースメモリ４に記憶される時
間情報を生成するトレースタイマ６、処理に必要なデー
タを記憶するメモリ７、プロセッサモジュール３１，３
２，３３内のローカルバス２０に流れるデータのトレー
ス情報をトレースメモリ４に記憶させるためのトレース
インターフェース８、共通バス１上のデータを取り込む
共通バスデータ入力部９、各プロセッサモジュール３
１，３２，３３内部のローカルバス２０のデータを取り
込むローカルバスデータ入力部１０、トレース制御部５
の初期化やトレース動作の起動や停止等を行なうプロセ
ッサ１１、マンマシンインターフェースを司るホストコ
ンピュータ３４とのインターフェースを行なうホストイ
ンターフェース１２、および共通バス１からのデータを
バッファするバッファ回路１３，１４を備えている。
【００１１】次に動作について説明する。例えば、共通
バス１の最大接続数を３とした場合、共通バス１にトレ
ース装置３を接続するには、プロセッサモジュール３３
を一旦共通バス１から切り離し、代わりにトレース装置
３を共通バス１へ接続し、図１の様にプロセッサモジュ
ール３３をトレース装置３に接続することで、プロセッ
サモジュール３３は、トレース装置３を介して共通バス
１に接続されることになり、共通バス１にトレース装置
３を接続する前のマイクロプロセッサシステムと同様の
環境を実現する。オペレータからホストコンピュータ３
４とホストインターフェース１２を介してトレース条件
やトレース開始などの起動情報をプロセッサ１１へ伝え
る。プロセッサ１１は、ホストコンピュータ３４側から
の情報を処理し、トレース制御部５のトレース条件の設
定やバストレースの起動を喚起する。バストレースの起
動を受け取ったトレース制御部５は、トレースタイマ６
を起動すると共に、共通バス１から共通バスデータ入力
部９を介して取り込んだ共通バス１上のデータと、共通
バス１に相互に接続されたプロセッサモジュール３１，
３２，３３内のローカルバス２０からローカルバスデー
タ入力部１０を介して取り込んだローカルバス２０上の
データとを、トレースタイマ６が生成する時間情報と共
にトレースメモリ４へ記憶する動作を制御する。
バス１の最大接続数を３とした場合、共通バス１にトレ
ース装置３を接続するには、プロセッサモジュール３３
を一旦共通バス１から切り離し、代わりにトレース装置
３を共通バス１へ接続し、図１の様にプロセッサモジュ
ール３３をトレース装置３に接続することで、プロセッ
サモジュール３３は、トレース装置３を介して共通バス
１に接続されることになり、共通バス１にトレース装置
３を接続する前のマイクロプロセッサシステムと同様の
環境を実現する。オペレータからホストコンピュータ３
４とホストインターフェース１２を介してトレース条件
やトレース開始などの起動情報をプロセッサ１１へ伝え
る。プロセッサ１１は、ホストコンピュータ３４側から
の情報を処理し、トレース制御部５のトレース条件の設
定やバストレースの起動を喚起する。バストレースの起
動を受け取ったトレース制御部５は、トレースタイマ６
を起動すると共に、共通バス１から共通バスデータ入力
部９を介して取り込んだ共通バス１上のデータと、共通
バス１に相互に接続されたプロセッサモジュール３１，
３２，３３内のローカルバス２０からローカルバスデー
タ入力部１０を介して取り込んだローカルバス２０上の
データとを、トレースタイマ６が生成する時間情報と共
にトレースメモリ４へ記憶する動作を制御する。
【００１２】図２は上記トレースメモリ周辺を示すブロ
ック図である。図２において、９ａは共通バスのデータ
入力信号であり、９ｂはデータ入力信号９ａの共通バス
確定信号である。また、１０ａはローカルバスのデータ
入力信号であり、１０ｂはデータ入力信号１０ａのロー
カルバス確定信号である。４ａ，４ｂはトレースメモリ
４内のトレースメモリ領域である。６ａ，６ｂはトレー
スタイマ６からのタイマ値を一時保持するスルーラッチ
制御方式のタイマデータバッファ回路である。
ック図である。図２において、９ａは共通バスのデータ
入力信号であり、９ｂはデータ入力信号９ａの共通バス
確定信号である。また、１０ａはローカルバスのデータ
入力信号であり、１０ｂはデータ入力信号１０ａのロー
カルバス確定信号である。４ａ，４ｂはトレースメモリ
４内のトレースメモリ領域である。６ａ，６ｂはトレー
スタイマ６からのタイマ値を一時保持するスルーラッチ
制御方式のタイマデータバッファ回路である。
【００１３】図３はトレースタイマ値を共通バスデー
タ，ローカルバスデータと同時に取り込む概念を示すタ
イミングチャート図を示し、右から左へ時間が経過して
行く時のデータの変化を示す。図３に於いて、Ｔ１は図
２のトレースタイマ６からタイマデータバッファ回路６
ａ，６ｂへ送られるタイマ値であり、定周期で変化す
る。Ｔ２は図２のタイマデータバッファ回路６ａからト
レースメモリ領域４ａへ送られるタイマ値、Ｔ３は図２
のタイマデータバッファ回路６ｂからトレースメモリ領
域４ｂへ送られるタイマ値を示す。Ｂ１は図２の共通バ
スデータ入力部９からトレースメモリ領域４ａに送られ
る共通バスのデータ入力信号、Ｂ２は図２の共通バスデ
ータ入出力部９からトレースメモリ領域４ａに送られる
共通バスのデータ入力信号が確定したことを示す共通バ
ス確定信号である。Ｂ３は図２のローカルバスデータ入
力部１０からトレースメモリ領域４ｂに送られるローカ
ルバスのデータ入力信号、Ｂ４は図２のローカルバスデ
ータ入力部１０からトレースメモリ領域４ｂに送られる
ローカルバスのデータ入力信号が確定したことを示すロ
ーカルバス確定信号である。
タ，ローカルバスデータと同時に取り込む概念を示すタ
イミングチャート図を示し、右から左へ時間が経過して
行く時のデータの変化を示す。図３に於いて、Ｔ１は図
２のトレースタイマ６からタイマデータバッファ回路６
ａ，６ｂへ送られるタイマ値であり、定周期で変化す
る。Ｔ２は図２のタイマデータバッファ回路６ａからト
レースメモリ領域４ａへ送られるタイマ値、Ｔ３は図２
のタイマデータバッファ回路６ｂからトレースメモリ領
域４ｂへ送られるタイマ値を示す。Ｂ１は図２の共通バ
スデータ入力部９からトレースメモリ領域４ａに送られ
る共通バスのデータ入力信号、Ｂ２は図２の共通バスデ
ータ入出力部９からトレースメモリ領域４ａに送られる
共通バスのデータ入力信号が確定したことを示す共通バ
ス確定信号である。Ｂ３は図２のローカルバスデータ入
力部１０からトレースメモリ領域４ｂに送られるローカ
ルバスのデータ入力信号、Ｂ４は図２のローカルバスデ
ータ入力部１０からトレースメモリ領域４ｂに送られる
ローカルバスのデータ入力信号が確定したことを示すロ
ーカルバス確定信号である。
【００１４】次に動作について説明する。共通バスのデ
ータ入力信号９ａが確定したことで共通バスデータ入力
部９から共通バス確定信号９ｂがタイマデータバッファ
回路６ａへ出力され、タイマデータバッファ回路６ａは
トレースタイマ６から送られてくるタイマ値を一時保持
する。トレースメモリ４ａには、共通バスのデータ入力
信号９ａと、タイマデータバッファ６ａにて一時保持さ
れたタイマ値とが書き込まれる。ローカルバス側も同様
に動作するので、ローカルバスのデータと共通バスのデ
ータとが共通のタイマ値と共にトレースメモリに書き込
まれるので、共通バスとローカルバスの動作を時系列的
に解析することが可能である。
ータ入力信号９ａが確定したことで共通バスデータ入力
部９から共通バス確定信号９ｂがタイマデータバッファ
回路６ａへ出力され、タイマデータバッファ回路６ａは
トレースタイマ６から送られてくるタイマ値を一時保持
する。トレースメモリ４ａには、共通バスのデータ入力
信号９ａと、タイマデータバッファ６ａにて一時保持さ
れたタイマ値とが書き込まれる。ローカルバス側も同様
に動作するので、ローカルバスのデータと共通バスのデ
ータとが共通のタイマ値と共にトレースメモリに書き込
まれるので、共通バスとローカルバスの動作を時系列的
に解析することが可能である。
【００１５】実施例２（請求項２対応）． 尚、上記実施例１では各プロセッサモジュール３１，３
２，３３のローカルバス８からの全ローカルバストレー
スデータをトレースインターフェース８を介してローカ
ルバスデータ入力部１０へ一括して入力してたものを示
したが、プロセッサ１１によりトレースインターフェー
ス８を制御して任意のローカルバスデータのみをローカ
ルバスデータ入力部１０へ入力してもよい。また、トレ
ースインターフェース８とローカルバスデータ入力部１
０の間に、ローカルバスデータ選択用のマルチプレクサ
等の入力データ選択機構を設けてもよい。更に、上記実
施例１ではプロセッサモジュール３１，３２，３３を３
つ示しているが、この数量は複数でも単数でもかまわな
い。
２，３３のローカルバス８からの全ローカルバストレー
スデータをトレースインターフェース８を介してローカ
ルバスデータ入力部１０へ一括して入力してたものを示
したが、プロセッサ１１によりトレースインターフェー
ス８を制御して任意のローカルバスデータのみをローカ
ルバスデータ入力部１０へ入力してもよい。また、トレ
ースインターフェース８とローカルバスデータ入力部１
０の間に、ローカルバスデータ選択用のマルチプレクサ
等の入力データ選択機構を設けてもよい。更に、上記実
施例１ではプロセッサモジュール３１，３２，３３を３
つ示しているが、この数量は複数でも単数でもかまわな
い。
【００１６】上記実施例１，２によるマルチプロセッサ
システムは、トレース装置に、共通バスのカスケード機
構を設け、例えばバスの最大接続数を満たしたマルチプ
ロセッサシステムであっても、共通バスに接続されてい
る任意のノードを共通バスから取り外し、そこにトレー
ス装置を接続し、共通バスから取り外したノードをトレ
ース装置のカスケード機構に接続することで元のマルチ
プロセッサシステムと同様の環境を実現するように機能
する。また、トレース装置にプロセッサを備え、ホスト
インターフェースからのバストレース起動要求にてトレ
ース動作を実行することで、共通バスの状態に無関係に
トレース装置を動作させるように機能する。更に、共通
バスと共通バスに相互に接続されたプロセッサモジュー
ル内のローカルバスの各々に対するデータ入力部を設
け、双方のバスのトレースを関連性を持たせて実行可能
とし、この結果をホストインターフェースを介し、オペ
レータへ伝えるように機能する。
システムは、トレース装置に、共通バスのカスケード機
構を設け、例えばバスの最大接続数を満たしたマルチプ
ロセッサシステムであっても、共通バスに接続されてい
る任意のノードを共通バスから取り外し、そこにトレー
ス装置を接続し、共通バスから取り外したノードをトレ
ース装置のカスケード機構に接続することで元のマルチ
プロセッサシステムと同様の環境を実現するように機能
する。また、トレース装置にプロセッサを備え、ホスト
インターフェースからのバストレース起動要求にてトレ
ース動作を実行することで、共通バスの状態に無関係に
トレース装置を動作させるように機能する。更に、共通
バスと共通バスに相互に接続されたプロセッサモジュー
ル内のローカルバスの各々に対するデータ入力部を設
け、双方のバスのトレースを関連性を持たせて実行可能
とし、この結果をホストインターフェースを介し、オペ
レータへ伝えるように機能する。
【００１７】以上の様に、上記実施例１，２によれば、
マルチプロセッサシステムの共通バスに接続可能な最大
接続数に関係無く、トレース装置を運用することが可能
となる。また、トレース装置にプロセッサを備えたこと
で、共通バスの接続数を減じることができ、共通バス経
由のバストレース起動が不要となり、トレース装置単独
でバストレース動作の実行が可能となるため、共通バス
の電源立ち上げからの全データをトレースすることがで
き、マルチプロセッサシステムの不具合発生時の原因究
明が容易となる。更に、マルチプロセッサシステムの共
通バスと、共通バスに相互に接続されたプロセッサモジ
ュール内のローカルバスの双方のトレースを実行するこ
とで、マルチプロセッサシステム全般にわたる不具合が
発生した場合に、共通バスとプロセッサモジュール内部
の動作との関連性を把握することを可能としたため、不
具合の原因究明が容易に実現できる。
マルチプロセッサシステムの共通バスに接続可能な最大
接続数に関係無く、トレース装置を運用することが可能
となる。また、トレース装置にプロセッサを備えたこと
で、共通バスの接続数を減じることができ、共通バス経
由のバストレース起動が不要となり、トレース装置単独
でバストレース動作の実行が可能となるため、共通バス
の電源立ち上げからの全データをトレースすることがで
き、マルチプロセッサシステムの不具合発生時の原因究
明が容易となる。更に、マルチプロセッサシステムの共
通バスと、共通バスに相互に接続されたプロセッサモジ
ュール内のローカルバスの双方のトレースを実行するこ
とで、マルチプロセッサシステム全般にわたる不具合が
発生した場合に、共通バスとプロセッサモジュール内部
の動作との関連性を把握することを可能としたため、不
具合の原因究明が容易に実現できる。
【００１８】
【発明の効果】以上のように請求項１の発明によれば、
プロセッサモジュール内のローカルバスに流れるデータ
のトレース情報もトレースメモリに記憶させるためのト
レースインターフェースと、共通バスに流れるデータ及
びローカルバスに流れるデータの双方を同時にトレー
ス、または任意選択した一方のトレースを実行させるた
めのタイマ値を設定するトレースタイマとをトレース装
置に設け、そのトレースタイマを制御することによりト
レースを実行するようにしたので、共通バスの最大接続
数を満たしたマルチプロセッサシステムにおいてもトレ
ース動作させることができ、かつ共通バスのイニシャラ
イズ動作を含む全てのトレースが実行でき、共通バスと
共通バスに接続された各プロセッサモジュール内のロー
カルバスとの双方または一方のトレースが可能となり、
したがってマルチプロセッサシステムの不具合の原因の
究明が容易にできるという効果がある。
プロセッサモジュール内のローカルバスに流れるデータ
のトレース情報もトレースメモリに記憶させるためのト
レースインターフェースと、共通バスに流れるデータ及
びローカルバスに流れるデータの双方を同時にトレー
ス、または任意選択した一方のトレースを実行させるた
めのタイマ値を設定するトレースタイマとをトレース装
置に設け、そのトレースタイマを制御することによりト
レースを実行するようにしたので、共通バスの最大接続
数を満たしたマルチプロセッサシステムにおいてもトレ
ース動作させることができ、かつ共通バスのイニシャラ
イズ動作を含む全てのトレースが実行でき、共通バスと
共通バスに接続された各プロセッサモジュール内のロー
カルバスとの双方または一方のトレースが可能となり、
したがってマルチプロセッサシステムの不具合の原因の
究明が容易にできるという効果がある。
【００１９】請求項２の発明によれば、プロセッサモジ
ュール内のローカルバスに流れるデータのトレース情報
もトレースメモリに記憶させるためのトレースインター
フェースを設け、このインターフェースを制御すること
により任意または全てのプロセッサモジュール内のロー
カルバスに流れるデータのトレースを実行するようにし
たので、特に各プロセッサモジュールの不具合の原因の
究明が容易にできるという効果がある。
ュール内のローカルバスに流れるデータのトレース情報
もトレースメモリに記憶させるためのトレースインター
フェースを設け、このインターフェースを制御すること
により任意または全てのプロセッサモジュール内のロー
カルバスに流れるデータのトレースを実行するようにし
たので、特に各プロセッサモジュールの不具合の原因の
究明が容易にできるという効果がある。
【図１】この発明の実施例１を示すマルチプロセッサシ
ステムのブロック図である。
ステムのブロック図である。
【図２】図１中のトレースメモリ周辺のブロック図であ
る。
る。
【図３】この実施例のトレース動作を示すタイミングチ
ャートである。
ャートである。
【図４】従来のマルチプロセッサシステムのブロック図
である。
である。
１ 共通バス ３ トレース装置 ４ トレースメモリ ５ トレース制御部 ６ トレースタイマ ７ メモリ ８ トレースインターフェース ９ 共通バスデータ入力部 １０ ローカルバスデータ入力部 １１ プロセッサ １２ ホストインターフェース １３，１４ バッファ回路 １５ プロセッサ １６ 機能 １７ バスインターフェース １８ メモリ １９ トレースインターフェース ２０ ローカルバス ３１，３２，３３ プロセッサモジュール ３４ ホストコンピュータ ４ａ，４ｂ トレースメモリ領域 ６ａ，６ｂ タイマデータバッファ回路
Claims (2)
- 【請求項１】 複数のプロセッサモジュールを相互に接
続している共通バスに流れるデータのトレース情報を記
憶するトレースメモリと、このトレースメモリの動作を
制御するトレース制御部とを備えたトレース装置を有す
るマルチプロセッサシステムにおいて、上記プロセッサ
モジュール内のローカルバスに流れるデータのトレース
情報も上記トレースメモリに記憶させるためのトレース
インターフェースと、上記共通バスに流れるデータ及び
上記ローカルバスに流れるデータの双方を同時にトレー
ス、または任意選択した一方のトレースを実行させるた
めのタイマ値を設定するトレースタイマとを上記トレー
ス装置に設け、上記トレースタイマを制御することによ
り上記トレースを実行することを特徴とするバストレー
ス実行方法。 - 【請求項２】 複数のプロセッサモジュールを相互に接
続している共通バスに流れるデータのトレース情報を記
憶するトレースメモリと、このトレースメモリの動作を
制御するトレース制御部とを備えたトレース装置を有す
るマルチプロセッサシステムにおいて、上記プロセッサ
モジュール内のローカルバスに流れるデータのトレース
情報も上記トレースメモリに記憶させるためのトレース
インターフェースを設け、このインターフェースを制御
することにより任意または全ての上記プロセッサモジュ
ール内のローカルバスに流れるデータのトレースを実行
することを特徴とするバストレース実行方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5028514A JPH06223046A (ja) | 1993-01-25 | 1993-01-25 | バストレース実行方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5028514A JPH06223046A (ja) | 1993-01-25 | 1993-01-25 | バストレース実行方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06223046A true JPH06223046A (ja) | 1994-08-12 |
Family
ID=12250799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5028514A Pending JPH06223046A (ja) | 1993-01-25 | 1993-01-25 | バストレース実行方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06223046A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519544B1 (en) | 1999-09-29 | 2003-02-11 | Fujitsu Limited | Method and apparatus for IEEE 1394 bus analysis |
-
1993
- 1993-01-25 JP JP5028514A patent/JPH06223046A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519544B1 (en) | 1999-09-29 | 2003-02-11 | Fujitsu Limited | Method and apparatus for IEEE 1394 bus analysis |
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