JP3265284B2 - エミュレータ - Google Patents
エミュレータInfo
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- JP3265284B2 JP3265284B2 JP09850499A JP9850499A JP3265284B2 JP 3265284 B2 JP3265284 B2 JP 3265284B2 JP 09850499 A JP09850499 A JP 09850499A JP 9850499 A JP9850499 A JP 9850499A JP 3265284 B2 JP3265284 B2 JP 3265284B2
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Description
【０００１】
【発明の属する技術分野】本発明は、シングルチップマ
イクロコンピュータ（以下、マイクロコンピュータと呼
ぶ）のインサーキットエミュレータ（以下、エミュレー
タと呼ぶ）に係り、より詳細には、エミュレータにおけ
るエミュレーション時と装置に実装された実装時との間
で生ずる不整合を防止する対策に関するものである。
イクロコンピュータ（以下、マイクロコンピュータと呼
ぶ）のインサーキットエミュレータ（以下、エミュレー
タと呼ぶ）に係り、より詳細には、エミュレータにおけ
るエミュレーション時と装置に実装された実装時との間
で生ずる不整合を防止する対策に関するものである。
【０００２】
【従来の技術】エミュレータは、開発期間短縮と精度向
上のためには欠かせないツールである。エミュレータに
要求される条件としては、エミュレータによるエミュレ
ーション時と、装置に実装した実装時との間で動作上の
不整合が発生しないことが重要である。また、多種類の
マイクロコンピュータに対応できることもエミュレータ
に要求される重要な条件の一つである。
上のためには欠かせないツールである。エミュレータに
要求される条件としては、エミュレータによるエミュレ
ーション時と、装置に実装した実装時との間で動作上の
不整合が発生しないことが重要である。また、多種類の
マイクロコンピュータに対応できることもエミュレータ
に要求される重要な条件の一つである。
【０００３】一般に、マイクロコンピュータは、同じＣ
ＰＵコアを中心として、シリアル通信回路や、ＡＤコン
バータ、入出力ポート等の様々な周辺回路が内蔵された
多くの派生品がある。一般に、この派生品に顧客固有の
ＲＯＭコードを搭載した製品チップがターゲット基板に
実装される。ＲＯＭコードを開発する際には、派生品を
被評価チップとするエミュレーションが行われる。この
エミュレーションでは、ＣＰＵの内部動作を外部からト
レースする必要がある。しかし、被評価チップは、一般
に、ＣＰＵの内部動作を外部からトレースする機能は備
えていない。このため、被評価チップのＣＰＵを備える
と共に、ＣＰＵの内部の状態情報、及び、エミュレーシ
ョン時の必要情報を全て端子を介して外部とやり取りで
きる評価用チップが利用される。この場合、被評価チッ
プは、周辺回路のみが機能する周辺エバチップとして動
作させ、評価用チップは、実際に命令を実行するＣＰＵ
コアとして動作させて、エミュレーションが行われる。
ＰＵコアを中心として、シリアル通信回路や、ＡＤコン
バータ、入出力ポート等の様々な周辺回路が内蔵された
多くの派生品がある。一般に、この派生品に顧客固有の
ＲＯＭコードを搭載した製品チップがターゲット基板に
実装される。ＲＯＭコードを開発する際には、派生品を
被評価チップとするエミュレーションが行われる。この
エミュレーションでは、ＣＰＵの内部動作を外部からト
レースする必要がある。しかし、被評価チップは、一般
に、ＣＰＵの内部動作を外部からトレースする機能は備
えていない。このため、被評価チップのＣＰＵを備える
と共に、ＣＰＵの内部の状態情報、及び、エミュレーシ
ョン時の必要情報を全て端子を介して外部とやり取りで
きる評価用チップが利用される。この場合、被評価チッ
プは、周辺回路のみが機能する周辺エバチップとして動
作させ、評価用チップは、実際に命令を実行するＣＰＵ
コアとして動作させて、エミュレーションが行われる。
【０００４】例えば、特開平８−１５３８７号公報に
は、従来のエミュレータに関連する技術として、マイク
ロコンピュータテスト回路に関する技術が記載されてい
る。図４は、該公報に記載のマイクロコンピュータテス
ト回路のブロック図である。マイクロコンピュータ１８
は、兼用ブロック１５、外部システムバス割振り切換え
制御回路１９、外部システムバス選択レジスタ２０、ア
ドレスバス２１、及び、データバス２２で構成される。
アドレスバス２１及びデータバス２２は、兼用ブロック
１５、外部システムバス割振り切換え制御回路１９、及
び、外部システムバス選択レジスタ２０に夫々接続され
る。マイクロコンピュータ１８は、兼用ブロック１５を
介して外部システムバス２３でテスト装置１７と接続さ
れる。
は、従来のエミュレータに関連する技術として、マイク
ロコンピュータテスト回路に関する技術が記載されてい
る。図４は、該公報に記載のマイクロコンピュータテス
ト回路のブロック図である。マイクロコンピュータ１８
は、兼用ブロック１５、外部システムバス割振り切換え
制御回路１９、外部システムバス選択レジスタ２０、ア
ドレスバス２１、及び、データバス２２で構成される。
アドレスバス２１及びデータバス２２は、兼用ブロック
１５、外部システムバス割振り切換え制御回路１９、及
び、外部システムバス選択レジスタ２０に夫々接続され
る。マイクロコンピュータ１８は、兼用ブロック１５を
介して外部システムバス２３でテスト装置１７と接続さ
れる。
【０００５】外部システムバス割振り切換え制御回路１
９は、外部システムバス選択レジスタ２０の設定情報か
ら切換え信号を兼用ブロック１５に出力する。兼用ブロ
ック１５は、内部にある外部システムバス切換え回路１
６が、切換え信号から外部システムバス２３をアドレス
バス２１又はデータバス２２に切り換える。テスト装置
１７は、テストモードにあるマイクロコンピュータ１８
と、外部システムバス２３を介してアドレス又はデータ
をやり取りすることで、テストデバッグする。
９は、外部システムバス選択レジスタ２０の設定情報か
ら切換え信号を兼用ブロック１５に出力する。兼用ブロ
ック１５は、内部にある外部システムバス切換え回路１
６が、切換え信号から外部システムバス２３をアドレス
バス２１又はデータバス２２に切り換える。テスト装置
１７は、テストモードにあるマイクロコンピュータ１８
と、外部システムバス２３を介してアドレス又はデータ
をやり取りすることで、テストデバッグする。
【０００６】上記公報の技術は、内部レジスタに設定情
報を書き込むことで、内部バスと外部バスとの接続を制
御し、外部のテスト装置からマイクロコンピュータをテ
ストデバッグするものである。図５は、この既存技術を
応用した従来の２チップ構成のエミュレータのブロック
図である。エミュレータ１は、２チップ構成であり、評
価用チップ３の他に被評価チップ２を搭載可能である。
双方のチップ１、２は、ターゲット基板１２及びホスト
コンピュータ（以下、ホストＣＰＵと呼ぶ）９に接続す
る。被評価チップ２は、実装時には、ターゲット基板１
２に搭載されるものである。ターゲット基板１２から出
力される動作モード設定信号１３は、エミレーション時
に被評価チップ２の動作モード設定端子４にエミュレー
タ１から入力されるエミレーションモード設定信号５に
対応する。評価用チップ３は、被評価チップ２が周辺エ
バチップとして動作する際には、ＣＰＵコアとして動作
する。
報を書き込むことで、内部バスと外部バスとの接続を制
御し、外部のテスト装置からマイクロコンピュータをテ
ストデバッグするものである。図５は、この既存技術を
応用した従来の２チップ構成のエミュレータのブロック
図である。エミュレータ１は、２チップ構成であり、評
価用チップ３の他に被評価チップ２を搭載可能である。
双方のチップ１、２は、ターゲット基板１２及びホスト
コンピュータ（以下、ホストＣＰＵと呼ぶ）９に接続す
る。被評価チップ２は、実装時には、ターゲット基板１
２に搭載されるものである。ターゲット基板１２から出
力される動作モード設定信号１３は、エミレーション時
に被評価チップ２の動作モード設定端子４にエミュレー
タ１から入力されるエミレーションモード設定信号５に
対応する。評価用チップ３は、被評価チップ２が周辺エ
バチップとして動作する際には、ＣＰＵコアとして動作
する。
【０００７】エミレーションの際に行う初期設定では、
まず、ホストＣＰＵ９がシステムリセットを指示し、タ
ーゲットＩ／Ｆ初期化レジスタ１０を設定することで処
理が開始される。エミュレータ１が、エミレーションモ
ード設定信号5を被評価チップ２の動作モード設定端子
４に出力することで、被評価チップ２は周辺エバチップ
として動作する。
まず、ホストＣＰＵ９がシステムリセットを指示し、タ
ーゲットＩ／Ｆ初期化レジスタ１０を設定することで処
理が開始される。エミュレータ１が、エミレーションモ
ード設定信号5を被評価チップ２の動作モード設定端子
４に出力することで、被評価チップ２は周辺エバチップ
として動作する。
【０００８】
【発明が解決しようとする課題】図５のエミュレータで
は、被評価チップ２を周辺エバチップとして評価するた
めに必要なターゲットＩ／Ｆ初期化レジスタ１０への設
定情報も、ターゲット基板１２から出力する動作モード
設定信号１３とは無関係に、ホストＣＰＵ９が送ること
になる。このため、ホストＣＰＵ９を操作する開発者
は、ターゲット基板１２の状態を把握しその条件を正確
に設定する必要がある。万一、開発者がその条件設定を
誤ると、実装時とエミュレーション時とで動作上の不整
合が発生する。
は、被評価チップ２を周辺エバチップとして評価するた
めに必要なターゲットＩ／Ｆ初期化レジスタ１０への設
定情報も、ターゲット基板１２から出力する動作モード
設定信号１３とは無関係に、ホストＣＰＵ９が送ること
になる。このため、ホストＣＰＵ９を操作する開発者
は、ターゲット基板１２の状態を把握しその条件を正確
に設定する必要がある。万一、開発者がその条件設定を
誤ると、実装時とエミュレーション時とで動作上の不整
合が発生する。
【０００９】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、実装
時とエミュレーション時とで動作上の不整合が発生しな
いエミュレータを提供することを目的とする。
する問題点を解決するためになされたものであり、実装
時とエミュレーション時とで動作上の不整合が発生しな
いエミュレータを提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明のエミュレータは、所定の機能を有するＣＰ
Ｕ及びその周辺回路を有する被評価チップと、前記ＣＰ
Ｕの機能と該ＣＰＵの動作情報を出力する機能とを併せ
て有する評価チップとを搭載したエミュレータを、ホス
トコンピュータの制御に基づいてエミュレーションする
エミュレータであって、前記被評価チップを搭載すべき
ターゲット基板が出力する動作モード設定情報を入力
し、該動作モード設定情報に基づいて前記評価チップの
動作モードを設定することを特徴とする。
め、本発明のエミュレータは、所定の機能を有するＣＰ
Ｕ及びその周辺回路を有する被評価チップと、前記ＣＰ
Ｕの機能と該ＣＰＵの動作情報を出力する機能とを併せ
て有する評価チップとを搭載したエミュレータを、ホス
トコンピュータの制御に基づいてエミュレーションする
エミュレータであって、前記被評価チップを搭載すべき
ターゲット基板が出力する動作モード設定情報を入力
し、該動作モード設定情報に基づいて前記評価チップの
動作モードを設定することを特徴とする。
【００１１】本発明のエミュレータは、ターゲット基板
に設定された動作モードに基づいて評価チップを制御す
るためのチップ情報設定が行われるので、実装時とエミ
ュレーション時とで動作上の不整合が発生しない。
に設定された動作モードに基づいて評価チップを制御す
るためのチップ情報設定が行われるので、実装時とエミ
ュレーション時とで動作上の不整合が発生しない。
【００１２】また、本発明のエミュレータでは、前記ホ
ストコンピュータが、前記動作モード設定情報に基づい
て、前記評価チップのレジスタを設定することもでき
る。
ストコンピュータが、前記動作モード設定情報に基づい
て、前記評価チップのレジスタを設定することもでき
る。
【００１３】更に、前記ホストコンピュータが、前記動
作モード設定情報と前記レジスタの設定値とを対応させ
た表を有すること、又は、前記評価チップのレジスタの
設定に基づいて、ＲＯＭの有無及びバス線のビット数が
設定されることも本発明の好ましい態様である。この場
合、多種類の派生品マイクロコンピュータに対応するこ
とができる。
作モード設定情報と前記レジスタの設定値とを対応させ
た表を有すること、又は、前記評価チップのレジスタの
設定に基づいて、ＲＯＭの有無及びバス線のビット数が
設定されることも本発明の好ましい態様である。この場
合、多種類の派生品マイクロコンピュータに対応するこ
とができる。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態例のエ
ミュレータについて図面を参照して説明する。図１は、
本実施形態例のエミュレータのブロック図である。
ミュレータについて図面を参照して説明する。図１は、
本実施形態例のエミュレータのブロック図である。
【００１５】エミュレータ１は、被評価チップ２、評価
用チップ３、及び、動作モード端子レベル検出回路１４
で構成される。被評価チップ２は、実装時にターゲット
基板１２に搭載される派生品のマイクロコンピュータで
あり、動作モード端子４及びポート端子６を有する。評
価用チップ３は、被評価チップ２が周辺回路のみ機能す
る周辺エバチップとして動作する際に、命令を実行する
ＣＰＵコアとして動作する。被評価チップ２は、ＣＰＵ
リセットの解除によって動作を開始し、動作モード端子
４に入力されるエミュレーションモード設定信号５によ
り、周辺エバチップとして動作する。
用チップ３、及び、動作モード端子レベル検出回路１４
で構成される。被評価チップ２は、実装時にターゲット
基板１２に搭載される派生品のマイクロコンピュータで
あり、動作モード端子４及びポート端子６を有する。評
価用チップ３は、被評価チップ２が周辺回路のみ機能す
る周辺エバチップとして動作する際に、命令を実行する
ＣＰＵコアとして動作する。被評価チップ２は、ＣＰＵ
リセットの解除によって動作を開始し、動作モード端子
４に入力されるエミュレーションモード設定信号５によ
り、周辺エバチップとして動作する。
【００１６】図２（ａ）は、動作モード設定端子４に入
力される動作モード設定信号の情報を示す表である。動
作モード設定端子４の設定情報は、３ｂｉｔで表現され
た８通りの動作モードがあり、内蔵ＲＯＭに配置された
所定のアドレスからのプログラムで動作するシングルチ
ップモード０、１と、内蔵ＲＯＭを持たないＲＯＭレス
モード０〜４、さらに周辺エバチップとして動作するエ
ミュレーションモードがある。
力される動作モード設定信号の情報を示す表である。動
作モード設定端子４の設定情報は、３ｂｉｔで表現され
た８通りの動作モードがあり、内蔵ＲＯＭに配置された
所定のアドレスからのプログラムで動作するシングルチ
ップモード０、１と、内蔵ＲＯＭを持たないＲＯＭレス
モード０〜４、さらに周辺エバチップとして動作するエ
ミュレーションモードがある。
【００１７】シングルチップモード０は内蔵ＲＯＭの０
００００Ｈ番地から、シングルチップモード１は内蔵Ｒ
ＯＭの１００００Ｈ番地から夫々プログラムを実行す
る。ＲＯＭレスモード０〜４は、内蔵ＲＯＭを持たず、
ターゲット１２に搭載されたメモリからプログラムを実
行する。その内ＲＯＭレスモード０〜２は、外部バスの
ビット幅を制御し、また、ＲＯＭレスモード３〜４は、
クロックに関する制御をする。ＲＯＭレスモード０、１
又は２は、外部バスのビット幅を夫々８ビット、１６ビ
ット又は３２ビットに設定する。ＲＯＭレスモード３又
は４は、ＣＰＵリセット解除後の動作クロックを夫々低
速又は高速にする。
００００Ｈ番地から、シングルチップモード１は内蔵Ｒ
ＯＭの１００００Ｈ番地から夫々プログラムを実行す
る。ＲＯＭレスモード０〜４は、内蔵ＲＯＭを持たず、
ターゲット１２に搭載されたメモリからプログラムを実
行する。その内ＲＯＭレスモード０〜２は、外部バスの
ビット幅を制御し、また、ＲＯＭレスモード３〜４は、
クロックに関する制御をする。ＲＯＭレスモード０、１
又は２は、外部バスのビット幅を夫々８ビット、１６ビ
ット又は３２ビットに設定する。ＲＯＭレスモード３又
は４は、ＣＰＵリセット解除後の動作クロックを夫々低
速又は高速にする。
【００１８】エミュレーションモードは、被評価チップ
２が周辺エバチップとして機能するモードであり、被評
価チップ内蔵のＣＰＵは動かず、周辺機能のみが動く。
２が周辺エバチップとして機能するモードであり、被評
価チップ内蔵のＣＰＵは動かず、周辺機能のみが動く。
【００１９】評価用チップ３は、被評価チップ２が周辺
回路のみが動作する周辺エバチップとして機能する際
（エミュレーションモード）に、被評価チップ２のＣＰ
Ｕの代わりに命令を実行するＣＰＵコアを有する。ま
た、評価用チップ３は、ポート端子６、チップ間インタ
ーフェイス（以下、Ｉ／Ｆと呼ぶ）７、及び、ホストＩ
／Ｆ８、ターゲットＩ／Ｆ初期化レジスタ１０、及び、
ターゲットＩ／Ｆ制御回路群１１を有する。評価用チッ
プ３は、ＣＰＵリセットの解除によって動作を開始し、
ターゲットＩ／Ｆ初期化レジスタ１０の設定値に応じて
ターゲットＩ／Ｆ制御回路群１１の各回路を制御する。
回路のみが動作する周辺エバチップとして機能する際
（エミュレーションモード）に、被評価チップ２のＣＰ
Ｕの代わりに命令を実行するＣＰＵコアを有する。ま
た、評価用チップ３は、ポート端子６、チップ間インタ
ーフェイス（以下、Ｉ／Ｆと呼ぶ）７、及び、ホストＩ
／Ｆ８、ターゲットＩ／Ｆ初期化レジスタ１０、及び、
ターゲットＩ／Ｆ制御回路群１１を有する。評価用チッ
プ３は、ＣＰＵリセットの解除によって動作を開始し、
ターゲットＩ／Ｆ初期化レジスタ１０の設定値に応じて
ターゲットＩ／Ｆ制御回路群１１の各回路を制御する。
【００２０】図２（ｂ）は、評価用チップ３のターゲッ
トＩ／Ｆ初期化レジスタ１０に設定される値を示す表で
ある。ターゲットＩ／Ｆ初期化レジスタ１０は、９ビッ
トで構成され、エミュレータ１の動作機能を設定するた
めに割り当てられた第１ビット〜第９ビット（以下、ｂ
１〜ｂ９と呼ぶ）は、１で有効を示し、０で無効を示
す。ｂ１又はｂ２が有効であると、内蔵ＲＯＭに配置さ
れたプログラムを夫々１００００Ｈ番地又は０００００
Ｈ番地から実行する。ｂ３又はｂ４が有効であると、Ｃ
ＰＵリセット後の動作クロックを高速又は低速にする。
ｂ５、ｂ６、又は、ｂ７が有効であると、外部バスの幅
を夫々３２ビット、１６ビット、又は、８ビットにす
る。ｂ８が有効であると内蔵ＲＯＭのない環境にし、ｂ
９が有効であると所定のアドレスにプログラムが配置さ
れた内蔵ＲＯＭのある環境にする。
トＩ／Ｆ初期化レジスタ１０に設定される値を示す表で
ある。ターゲットＩ／Ｆ初期化レジスタ１０は、９ビッ
トで構成され、エミュレータ１の動作機能を設定するた
めに割り当てられた第１ビット〜第９ビット（以下、ｂ
１〜ｂ９と呼ぶ）は、１で有効を示し、０で無効を示
す。ｂ１又はｂ２が有効であると、内蔵ＲＯＭに配置さ
れたプログラムを夫々１００００Ｈ番地又は０００００
Ｈ番地から実行する。ｂ３又はｂ４が有効であると、Ｃ
ＰＵリセット後の動作クロックを高速又は低速にする。
ｂ５、ｂ６、又は、ｂ７が有効であると、外部バスの幅
を夫々３２ビット、１６ビット、又は、８ビットにす
る。ｂ８が有効であると内蔵ＲＯＭのない環境にし、ｂ
９が有効であると所定のアドレスにプログラムが配置さ
れた内蔵ＲＯＭのある環境にする。
【００２１】被評価チップ２は、ポート端子６を介し
て、評価用チップ３のチップ間Ｉ／Ｆ７と、ターゲット
基板１２とに接続している。評価用チップ３は、ポート
端子６を介してターゲット基板１２に直接接続し、ホス
トＩ／Ｆ８を介してホストＣＰＵ９に接続する。動作モ
ード端子レベル検出回路１４は、ターゲット基板１２か
らの動作モード設定信号１３を入力し、ホストＣＰＵ９
に接続する。
て、評価用チップ３のチップ間Ｉ／Ｆ７と、ターゲット
基板１２とに接続している。評価用チップ３は、ポート
端子６を介してターゲット基板１２に直接接続し、ホス
トＩ／Ｆ８を介してホストＣＰＵ９に接続する。動作モ
ード端子レベル検出回路１４は、ターゲット基板１２か
らの動作モード設定信号１３を入力し、ホストＣＰＵ９
に接続する。
【００２２】次に、エミュレーション時に行う初期設定
について説明する。図３は、図１のエミュレータ１にお
ける初期設定の処理の一例を示すフローチャートであ
る。開発者がホストＣＰＵ９からエミュレータ１に対し
てシステムリセットを指示することで、ホストＩ／Ｆ８
を介して評価用チップ３にその指示が伝達されて、初期
設定の処理が開始する。
について説明する。図３は、図１のエミュレータ１にお
ける初期設定の処理の一例を示すフローチャートであ
る。開発者がホストＣＰＵ９からエミュレータ１に対し
てシステムリセットを指示することで、ホストＩ／Ｆ８
を介して評価用チップ３にその指示が伝達されて、初期
設定の処理が開始する。
【００２３】エミュレータ１は、システムリセットを設
定し、エミュレータ全体の初期化を行う。エミュレータ
１は、被評価チップ２及び評価用チップ３に対してもＣ
ＰＵリセットを設定する（ステップＳ１１）。エミュレ
ータ１は、全体の初期化が完了するとシステムリセット
を解除する（ステップＳ１２）。
定し、エミュレータ全体の初期化を行う。エミュレータ
１は、被評価チップ２及び評価用チップ３に対してもＣ
ＰＵリセットを設定する（ステップＳ１１）。エミュレ
ータ１は、全体の初期化が完了するとシステムリセット
を解除する（ステップＳ１２）。
【００２４】エミュレータ１は、ターゲット基板１２か
ら出力される動作モード設定信号１３を動作モード端子
レベル検出回路１４で認識する。エミュレータ１は、こ
の情報をホストＣＰＵ９に出力する。ホストＣＰＵ９
は、認識した動作モード設定信号１３の情報から、被評
価チップに対応する変換表を参照することで、ターゲッ
トＩ／Ｆ初期化レジスタ１０に対する情報設定を行い、
その情報をエミュレータ１に通知する（ステップＳ１
３）。この変換表は、ホストＣＰＵ９のメモリにテーブ
ルとして図２（ｂ）に示す変換値が書き込まれている。
ら出力される動作モード設定信号１３を動作モード端子
レベル検出回路１４で認識する。エミュレータ１は、こ
の情報をホストＣＰＵ９に出力する。ホストＣＰＵ９
は、認識した動作モード設定信号１３の情報から、被評
価チップに対応する変換表を参照することで、ターゲッ
トＩ／Ｆ初期化レジスタ１０に対する情報設定を行い、
その情報をエミュレータ１に通知する（ステップＳ１
３）。この変換表は、ホストＣＰＵ９のメモリにテーブ
ルとして図２（ｂ）に示す変換値が書き込まれている。
【００２５】エミュレータ１は、被評価チップ２及び評
価用チップ３に対してＣＰＵリセットを解除する。被評
価チップ２は、エミュレーションモードで動作を開始す
る。評価用チップ３は、ターゲットＩ／Ｆ初期化レジス
タ１０の設定に応じて動作を開始し、ターゲットＩ／Ｆ
制御回路群１１を設定して（ステップＳ１４）、エミュ
レーションをする（ステップＳ１５）。
価用チップ３に対してＣＰＵリセットを解除する。被評
価チップ２は、エミュレーションモードで動作を開始す
る。評価用チップ３は、ターゲットＩ／Ｆ初期化レジス
タ１０の設定に応じて動作を開始し、ターゲットＩ／Ｆ
制御回路群１１を設定して（ステップＳ１４）、エミュ
レーションをする（ステップＳ１５）。
【００２６】ここで、ターゲット基板１２に双方が接続
してある被評価チップ２及び評価用チップ３のポート端
子６のエミュレート時に行う動作の役割について説明す
る。被評価チップ２のポート端子６を出力ポートとして
制御する場合、評価用チップ３は、チップ間Ｉ／Ｆ７と
被評価チップ２のポート端子６とを介して被評価チップ
２の周辺レジスタに出力ポート用の設定値を書き込む。
被評価チップ２は、ポート端子６を出力ポートに設定し
て、被評価チップ２のポート端子６を介してターゲット
基板１２にデータを出力する。
してある被評価チップ２及び評価用チップ３のポート端
子６のエミュレート時に行う動作の役割について説明す
る。被評価チップ２のポート端子６を出力ポートとして
制御する場合、評価用チップ３は、チップ間Ｉ／Ｆ７と
被評価チップ２のポート端子６とを介して被評価チップ
２の周辺レジスタに出力ポート用の設定値を書き込む。
被評価チップ２は、ポート端子６を出力ポートに設定し
て、被評価チップ２のポート端子６を介してターゲット
基板１２にデータを出力する。
【００２７】外部バスＩ／ＦやＤＭＡコントローラ等の
外部バスに関する制御を行う場合、この制御に関しては
ＣＰＵコアと密接な関係があるので、評価用チップ３に
この機能が装備されている。従って、評価用チップ３
は、評価用チップ３のポート端子６を介してターゲット
基板１２に直接アクセスし、外部バスに関する制御を行
う。
外部バスに関する制御を行う場合、この制御に関しては
ＣＰＵコアと密接な関係があるので、評価用チップ３に
この機能が装備されている。従って、評価用チップ３
は、評価用チップ３のポート端子６を介してターゲット
基板１２に直接アクセスし、外部バスに関する制御を行
う。
【００２８】上記実施形態例によれば、実装時とエミュ
レーション時とで動作上の不整合が発生しない。
レーション時とで動作上の不整合が発生しない。
【００２９】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のエミュレータは、上記実施
形態例の構成にのみ限定されるものでなく、上記実施形
態例の構成から種々の修正及び変更を施したエミュレー
タも、本発明の範囲に含まれる。
づいて説明したが、本発明のエミュレータは、上記実施
形態例の構成にのみ限定されるものでなく、上記実施形
態例の構成から種々の修正及び変更を施したエミュレー
タも、本発明の範囲に含まれる。
【００３０】
【発明の効果】以上説明したように、本発明のエミュレ
ータでは、ターゲット上に実装した状態とエミュレータ
上に搭載した状態とで同じ初期設定が行われる環境を実
現したので、実装時とエミュレーション時とで動作上の
不整合が発生しない。
ータでは、ターゲット上に実装した状態とエミュレータ
上に搭載した状態とで同じ初期設定が行われる環境を実
現したので、実装時とエミュレーション時とで動作上の
不整合が発生しない。
【図１】本発明の一実施形態例のエミュレータを示すブ
ロック図である。
ロック図である。
【図２】本実施形態例の被評価チップ２及び評価用チッ
プ３の設定情報を示す表である。
プ３の設定情報を示す表である。
【図３】図１のエミュレータ１における初期設定の処理
の一例を示すフローチャートである。
の一例を示すフローチャートである。
【図４】特開平８−１５３８７に記載のエミュレータを
示すブロック図である。
示すブロック図である。
【図５】従来のエミュレータを示すブロック図である。
１ エミュレータ ２ 被評価チップ ３ 評価用チップ ４ 動作モード設定端子 ５ エミュレーションモード設定信号 ６ ポート端子 ７ チップ間Ｉ／Ｆ ８ ホストＩ／Ｆ ９ ホストＣＰＵ １０ ターゲットＩ／Ｆ初期化レジスタ １１ ターゲットＩ／Ｆ制御回路群 １２ ターゲット基板 １３ 動作モード設定端子用入力信号 １４ モード端子レベル検出回路 １５ 兼用ブロック １６ 外部システムバス切換え回路 １７ テスト装置（ＬＳＩテスタ） １８ マイコン １９ 外部システムバス割振り切換え制御回路 ２０ 外部システムバス選択レジスタ ２１ アドレスバス ２２ データバス ２３ システムバス
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 11/22 340
Claims (3)
- 【請求項１】 所定の機能を有するＣＰＵ及びその周辺
回路を有する被評価チップと、前記ＣＰＵの機能と該Ｃ
ＰＵの動作情報を出力する機能とを併せて有する評価チ
ップとを搭載し、ホストコンピュータの制御に基づいて
エミュレーションするエミュレータであって、 前記被評価チップを搭載すべきターゲット基板から被評
価チップの動作モード設定情報を入力する入力手段と、 被評価チップの動作モード設定情報と、前記評価チップ
の動作モードとを対応させたテーブルを記憶する記憶手
段と、 前記入力手段から入力された動作モード設定情報と前記
テーブルとに基づいて、評価チップの動作モード情報を
出力する出力手段と、 前記出力手段から出力された評価チップの動作モード設
定情報に基づいて評価チップの動作モードを設定する動
作モード設定手段とを備えることを特徴とするエミュレ
ータ。 - 【請求項２】 前記出力手段が出力する動作モード情報
を記憶するレジスタを更に備える、請求項１に記載のエ
ミュレータ。 - 【請求項３】 前記動作モード情報に基づいて、ＲＯＭ
の有無、バス線のビット数、クロックスピード、及び内
蔵ＲＯＭの配置アドレスのうちの少なくとも１つが設定
される、請求項１又は２に記載のエミュレータ。
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|---|---|---|---|
| JP09850499A JP3265284B2 (ja) | 1999-04-06 | 1999-04-06 | エミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09850499A JP3265284B2 (ja) | 1999-04-06 | 1999-04-06 | エミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000293397A JP2000293397A (ja) | 2000-10-20 |
| JP3265284B2 true JP3265284B2 (ja) | 2002-03-11 |
Family
ID=14221485
Family Applications (1)
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|---|---|---|---|
| JP09850499A Expired - Fee Related JP3265284B2 (ja) | 1999-04-06 | 1999-04-06 | エミュレータ |
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| Country | Link |
|---|---|
| JP (1) | JP3265284B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392569B1 (ko) * | 2000-10-28 | 2003-07-23 | (주)다이나릿시스템 | 반도체 칩의 논리 기능 검증용 에뮬레이터 장치 및 방법 |
-
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- 1999-04-06 JP JP09850499A patent/JP3265284B2/ja not_active Expired - Fee Related
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