JP2003258228A - 光電変換装置及び撮像装置 - Google Patents
光電変換装置及び撮像装置Info
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Abstract
換装置を提供することを課題とする。 【解決手段】 同一半導体基板上に形成された光電変換
装置であって、複数の光電変換素子と、前記光電変換素
子からのアナログ信号を読み出すためのスイッチを含む
読み出し回路部と、前記スイッチを駆動させるためのバ
ッファ回路部と、ディジタル信号を処理する論理回路部
とを有し、前記バッファ回路のための接地レベルが供給
される第1の半導体領域と、前記論理回路部のための接
地レベルが供給される第2の半導体領域とが電気的に分
離されていることを特徴とする光電変換装置を提供す
る。
Description
カメラ、デジタルスチルカメラ等に用いられる光電変換
装置に関するものである。
Sセンサと呼ばれる光電変換装置が注目されている。C
MOSセンサは、周辺回路混載の容易性、低電圧駆動等
の理由から、とくに携帯情報機器分野の利用が期待され
ている。図8は、従来技術による光電変換装置の等価回
路図を示したものである。この図において、画素は2×
2の配列となっているが、特に制限されるものではな
い。図8において、単位画素内は、光電変換素子である
フォトダイオード1と、フォトダイオード1で発生した
信号を増幅する増幅MOSFET(Metal Oxi
de Silicon Field Effect T
ransistor)2と、増幅MOSFET2の入力
を所定電圧にリセットするリセットスイッチ4、および
増幅MOSFET2のソース電極と垂直出力線7との導
通を制御する選択スイッチ5から成っている。また、フ
ォトダイオード1と増幅MOSFET2のゲート電極と
の導通を制御する転送スイッチ3が設けられている。
グチャートを用いて説明する。垂直走査回路6によって
ある行(以下n行であるとする)が選択されたとき、ま
ずリセット信号φRES(n)がローとなり、リセット
スイッチがオフする。次に選択信号φSEL(n)がハ
イとなり、選択スイッチ5がオンすることで増幅MOS
FET2のソースは垂直出力線7と導通し、選択された
画素と定電流負荷9によって、ソースフォロワ回路が形
成され、画素のリセット状態に対応する出力が垂直出力
線7上にあらわれる。φCLPがローとなり、スイッチ
13がオフする瞬間に、この垂直出力線電位がクランプ
容量(C0)12によって、クランプされる。つづい
て、転送信号φTXが一定期間ハイとなり、フォトダイ
オード1から増幅MOSFET 2のゲートに光電荷が
転送され、光電荷量に応じて、垂直出力線7の電位が変
化する。それに追随して、ライン保持容量(CT)10
の電位は、初期電位VCLPから変化し、その変化量は
C0/(C0+CT)のゲイン比となる。このライン保
持容量CTでの電位変化は、φCTがローとなり、スイ
ッチ8がオフした時点で確定する。しかるのち、水平走
査回路11から発生される水平走査パルスφH1、H2
によって、順次ライン保持容量10に保持された信号
を、水平出力線15に読み出していくことで、1行分の
出力信号が出力アンプ16を介して出力される。
た従来技術による光電変換装置においては、以下のよう
な問題がある。水平走査回路11内には多数の論理ゲー
トが含まれているため、水平転送パルスφHを発生する
瞬間に、これらの論理ゲートが一斉に動作することで電
源VDDと接地電位GND間に貫通電流が流れる。この
貫通電流が電源供給経路または接地電位供給経路上に電
圧降下を生じさせるため、φHのハイレベルと、ローレ
ベルは変動し、ノイズとなる。このノイズは、ライン保
持容量10から水平出力線15にいたる信号経路と、水
平転送ゲート14のゲート電極との容量結合によって、
光応答信号に重畳され、S/N劣化の原因となる。ま
た、水平転送パルス発生時に限らず、センサ周辺回路の
論理回路でイベントが発生すると、同様な電源供給経路
上および接地電位供給経路上に電圧降下が発生し、それ
らは信号経路上に設けられたスイッチ類と、アナログ信
号経路との容量結合によって、光応答信号に混入する。
このような論理回路ノイズの混入によって、従来の光電
変換装置のS/N特性は著しく制限されていた。
に、同一半導体基板上に形成された光電変換装置であっ
て、複数の光電変換素子と、前記光電変換素子からのア
ナログ信号を読み出すためのスイッチを含む読み出し回
路部と、前記スイッチを駆動させるためのバッファ回路
部と、ディジタル信号を処理する論理回路部とを有し、
前記バッファ回路のための接地レベルが供給される第1
の半導体領域と、前記論理回路部のための接地レベルが
供給される第2の半導体領域とが電気的に分離されてい
ることを特徴とする光電変換装置を提供する。
変換装置であって、複数の光電変換素子と、前記光電変
換素子からのアナログ信号を読み出すためのスイッチを
含む読み出し回路部と、前記スイッチを駆動させるため
のバッファ回路部と、ディジタル信号を処理する論理回
路部とを有し、前記バッファ回路部のための電源レベル
が供給される第3の半導体領域と、前記論理回路部のた
めの電源レベルが供給される第4の半導体領域とが電気
的に分離されていることを特徴とする光電変換装置を提
供する。
詳細に説明する。
態を詳細に説明する。図1は第1実施形態の光電変換装
置の等価回路をあらわす概念図である。この光電変換装
置は、例えば、CMOSプロセス等により同一半導体基
板上に形成されている。
向に2×2の配列となっているが、特に制限されるもの
ではない。図1において、単位画素内は、光電変換素子
であるフォトダイオード1と、フォトダイオード1で発
生した信号を増幅する増幅素子である増幅MOSFET
(Metal Oxide Semiconducto
r Field Effect Transisto
r)2と、増幅MOSFET2の入力を所定電圧にリセ
ットするリセットスイッチ4、および増幅MOSFET
2のソース電極と垂直出力線7との導通を制御する選択
スイッチ5から成っている。また、フォトダイオード1
と増幅MOSFET2のゲート電極との導通を制御する
転送スイッチ3が設けられている。
路、7は画素からの信号が出力される垂直出力線、9は
増幅MOSFET2とソ−スフォロワ回路を構成する定
電流負荷である。
ンプ容量、13は容量の一方の電位を所定の電位に固定
するためのスイッチであり、12と13とでクランプ回
路を構成する。
送スイッチ、10は転送スイッチからの信号を保持する
保持容量、14は保持容量10からの信号を水平出力線
へ転送するための転送スイッチ、16は水平出力線から
の信号を増幅して光電変換装置外部へ出力する出力アン
プである。
ファ回路部であり、光電変換素子からのアナログ信号を
読み出すための、転送スイッチ3、リセットスイッチ
4、増幅MOSFET2、選択スイッチ5、垂直出力線
7、定電流負荷9、クランプ回路12、13、スイッチ
8、保持容量10、スイッチ14、水平出力線15、及
び出力アンプ16を含む読み出し回路部に含まれる転送
スイッチ14を駆動している。また、11は、供給され
るクロック信号に基づきバッファ回路部19へ順次パル
スを供給するためのディジタル信号を処理するシフトレ
ジスタ(論理回路部)であり、フリップフロップ8を直
列に接続することにより構成している。
回路部19とで、水平走査回路を構成し、バッファ回路
部は、転送スイッチを駆動するためのインピーダンスに
するためのインピーダンス変換機能を有している。
ミングチャートを用いて説明する。垂直走査回路6によ
ってある行(以下n行であるとする)が選択されたと
き、まずリセット信号φRES(n)がローとなり、リ
セットスイッチがオフする。
り、選択スイッチ5がオンすることで増幅MOSFET
2のソースは垂直出力線7と導通し、選択された画素と
定電流負荷9によって、ソースフォロワ回路が形成さ
れ、画素のリセット状態に対応する出力が垂直出力線7
上にあらわれる。φCLPがローとなり、スイッチ13
がオフする瞬間に、この垂直出力線電位がクランプ容量
(C0)12によって、クランプされる。つづいて、転
送信号φTXが一定期間ハイとなり、フォトダイオード
1から増幅MOSFET 2のゲートに光電荷が転送さ
れ、光電荷量に応じて、垂直出力線7の電位が変化す
る。それに追随して、ライン保持容量(CT)10の電
位は、初期電位VCLPから変化し、その変化量はC0
/(C0+CT)のゲイン比となる。
φCTがローとなり、スイッチ8がオフした時点で確定
する。しかるのち、シフトレジスタ11から発生される
水平走査パルスφH1、H2によって、順次ライン保持
容量10に保持された信号を、水平出力線15に読み出
していくことで、1行分の出力信号が出力アンプ16を
介して出力される。
の表記(GND1、GND2)が存在するが、後述する
ように、これらは電気的に干渉しない、独立した接地電
位供給経路を示している。バッファ回路17の接地電位
は供給経路GND1から供給され、シフトレジスタ11
の接地電位供給経路GND2とは別経路から供給されて
いる。このことにより、シフトレジスタ11動作時の貫
通電流による接地電位の変動の影響を受けない。
ンバータ構成となっているが、例えばNANDゲートの
ような構成であってもよい。つまり、バッファ回路は水
平転送ゲート14を駆動するために必要なインピーダン
ス変換を行うことができれば、どのような構成であって
も構わない。
7およびシフトレジスタ11の一部の断面構造を示した
概念図である。スイッチ14は、第1のP型ウェル22
内に形成されたNMOSで構成されている。第1のP型
ウェル22には、P型拡散層26を介して、接地電位が
外部から供給されている。スイッチ14のソースまたは
ドレインであるN型拡散層27は、水平出力線15と接
続されている。バッファ回路部17を構成するNMOS
18は、第1のP型ウェル22内に形成されており、P
MOS19は第1のN型ウェル24内に形成されてい
る。第1のN型ウェル24には、N型拡散層28を介し
て、電源電位VDDが外部から供給されている。バッフ
ァ回路17への信号を発生させているシフトレジスタ1
1を構成しているNMOS20とPMOS21は、それ
ぞれ第2のP型ウェル23内、第1のN型ウェル24内
に形成されている。
拡散層29を介して外部から接地電位が供給されてい
る。バッファ回路部17を構成するNMOS18と、シ
フトレジスタ11を構成するNMOS20がそれぞれ異
なるP型ウェル内に形成され、第1のN型ウェル24に
よって分離されているため、第2のP型ウェル23に流
れる貫通電流の影響は、スイッチ14に供給される制御
信号φHのローレベルに混入することがない。
接地レベルが供給されるP型拡散層と、シフトレジスタ
11のための接地レベルが供給されるP型拡散層29と
が電気的に分離されていることにより、ノイズの影響を
防ぐことが可能となっている。
の一部を示した平面図であり、ノイズの影響を防ぐため
に、最適な構造を示すものである。
外部入力パッド31に接続されており、外部入力パッド
31には、図示されていないが低インピーダンスの外部
電圧源により電源電位VDDが供給されている。第1の
P型ウェル22は金属配線32を介して外部入力パッド
33に接続され、外部入力パッド33は、図示されてい
ないが外部接地ラインと接続されている。また、第2の
P型ウェル23は、金属配線34を介して外部入力パッ
ド35に接続され、外部入力パッド35は、図示されて
いないが外部接地ラインと接続されている。このように
第1のP型ウェル22と、第2のP型ウェル23は、低
抵抗の異なる金属配線および異なる外部入力パッドによ
って外部接地ラインと接続されることで、お互いに干渉
しあうことはない。したがって、第2のP型ウェル23
に流れる貫通電流は、第1のP型ウェル22の電位には
影響を及ぼさない。
ドを共通とし、低抵抗の金属配線を途中で分離し、第
1、第2のP型ウェルにそれぞれ接続した場合でも、同
様な効果がある。なお、第1、第2のP型ウェルに供給
される接地電位は、同電位である必要はなく、全く異な
る電位でも良い。その場合でも、本実施の形態の効果が
得られることは明らかである。
いて、詳細に説明する。図4は、第2実施形態の光電変
換装置の等価回路を示す概念図である。図4に示される
光電変換装置は、例えば、CMOSプロセス等により同
一半導体基板上に形成されている。図1と同様な役割を
持つ回路構成要素については、説明は省略する。
イッチ3、リセットスイッチ4、選択スイッチ5に供給
されるφTX、φRES、φSELは、論理回路部であ
るシフトレジスタ6の走査信号を入力とするバッファ回
路部40によって生成される。ここで、シフトレジスタ
6とバッファ回路部40とで垂直走査回路を構成してい
る。
2種類の表記がされているが、後述するように、これら
はお互いに干渉しない電源電圧供給経路を示している。
その他、出力アンプ16からの出力信号をアナログ−デ
ジタル変換をするAD変換回路41と、デジタル画像信
号に所定の演算処理をする論理回路部であるDSP(D
igital Signal Processor)4
2が同一半導体基板内に設けられている。DSP42は
電源電位供給経路VDD2と接地電位供給経路GND2
に接続されており、DSP42の動作時には貫通電流の
ため電圧降下が生じ、実際に供給される電源電位と接地
電位にノイズが発生する。バッファ回路40の電源はD
SP42と異なる電源電位供給経路VDD1および接地
電位供給経路GND1と接続されているため、DSP4
2で発生するノイズの影響を受けることが無い。もし、
φTXがハイとなる期間に、ノイズが混入しハイレベル
が低下した場合、光電荷の転送効率が悪化する懸念があ
るが、本実施形態のような構成をとることで、その問題
は解決される。同様にφRES、φSELに対するDS
P動作ノイズの影響がなくなるため、画素部からの信号
読み出し動作が正常に行うことができる。
0、シフトレジスタ6の一部の断面構造を示す概念図で
ある。選択スイッチ5は、第1のP型ウェル内43に形
成されたNMOSで構成されている。第1のP型ウェル
43には、P型拡散層47を介して、外部から接地電位
が供給されている。選択スイッチ5のソースまたはドレ
インであるN型拡散層48は、垂直出力線7と接続され
ている。バッファ回路のNMOS44は、第1のP型ウ
ェル43内に形成されており、PMOS45は第1のN
型ウェル46内に形成されている。第1のN型ウェル4
6には、N型拡散層49を介して、電源電位VDDが供
給されている。シフトレジスタ6を構成しているNMO
S50とPMOS51は、それぞれ第2のP型ウェル5
3内、第2のN型ウェル52内に形成されている。ここ
で、第2のP型ウェル53には、P型拡散層54を介し
て接地電位が供給されている。また、第2のN型ウェル
52には、N型拡散層55を介して、電源電位が供給さ
れている。バッファ回路を構成するNMOS44と、シ
フトレジスタを構成するNMOS50が異なるP型ウェ
ル内に形成され、かつバッファ回路を構成するPMOS
45と、シフトレジスタを構成するPMOS51がそれ
ぞれ異なるN型ウェル形成されているため、第2のP型
ウェル53および第2のN型ウェル52に流れる、DS
P42やシフトレジスタ6などの論理回路動作による貫
通電流の影響は、選択スイッチの制御信号φSELのハ
イレベルおよびローレベルに混入することがない。
電型ウェル46によって分離され、第1実施形態と同様
な方法によって、外部電圧源と低抵抗配線で接続されて
おり、電気的に干渉しあわない。また、第1、第2のP
型ウェルについても同様なことが言える。
接地レベルが供給されるP型拡散層47と、シフトレジ
スタ11のための接地レベルが供給されるP型拡散層5
4とが電気的に分離されていることにより、ノイズの影
響を防ぐことが可能となっている。
ルが供給されるP型拡散層47と、DSP42のための
接地レベルが供給される半導体領域とが電気的に分離さ
れていることにより、ノイズの影響を防ぐことが可能と
なっている。
ルが供給されるP型拡散層26と、DSP42のための
接地レベルが供給される半導体領域とが電気的に分離さ
れていることにより、ノイズの影響を防ぐことが可能と
なっている。
る電源電位は、同電位である必要はなく、全く異なる電
位でも良い。その場合でも、本実施形態の効果が得られ
ることは明らかである。
以下に詳細に説明する。
第2実施形態の図4と同一であるが、第2実施形態にお
ける第1、第2のN型ウェルの分離、および第1、第2
のP型ウェルの分離を、PN接合ではなく、SOI(S
ilicon On Insulator)基板とトレ
ンチ加工による絶縁層形成によって、実現したものであ
る。図6は、本実施形態の選択スイッチ5、バッファ回
路40、シフトレジスタ6の一部の断面構造を示す概念
図である。絶縁層56上に半導体層57があり、選択ス
イッチ5、バッファ回路40、シフトレジスタ6は半導
体層57に形成されている。
工による絶縁層58によって、水平方向にお互いに分離
されている。本発明の第1実施形態と同様な方法によっ
て、低抵抗配線で外部接地電位に接続されることによ
り、第1のP型ウェル43、第2のP型ウェル53およ
び第3のP型ウェル59は、電気的に干渉しない。ま
た、第1のN型ウェル46、第2のN型ウェル52にも
同様なことが可能である。
のN型ウェル52に流れる論理回路動作による貫通電流
の影響は、選択スイッチの制御信号φSELのハイレベ
ルおよびローレベルに混入することがない。また、絶縁
層56によって、基板61からも分離されていることに
より、外部からのノイズ混入に対しても効果が大きい。
バッファ回路のための接地電位が供給される半導体領域
と、前記論理回路部のための接地レベルが供給される半
導体領域とが電気的に分離されていることについて説明
したが、バッファ回路のための電源電圧が供給される半
導体領域と、前記論理回路部のための電源電圧が供給さ
れる半導体領域とが電気的に分離されているような構成
であってもよい。
説明した実施形態1〜3で説明した光電変換装置のいず
れかを用いた撮像措置について説明する。
とメインスイッチを兼ねるバリア、102は被写体の光
学像を光電変換装置104に結像させるレンズ、103
はレンズ2を通った光量を可変するための絞り、104
はレンズ102で結像された被写体を画像信号として取
り込むための光電変換装置、105は、光電変換装置1
04から出力される画像信号を増幅するゲイン可変アン
プ部及びゲイン値を補正するためのゲイン補正回路部等
を含む撮像信号処理回路、106は光電変換装置104
より出力される画像信号のアナログーディジタル変換を
行うA/D変換器、107はA/D変換器106より出
力された画像データに各種の補正を行ったりデータを圧
縮する信号処理部、108は光電変換装置4、撮像信号
処理回路105、A/D変換器106、信号処理部10
7に、各種タイミング信号を出力するタイミング発生
部、109は各種演算とスチルビデオカメラ全体を制御
する全体制御・演算部、110は画像データを一時的に
記憶する為のメモリ部、111は記録媒体に記録または
読み出しを行うためのインターフェース部、112は画
像データの記録または読み出しを行う為の半導体メモリ
等の着脱可能な記録媒体、113は外部コンピュータ等
と通信する為のインターフェース部である。
用いた場合は、撮像信号処理回路105、A/D変換器
6、信号処理回路7(DSP)は、光電変換装置内に形
成されている。
置の動作について説明する。
源がオンされ、次にコントロール系の電源がオンし、更
にA/D変換器106などの撮像系回路の電源がオンさ
れる。
御・演算部109は絞り103を開放にし、光電変換装
置104から出力された信号はA/D変換器106で変
換された後、信号処理部107に入力される。
演算部109で行う。
し、その結果に応じて全体制御・演算部109は絞りを
制御する。
信号をもとに、高周波成分を取り出し被写体までの距離
の演算を全体制御・演算部109で行う。その後、レン
ズを駆動して合焦か否かを判断し、合焦していないと判
断した時は、再びレンズを駆動し測距を行う。
まる。
ら出力された画像信号はA/D変換器106でA/D変
換され、信号処理部107を通り全体制御・演算部10
9によりメモリ部に書き込まれる。
タは、全体制御・演算部109の制御により記録媒体制
御I/F部を通り半導体メモリ等の着脱可能な記録媒体
112に記録される。
ピュータ等に入力して画像の加工を行ってもよい。
論理回路部のノイズの影響を受けることのない、良好な
光応答信号を得ることのできる光電変換装置が実現でき
る。
路を示す概念図である。
造を示す概念図である。
造を示す概念図である。
路を示す概念図である。
造を示す概念図である。
造を示す概念図である。
かを用いた撮像装置をあらわす図である。
概念図である。
駆動パルスタイミングを示す図である。
そのゲート電極) 19 バッファ回路を構成するPMOSFET(または
そのゲート電極) 20 シフトレジスタを構成するNMOSFET(また
はそのゲート電極) 21 シフトレジスタを構成するPMOSFET(また
はそのゲート電極) 22 第1のP型ウェル 23 第2のP型ウェル 24 第1のN型ウェル 25 素子分離用酸化膜 26、29 P型高濃度拡散層 27、28 N型高濃度拡散層 30、32、34 金属配線 31、33、35、36 外部入力パッド 40 バッファ回路 41 AD変換回路 42 DSP 43 第1のP型ウェル 44 バッファ回路を構成するNMOS(またはそのゲ
ート電極) 45 バッファ回路を構成するPMOS(またはそのゲ
ート電極) 46 第1のN型ウェル 47、54 P型高濃度拡散層 48、49、55 N型高濃度拡散層 50 シフトレジスタを構成するNMOS(またはその
ゲート電極) 51 シフトレジスタを構成するPMOS(またはその
ゲート電極) 52 第2のN型ウェル 53 第2のP型ウェル 56 絶縁層 57 半導体層 58 トレンチ加工による絶縁層 59 第3のP型ウェル 60 アナログ回路部 61 基板
Claims (14)
- 【請求項1】 同一半導体基板上に形成された光電変換
装置であって、 複数の光電変換素子と、 前記光電変換素子からのアナログ信号を読み出すための
スイッチを含む読み出し回路部と、 前記スイッチを駆動させるためのバッファ回路部と、 ディジタル信号を処理する論理回路部とを有し、 前記バッファ回路のための接地レベルが供給される第1
の半導体領域と、前記論理回路部のための接地レベルが
供給される第2の半導体領域とが電気的に分離されてい
ることを特徴とする光電変換装置。 - 【請求項2】 請求項1において、第1の半導体領域と
前記第2の半導体領域とは、異なる半導体ウエル内に形
成されていることを特徴とする光電変換装置。 - 【請求項3】 請求項1又は2において、前記バッファ
回路部と前記論理回路部は、順次パルスを供給する走査
回路に含まれ、前記論理回路部からの信号は、前記バッ
ファ回路に出力されることを特徴とする光電変換装置。 - 【請求項4】 請求項1乃至3のいずれか1項におい
て、前記読み出し回路部からの信号をディジタル信号に
変換するアナログ・ディジタル変換回路を有し、前記論
理回路部は、前記アナログ・ディジタル変換回路からの
信号を画像処理することを特徴とする光電変換装置。 - 【請求項5】 請求項1乃至4のいずれか1項におい
て、前記読み出し回路部のための接地レベルが供給され
る半導体領域が、前記第1の半導体領域と電気的に分離
されていないことを特徴とする光電変換装置。 - 【請求項6】 同一半導体基板上に形成された光電変換
装置であって、 複数の光電変換素子と、 前記光電変換素子からのアナログ信号を読み出すための
スイッチを含む読み出し回路部と、 前記スイッチを駆動させるためのバッファ回路部と、 ディジタル信号を処理する論理回路部とを有し、 前バッファ回路部のための電源レベルが供給される第3
の半導体領域と、前記論理回路部のための電源レベルが
供給される第4の半導体領域とが電気的に分離されてい
ることを特徴とする光電変換装置。 - 【請求項7】 請求項6において、第1の半導体領域と
前記第2の半導体領域とは、異なる半導体ウエル内に形
成されていることを特徴とする光電変換装置。 - 【請求項8】 請求項6又は7において、前記バッファ
回路と前記論理回路部は、順次パルスを供給する走査回
路に含まれ、前記論理回路部からの信号は、前記バッフ
ァ回路に出力されることを特徴とする光電変換装置。 - 【請求項9】 請求項6乃至8のいずれか1項におい
て、前記読み出し回路部からの信号をディジタル信号に
変換するアナログ・ディジタル変換回路と、前記論理回
路部は、前記アナログ・ディジタル変換回路からの信号
を画像処理することを特徴とする光電変換装置。 - 【請求項10】 請求項6乃至9のいずれか1項におい
て、前記読み出し回路部のための電源レベルが供給され
る半導体領域が、前記第3の半導体領域と電気的に分離
されていないことを特徴とする光電変換装置。 - 【請求項11】 請求項1乃至10のいずれか1項にお
いて、前記半導体基板表面上に形成された第1導電型の
第1拡散層と、前記半導体基板表面上に形成された第2
導電型の第2拡散層と、前記半導体基板表面上に形成さ
れた第2導電型の第3拡散層を有し、前記第2拡散層と
前記第3拡散層は、前記第1拡散層で分離されており、
さらに、前記第1拡散層内に形成された第2導電型の第
1の電界効果トランジスタと、前記第2拡散層内に形成
された第1導電型の第2の電界効果トランジスタと、前
記第3拡散層内に形成された第1導電型の第3の電界効
果トランジスタとを有し、前記バッファ回路部は、前記
第1の電界効果トランジスタと前記第3の電界効果トラ
ンジスタを含み、前記論理回路部は、前記第1の電界効
果トランジスタと前記第2の電界効果トランジスタを含
むことを特徴とする光電変換装置。 - 【請求項12】 請求項1乃至10のいずれか1項にお
いて、前記半導体基板表面上に形成された第1導電型の
第1拡散層と、前記第1拡散層内の前記半導体基板表面
上に形成された第2導電型の第2拡散層と、前記第1拡
散層内の前記半導体基板表面上に形成された第2導電型
の第3拡散層と、前記第3拡散層内の前記半導体基板上
に形成された第1導電型の第4拡散層を有し、さらに、
前記第1拡散層内に形成された第2導電型の第1の電界
効果トランジスタと、前記第2拡散層内に形成された第
1導電型の第2の電界効果トランジスタと、前記第3拡
散層内に形成された第1導電型の第3の電界効果トラン
ジスタと、前記第4拡散層内に形成された第2導電型の
第4の電界効果トランジスタとを有し、前記バッファ回
路部は、前記第1の電界効果トランジスタと前記第2の
電界効果トランジスタを含み、前記論理回路部は、前記
第3の電界効果トランジスタと前記第4の電界効果トラ
ンジスタを含むことを特徴とする光電変換装置。 - 【請求項13】 請求項1乃至10のいずれか1項にお
いて、前記半導体基板表面上に形成された第1導電型の
第1拡散層と、前記半導体基板表面上に形成された第2
導電型の第2拡散層と、前記半導体基板表面上に形成さ
れた第2導電型の第3拡散層と、前記半導体基板上に形
成された第1導電型の第4拡散層を有し、 前記第1拡散層と前記4拡散層は、前記第2拡散層また
は前記第3拡散層または絶縁層によって分離され、前記
第2拡散層と前記第3拡散層は、前記第1拡散層または
前記第4拡散層または絶縁層によって分離され、さら
に、前記第1拡散層内に形成された第2導電型の第1の
電界効果トランジスタと、前記第2拡散層内に形成され
た第1導電型の第2の電界効果トランジスタと、前記第
3拡散層内に形成された第1導電型の第3の電界効果ト
ランジスタと、前記第4拡散層内に形成された第2導電
型の第4の電界効果トランジスタを有し、前記バッファ
回路部は、前記バッファ回路部は、前記第3の電界効果
トランジスタと前記第4種の電界効果トランジスタを含
み、前記論理回路部は、前記第1の電界効果トランジス
タと前記第2の電界効果トランジスタを含むことを特徴
とする光電変換装置。 - 【請求項14】 請求項1乃至13のいずれか1項の光
電変換装置と、前記光電変換装置からの信号を記録する
メモリと、前記光電変換装置へタイミング信号を発生す
るタイミング発生部とを有する撮像装置。
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