JP3697164B2 - 走査回路とそれを用いた撮像装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、シフトレジスタとパルス出力回路から構成される走査回路及びその走査回路を用いたデジタルスチルカメラ、ビデオカムコーダ等の撮像装置に関するものである。
【0002】
【従来の技術】
近年、光電変換信号をCCD(電荷結合素子)ではなく、MOSFETトランジスタによって読み出すCMOS型イメージセンサと呼ばれるイメージセンサの研究開発が活発となっている。CMOS型イメージセンサはCMOSロジックLSIプロセスとの親和性により周辺回路のオンチップ化が容易であること、低電圧駆動、低消費電力などの点から、とくに携帯用途向けのイメージセンサとして期待されている。
【0003】
CMOS型イメージセンサの画素に蓄積された光信号を読み出す方法としては、シフトレジスタを基本とする走査回路によって読み出す方法が一般的である。例えば特開平11−112016には、シフトレジスタの各段出力と外部入力パルスの論理演算によって制御信号を生成し、1水平行ごとに画素部のトランジスタに制御信号を印加し、信号蓄積部に読みだすという方法が開示されている。
【0004】
この従来の走査回路を図12に示す。図12の走査回路においては、シフトレジスタの出力φSRによって画素エリアの任意の1行が選択され、外部入力パルスφSEL’との論理演算によって、制御信号φSEL、φRESを生成している。φSELは画素のソースフォロワのオン・オフを制御する選択スイッチ5に供給され、φRESはソースフォロワの入力ノードをリセットするリセットスイッチ4に供給されている。
【0005】
【発明が解決しようとする課題】
図12に示されている従来技術の走査回路においては、シフトレジスタおよびパルス出力回路が同一な電源電圧で動作しているため、出力される複数の制御信号φSEL、φRESが同一の電圧範囲の出力パルスとなっている。このため、従来の固体撮像素子においては、さまざまな制約が存在していた。
【0006】
【課題を解決するための手段】
上記課題を解決するために、本発明の一手段では、シフトレジスタと、前記シフトレジスタの各段にそれぞれ設けられた前記シフトレジスタからのパルスに基づいて複数のパルスを出力するパルス出力回路を有し、
前記パルス出力回路は、前記シフトレジスタからのパルスの電圧範囲を変換するレベル変換回路を含み、前記レベル変換回路は、貫通電流を抑制する貫通電流抑制回路を有し、前記パルス出力回路は、異なる電圧範囲を有する複数のパルスを出力することを特徴とする走査回路を提供する。
【0007】
また、他の手段では、入射光を電気信号に変換して蓄積する光電変換部と、前記光電変換部からの信号を増幅して出力する増幅トランジスタと、前記光電変換部に蓄積されている前記電気信号を前記増幅トランジスタに転送する転送トランジスタと、前記増幅トランジスタの制御電極をリセットするためのリセットトランジスタとをそれぞれ含む複数の画素と、
前記転送トランジスタをオフに切り替えるための、前記転送トランジスタの制御電極に印加する信号レベルを、前記リセットトランジスタをオフに切り替えるための、前記リセットトランジスタの制御電極に印加する信号レベルよりも低くするように制御する走査回路とを有し、
前記走査回路は、シフトレジスタと、前記シフトレジスタの各段にそれぞれ設けられた前記シフトレジスタからのパルスに基づいて複数のパルスを出力するパルス出力回路を有し、前記パルス出力回路は、前記シフトレジスタからのパルスの電圧範囲を変換するレベル変換回路を含み、前記レベル変換回路は、貫通電流を抑制する貫通電流抑制回路を有し、前記パルス出力回路は、異なる電圧範囲を有する複数のパルスを出力することを特徴とする撮像装置を提供する。
【0008】
また、他の手段では、入射光を電気信号に変換して蓄積する光電変換部と、前記光電変換部からの信号を増幅して出力する増幅トランジスタと、前記増幅トランジスタの制御電極をリセットするためのリセットトランジスタと前記増幅トランジスタから信号を出力するように前記増幅トランジスタに所定の電位を供給するための選択トランジスタとをそれぞれ含む複数の画素と、
前記選択トランジスタをオンに切り替えるための、前記選択トランジスタの制御電極に印加する信号レベルを、前記リセットトランジスタをオンに切り替えるための、前記リセットトランジスタの制御電極に印加する信号レベルよりも高くするように制御する走査回路とを有し、
前記走査回路は、シフトレジスタと、前記シフトレジスタの各段にそれぞれ設けられた前記シフトレジスタからのパルスに基づいて複数のパルスを出力するパルス出力回路を有し、前記パルス出力回路は、前記シフトレジスタからのパルスの電圧範囲を変換するレベル変換回路を含み、前記レベル変換回路は、貫通電流を抑制する貫通電流抑制回路を有し、前記パルス出力回路は、異なる電圧範囲を有する複数のパルスを出力することを特徴とする撮像装置を提供する。
【0012】
【発明の実施の形態】
本発明の実施形態について以下に詳細に説明する。なお、以下の実施の形態において、MOS型電界効果トランジスタをMOSFETと記載する。
【0013】
(実施形態1)
本発明の実施形態1について説明する。
【0014】
図1は、複数段からなる走査回路の第n段の単位ブロックを示している。シフトレジスタ単位ブロック21を複数段接続することによって走査回路を構成する。
【0015】
パルス出力回路22は、シフトレジスタ単位ブロック21の出力φSR(n)と、外部入力パルスφB0を入力として、出力パルスφA(n)、φB(n)を生成する。
【0016】
ここで、φSR(n)、φB0、φA(n)は、ハイレベルが共通正電源VDD、ローレベルが共通負電源VSSのパルスであり、φB(n)はハイレベルがVBH、ローレベルがVBLのパルスである。
【0017】
φB(n)が生成される過程を説明する。φSR(n)とφB0の論理積φB1がレベル変換回路23に入力され、VDD〜VSSの電圧範囲からVBH〜VBLの電圧範囲のパルスφB2に変換される。φB2がバッファ24に入力され、最終的に出力パルスφB(n)として出力される。バッファ24はVBH、VBLの2電源によって動作するため、φB(n)はVBH〜VBLのパルスである。
【0018】
一方φA(n)は、φSR(n)を反転したφA1をバッファに入力し、最終的な出力パルスφA(n)となったもので、生成される過程においてパルス電圧範囲のレベル変換はされない。
【0019】
パルス出力回路22中にレベル変換回路23を設けたことにより、電圧範囲の異なる出力パルスφA(n)、φB(n)が生成でき、走査される回路において、特殊な回路動作が可能となる。また、シフトレジスタは単一で済むため、チップ面積縮小につながる。
【0020】
(実施形態2)
本発明の実施形態2について説明する。
【0021】
図2は、複数段からなる走査回路の第n段の単位ブロックを示している。
【0022】
正電源VDD、負電源VSSで動作する前段回路26は、少なくともシフトレジスタ単位ブロックを含むロジック回路である。一方後段回路27は、正電源VDD、負電源VLで動作するロジック回路で、最終的な出力パルスを発生するが、レベル変換回路23が十分な駆動能力を持つ場合は、省略可能である。ここで、2つの負電源の電圧関係は、VSS>VLに設定されている。
【0023】
前段回路26から入力される反転入力φINBは、PMOSFET28とNMOSFET29で構成されるインバータの入力ゲートに印加されており、さらに負電源VLとの間に直列接続されたNMOSFET30のゲートには、φINBと同相であるがレベル変換後の出力φOUTBが帰還されている。
【0024】
φINBのローレベルはVSSであり、VLより高い電圧のため、単純なCMOSインバータだとNMOSFET29が完全にオフしないため、貫通電流が流れてしまう。
【0025】
本実施形態のレベル変換回路23では、ローレベルがVLであるφOUTBを帰還入力されているNMOSFET30が直列接続されていることにより、貫通電流が遮断される。正転入力φINが入力されるPMOSFET31とNMOSFET32によって構成されるCMOSインバ−タも、NMOSFET33が直列に接続され、NMOSFET33のゲ−トにφOUTを入力するようにしたことによって、同様な原理で貫通電流が遮断される。
【0026】
したがって、このレベル変換回路23において、NMOSFET30とNMOSFET31からなる貫通電流抑制回路を設けたことにより、貫通電流による消費電力の増大はなくなる。正電源側でレベルが異なる場合も、本実施例と同様な回路構成によって、貫通電流を抑止できることは明らかである。この貫通電流抑制効果は、多画素の固体撮像素子の走査回路のように、走査回路の段数が多くなればなるほど効果がある。
【0027】
(実施形態3)
本発明の実施形態3を説明する。
【0028】
複数段からなる走査回路の第n段の単位ブロックを示している。
【0029】
上記の実施形態2の走査回路に含まれるレベル変換回路は、貫通電流抑制効果は高いものの、帰還用の配線が必要なため、走査回路全体の面積が大きくなってしまうという問題がある。
【0030】
本発明の実施形態3はこの点を改善したものであり、PMOSFET28とNMOSFET29で構成されるインバータと負電源VL間に直列接続された、ゲート電極とドレイン電極を直結したNMOSFET30によって貫通電流抑制回路を構成している。このように構成することによって、NMOSFET30は貫通電流に対して抵抗として作用する。
【0031】
素子数が少ないことと帰還用の配線が削減できるため、チップ面積縮小効果と貫通電流抑制効果の両立が図れる。
【0032】
なお、本実施形態のレベル変換回路はインバータであるが、インバータを基本とした派生ゲートであるNAND、NORも、図4(a)、(b)に示すように構成することができる。
【0033】
(実施形態4)
本発明の実施形態4について説明する。
【0034】
本実施形態は、図5の走査回路を垂直走査回路として用いた固体撮像素子(図8)に関するものである。図5の走査回路内のレベルシフト回路は、上記で説明した実施形態1から3の走査回路内に含まれるレベルシフト回路23である。
【0035】
図8は、固体撮像素子をあらわし、図5の走査回路を垂直走査回路として駆動したもので、固体撮像素子のダイナミックレンジを改善したものである。
【0036】
図8は単位画素4つ分の配列を図示しているが、画素の個数に特に制限はなく、また2次元的な配列でなくともよい。
【0037】
単位画素中には、光電変換部としてフォトダイオード1、光電変換部で発生した信号を増幅する増幅用MOSFET2、フォトダイオード1から増幅用MOSFET2の入力に信号電荷を転送する転送用MOSFET3が図のように接続されている。
【0038】
また、増幅用MOSFET2の入力をリセットするリセットMOSFET4、画素の出力をオン・オフする選択用MOSFET5が設けられている。
【0039】
図10の駆動パルスタイミングを用いて、本実施形態の固体撮像素子の動作を説明する。本実施形態の固体撮像素子は、垂直走査回路6によって、一行ごとに行選択パルスφSELがハイレベルとなることで、ある行の画素と定電流源9で構成されるソースフォロワ回路が動作状態となり、対応する出力が垂直出力線7上にあらわれる。
【0040】
蓄積期間中リセットパルスφRESはハイレベルとなっており、増幅用MOSFET2の入力はリセットされた状態にあるが、画素の選択期間の間、リセットMOSFET4はオフとなり、増幅用MOSFET2の入力はフローティングの状態になる。
【0041】
固定パターンノイズ除去のため、まずリセット直後の出力が転送ゲート8aを介して信号蓄積部10に記憶される。つづいて、転送パルスφTXがハイレベルとなり、光信号電荷がフォトダイオード1から増幅用MOSFET2の入力に転送される。信号転送後の出力は、転送ゲート8bを介して信号蓄積部9に記憶される。リセット直後の出力と信号転送後の出力の差分をとることで、固体パターンノイズの除去が可能である。
【0042】
この固体撮像素子の画素エリアでのダイナミックレンジを考えると、ダイナミックレンジ上限を規定するリセットレベルは、リセットMOSFET4のゲートハイレベルをVRESH、MOSFETのしきい値をVth、画素ソースフォロワ電源を含む共通正電源をVDDとすると、リセットMOSFET4が5極管領域でリセット動作をしている場合、すなわちVRESH−Vth<VDDの関係が成り立っている場合はVRESH−Vthで表される。
【0043】
一方、3極管領域でリセット動作している場合、すなわちVRESH−Vth>VDDの関係が成り立っている場合はリセットレベルはVDDとなる。従来技術の走査回路においてはVRESH=VDDであるので、リセットレベルはVDD−Vthまでしか上げることができなかったが、本発明の走査回路では、レベル変換回路を内蔵しているため、φRESを電圧範囲VRESH〜VSSのパルスにして従来よりもリセットレベルを高く設定し、ダイナミックレンジを拡大することが可能である。
【0044】
また、電源電圧の異なる複数の走査回路を用いた場合と比較して、チップ面積が大幅に縮小されることは言うまでもない。
【0045】
(実施形態5)
本発明の実施形態5について説明する。
【0046】
本実施形態は、本実施形態は、図6の走査回路を垂直走査回路としてい用いた固体撮像素子(図8)に関するものである。図6の走査回路内のレベルシフト回路は、上記で説明した実施形態1から3の走査回路内に含まれるレベルシフト回路23である。
【0047】
図8は、固体撮像素子をあらわし、図6の走査回路を垂直走査回路として駆動したもので、固体撮像素子の暗電流特性を改善したものである。
【0048】
以下に暗電流特性について説明する。
【0049】
図8に示す単位画素中には、光電変換部としてフォトダイオード1、光電変換部で発生した信号を増幅する増幅用MOSFET2、フォトダイオード1から増幅用MOSFET2の入力に信号電荷を転送する転送用MOSFET3が図のように接続されている。また、増幅用MOSFET2の入力をリセットするリセットMOSFET4、画素の出力をオン・オフする選択用MOSFET5が設けられている。
【0050】
図8の画素構造における暗電流特性を考えた場合、フォトダイオード1内で発生する暗電流成分だけでなく、転送用MOSFET3のゲート電極下で発生する暗電流成分もS/N比に関わってくる。
【0051】
なぜなら、転送用MOSFET3のゲート酸化膜のSi−SiO2界面あるいはそれより下の空乏層で蓄積期間中発生した発生電荷は、フォトダイオード1側に拡散してしまい、信号電荷読み出しの際に信号電荷に重畳され、偽信号として影響するため、S/N比を劣化させる。したがって一般に、光電変換部に隣接してスイッチ用のトランジスタを設ける形式のイメージセンサにおいては、スイッチ部での暗電流を抑制することが画質向上のために必要である。
【0052】
ゲート電極近傍で発生する暗電流を抑制する方法としては、転送スイッチであるMOSFETトランジスタのしきい値を高く設定し、蓄積期間中ゲート電極近傍を十分にホール蓄積状態にすることが考えられる。
【0053】
しかし、しきい値制御のための追加のチャネルドープが必要となりコスト増となるだけでなく、フォトダイオードから転送スイッチ近傍の不純物プロファイルに影響を与えるため、フォトダイオードからの電荷転送特性が悪化し、残像等の問題が発生することがある。とくに、転送直後にフォトダイオードを空乏化させるタイプのCMOSイメージセンサでは、一層影響が大きく、フォトダイオード・転送スイッチ近傍のデバイス構造の設計を困難にしていた。
【0054】
また、通常フォトダイオードに隣接するスイッチ部のMOSFETトランジスタと、それ以外のMOSFETトランジスタは同時に形成されるため、他のトランジスタのしきい値をも上げることになり、回路設計上の困難を増加させる。また、画素ソースフォロワのダイナミックレンジを考えた場合、MOSFETのしきい値をVth、共通な正電源をVDDとすると、ダーク時の出力電圧に相当する垂直出力線上の電圧上限は、VDD−2*Vthで規定される。
【0055】
ここでしきい値Vthが高くなると、この上限は低下するため、垂直出力線上でとり得る信号振幅は圧迫される。
【0056】
MOSFETトランジスタの微細化が進むにつれて、回路に供給される電源電圧は低くなるため、この問題の影響はさらに顕著になってくる。
【0057】
本実施形態においては、転送用MOSFET3のゲートに印加するパルスφTX(n)は、VDD〜VSSの電圧範囲からVDD〜VTXLにレベル変換してある。
【0058】
ここで、VTXLは共通負電源VSSより低く設定してある。これにより、露光・蓄積期間中の転送用MOSFET3のゲート電極下のポテンシャルをコントロールし、ゲート電極下をホール蓄積状態にすることが容易にでき、ゲート電極下で発生する暗電流成分を抑制することができる。
【0059】
一方、φRES(n))のローレベルはVSSのままであるため、次のような効果がある。リセットMOSFET3がオフする瞬間に、リセットMOSFET3のゲート・ソース間容量結合によるクロックリークによって、実施形態4で述べたリセットレベルは、詳細にはVRESH−VthよりさらにΔCKだけ低くなる。このクロックリークによる低下分ΔCKは、φRESのローレベルが低くなるとφRESの振幅が大きくなるため増加する。本実施形態のように、ローレベルがVSSのままであれば、ΔCKが大きくなることはなく、ダイナミックレンジの低下は回避される。
【0060】
また、全行においてφTXがローレベルである蓄積期間中、あるいは1行を除く全行においてφTXがローレベルである読み出し期間において、レベル変換部の貫通電流は無視できない。したがって、実施形態2または3で示したような貫通電流抑制回路を内蔵したレベル変換回路を採用することで、低消費電力化が実現でき、特に効果が高い。
【0061】
(実施形態6)
本発明の実施形態6について説明する。
【0062】
本実施形態は、図7の走査回路を垂直走査回路として用いた固体撮像素子(図9)に関するものである。図7の走査回路内のレベルシフト回路は、上記で説明した実施形態1から3の走査回路内に含まれるレベルシフト回路23である。
【0063】
図9は、固体撮像素子をあらわし、図7の走査回路を垂直走査回路として駆動したもので、リニアリティおよびダイナミックレンジ改善の手法を具体化したものである。選択用MOSFET5が、増幅用MOSFET2と画素部電源VDDの間に接続されている固体撮像素子においては、選択用MOSFET5に印加するゲートハイレベル(VSELH)を、リセットMOSFET4のゲートハイレベル(VDD)より高くすることで、低輝度側のリニアリティが改善し、有効なダイナミックレンジが拡大する。本実施形態においては、図7の走査回路を用いることで、走査回路部分の面積を縮小できる。
【0064】
上記の実施形態4から6では、信号電荷が電子である場合を説明したが、信号電荷がホールである場合でも、極性を反対にすることで同様の効果が得られることは明らかである。また、上記の実施形態4から6で挙げた回路構成または電圧値等に限定されるものではないが、特に電源電圧の低い微細化プロセスになるほど、顕著な効果を持つ。
【0065】
(実施形態7)
図11に基づいて、上記で説明した実施形態4〜6で説明した固体撮像素子を用いた撮像装置について説明する。
【0066】
図11において、101はレンズのプロテクトとメインスイッチを兼ねるバリア、102は被写体の光学像を固体撮像素子104に結像させるレンズ、103はレンズ102を通った光量を可変するための絞り、104はレンズ102で結像された被写体を画像信号として取り込むための固体撮像素子、105は、固体撮像素子104から出力される画像信号を増幅するゲイン可変アンプ部及びゲイン値を補正するためのゲイン補正回路部等を含む撮像信号処理回路、106は固体撮像素子104より出力される画像信号のアナログーディジタル変換を行うA/D変換器、107はA/D変換器106より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、108は固体撮像素子104、撮像信号処理回路105、A/D変換器106、信号処理部107に、各種タイミング信号を出力するタイミング発生部、109は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、110は画像データを一時的に記憶する為のメモリ部、111は記録媒体に記録または読み出しを行うためのインターフェース部、112は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、113は外部コンピュータ等と通信する為のインターフェース部である。
【0067】
次に、前述の構成における撮影時の撮像装置の動作について説明する。
【0068】
バリア1がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にA/D変換器6などの撮像系回路の電源がオンされる。
【0069】
それから、露光量を制御する為に、全体制御・演算部109は絞り103を開放にし、固体撮像素子104から出力された信号はA/D変換器106で変換された後、信号処理部107に入力される。そのデータを基に露出の演算を全体制御・演算部9で行う。
【0070】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部9は絞りを制御する。
【0071】
次に、固体撮像素子104から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部109で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。
【0072】
そして、合焦が確認された後に本露光が始まる。
【0073】
露光が終了すると、固体撮像素子104から出力された画像信号はA/D変換器106でA/D変換され、信号処理部107を通り全体制御・演算部109によりメモリ部に書き込まれる。
【0074】
その後、メモリ部110に蓄積されたデータは、全体制御・演算部109の制御により記録媒体制御I/F部を通り半導体メモリ等の着脱可能な記録媒体112に記録される。
【0075】
また、外部I/F部113を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【0076】
【発明の効果】
以上説明したように、本発明の走査回路は、レベル変換機能を内蔵し電圧範囲の異なる複数のパルスを出力することができることで、走査される対象の回路に対して特別な動作をさせることが可能となる。
【0077】
特にこのような走査回路を固体撮像素子に適用した本発明の固体撮像素子においては、ダイナミックレンジ、暗電流特性の改善された高画質な固体撮像素子が実現できる。
【図面の簡単な説明】
【図1】本発明の実施形態1の走査回路の単位ブロックを示す図である。
【図2】本発明の実施形態2の走査回路の単位ブロックを示す図である。
【図3】本発明の実施形態3の走査回路の単位ブロックを示す図である。
【図4】本発明の実施形態3の走査回路のレベル変換回路と同様な機能を有する他のレベル変換回路を示す図である。
【図5】本発明の実施形態4の走査回路の単位ブロック2段分を示す図である。
【図6】本発明の実施形態5の走査回路の単位ブロック2段分を示す図である。
【図7】本発明の実施形態6の走査回路の単位ブロック2段分を示す図である。
【図8】本発明の実施形態4、実施形態5の固体撮像素子を示す図である。
【図9】本発明の実施形態6の固体撮像素子を示す図である。
【図10】実施形態4の固体撮像素子を駆動する際の駆動タイミングの一部を示した図である。
【図11】実施形態4から5の固体撮像素子を用いた撮像装置を示す図である。
【図12】従来技術の走査回路を示す図である。
【符号の説明】
1 フォトダイオード
2 増幅用MOSFET
3 転送用MOSFET
4 リセットMOSFET
5 選択用MOSFET
6 垂直走査回路
7 垂直出力線
8a、8b 転送ゲート
9 定電流源
10 信号蓄積部
11 水平走査回路
21 シフトレジスタの単位ブロック
22 パルス出力回路
23 レベル変換回路
24、25 バッファ回路
26 レベル変換回路の前段回路
27 レベル変換回路の後段回路
28 インバータを構成するPMOSFET
29 インバータを構成するNMOSFET
30 貫通電流抑制回路を構成するNMOSFET
Claims (8)
- シフトレジスタと、
前記シフトレジスタの各段にそれぞれ設けられた前記シフトレジスタからのパルスに基づいて複数のパルスを出力するパルス出力回路を有し、
前記パルス出力回路は、前記シフトレジスタからのパルスの電圧範囲を変換するレベル変換回路を含み、前記レベル変換回路は、貫通電流を抑制する貫通電流抑制回路を有し、前記パルス出力回路は、異なる電圧範囲を有する複数のパルスを出力することを特徴とする走査回路。 - 前記レベルシフト回路は、相補性インバ−タを含んでおり、前記貫通電流抑制回路は、該相補性インバータを貫通する電流を抑制することを特徴とする請求項1に記載の走査回路。
- 前記貫通電流抑制回路は、前記相補性インバ−タと電源の間に直列に接続されたトランジスタを含み、前記トランジスタは、前記パルス出力回路で生成されたレベルの変換後のパルスによって制御されることを特徴とする請求項2に記載の走査回路。
- 入射光を電気信号に変換して蓄積する光電変換部と、前記光電変換部からの信号を増幅して出力する増幅トランジスタと、前記光電変換部に蓄積されている前記電気信号を前記増幅トランジスタに転送する転送トランジスタと、前記増幅トランジスタの制御電極をリセットするためのリセットトランジスタとをそれぞれ含む複数の画素と、
前記転送トランジスタをオフに切り替えるための、前記転送トランジスタの制御電極に印加する信号レベルを、前記リセットトランジスタをオフに切り替えるための、前記リセットトランジスタの制御電極に印加する信号レベルよりも低くするように制御する走査回路とを有し、
前記走査回路は、シフトレジスタと、前記シフトレジスタの各段にそれぞれ設けられた前記シフトレジスタからのパルスに基づいて複数のパルスを出力するパルス出力回路を有し、前記パルス出力回路は、前記シフトレジスタからのパルスの電圧範囲を変換するレベル変換回路を含み、前記レベル変換回路は、貫通電流を抑制する貫通電流抑制回路を有し、前記パルス出力回路は、異なる電圧範囲を有する複数のパルスを出力することを特徴とする撮像装置。 - 前記走査回路は、前記転送トランジスタの制御電極と前記リセットトランジスタの制御電極に同振幅のパルスを印加することを特徴とする請求項4に記載の撮像装置。
- 入射光を電気信号に変換して蓄積する光電変換部と、前記光電変換部からの信号を増幅して出力する増幅トランジスタと、前記増幅トランジスタの制御電極をリセットするためのリセットトランジスタと前記増幅トランジスタから信号を出力するように前記増幅トランジスタに所定の電位を供給するための選択トランジスタとをそれぞれ含む複数の画素と、
前記選択トランジスタをオンに切り替えるための、前記選択トランジスタの制御電極に印加する信号レベルを、前記リセットトランジスタをオンに切り替えるための、前記リセットトランジスタの制御電極に印加する信号レベルよりも高くするように制御する走査回路とを有し、
前記走査回路は、シフトレジスタと、前記シフトレジスタの各段にそれぞれ設けられた前記シフトレジスタからのパルスに基づいて複数のパルスを出力するパルス出力回路を有し、前記パルス出力回路は、前記シフトレジスタからのパルスの電圧範囲を変換するレベル変換回路を含み、前記レベル変換回路は、貫通電流を抑制する貫通電流抑制回路を有し、前記パルス出力回路は、異なる電圧範囲を有する複数のパルスを出力することを特徴とする撮像装置。 - 前記走査回路は、前記転送トランジスタの制御電極と前記リセットトランジスタの制御電極に同振幅のパルスを印加することを特徴とする請求項6に記載の撮像装置。
- 前記複数の画素に光を結像されるレンズと、前記複数の画素からの信号をディジタル信号に変換するためにアナログ・ディジタル変換回路と、前記アナログ・ディジタル変換回路からの信号を処理する信号処理回路とを有することを特徴とする請求項4乃至7のいずれか1項に記載の撮像装置。
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