JP7299680B2 - 撮像装置及び撮像システム - Google Patents

Description

本発明は、撮像装置及び撮像システムに関する。

特許文献１には、１つの画面を複数の画素ブロックに分割し、画素ブロック毎に動きを検出してそれぞれ露光時間を制御するように構成した撮像装置が記載されている。

特開２００６－１９７１９２号公報

しかしながら、特許文献１に記載の撮像装置では、任意の一つの画素ブロックが全体的に暗い中、輝点を持つような被写体が移動するような場合、その被写体に合わせて露光時間が短くなるように制御される。そのため、その画素ブロックの背景は露光時間が短くなった影響で更に暗くなり、黒潰れする虞があった。また、任意の一つの画素ブロックが全体的に明るい中、暗い被写体が移動する場合、その被写体に合わせて露光時間が長くなるように制御される。そのため、その画素ブロックの背景は露光時間が長くなった影響で更に明るくなり、白飛びする虞があった。したがって、特許文献１に記載の撮像装置においては、画素ブロック毎に適正に露光時間を決めたとしても、背景から被写体に渡って適正な画像を取得するのは困難であった。

本発明の目的は、画素ブロック毎に露光時間を制御可能な撮像装置及び撮像システムであって、被写体から背景に渡って黒潰れや白飛びを抑制し、動体検出精度の低下を防止しうる撮像装置及び撮像システムを提供することにある。

本発明の一観点によれば、複数の行及び複数の列を形成するように配され、各々が光電変換部を有する複数の画素と、前記複数の画素における電荷の蓄積時間を制御する制御部と、前記光電変換部にて生成された電荷に基づく信号を増幅する増幅部と、を有し、前記複数の画素は、それぞれが複数の画素を含む複数の画素ブロックに分けられており、前記増幅部は、１フレームに対応する信号として、前記複数の画素ブロックの１つの画素ブロックに対して、異なるゲインで増幅された複数の信号を出力するように構成されており、前記制御部は、前記１フレームの前に前記複数の画素ブロックの各々に属する画素から取得した信号のレベルに基づいて、前記複数の画素ブロックに対して、各々の前記蓄積時間の長さを設定するように構成されており、前記複数の画素ブロックに含まれる第１ブロックの前記１フレームにおける前記蓄積時間の長さは、前記複数の画素ブロックに含まれる第２ブロックの前記１フレームにおける前記蓄積時間の長さよりも長く、前記第１ブロックに含まれる画素の一部から出力される信号に対して前記増幅部が与えるゲインと、前記第１ブロックに含まれる画素のその他の一部から出力される信号に対して前記増幅部が与えるゲインとが異なっており、前記第２ブロックに含まれる画素の一部から出力される信号に対して前記増幅部が与えるゲインと、前記第２ブロックに含まれる画素のその他の一部から出力される信号に対して前記増幅部が与えるゲインとが異なっている撮像装置が提供される。

また、本発明の他の一観点によれば、複数の行及び複数の列を形成するように配され、各々が光電変換部を有する複数の画素と、前記複数の画素における電荷の蓄積時間を制御する制御部と、前記画素において生成されるアナログ信号に対してアナログデジタル（ＡＤ）変換を行うＡＤ変換部と、を有し、前記複数の画素は、それぞれが複数の画素を含む複数の画素ブロックに分けられており、前記制御部は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、前記ＡＤ変換部は、１フレームの蓄積時間に対応する信号として、前記複数の画素ブロックの１つの画素ブロックに対して、異なる変換ゲインのＡＤ変換によって得られた複数のデジタル信号を出力するように構成されている撮像装置が提供される。

また、本発明の更に他の一観点によれば、複数の行及び複数の列を形成するように配され、各々が光電変換部を有する複数の画素と、前記複数の画素における電荷の蓄積時間を制御する制御部と、前記画素において生成されるアナログ信号に対してアナログデジタル（ＡＤ）変換を行うＡＤ変換部と、を有し、前記複数の画素は、それぞれが複数の画素を含む複数の画素ブロックに分けられており、前記制御部は、前記複数の画素ブロック毎に前記蓄積時間を制御するように構成されており、前記ＡＤ変換部は、１フレームの蓄積時間に対応するする信号として、前記複数の画素ブロックの１つの画素ブロックに対して、傾きの異なる複数のランプ信号を用いたＡＤ変換によって得られた複数のデジタル信号を出力するように構成されている撮像装置が提供される。

本発明によれば、画素ブロック毎に露光時間を制御可能な撮像装置及び撮像システムにおいて、被写体から背景に渡って黒潰れや白飛びを抑制し、動体検出精度の低下を防止することができる。

本発明の第１実施形態による撮像装置の概略構成を示すブロック図である。 本発明の第１実施形態による撮像装置における画素部の構成例を示すブロック図である。 本発明の第１実施形態による撮像装置における画素の構成例を示す回路図である。 本発明の第１実施形態による撮像装置における各ブロックの配置例を示す概略図である。 本発明の第１実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。 本発明の第１実施形態による撮像装置における画素ブロック内制御部の構成例を示す回路図である。 画素部内の各画素ブロックにおける露光時間を模式的に表した図である。 本発明の第１実施形態による撮像装置の駆動方法を示すタイミングチャート（その１）である。 本発明の第１実施形態による撮像装置における増幅部及び列ＡＤ変換部の構成例を示す概略図である。 本発明の第１実施形態による撮像装置の駆動方法を示すタイミングチャート（その２）である。 本発明の第２実施形態による撮像装置における増幅部の構成例を示す回路図である。 本発明の第２実施形態による撮像装置の駆動方法を示すタイミングチャートである。 本発明の第３実施形態による撮像装置の概略構成を示すブロック図である。 本発明の第３実施形態による撮像装置における画素の構成例を示す回路図である。 本発明の第３実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。 本発明の第３実施形態による撮像装置における画素ブロック内制御部の構成例を示す回路図である。 本発明の第３実施形態による撮像装置の駆動方法を示すタイミングチャートである。 本発明の第４実施形態による撮像装置における画素の構成例を示す回路図である。 本発明の第４実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。 本発明の第４実施形態による撮像装置における画素ブロック内制御部の構成例を示す回路図である。 本発明の第４実施形態による撮像装置の駆動方法を示すタイミングチャートである。 本発明の第５実施形態による撮像装置における増幅部及び列ＡＤ変換部の構成例を示す概略図である。 本発明の第５実施形態による撮像装置の駆動方法を示すタイミングチャートである。 本発明の第６実施形態による撮像装置における増幅部及び列ＡＤ変換部の構成例を示す概略図である。 本発明の第６実施形態による撮像装置の駆動方法を示すタイミングチャートである。 本発明の第７実施形態による撮像装置における増幅部の構成例を示す概略図である。 本発明の第８実施形態による撮像装置における増幅部の構成例を示す概略図である。 本発明の第９実施形態による撮像システムの概略構成を示すブロック図である。 本発明の第９実施形態による撮像システムの駆動方法を示すフローチャートである。 本発明の第１０実施形態による撮像システム及び移動体の構成例を示す図である。

［第１実施形態］
本発明の第１実施形態による撮像装置の概略構成について、図１乃至図６を用いて説明する。図１は、本実施形態による撮像装置の概略構成を示すブロック図である。図２は、本実施形態による撮像装置における画素部の構成例を示すブロック図である。図３は、本実施形態による撮像装置における画素の構成例を示す回路図である。図４は、本実施形態による撮像装置におけるブロックの配置例を示す概略図である。図５は、本実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。図６は、本実施形態による撮像装置における画素ブロック内制御部の構成例を示す回路図である。

本実施形態による撮像装置１０００は、図１に示すように、画素部１と、垂直走査部２と、水平領域制御部３と、タイミング生成部４と、増幅部５と、列ＡＤ変換部６と、水平走査部７と、信号出力部８と、を有する。

画素部１は、後述するように、複数の行及び複数の列に渡って２次元状に配された複数の画素を有する。垂直走査部２は、画素部１の画素に対して行単位で駆動信号を与える動作（垂直走査）を行うための制御回路部である。水平領域制御部３は、水平方向に並んだ画素ブロックに対して列単位で有効／非有効信号を与える制御回路部である。

増幅部５は、画素部１から出力される信号を所定のゲインで増幅する増幅回路を有する。増幅部５は、画素部１から出力される信号に対して、複数種類のゲインの中から選択される任意のゲインで増幅できるように構成されている。列ＡＤ変換部６は、後述するように、増幅部５により増幅された信号に対してＡＤ変換処理を行うＡＤ変換回路と、ＡＤ変換処理後のデジタル信号を一時的に保持するメモリ（ラインメモリ）と、を有する。水平走査部７は、列ＡＤ変換部６に対してアドレスを指定する制御信号を出力し、アドレス指定された列のデジタル信号を信号出力部８へと出力するための制御回路部である。信号出力部８は、列ＡＤ変換部６から出力された信号に対して所定の処理を行い、外部のプロトコルに準拠した信号として外部に出力する機能を備える。

タイミング生成部４には、外部からの入力により撮像装置１０００の基準駆動が与えられ、また、外部との通信によって撮像装置１０００の各種設定が与えられる。タイミング生成部４は、外部から与えられた設定に基づき、垂直走査部２、水平領域制御部３、増幅部５、列ＡＤ変換部６及び水平走査部７に対して、動作タイミングを制御するタイミング信号を供給する。

画素部１は、図２に示すように、２次元状に配された複数の画素ブロック１０，１１，１２，１３…を有する。複数の画素ブロック１０，１１，１２，１３…の各々は、複数の行及び複数の列に渡って２次元状に配された複数の画素１００と、画素ブロック内制御部１４と、を有する。画素ブロック内制御部１４は、垂直走査部２及び水平領域制御部３からの制御信号をもとに、その画素ブロック内制御部１４が属する画素ブロックの画素１００に対して、信号電荷の蓄積時間（露光時間）の制御や読み出しの制御を行う。すなわち、画素ブロック内制御部１４は、垂直走査部２及び水平領域制御部３とともに画素部１を制御する制御部を構成する。

画素１００は、図３に示すように、光電変換部ＰＤと、転送トランジスタＭ１と、リセットトランジスタＭ３と、増幅トランジスタＭ４と、選択トランジスタＭ５と、を有する。

光電変換部ＰＤは、例えばフォトダイオードである。光電変換部ＰＤを構成するフォトダイオードは、アノードが接地ノードに接続され、カソードが転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ３のソース及び増幅トランジスタＭ４のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ３のソース及び増幅トランジスタＭ４のゲートの接続ノードは、いわゆるフローティングディフュージョン（ＦＤ）ノードである（図中、「ＦＤ」と表記する。）。ＦＤノードに結合する容量成分は、光電変換部ＰＤから転送される電荷の保持部として機能するとともに、電荷電圧変換部としても機能する。リセットトランジスタＭ３のドレイン及び増幅トランジスタＭ４のドレインは、電圧ＶＤＤを供給する電源ノードに接続されている。増幅トランジスタＭ４のソースは、選択トランジスタＭ５のドレインに接続されている。選択トランジスタＭ５のソースは、垂直出力線１０６に接続されている。垂直出力線１０６には、図示しない電流源が接続されている。

光電変換部ＰＤは、入射光をその光量に応じた量の電荷に変換（光電変換）するとともに、生じた電荷を蓄積する。転送トランジスタＭ１は、オンすることにより光電変換部ＰＤの電荷をＦＤノードに転送する。ＦＤノードは、その容量による電荷電圧変換によって、光電変換部ＰＤから転送された電荷の量に応じた電圧となる。増幅トランジスタＭ４は、ドレインに電圧ＶＤＤが供給され、ソースに選択トランジスタＭ５を介して図示しない電流源からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ４は、ＦＤノードの電圧に基づく信号を、選択トランジスタＭ５を介して垂直出力線１０６に出力する。リセットトランジスタＭ３は、オンすることによりＦＤノードを電圧ＶＤＤに応じた電圧にリセットする。

本実施形態による撮像装置１０００は、例えば図４（ａ）及び図４（ｂ）に示すように、図１及び図２に示す各ブロックを２つの半導体基板２１０，２２０に作り分け、これら半導体基板２１０，２２０を接合することより構成することが可能である。半導体基板２１０と半導体基板２２０とは、例えばバンプ電極や貫通電極等の導電部材を介して互いに電気的に接続されうる。

図４（ａ）は、図１及び図２に示す各ブロックのうち、画素ブロック内制御部１４のみを下側の半導体基板２２０に配し、その他のブロックを上側の半導体基板２１０に配した構成例である。画素１００と画素ブロック内制御部１４とを別々の半導体基板２１０，２２０に配置することで、画素ブロック内制御部１４の配置に影響されることなく、複数の画素ブロックに含まれる複数の画素１００を画素部１内に均等に配置することが可能である。

図４（ａ）に示す構成例では、上側の半導体基板２１０にある垂直走査部２からの制御信号と、同じく上側の半導体基板２１０にある水平領域制御部３からの制御信号とが、下側の半導体基板２２０にある画素ブロック内制御部１４へと送られる。画素ブロック内制御部１４にてデコードされた制御信号は、再び上側の半導体基板２１０へと送られ、画素部１の画素１００を駆動する。画素部１からの出力信号は、そのまま上側の半導体基板２１０にある増幅部５及び列ＡＤ変換部６にて処理される。その後、同じく上側の半導体基板２１０にある水平走査部７にてアドレス指定された列のデジタル信号が、上側の半導体基板２１０にある信号出力部８にて信号処理され、撮像装置１０００の外部へと出力される。

図４（ｂ）は、図１及び図２に示す各ブロックのうち、画素部１の画素１００のみを上側の半導体基板２１０に配し、画素部１の画素ブロック内制御部１４及びその他のブロックを下側の半導体基板２２０に配した構成例である。この構成例においても、画素１００と画素ブロック内制御部１４とを別々の半導体基板２１０，２２０に配置している。

図４（ｂ）に示す構成例では、下側の半導体基板２２０にある垂直走査部２からの制御信号と、同じく下側の半導体基板２２０にある水平領域制御部３からの制御信号とが、そのまま下側の半導体基板２２０にある画素ブロック内制御部１４へと送られる。画素ブロック内制御部１４にてデコードされた制御信号は、上側の半導体基板２１０へと送られ、上側の半導体基板２１０にある画素部１の画素１００を駆動する。画素部１からの出力信号は、下側の半導体基板２２０へと送られ、下側の半導体基板２２０にある増幅部５及び列ＡＤ変換部６にて処理される。その後、同じく下側の半導体基板２２０にある水平走査部７にてアドレス指定された列のデジタル信号が、下側の半導体基板２２０にある信号出力部８にて信号処理され、撮像装置１０００の外部へと出力される。

次に、画素ブロック１０，１１，１２，１３と垂直走査部２及び水平領域制御部３との間の接続例について、図５を用いて説明する。なお、説明の簡略化のため、図５には４つの画素ブロック１０，１１，１２，１３のみを示しているが、画素部１が有する画素ブロックの数はこれに限定されるものではない。また、図５には画素ブロック１０，１１，１２，１３の各々が２行×２列の行列状に配された４つの画素１００を有する場合を示しているが、画素ブロック１０，１１，１２，１３の各々が有する画素１００の数はこれに限定されるものではない。

垂直走査部２は、タイミング生成部４から与えられる垂直行アドレス信号（図示せず）をデコードし、制御信号ｐｔｘ［ｎ］，ｐｒｅｓ［ｎ］，ｐｓｅｌ［ｎ］を生成する。ここで、各制御信号の末尾の添え字［ｎ］は、垂直行アドレスの値を表しており、任意の整数で構わない。図５には、垂直行アドレス［０］～［３］に対応する制御信号として、制御信号ｐｔｘ［０］～ｐｔｘ［３］，ｐｒｅｓ［０］～ｐｒｅｓ［３］，ｐｓｅｌ［０］～ｐｓｅｌ［３］を示している。

制御信号ｐｔｘ［ｎ］，ｐｒｅｓ［ｎ］，ｐｓｅｌ［ｎ］は、垂直行アドレス毎に配された制御線１６を介して、垂直行アドレス［ｎ］に対応する行に配された画素１００を含む画素ブロックに供給される。各々の制御線１６は、第１の方向（水平方向或いは行方向）に延在して配されており、垂直行アドレスを共通にする画素ブロック内制御部１４或いは画素１００に共通の信号線をなしている。

制御信号ｐｔｘ［ｎ］は、垂直行アドレス［ｎ］に対応する行に配された画素ブロックの画素ブロック内制御部１４に与えられる。すなわち、制御信号ｐｔｘ［０］，ｐｔｘ［１］は、垂直行アドレス［０］，［１］に対応する行に配された画素ブロック１０，１１の画素ブロック内制御部１４に与えられる。制御信号ｐｔｘ［２］，ｐｔｘ［３］は、垂直行アドレス［２］，［３］に対応する行に配された画素ブロック１２，１３の画素ブロック内制御部１４に与えられる。

制御信号ｐｒｅｓ［ｎ］及び制御信号ｐｓｅｌ［ｎ］は、垂直行アドレス［ｎ］に対応する行に配された画素１００に与えられる。すなわち、制御信号ｐｒｅｓ［０］，ｐｓｅｌ［０］は、画素ブロック１０，１１に属する画素１００のうち、垂直行アドレス［０］に対応する行に配された画素１００に与えられる。制御信号ｐｒｅｓ［１］，ｐｓｅｌ［１］は、画素ブロック１０，１１に属する画素１００のうち、垂直行アドレス［１］に対応する行に配された画素１００に与えられる。制御信号ｐｒｅｓ［２］，ｐｓｅｌ［２］は、画素ブロック１２，１３に属する画素１００のうち、垂直行アドレス［２］に対応する行に配された画素１００に与えられる。制御信号ｐｒｅｓ［３］，ｐｓｅｌ［３］は、画素ブロック１２，１３に属する画素１００のうち、垂直行アドレス［３］に対応する行に配された画素１００に与えられる。

水平領域制御部３は、タイミング生成部４から与えられる信号（図示せず）に基づいて、制御信号ｈｂｌｋ＿ｌ［ｍ］，ｈｂｌｋ＿ｓ［ｍ］を生成する。ここで、各制御信号の末尾の添え字［ｍ］は、水平ブロックアドレスの値を表しており、任意の整数で構わない。図５には、水平ブロックアドレス［０］～［１］に対応する制御信号として、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］を示している。ここで、制御信号ｈｂｌｋ＿ｌ［ｍ］は、長秒露光の制御時に有効になる制御信号である。また、制御信号ｈｂｌｋ＿ｓ［ｍ］は、短秒露光の制御時に有効になる制御信号である。

なお、本明細書において「長秒露光」とは、画素ブロック毎に画素１００の光電変換部ＰＤの露光時間が定められる場合において、相対的に長い露光時間の間、信号電荷の蓄積を行う動作を言うものとする。また、「短秒露光」とは、画素ブロック毎に画素１００の光電変換部ＰＤの露光時間が定められる場合において、相対的に短い露光時間の間、信号電荷の蓄積を行う動作を言うものとする。本実施形態では簡略化のため露光時間が２種類である場合について説明するが、露光時間は３種類以上であってもよい。この場合、露光時間の長さの種類に応じて、水平ブロックアドレス毎の制御信号ｈｂｌｋの数は増加する。

制御信号ｈｂｌｋ＿ｌ［ｍ］，ｈｂｌｋ＿ｓ［ｍ］は、水平ブロックアドレス毎に配された制御線１７を介して、対応する水平ブロックアドレス［ｍ］に属する画素ブロックに供給される。各々の制御線１７は、第１の方向と交差する第２の方向（垂直方向或いは列方向）に延在して配されており、水平ブロックアドレスを共通にする画素ブロックに共通の信号線をなしている。

制御信号ｈｂｌｋ＿ｌ［ｍ］，ｈｂｌｋ＿ｓ［ｍ］は、対応する水平ブロックアドレス［ｍ］に属する画素ブロックの画素ブロック内制御部１４に与えられる。すなわち、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］は、水平ブロックアドレス［０］に属する画素ブロック１０，１２の画素ブロック内制御部１４に与えられる。制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］は、水平ブロックアドレス［１］に属する画素ブロック１１，１３の画素ブロック内制御部１４に与えられる。

画素ブロック１０，１１，１２，１３の各々の画素ブロック内制御部１４は、制御信号ｐｔｘ［ｎ］，ｈｂｌｋ＿ｌ［ｍ］，ｈｂｌｋ＿ｓ［ｍ］に基づいて、制御信号ｔｘ［ｍ，ｎ］を生成する。制御信号ｔｘ［ｍ，ｎ］は、水平ブロックアドレス［ｍ］及び垂直行アドレス［ｎ］に対応する画素ブロック内の画素１００に与えられる。すなわち、画素ブロック１０の画素１００のうち垂直行アドレス［０］に対応する行には配された画素１００には、制御信号ｔｘ［０，０］が与えられる。画素ブロック１０の画素１００のうち垂直行アドレス［１］に対応する行に配された画素１００には、制御信号ｔｘ［０，１］が与えられる。画素ブロック１１の画素１００のうち垂直行アドレス［０］に対応する行に配された画素１００には、制御信号ｔｘ［１，０］が与えられる。画素ブロック１１の画素１００のうち垂直行アドレス［１］に対応する行に配された画素１００には、制御信号ｔｘ［１，１］が与えられる。画素ブロック１２の画素１００のうち垂直行アドレス［２］に対応する行に配された画素１００には、制御信号ｔｘ［０，２］が与えられる。画素ブロック１２の画素１００のうち垂直行アドレス［３］に対応する行に配された画素１００には、制御信号ｔｘ［０，３］が与えられる。画素ブロック１３の画素１００のうち垂直行アドレス［２］に対応する行に配された画素１００には、制御信号ｔｘ［１，２］が与えられる。画素ブロック１３の画素１００のうち垂直行アドレス［３］に対応する行に配された画素１００には、制御信号ｔｘ［１，３］が与えられる。

次に、画素ブロック内制御部１４の構成例について、図６を用いて説明する。画素ブロック内制御部１４は、例えば図６に示す回路により構成されうる。

画素ブロック１０の画素ブロック内制御部１４は、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］，ｐｔｘ［０］を入力として、制御信号ｔｘ［０，０］を出力する。制御信号ｔｘ［０，０］は、制御信号ｈｂｌｋ＿ｌ［０］又は制御信号ｈｂｌｋ＿ｓ［０］がハイレベルのときに制御信号ｐｔｘ［０］がハイレベルになることで、ハイレベルとなる。また、画素ブロック１０の画素ブロック内制御部１４は、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］，ｐｔｘ［１］を入力として、制御信号ｔｘ［０，１］を出力する。制御信号ｔｘ［０，１］は、制御信号ｈｂｌｋ＿ｌ［０］又は制御信号ｈｂｌｋ＿ｓ［０］がハイレベルのときに制御信号ｐｔｘ［１］がハイレベルになることで、ハイレベルとなる。

また、画素ブロック１１の画素ブロック内制御部１４は、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］，ｐｔｘ［０］を入力として、制御信号ｔｘ［１，０］を出力する。制御信号ｔｘ［１，０］は、制御信号ｈｂｌｋ＿ｌ［１］又は制御信号ｈｂｌｋ＿ｓ［１］がハイレベルのときに制御信号ｐｔｘ［０］がハイレベルになることで、ハイレベルとなる。また、画素ブロック１１の画素ブロック内制御部１４は、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］，ｐｔｘ［１］を入力として、制御信号ｔｘ［１，１］を出力する。制御信号ｔｘ［１，１］は、制御信号ｈｂｌｋ＿ｌ［１］又は制御信号ｈｂｌｋ＿ｓ［１］がハイレベルのときに制御信号ｐｔｘ［１］がハイレベルになることで、ハイレベルとなる。

画素ブロック内制御部１４におけるこのような演算を実現する回路は特に限定されるものではないが、例えば図６に示す論理回路によって構成することができる。図６に示す論理回路は、制御信号ｈｂｌｋ＿ｌ［ｍ］，ｐｔｘ［ｎ］の論理積をとるＡＮＤゲートと、制御信号ｈｂｌｋ＿ｓ［ｍ］，ｐｔｘ［ｎ］の論理積をとるＡＮＤゲートと、これらの出力の論理和をとるＯＲゲートと、を含む。ＯＲゲートの出力が、制御信号ｔｘ［ｍ，ｎ］となる。

画素ブロック内制御部１４をこのように構成することで、制御信号ｈｂｌｋ＿ｌ［ｍ］，ｈｂｌｋ＿ｓ［ｍ］の信号レベルに応じて、垂直走査部２から供給される制御信号ｐｔｘ［ｎ］を画素１００に伝えるか否かを画素ブロック毎に制御することができる。

このようにして、画素ブロック内制御部１４により、画素１００に与えられる制御信号ｔｘ［ｍ，ｎ］が生成される。垂直走査部２が生成する制御信号ｐｒｅｓ［ｎ］，ｐｓｅｌ［ｎ］は、制御信号ｒｅｓ［ｎ］，ｓｅｌ［ｎ］として、垂直行アドレス［ｎ］に対応する行に配された画素１００にそのまま与えられる。図３に示したように、制御信号ｔｘ［ｍ，ｎ］は、転送トランジスタＭ１のゲートに与えられる。制御信号ｒｅｓ［ｎ］は、リセットトランジスタＭ３のゲートに与えられる。制御信号ｓｅｌ［ｎ］は、選択トランジスタＭ５のゲートに与えられる。

次に、本実施形態による撮像装置の駆動方法について、図７乃至図１０を用いて説明する。図７は、画素部内の各画素ブロックにおける露光時間を模式的に表した図である。図８及び図１０は、本実施形態による撮像装置の駆動方法を示すタイミングチャートである。図９は、本実施形態による撮像装置における増幅部及び列ＡＤ変換部の構成例を示す概略図である。

ここでは、画素部１の画素ブロック毎に露光時間を制御する一例として、図７に示すような動作を想定する。すなわち、図７は、画素部１のうち、全体的に明るい画素ブロック１０及び画素ブロック１３に対しては短秒露光の制御を行い、全体的に暗い画素ブロック１１及び画素ブロック１２に対しては長秒露光の制御を行うことを示している。

次に、図７の駆動を実現するための撮像装置１０００の具体的な駆動例について、図８を用いて説明する。図８には、これまでに説明した制御信号に加えて、撮像装置１０００を駆動するための基準タイミング信号である水平同期信号ＨＤ及び垂直同期信号ＶＤを示している。水平同期信号ＨＤにおいて、隣接するパルスとパルスの間の期間が１ＨＤ期間である。この１ＨＤ期間において１行分の画素駆動が行われ、撮像装置の画素出力までが行われる。垂直同期信号ＶＤにおいて、隣接するパルスとパルスの間の期間が１ＶＤ期間である。１ＶＤ期間が１フレーム分の画素出力を行う期間に相当する。

図８には、連続する３フレーム分の動作を示している。この３フレームのうち、第１フレームが長秒露光のためのシャッタ動作を行うフレームであり、第２フレームが短秒露光のためのシャッタ動作を行うフレームであり、第３フレームが画素部１から画素信号を読み出すための読み出し動作を行うフレームである。

まず、長秒露光のためのシャッタ動作を行うフレームである第１フレームについて説明する。第１フレームは、図８において、概ね時刻ｔ１から時刻ｔ８までの期間である。

時刻ｔ１よりも前の期間において、制御信号ｐｒｅｓ［０］，ｐｒｅｓ［１］，ｐｒｅｓ［２］，ｐｒｅｓ［３］はハイレベルであり、その他の制御信号はローレベルであるものとする。

時刻ｔ１において、外部からタイミング生成部４に供給される垂直同期信号ＶＤ及び水平同期信号ＨＤがハイレベルとなり、第１フレームの第１ＨＤ期間が開始する。第１ＨＤ期間は、垂直行アドレス［０］に対応する行の画素１００を駆動する期間である。第１フレームは長秒露光のためのシャッタ動作を行う期間であり、第１ＨＤ期間では制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］が制御され、制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］はローレベルのまま保持される。

垂直行アドレス［０］に対応する行の画素１００が属する画素ブロックは、図７に示すように、短秒露光が行われる画素ブロック１０と、長秒露光が行われる画素ブロック１１である。第１フレームは長秒露光のためのシャッタ動作を行う期間であるため、短秒露光が行われる画素ブロック１０の画素１００は駆動せず、長秒露光が行われる画素ブロック１１の画素１００を駆動する。すなわち、時刻ｔ１において水平同期信号ＨＤがハイレベルになると、水平領域制御部３は、水平同期信号ＨＤに同期して制御信号ｈｂｌｋ＿ｌ［１］をローレベルからハイレベルへと制御し、制御信号ｈｂｌｋ＿ｌ［０］はローレベルのまま維持する。

次いで、時刻ｔ２において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をハイレベルに制御する。これにより、画素ブロック１０の画素ブロック内制御部１４は、図６の論理回路に従い、ローレベルの制御信号ｔｘ［０，０］を出力する。また、画素ブロック１１の画素ブロック内制御部１４は、図６の論理回路に従い、ハイレベルの制御信号ｔｘ［１，０］を出力する。

これにより、画素ブロック１０の垂直行アドレス［０］に対応する行の画素１００では何も動作しない一方、画素ブロック１１の垂直行アドレス［０］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［０］はハイレベルであり、垂直行アドレス［０］に対応する行の画素１００のリセットトランジスタＭ３もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ３及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［０］をハイレベルからローレベルへと制御する。これにより、画素ブロック１１の画素ブロック内制御部１４から出力される制御信号ｔｘ［１，０］も、ローレベルに戻る。制御信号ｔｘ［１，０］がローレベルに遷移するタイミングが、画素ブロック１１の垂直行アドレス［０］に対応する行の画素１００の光電変換部ＰＤにおいて露光期間が開始するタイミングとなる。

時刻ｔ２以降、次に水平同期信号ＨＤがハイレベルになるタイミングにおいて、第１フレームの第２ＨＤ期間が開始する。第２ＨＤ期間は、垂直行アドレス［１］に対応する行の画素１００を駆動する期間である。前述のように、第１フレームは長秒露光のためのシャッタ動作を行う期間であり、第２ＨＤ期間においても制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］が制御され、制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］の信号はローレベルのまま維持される。

垂直行アドレス［１］に対応する行の画素１００が属する画素ブロックは、短秒露光が行われる画素ブロック１０と、長秒露光が行われる画素ブロック１１である。すなわち、垂直行アドレス［０］に対応する行と垂直行アドレス［１］に対応する行とは、同じ画素ブロック１０，１１に属している。したがって、第２ＨＤ期間において垂直行アドレス［１］に対応する行に対して行う動作は、第１ＨＤ期間において垂直行アドレス［０］に対応する行に対して行った動作と同様である。

具体的には、第１ＨＤ期間から引き続き、制御信号ｈｂｌｋ＿ｌ［１］はハイレベルのまま維持され、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］はローレベルのまま維持される。

時刻ｔ３において、垂直走査部２は、垂直行アドレス［１］に対応する行の制御信号ｐｔｘ［１］をハイレベルに制御する。これにより、画素ブロック１０の画素ブロック内制御部１４は、図６の論理回路に従い、ローレベルの制御信号ｔｘ［０，１］を出力する。また、画素ブロック１１の画素ブロック内制御部１４は、図６の論理回路に従い、ハイレベルの制御信号ｔｘ［１，１］を出力する。

これにより、画素ブロック１０の垂直行アドレス［１］に対応する行の画素１００では何も動作しない一方、画素ブロック１１の垂直行アドレス［１］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［１］はハイレベルであり、垂直行アドレス［１］に対応する行の画素１００のリセットトランジスタＭ３もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ３及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［１］をハイレベルからローレベルへと制御する。これにより、画素ブロック１１の画素ブロック内制御部１４から出力される制御信号ｔｘ［１，１］も、ローレベルに戻る。制御信号ｔｘ［１，１］がローレベルに遷移するタイミングが、画素ブロック１１の垂直行アドレス［１］に対応する行の画素１００の光電変換部ＰＤにおいて露光期間が開始するタイミングとなる。

時刻ｔ４において、水平同期信号ＨＤがハイレベルとなり、第１フレームの第３ＨＤ期間が開始する。第３ＨＤ期間は、垂直行アドレス［２］に対応する行の画素１００を駆動する期間である。前述のように、第１フレームは長秒露光のためのシャッタ動作を行う期間であり、第３ＨＤ期間においても制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］が制御され、制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］の信号はローレベルのまま保持される。

垂直行アドレス［２］に対応する行の画素１００が属する画素ブロックは、図７に示すように、長秒露光が行われる画素ブロック１２と、短秒露光が行われる画素ブロック１３である。第１フレームは長秒露光のためのシャッタ動作を行う期間であるため、短秒露光が行われる画素ブロック１３の画素１００は駆動せず、長秒露光が行われる画素ブロック１２の画素１００を駆動する。すなわち、水平領域制御部３は、時刻ｔ４において水平同期信号ＨＤがハイレベルになることに同期して、制御信号ｈｂｌｋ＿ｌ［０］をローレベルからハイレベルへと制御し、制御信号ｈｂｌｋ＿ｌ［１］をハイレベルからローレベルへと制御する。

次いで、時刻ｔ５において、垂直走査部２は、垂直行アドレス［２］に対応する行の制御信号ｐｔｘ［２］をハイレベルに制御する。これにより、画素ブロック１２の画素ブロック内制御部１４は、図６の論理回路に従い、ハイレベルの制御信号ｔｘ［０，２］を出力する。また、画素ブロック１３の画素ブロック内制御部１４は、図６の論理回路に従い、ローレベルの制御信号ｔｘ［１，２］を出力する。

これにより、画素ブロック１３の垂直行アドレス［２］に対応する行の画素１００では何も動作しない一方、画素ブロック１２の垂直行アドレス［２］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［２］はハイレベルであり、垂直行アドレス［２］に対応する行の画素１００のリセットトランジスタＭ３もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ３及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［２］をハイレベルからローレベルへと制御する。これにより、画素ブロック１２の画素ブロック内制御部１４から出力される制御信号ｔｘ［０，２］も、ローレベルに戻る。制御信号ｔｘ［０，２］がローレベルに遷移するタイミングが、画素ブロック１２の垂直行アドレス［２］に対応する行の画素１００の光電変換部ＰＤにおいて露光期間が開始するタイミングとなる。

時刻ｔ５以降、次に水平同期信号ＨＤがハイレベルとなるタイミングにおいて、第１フレームの第４ＨＤ期間が開始する。第４ＨＤ期間は、垂直行アドレス［３］に対応する行の画素１００を駆動する期間である。前述のように、第１フレームは長秒露光のためのシャッタ動作を行う期間であり、第４ＨＤ期間においても制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］が制御され、制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］の信号はローレベルのまま維持される。

垂直行アドレス［３］に対応する行の画素１００が属する画素ブロックは、長秒露光が行われる画素ブロック１２と、短秒露光が行われる画素ブロック１３である。すなわち、垂直行アドレス［２］に対応する行と垂直行アドレス［３］に対応する行とは、同じ画素ブロック１２，１３に属している。したがって、第４ＨＤ期間において垂直行アドレス［３］に対応する行に対して行う動作は、第３ＨＤ期間において垂直行アドレス［２］に対応する行に対して行った動作と同様である。

具体的には、第３ＨＤ期間から引き続き、制御信号ｈｂｌｋ＿ｌ［０］はハイレベルのまま維持され、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］はローレベルのまま維持される。

時刻ｔ６において、垂直走査部２は、垂直行アドレス［３］に対応する行の制御信号ｐｔｘ［３］をハイレベルに制御する。これにより、画素ブロック１２の画素ブロック内制御部１４は、図６の論理回路に従い、ハイレベルの制御信号ｔｘ［０，３］を出力する。また、画素ブロック１３の画素ブロック内制御部１４は、図６の論理回路に従い、ローレベルの制御信号ｔｘ［１，３］を出力する。

これにより、画素ブロック１３の垂直行アドレス［３］に対応する行の画素１００では何も動作しない一方、画素ブロック１２の垂直行アドレス［３］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［３］はハイレベルであり、垂直行アドレス［３］に対応する行の画素１００のリセットトランジスタＭ３もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ３及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［３］をハイレベルからローレベルへと制御する。これにより、画素ブロック１２の画素ブロック内制御部１４から出力される制御信号ｔｘ［０，３］も、ローレベルに戻る。制御信号ｔｘ［０，３］がローレベルに遷移するタイミングが、画素ブロック１２の垂直行アドレス［３］に対応する行の画素１００の光電変換部ＰＤにおいて露光期間が開始するタイミングとなる。

時刻ｔ７において、水平同期信号ＨＤがハイレベルとなり、第１フレームの第４ＨＤ期間が終了する。水平領域制御部３は、制御信号ｈｂｌｋ＿ｌ［０］をハイレベルからローレベルへと制御し、どの画素ブロックにも制御信号ｐｔｘ［ｎ］が入らないようにする。

このようにして、第１フレームでは、画素ブロック１１，１２の画素１００において信号電荷の蓄積を開始し、画素ブロック１０，１３の画素１００に対しては何も行わない。

次に、短秒露光のためのシャッタ動作を行うフレームである第２フレームについて説明する。第２フレームは、図８において、概ね時刻ｔ８から時刻ｔ１５までの期間である。第２フレームでは、画素ブロック１１，１２の画素１００における信号電荷の蓄積動作を妨げることなく、画素ブロック１０，１３の画素１００における信号電荷の蓄積を開始する。

時刻ｔ８において、垂直同期信号ＶＤ及び水平同期信号ＨＤがハイレベルとなり、第２フレームの第１ＨＤ期間が開始する。第１ＨＤ期間は、垂直行アドレス［０］に対応する行の画素１００を駆動する期間である。第２フレームは短秒露光のためのシャッタ動作を行う期間であり、第１ＨＤ期間では制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］が制御され、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］の信号はローレベルのまま維持される。

垂直行アドレス［０］に対応する行の画素１００が属する画素ブロックは、図７に示すように、短秒露光が行われる画素ブロック１０と、長秒露光が行われる画素ブロック１１である。第２フレームは短秒露光のためのシャッタ動作を行う期間であるため、長秒露光が行われる画素ブロック１１の画素１００は駆動せず、短秒露光が行われる画素ブロック１０の画素１００を駆動する。すなわち、時刻ｔ８において水平同期信号ＨＤがハイレベルになると、水平領域制御部３は、水平同期信号ＨＤに同期して制御信号ｈｂｌｋ＿ｓ［０］をローレベルからハイレベルへと制御し、制御信号ｈｂｌｋ＿ｓ［１］はローレベルのまま維持する。

次いで、時刻ｔ９において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をハイレベルに制御する。これにより、画素ブロック１０の画素ブロック内制御部１４は、図６の論理回路に従い、ハイレベルの制御信号ｔｘ［０，０］を出力する。また、画素ブロック１１の画素ブロック内制御部１４は、図６の論理回路に従い、ローレベルの制御信号ｔｘ［１，０］を出力する。

これにより、画素ブロック１１の垂直行アドレス［０］に対応する行の画素１００では何も動作しない一方、画素ブロック１０の垂直行アドレス［０］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［０］はハイレベルであり、垂直行アドレス［０］に対応する行の画素１００のリセットトランジスタＭ３もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ３及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［０］をハイレベルからローレベルへと制御する。これにより、画素ブロック１０の画素ブロック内制御部１４から出力される制御信号ｔｘ［０，０］も、ローレベルに戻る。制御信号ｔｘ［０，０］がローレベルに遷移するタイミングが、画素ブロック１０の垂直行アドレス［０］に対応する行の画素１００の光電変換部ＰＤにおいて露光期間が開始するタイミングとなる。

時刻ｔ９以降、次に水平同期信号ＨＤがハイレベルとなるタイミングにおいて、第２フレームの第２ＨＤ期間が開始する。第２ＨＤ期間は、垂直行アドレス［１］に対応する行の画素１００を駆動する期間である。前述のように、第２フレームは短秒露光のためのシャッタ動作を行う期間であり、第２ＨＤ期間においても制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］が制御され、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］の信号はローレベルのまま維持される。

垂直行アドレス［１］に対応する行の画素１００が属する画素ブロックは、短秒露光が行われる画素ブロック１０と、長秒露光が行われる画素ブロック１１である。すなわち、垂直行アドレス［０］に対応する行と垂直行アドレス［１］に対応する行とは、同じ画素ブロック１０，１１に属している。したがって、第２ＨＤ期間において垂直行アドレス［１］に対応する行に対して行う動作は、第１ＨＤ期間において垂直行アドレス［０］に対応する行に対して行った動作と同様である。

具体的には、第１ＨＤ期間から引き続き、制御信号ｈｂｌｋ＿ｓ［０］はハイレベルのまま維持され、制御信号ｈｂｌｋ＿ｓ［１］，ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］はローレベルのまま維持される。

時刻ｔ１０において、垂直走査部２は、垂直行アドレス［１］に対応する行の制御信号ｐｔｘ［１］をハイレベルに制御する。これにより、画素ブロック１０の画素ブロック内制御部１４は、図６の論理回路に従い、ハイレベルの制御信号ｔｘ［０，１］を出力する。また、画素ブロック１１の画素ブロック内制御部１４は、図６の論理回路に従い、ローレベルの制御信号ｔｘ［１，１］を出力する。

これにより、画素ブロック１１の垂直行アドレス［１］に対応する行の画素１００では何も動作しない一方、画素ブロック１０の垂直行アドレス［１］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［１］はハイレベルであり、垂直行アドレス［１］に対応する行の画素１００のリセットトランジスタＭ３もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ３及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［１］をハイレベルからローレベルへと制御する。これにより、画素ブロック１０の画素ブロック内制御部１４から出力される制御信号ｔｘ［０，１］も、ローレベルに戻る。制御信号ｔｘ［０，１］がローレベルに遷移するタイミングが、画素ブロック１０の垂直行アドレス［１］に対応する行の画素１００の光電変換部ＰＤにおいて露光期間が開始するタイミングとなる。

時刻ｔ１１において、水平同期信号ＨＤがハイレベルとなり、第２フレームの第３ＨＤ期間が開始する。第３ＨＤ期間は、垂直行アドレス［２］に対応する行の画素１００を駆動する期間である。前述のように、第２フレームは短秒露光のためのシャッタ動作を行う期間であり、第３ＨＤ期間においても制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］が制御され、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］の信号はローレベルのまま維持される。

垂直行アドレス［２］に対応する行の画素１００が属する画素ブロックは、図７に示すように、長秒露光が行われる画素ブロック１２と、短秒露光が行われる画素ブロック１３である。第２フレームは短秒露光のためのシャッタ動作を行う期間であるため、長秒露光が行われる画素ブロック１２の画素１００は駆動せず、短秒露光が行われる画素ブロック１３の画素１００を駆動する。すなわち、水平領域制御部３は、時刻ｔ１１において水平同期信号ＨＤがハイレベルになることに同期して、制御信号ｈｂｌｋ＿ｓ［０］をハイレベルからローレベルへと制御し、制御信号ｈｂｌｋ＿ｓ［１］をローレベルからハイレベルへと制御する。

次いで、時刻ｔ１２において、垂直走査部２は、垂直行アドレス［２］に対応する行の制御信号ｐｔｘ［２］をハイレベルに制御する。これにより、画素ブロック１２の画素ブロック内制御部１４は、図６の論理回路に従い、ローレベルの制御信号ｔｘ［０，２］を出力する。また、画素ブロック１３の画素ブロック内制御部１４は、図６の論理回路に従い、ローレベルの制御信号ｔｘ［１，２］を出力する。

これにより、画素ブロック１２の垂直行アドレス［２］に対応する行の画素１００では何も動作しない一方、画素ブロック１３の垂直行アドレス［２］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［２］はハイレベルであり、垂直行アドレス［２］に対応する行の画素１００のリセットトランジスタＭ３もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ３及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［２］をハイレベルからローレベルへと制御する。これにより、画素ブロック１３の画素ブロック内制御部１４から出力される制御信号ｔｘ［１，２］も、ローレベルに戻る。制御信号ｔｘ［１，２］がローレベルに遷移するタイミングが、画素ブロック１３の垂直行アドレス［２］に対応する行の画素１００の光電変換部ＰＤにおいて露光期間が開始するタイミングとなる。

時刻ｔ１２以降、次に水平同期信号ＨＤがハイレベルになるタイミングにおいて、第２フレームの第４ＨＤ期間が開始する。第４ＨＤ期間は、垂直行アドレス［３］に対応する行の画素１００を駆動する期間である。前述のように、第２フレームは短秒露光のためのシャッタ動作を行う期間であり、第４ＨＤ期間においても制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］が制御され、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］の信号はローレベルのまま維持される。

垂直行アドレス［３］に対応する行の画素１００が属する画素ブロックは、長秒露光が行われる画素ブロック１２と、短秒露光が行われる画素ブロック１３である。すなわち、垂直行アドレス［２］に対応する行と垂直行アドレス［３］に対応する行とは、同じ画素ブロック１２，１３に属している。したがって、第４ＨＤ期間において垂直行アドレス［３］に対応する行に対して行う動作は、第３ＨＤ期間において垂直行アドレス［２］に対応する行に対して行った動作と同様である。

具体的には、第３ＨＤ期間から引き続き、制御信号ｈｂｌｋ＿ｓ［１］はハイレベルのまま維持され、制御信号ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］はローレベルのまま維持される。

時刻ｔ１３において、垂直走査部２は、垂直行アドレス［３］に対応する行の制御信号ｐｔｘ［３］をハイレベルに制御する。これにより、画素ブロック１２の画素ブロック内制御部１４は、図６の論理回路に従い、ローレベルの制御信号ｔｘ［０，３］を出力する。また、画素ブロック１３の画素ブロック内制御部１４は、図６の論理回路に従い、ハイレベルの制御信号ｔｘ［１，３］を出力する。

これにより、画素ブロック１２の垂直行アドレス［３］に対応する行の画素１００では何も動作しない一方、画素ブロック１３の垂直行アドレス［３］に対応する行の画素１００では転送トランジスタＭ１がオンになる。このとき、制御信号ｐｒｅｓ［３］はハイレベルであり、垂直行アドレス［３］に対応する行の画素１００のリセットトランジスタＭ３もオンになっており、ＦＤノードはリセット状態である。したがって、転送トランジスタＭ１がオンになることによって、光電変換部ＰＤは、リセットトランジスタＭ３及び転送トランジスタＭ１を介して電圧ＶＤＤに応じた電位にリセットされる。

垂直走査部２は、光電変換部ＰＤのリセットが完了した後の所定のタイミングで、制御信号ｐｔｘ［３］をハイレベルからローレベルへと制御する。これにより、画素ブロック１３の画素ブロック内制御部１４から出力される制御信号ｔｘ［１，３］も、ローレベルに戻る。制御信号ｔｘ［１，３］がローレベルに遷移するタイミングが、画素ブロック１３の垂直行アドレス［３］に対応する行の画素１００の光電変換部ＰＤにおいて露光期間が開始するタイミングとなる。

時刻ｔ１４において、水平同期信号ＨＤがハイレベルとなり、第２フレームの第４ＨＤ期間が終了する。水平領域制御部３は、制御信号ｈｂｌｋ＿ｓ［１］をハイレベルからローレベルへと制御し、どの画素ブロックにも制御信号ｐｔｘ［ｎ］が入らないようにする。

このようにして、第２フレームでは、画素ブロック１０，１３の画素１００において信号電荷の蓄積を開始し、画素ブロック１１，１２の画素１００に対しては何も行わない。

次に、画素部１から画素信号を読み出すための読み出し動作のフレームである第３フレームについて説明する。第３フレームは、図８において、概ね時刻ｔ１５から開始する。ここでは、第３フレームにおいて行う動作として、画素１００の光電変換部ＰＤに蓄積された信号電荷の量に基づく信号Ｖｏｕｔを垂直出力線１０６に出力するまでの動作を説明する。

時刻ｔ１５において、垂直同期信号ＶＤ及び水平同期信号ＨＤがハイレベルとなり、第３フレームの第１ＨＤ期間が開始する。

第３フレームでは、総ての画素ブロックに属する画素１００からの信号の読み出しを行う。そこで水平領域制御部３は、第３フレームの全期間に渡って、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］をハイレベルのまま維持する。これにより、制御信号ｐｔｘ［ｎ］は、垂直行アドレス［ｎ］に対応する行に位置する総ての画素ブロックの画素ブロック内制御部１４に入力されることになる。

第１ＨＤ期間では、垂直行アドレス［０］に対応する行に属する画素１００からの信号の読み出しを行う。時刻ｔ１５において水平同期信号ＨＤがハイレベルになると、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［０］をハイレベルからローレベルへと制御し、制御信号ｐｓｅｌ［０］をローレベルからハイレベルへと制御する。これにより、垂直行アドレス［０］に対応する行に属する画素１００のリセットトランジスタＭ３がオフになり、ＦＤノードのリセット状態が解除される。また、垂直行アドレス［０］に対応する行に属する画素１００の選択トランジスタＭ５がオンになり、画素１００の信号を垂直出力線１０６に出力できる状態にする。

時刻ｔ１６において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をハイレベルに制御する。前述のように、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］はハイレベルのため、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００には、ハイレベルの制御信号ｔｘ［０，０］が入力される。また、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］はハイレベルのため、画素ブロック１１の垂直行アドレス［０］に対応する行に属する画素１００には、ハイレベルの制御信号ｔｘ［１，０］が入力される。これにより、垂直行アドレス［０］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた信号電荷がＦＤノードへと転送される。

この後、垂直走査部２により垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］がローレベルに制御され、垂直行アドレス［０］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオフになる。これにより、ＦＤノードの電位が確定し、ＦＤノードに転送された信号電荷の量に応じた信号が、増幅トランジスタＭ４及び選択トランジスタＭ５を介して垂直出力線１０６に出力される。転送トランジスタＭ１がオフに制御されるタイミング、すなわち制御信号ｐｔｘ［０］がハイレベルからローレベルへと遷移するタイミングが、垂直行アドレス［０］に対応する行における長秒露光及び短秒露光の露光期間が終了するタイミングである。

時刻ｔ１７において、水平同期信号ＨＤがハイレベルとなり、第３フレームの第１ＨＤ期間が終了するとともに、第３フレームの第２ＨＤ期間が開始する。

時刻ｔ１７において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［０］をローレベルからハイレベルへと制御し、制御信号ｐｓｅｌ［０］をハイレベルからローレベルへと制御する。これにより、垂直行アドレス［０］に対応する行に属する画素１００のリセットトランジスタＭ３がオンになり、ＦＤノードが再びリセット状態となる。また、垂直行アドレス［０］に対応する行に属する画素１００の選択トランジスタＭ５がオフになり、画素１００が垂直出力線１０６から切り離される。これにより、第１ＨＤ期間の一連の処理が終了する。

同じく時刻ｔ１７において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［１］をハイレベルからローレベルへと制御し、制御信号ｐｓｅｌ［１］をローレベルからハイレベルへと制御する。これにより、垂直行アドレス［１］に対応する行に属する画素１００のリセットトランジスタＭ３がオフになり、ＦＤノードのリセット状態が解除される。また、垂直行アドレス［１］に対応する行に属する画素１００の選択トランジスタＭ５がオンになり、画素１００の信号を垂直出力線１０６に出力できる状態にする。

時刻ｔ１８において、垂直走査部２は、垂直行アドレス［１］に対応する行の制御信号ｐｔｘ［１］をハイレベルに制御する。前述のように、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］はハイレベルのため、画素ブロック１０の垂直行アドレス［１］に対応する行に属する画素１００には、ハイレベルの制御信号ｔｘ［０，１］が入力される。また、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］はハイレベルのため、画素ブロック１１の垂直行アドレス［１］に対応する行に属する画素１００には、ハイレベルの制御信号ｔｘ［１，１］が入力される。これにより、垂直行アドレス［１］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた信号電荷がＦＤノードへと転送される。

この後、垂直走査部２により垂直行アドレス［１］に対応する行の制御信号ｐｔｘ［１］がローレベルに制御され、垂直行アドレス［１］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオフになる。これにより、ＦＤノードの電位が確定し、ＦＤノードに転送された信号電荷の量に応じた信号が、増幅トランジスタＭ４及び選択トランジスタＭ５を介して垂直出力線１０６に出力される。転送トランジスタＭ１がオフに制御されるタイミング、すなわち制御信号ｐｔｘ［１］がハイレベルからローレベルへと遷移するタイミングが、垂直行アドレス［１］に対応する行における長秒露光及び短秒露光の露光期間が終了するタイミングである。

時刻ｔ１９において、水平同期信号ＨＤがハイレベルとなり、第３フレームの第２ＨＤ期間が終了するとともに、第３フレームの第３ＨＤ期間が開始する。

時刻ｔ１９において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［１］をローレベルからハイレベルへと制御し、制御信号ｐｓｅｌ［１］をハイレベルからローレベルへと制御する。これにより、垂直行アドレス［１］に対応する行に属する画素１００のリセットトランジスタＭ３がオンになり、ＦＤノードが再びリセット状態となる。また、垂直行アドレス［１］に対応する行に属する画素１００の選択トランジスタＭ５がオフになり、画素１００が垂直出力線１０６から切り離される。これにより、第２ＨＤ期間の一連の処理が終了する。

同じく時刻ｔ１９において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［２］をハイレベルからローレベルへと制御し、制御信号ｐｓｅｌ［２］をローレベルからハイレベルへと制御する。これにより、垂直行アドレス［２］に対応する行に属する画素１００のリセットトランジスタＭ３がオフになり、ＦＤノードのリセット状態が解除される。また、垂直行アドレス［２］に対応する行に属する画素１００の選択トランジスタＭ５がオンになり、画素１００の信号を垂直出力線１０６に出力できる状態にする。

時刻ｔ２０において、垂直走査部２は、垂直行アドレス［２］に対応する行の制御信号ｐｔｘ［２］をハイレベルに制御する。前述のように、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］はハイレベルのため、画素ブロック１２の垂直行アドレス［２］に対応する行に属する画素１００には、ハイレベルの制御信号ｔｘ［０，２］が入力される。また、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］はハイレベルのため、画素ブロック１３の垂直行アドレス［２］に対応する行に属する画素１００には、ハイレベルの制御信号ｔｘ［１，２］が入力される。これにより、垂直行アドレス［２］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた信号電荷がＦＤノードへと転送される。

この後、垂直走査部２により垂直行アドレス［２］に対応する行の制御信号ｐｔｘ［２］がローレベルに制御され、垂直行アドレス［２］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオフになる。これにより、ＦＤノードの電位が確定し、ＦＤノードに転送された信号電荷の量に応じた信号が、増幅トランジスタＭ４及び選択トランジスタＭ５を介して垂直出力線１０６に出力される。転送トランジスタＭ１がオフに制御されるタイミング、すなわち制御信号ｐｔｘ［２］がハイレベルからローレベルへと遷移するタイミングが、垂直行アドレス［２］に対応する行における長秒露光及び短秒露光の露光期間が終了するタイミングである。

時刻ｔ２１において、水平同期信号ＨＤがハイレベルとなり、第３フレームの第３ＨＤ期間が終了するとともに、第３フレームの第４ＨＤ期間が開始する。

時刻ｔ２１において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［２］をローレベルからハイレベルへと制御し、制御信号ｐｓｅｌ［２］をハイレベルからローレベルへと制御する。これにより、垂直行アドレス［２］に対応する行に属する画素１００のリセットトランジスタＭ３がオンになり、ＦＤノードが再びリセット状態となる。また、垂直行アドレス［２］に対応する行に属する画素１００の選択トランジスタＭ５がオフになり、画素１００が垂直出力線１０６から切り離される。これにより、第３ＨＤ期間の一連の処理が終了する。

同じく時刻ｔ２１において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［３］をハイレベルからローレベルへと制御し、制御信号ｐｓｅｌ［３］をローレベルからハイレベルへと制御する。これにより、垂直行アドレス［３］に対応する行に属する画素１００のリセットトランジスタＭ３がオフになり、ＦＤノードのリセット状態が解除される。また、垂直行アドレス［３］に対応する行に属する画素１００の選択トランジスタＭ５がオンになり、画素１００の信号を垂直出力線１０６に出力できる状態にする。

時刻ｔ２２において、垂直走査部２は、垂直行アドレス［３］に対応する行の制御信号ｐｔｘ［３］をハイレベルに制御する。前述のように、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］はハイレベルのため、画素ブロック１２の垂直行アドレス［３］に対応する行に属する画素１００には、ハイレベルの制御信号ｔｘ［０，３］が入力される。また、制御信号ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［１］はハイレベルのため、画素ブロック１３の垂直行アドレス［３］に対応する行に属する画素１００には、ハイレベルの制御信号ｔｘ［１，３］が入力される。これにより、垂直行アドレス［３］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた信号電荷がＦＤノードへと転送される。

この後、垂直走査部２により垂直行アドレス［３］に対応する行の制御信号ｐｔｘ［３］がローレベルに制御され、垂直行アドレス［３］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオフになる。これにより、ＦＤノードの電位が確定し、ＦＤノードに転送された信号電荷の量に応じた信号が、増幅トランジスタＭ４及び選択トランジスタＭ５を介して垂直出力線１０６に出力される。転送トランジスタＭ１がオフに制御されるタイミング、すなわち制御信号ｐｔｘ［３］がハイレベルからローレベルへと遷移するタイミングが、垂直行アドレス［３］に対応する行における長秒露光及び短秒露光の露光期間が終了するタイミングである。

時刻ｔ２３において、垂直走査部２は、水平同期信号ＨＤに同期して、制御信号ｐｒｅｓ［３］をローレベルからハイレベルへと制御し、制御信号ｐｓｅｌ［３］をハイレベルからローレベルへと制御する。これにより、垂直行アドレス［３］に対応する行に属する画素１００のリセットトランジスタＭ３がオンになり、ＦＤノードが再びリセット状態となる。また、垂直行アドレス［３］に対応する行に属する画素１００の選択トランジスタＭ５がオフになり、画素１００が垂直出力線１０６から切り離される。これにより、第４ＨＤ期間の一連の処理が終了する。

撮像装置１０００をこのように駆動することにより、画素ブロック毎のシャッタ動作の制御が可能となる。

次に、画素部１から読み出された信号Ｖｏｕｔに対して行う処理について、増幅部５及び列ＡＤ変換部６のより具体的な構成を示しつつ、図９及び図１０を用いて説明する。

増幅部５は、図９に示すように、画素部１を構成する画素１００の各列に対応する複数の列増幅部５０を有する。列増幅部５０の各々は、列アンプ５００と、列アンプ５０１と、を有する。列アンプ５００，５０１の入力端子は、対応する列の垂直出力線１０６に並列に接続されている。列アンプ５００と列アンプ５０１とには、互いに異なるゲインを設定することができる。列アンプ５００，５０１のゲイン設定値は、タイミング生成部４に予め設定されており、タイミング生成部４から出力される設定値ｒ＿ｇａｉｎ１，ｒ＿ｇａｉｎ２によって列アンプ５００，５０１に与えられる。列アンプ５００は、所定のゲイン（設定値ｒ＿ｇａｉｎ１）で増幅した信号を信号ａｍｐ１として出力端子から出力する。列アンプ５０１は、所定のゲイン（設定値ｒ＿ｇａｉｎ２）で増幅した信号を信号ａｍｐ２として出力端子から出力する。

列ＡＤ変換部６は、図９に示すように、各列の列増幅部５０の列アンプ５００及び列アンプ５０１の各々に対応して、サンプルホールド回路６０と、ＡＤ変換回路６１と、メモリ６２と、を有する。サンプルホールド回路６０は、列増幅部５０の列アンプ５００から出力された信号ａｍｐ１（又は列アンプ５０１から出力された信号ａｍｐ２）を一時的に保持する。ＡＤ変換回路６１は、サンプルホールド回路６０に保持された信号ａｍｐ１（又は列アンプ５０１から出力された信号ａｍｐ２）をアナログ信号からデジタル信号に変換する。例えば、ＡＤ変換回路６１は、サンプルホールド回路６０に保持された信号と別ブロックから与えられるランプ信号とを不図示のコンパレータによって比較し、これら信号の大小関係が変化するまでの時間に相当するカウント値をデジタル値として設定する。メモリ６２は、ＡＤ変換回路６１において変換された信号のデジタル値をビット毎に保持する。

図１０は、図８のタイミングチャートにおける第３フレームの第１ＨＤ期間（時刻ｔ１５から時刻ｔ１７）の動作をより詳細に示すタイミングチャートである。図１０における時刻ｔ２４，ｔ２５，ｔ２７は、図８における時刻ｔ１５，ｔ１６，ｔ１７に相当する。

前述のように、第３フレームの第１ＨＤ期間の全期間に渡って、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］，ｐｓｅｌ［０］はハイレベルであり、制御信号ｐｒｅｓ［０］はローレベルである。

時刻ｔ２５から時刻ｔ２６の期間において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をハイレベルに制御する。これにより、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｔｘ［０，０］がハイレベルとなる。また、画素ブロック１１の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｔｘ［１，０］がハイレベルとなる。

これにより、垂直行アドレス［０］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた信号電荷がＦＤノードへと転送される。そして、ＦＤノードに転送された信号電荷の量に応じた信号が、増幅トランジスタＭ４及び選択トランジスタＭ５を介して垂直出力線１０６に出力される。

図１０には、画素ブロック１０の画素１００から出力される信号をＶｏｕｔ［０，０］、画素ブロック１１の画素１００から出力される信号をＶｏｕｔ［１，０］で表している。なお、図１０では、時刻ｔ２５よりも前における信号Ｖｏｕｔがレベルの低い状態であり、時刻ｔ２５以降における信号Ｖｏｕｔがレベルの高い状態であるように記載している。画素ブロック１０は、図７に示すように全体的に明るいため、信号Ｖｏｕｔ［０，０］は相対的に高いレベルとなる。一方、画素ブロック１１は、図７に示すように全体的に暗いため、信号Ｖｏｕｔ［１，０］は相対的に低いレベルとなる。

垂直出力線１０６から信号Ｖｏｕｔが出力されているとき、タイミング生成部４は、列アンプ５００に対して設定値ｒ＿ｇａｉｎ１を出力し、列アンプ５０１に対して設定値ｒ＿ｇａｉｎ２を出力する。ここでは一例として、設定値ｒ＿ｇａｉｎ１は信号Ｖｏｕｔを０．５倍するような設定であり、設定値ｒ＿ｇａｉｎ２は信号Ｖｏｕｔを２倍にするような設定であるものとする。

これにより、画素ブロック１０に対応する列の列アンプ５００，５０１からは、もともと高いレベルである信号Ｖｏｕｔ［０，０］が０．５倍され、低いレベルとなった信号ａｍｐ１［０，０］，ａｍｐ２［０，０］が出力される。一方、画素ブロック１１に対応する列の列アンプ５００，５０１からは、もともと低いレベルである信号Ｖｏｕｔ［１，０］が２倍され、高いレベルとなった信号ａｍｐ１［１，０］，ａｍｐ２［１，０］が出力される。

時刻ｔ２６において制御信号ｐｔｘ［０］がハイレベルからローレベルに遷移した後も、制御信号ｐｓｅｌはそのままハイレベルのため、信号Ｖｏｕｔはそのまま保持される。同様に、信号ａｍｐ１としては０．５倍の出力が保持され、信号ａｍｐ２としては２倍の出力が保持される。

このように、本実施形態では、画素ブロック毎に露光時間を制御可能な撮像装置において、出力信号を複数種類のゲインで増幅することを可能にしている。したがって、例えば、暗い（レベルの低い）信号については高いゲインで増幅し、明るい（レベルの高い）信号については低ゲインで増幅するように構成することで、被写体から背景に渡って黒潰れや白飛びを抑えた画像を取得することが可能となる。

［第２実施形態］
本発明の第２実施形態による撮像装置及びその駆動方法について、図１１及び図１２を用いて説明する。第１実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

第１実施形態による撮像装置では、列増幅部５０に２つの列アンプ５００，５０１を設け、これら２つの列アンプ５００，５０１から信号ａｍｐ１，ａｍｐ２を同時に得た。本実施形態では、列増幅部５０が有する１つの列アンプのゲインを切り替え、信号ａｍｐ１と信号ａｍｐ２とを時分割で出力するように構成した撮像装置を説明する。

はじめに、本実施形態による撮像装置について、図１１を用いて説明する。図１１は、本実施形態による撮像装置における増幅部の列増幅部の構成例を示す回路図である。

本実施形態による撮像装置は、列増幅部５０の構成が異なるほかは、第１実施形態による撮像装置と同様である。すなわち、本実施形態による撮像装置の列増幅部５０は、図１１に示すように、列アンプ５００と、容量５０３，５０６，５１０，５１１と、スイッチ５０２，５０４，５０５，５０７，５０８，５０９と、を有している。

垂直出力線１０６には、スイッチ５０２の一方の端子及びスイッチ５０５の一方の端子が接続されている。スイッチ５０２の他方の端子には、容量５０３の一方の端子及びスイッチ５０４の一方の端子が接続されている。容量５０３の他方の端子は、接地ノードに接続されている。スイッチ５０５の他方の端子及びスイッチ５０４の他方の端子には、容量５０６の一方の端子が接続されている。容量５０６の他方の端子には、スイッチ５０７の一方の端子、スイッチ５０８の一方の端子、スイッチ５０９の一方の端子及び列アンプ５００の一方の入力端子が接続されている。列アンプ５００の他方の入力端子には、電圧ｖｃ０ｒが供給される。スイッチ５０７の他方の端子には、容量５１１の一方の端子が接続されている。スイッチ５０８の他方の端子には、容量５１０の一方の端子が接続されている。列増幅部５０の出力端子でもある列アンプ５００の出力端子には、スイッチ５０９の他方の端子、容量５１０の他方の端子及び容量５１１の他方の端子が接続されている。列アンプ５００は、例えば差動増幅器であり、上記一方の端子は例えば反転入力端子であり、上記他方の入力端子は例えば非反転入力端子である。

スイッチ５０２は、制御信号ｐｓｈｎによりその接続状態（導通・非導通）が制御される。スイッチ５０４は、制御信号ｐｓｗによりその接続状態が制御される。スイッチ５０５は、制御信号ｐｓｈｓによりその接続状態が制御される。スイッチ５０７は、制御信号ｐ＿ｇａｉｎ１によりその接続状態が制御される。スイッチ５０８は、制御信号ｐ＿ｇａｉｎ２によりその接続状態が制御される。スイッチ５０９は、制御信号ｐｃ０ｒによりその接続状態が制御される。ここでは、スイッチ５０２，５０４，５０５，５０７，５０８，５０９は、対応する制御信号がハイレベルのときにオン（導通状態）になり、対応する制御信号がローレベルのときにオフ（非導通状態）になるものとする。

次に、本実施形態による撮像装置の駆動方法について、図１２を用いて説明する。図１２は、本実施形態による撮像装置の駆動方法を示すタイミングチャートである。

本実施形態による撮像装置の駆動方法は、図８のタイミングチャートにおける第３フレームの動作が異なるほかは、第１実施形態による撮像装置の駆動方法と基本的には同じである。本実施形態において初出の制御信号ｐｃ０ｒ，ｐｓｈｓ，ｐｓｈｎ，ｐｓｗ，ｐ＿ｇａｉｎ１，ｐ＿ｇａｉｎ２は、第１フレーム及び第２フレームの期間の間はローレベルで維持される。

図１２は、図８のタイミングチャートにおける第３フレームの第１ＨＤ期間に対応している。図１２における時刻ｔ２８，ｔ３２が、図８における時刻ｔ１５，ｔ１６に相当する。

前述のように、第３フレームの第１ＨＤ期間の全期間に渡って、図示しない制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］はハイレベルである。また、制御信号ｐｒｅｓ［０］はローレベルであり、制御信号ｐｓｅｌ［０］はハイレベルである。

まず、制御信号ｐｔｘ［０］をハイレベルにする時刻ｔ３２よりも前の時刻ｔ２９において、タイミング生成部４は、制御信号ｐｃ０ｒ，ｐｓｈｓ，ｐｓｈｎ，ｐｓｗをローレベルからハイレベルへと制御する。これにより、スイッチ５０９，５０５，５０２，５０４がオンになる。

スイッチ５０９は、列アンプ５００のリセットスイッチである。スイッチ５０９がオンになることにより、列アンプ５００は一方の入力端子と出力端子とが接続されてボルテージフォロワを構成し、列アンプ５００の出力電圧が電圧ｖｃ０ｒにリセットされる。この際、スイッチ５０９とスイッチ５０５，５０２，５０４とを同時にオンにすることで、容量５０３，５０６も同じく電圧ｖｃ０ｒにリセットされる。

次いで、時刻ｔ３０において、タイミング生成部４は、制御信号ｐｃ０ｒをハイレベルからローレベルへと制御する。これにより、スイッチ５０９がオフとなり、列アンプ５００のリセット状態が解除される。この際、タイミング生成部４は、制御信号ｐｓｈｓ，ｐｓｈｎ，ｐｓｗはハイレベルのまま維持する。これにより、垂直出力線１０６に出力された信号Ｖｏｕｔ（Ｎ信号）が、容量５０３，５０６に保持される。

次いで、時刻ｔ３１において、タイミング生成部４は、制御信号ｐｓｈｓ，ｐｓｈｎ，ｐｓｗをハイレベルからローレベルへと制御する。これにより、容量５０３，５０６へのＮ信号の保持が完了する。

次いで、時刻ｔ３２から時刻３３の期間において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をハイレベルに制御する。これにより、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｔｘ［０，０］がハイレベルとなる。また、画素ブロック１１の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｔｘ［１，０］がハイレベルとなる。

これにより、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた信号電荷がＦＤノードへと転送される。そして、ＦＤノードに転送された信号電荷の量に応じた信号Ｖｏｕｔ［０，０］が、増幅トランジスタＭ４及び選択トランジスタＭ５を介して対応する列の垂直出力線１０６に出力される。また、画素ブロック１１の垂直行アドレス［０］に対応する行に属する画素１００において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた信号電荷がＦＤノードへと転送される。そして、ＦＤノードに転送された信号電荷の量に応じた信号Ｖｏｕｔ［１，０］が、増幅トランジスタＭ４及び選択トランジスタＭ５を介して対応する列の垂直出力線１０６に出力される。

また、同じく時刻ｔ３２から時刻ｔ３３の期間において、タイミング生成部４は、制御信号ｐｓｈｓをローレベルからハイレベルへと制御する。これにより、スイッチ５０５がオンになり、垂直出力線１０６と容量５０６の一方の端子とが接続される。これにより、画素ブロック１０の画素１００に接続された列増幅部５０においては、画素１００からの信号Ｖｏｕｔ［０，０］が変化成分として、Ｎ信号が保持された容量５０６を介して列アンプ５００に入力される。また、画素ブロック１１の画素１００に接続された列増幅部５０においては、画素１００からの信号Ｖｏｕｔ［１，０］が変化成分として、Ｎ信号が保持された容量５０６を介して列アンプ５００に入力される。

また、時刻ｔ３２から時刻ｔ３４の期間において、タイミング生成部４は、制御信号ｐ＿ｇａｉｎ１をローレベルからハイレベルへと制御する。これにより、スイッチ５０７がオンになり、列アンプ５００の一方の入力端子と出力端子とを容量５１１を介して接続する第１の帰還路が形成される。これにより、画素ブロック１０の画素１００に接続された列増幅部５０の列アンプ５００は、画素１００からの信号Ｖｏｕｔ［０，０］をＣ０／Ｃ１倍のゲインで増幅した信号ａｍｐ［０，０］を出力する。また、画素ブロック１１の画素１００に接続された列増幅部５０の列アンプ５００は、画素１００からの信号Ｖｏｕｔ［１，０］をＣ０／Ｃ１倍のゲインで増幅した信号ａｍｐ［１，０］を出力する。

ここで、Ｃ０は容量５０６の容量値であり、Ｃ１は容量５１１の容量値である。容量比Ｃ０／Ｃ１倍が０．５の場合、列アンプ５００から出力される信号ａｍｐ［０，０］が図１０のａｍｐ１［０，０］に対応し、列アンプ５００から出力される信号ａｍｐ［１，０］が図１０のａｍｐ１［１，０］に対応する。

次いで、時刻ｔ３４から時刻ｔ３５の期間において、タイミング生成部４は、制御信号ｐｃ０ｒをローレベルからハイレベルへと制御する。これにより、スイッチ５０９がオンになり、列アンプ５００の出力電圧（信号ａｍｐ［０，０］，ａｍｐ［１，０］）が電圧ｖｃ０ｒにリセットされるとともに、容量５０６も同じく電圧ｖｃ０ｒにリセットされる。

次いで、時刻ｔ３５から時刻ｔ３６の期間において、タイミング生成部４は、制御信号ｐｓｗをローレベルからハイレベルへと制御する。これにより、スイッチ５０４がオンになり、容量５０３に保持されていたＮ信号が、容量５０６に転送される。

次いで、時刻ｔ３７において、タイミング生成部４は、制御信号ｐｓｈｓをローレベルからハイレベルへと制御する。これにより、スイッチ５０５がオンになり、垂直出力線１０６と容量５０６の一方の端子とが接続される。これにより、画素ブロック１０の画素１００に接続された列増幅部５０においては、画素１００からの信号Ｖｏｕｔ［０，０］が変化成分として、Ｎ信号が保持された容量５０６を介して列アンプ５００に入力される。また、画素ブロック１１の画素１００に接続された列増幅部５０においては、画素１００からの信号Ｖｏｕｔ［１，０］が変化成分として、Ｎ信号が保持された容量５０６を介して列アンプ５００に入力される。

また、同じく時刻ｔ３７において、タイミング生成部４は、制御信号ｐ＿ｇａｉｎ２をローレベルからハイレベルへと制御する。これにより、スイッチ５０８がオンになり、列アンプ５００の一方の入力端子と出力端子とを容量５１０を介して接続する第２の帰還路が形成される。これにより、画素ブロック１０の画素１００に接続された列増幅部５０の列アンプ５００は、画素１００からの信号Ｖｏｕｔ［０，０］をＣ０／Ｃ２倍のゲインで増幅した信号ａｍｐ［０，０］を出力する。また、画素ブロック１１の画素１００に接続された列増幅部５０の列アンプ５００は、画素１００からの信号Ｖｏｕｔ［１，０］をＣ０／Ｃ２倍のゲインで増幅した信号ａｍｐ［１，０］を出力する。

ここで、Ｃ０は容量５０６の容量値であり、Ｃ２は容量５１０の容量値である。容量比Ｃ０／Ｃ２倍が２の場合、列アンプ５００から出力される信号ａｍｐ［０，０］が図１０のａｍｐ２［０，０］に対応し、列アンプ５００から出力される信号ａｍｐ［１，０］が図１０のａｍｐ２［１，０］に対応する。

このように、本実施形態によれば、画素ブロック毎に露光時間を制御可能な撮像装置において、列アンプ５００のゲインを時分割で切り替える場合においても、出力信号を複数種類のゲインで増幅することが可能である。したがって、例えば、暗い（レベルの低い）信号については高いゲインで増幅し、明るい（レベルの高い）信号については低ゲインで増幅するように構成することで、被写体から背景に渡って黒潰れや白飛びを抑えた画像を取得することが可能となる。また、本実施形態の構成によれば、列増幅部５０が同じアンプ回路を複数備える必要がないため、増幅部５の回路面積が増大するのを防ぐこともできる。

なお、第１実施形態では、信号ａｍｐ１と信号ａｍｐ２とを同時に出力しているため、列ＡＤ変換部６はサンプルホールド回路６０、ＡＤ変換回路６１及びメモリ６２を各列に２組備えている必要がある。これに対し、本実施形態では、信号ａｍｐ１と信号ａｍｐ２とを時分割で出力するため、サンプルホールド回路６０及びＡＤ変換回路６１は、各列に少なくとも１つ備えていればよい。各列のメモリ６２は、信号ａｍｐ１のデジタル値を保持するメモリと、信号ａｍｐ２のデジタル値を保持するメモリと、により構成することができる。

［第３実施形態］
本発明の第３実施形態による撮像装置及びその駆動方法について、図１３乃至図１７を用いて説明する。第１及び第２実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

はじめに、本実施形態による撮像装置の構造について、図１３乃至図１６を用いて説明する。図１３は、本実施形態による撮像装置の概略構成を示すブロック図である。図１４は、本実施形態による撮像装置における画素の構成例を示す回路図である。図１５は、本実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。図１６は、本実施形態による撮像装置における画素ブロック内制御部の構成例を示す回路図である。

本実施形態による撮像装置１０００は、図１３に示すように、画素部１と、垂直走査部２と、水平領域制御部３と、タイミング生成部４と、列ＡＤ変換部６と、水平走査部７と、信号出力部８と、を有する。画素部１は、２次元状に配された複数の画素ブロック１０，…を有する。複数の画素ブロック１０，…の各々は、複数の行及び複数の列に渡って２次元状に配された複数の画素１００と、画素ブロック内制御部１４と、増幅部１５と、を有する。すなわち、本実施形態による撮像装置１０００は、第１実施形態による撮像装置１０００における増幅部５の機能の少なくとも一部を画素１００の増幅部１５が備えている点で、第１実施形態による撮像装置１０００とは異なっている。

すなわち、本実施形態による撮像装置１０００の画素１００は、図１４に示すように、光電変換部ＰＤと、転送トランジスタＭ１１，Ｍ１２，Ｍ２１，Ｍ２２と、リセットトランジスタＭ３１，Ｍ３２と、増幅トランジスタＭ４１，Ｍ４２と、を含む。また、本実施形態による撮像装置１０００の画素１００は、選択トランジスタＭ５１，Ｍ５２と、容量１０７，１０９，１１１，１１３と、を更に含む。増幅トランジスタＭ４１，Ｍ４２及び容量１０９，１１３が、画素１００の増幅部１５を構成している。

光電変換部ＰＤは、例えばフォトダイオードである。光電変換部ＰＤを構成するフォトダイオードは、アノードが接地ノードに接続され、カソードが転送トランジスタＭ１１，Ｍ１２のソースに接続されている。

転送トランジスタＭ１１のドレインは、転送トランジスタＭ２１のソースに接続されている。転送トランジスタＭ１１のドレインと転送トランジスタＭ２１のソースとの間の接続ノードは、電荷の保持部として機能する容量成分を含む。この容量成分を、図１４には容量１０７で表している。転送トランジスタＭ２１のドレインは、リセットトランジスタＭ３１のソース及び増幅トランジスタＭ４１のゲートに接続されている。転送トランジスタＭ２１のドレイン、リセットトランジスタＭ３１のソース及び増幅トランジスタＭ４１のゲートの接続ノードは、ＦＤノードＦＤ１である。ＦＤノードＦＤ１に結合する容量成分は、容量１０７から転送される電荷の保持部として機能するとともに、電荷電圧変換部としても機能する。この容量成分を、図１４には容量１０９で表している。リセットトランジスタＭ３１のドレイン及び増幅トランジスタＭ４１のドレインは、電圧ＶＤＤを供給する電源ノードに接続されている。増幅トランジスタＭ４１のソースは、選択トランジスタＭ５１のドレインに接続されている。選択トランジスタＭ５１のソースは、垂直出力線１０６に接続されている。垂直出力線１０６には、図示しない電流源が接続されている。

転送トランジスタＭ１２のドレインは、転送トランジスタＭ２２のソースに接続されている。転送トランジスタＭ１２のドレインと転送トランジスタＭ２２のソースとの間の接続ノードは、電荷の保持部として機能する容量成分を含む。この容量成分を、図１４には容量１１１で表している。一例では、容量１１１の容量値は、容量１０７の容量値と同じである。転送トランジスタＭ２２のドレインは、リセットトランジスタＭ３２のソース及び増幅トランジスタＭ４２のゲートに接続されている。転送トランジスタＭ２２のドレイン、リセットトランジスタＭ３２のソース及び増幅トランジスタＭ４２のゲートの接続ノードは、ＦＤノードＦＤ２である。ＦＤノードＦＤ２に結合する容量成分は、容量１１１から転送される電荷の保持部として機能するとともに、電荷電圧変換部としても機能する。この容量成分を、図１４には容量１１３で表している。なお、容量１１３の容量値は、容量１０９の容量値よりも大きい。リセットトランジスタＭ３２のドレイン及び増幅トランジスタＭ４２のドレインは、電圧ＶＤＤを供給する電源ノードに接続されている。増幅トランジスタＭ４２のソースは、選択トランジスタＭ５２のドレインに接続されている。選択トランジスタＭ５２のソースは、垂直出力線１１７に接続されている。垂直出力線１１７には、図示しない電流源が接続されている。

光電変換部ＰＤは、入射光をその光量に応じた量の電荷に変換（光電変換）するとともに、生じた電荷を蓄積する。転送トランジスタＭ１１は、オンすることにより光電変換部ＰＤの電荷を容量１０７に転送する。転送トランジスタＭ２１は、オンすることにより容量１０７の電荷をＦＤノードＦＤ１の容量１０９に転送する。ＦＤノードＦＤ１は、容量１０９による電荷電圧変換によって、容量１０７から転送された電荷の量に応じた電圧となる。増幅トランジスタＭ４１は、ドレインに電圧ＶＤＤが供給され、ソースに選択トランジスタＭ５１を介して図示しない電流源からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ４１は、ＦＤノードＦＤ１の電圧に基づく信号を、選択トランジスタＭ５１を介して垂直出力線１０６に出力する。リセットトランジスタＭ３１は、オンすることによりＦＤノードＦＤ１の容量１０９を電圧ＶＤＤに応じた電圧にリセットする。

転送トランジスタＭ１２は、オンすることにより光電変換部ＰＤの電荷を容量１１１に転送する。転送トランジスタＭ２２は、オンすることにより容量１１１の電荷をＦＤノードＦＤ２の容量１１３に転送する。ＦＤノードＦＤ２は、容量１１３による電荷電圧変換によって、容量１１１から転送された電荷の量に応じた電圧となる。増幅トランジスタＭ４２は、ドレインに電圧ＶＤＤが供給され、ソースに選択トランジスタＭ５２を介して図示しない電流源からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ４２は、ＦＤノードＦＤ２の電圧に基づく信号を、選択トランジスタＭ５２を介して垂直出力線１１７に出力する。リセットトランジスタＭ３２は、オンすることによりＦＤノードＦＤ２の容量１１３を電圧ＶＤＤに応じた電圧にリセットする。

前述のように、ＦＤノードＦＤ１に結合される容量１０９の容量値と、ＦＤノードＦＤ２に結合される容量１１３の容量値とは、互いに異なっている。つまり、増幅トランジスタＭ４１を含んで構成される増幅部のゲインと、増幅トランジスタＭ４２を含んで構成される増幅部のゲインとは、互いに異なっている。

転送トランジスタＭ１１，Ｍ１２は、ゲートに供給される共通の制御信号ｍ＿ｔｘ［ｍ，ｎ］によって制御される。転送トランジスタＭ２１，Ｍ２２は、ゲートに供給される共通の制御信号ｔｘ［ｍ，ｎ］によって制御される。リセットトランジスタＭ３１，Ｍ３２は、ゲートに供給される共通の制御信号ｒｅｓ［ｎ］によって制御される。選択トランジスタＭ５１，Ｍ５２は、ゲートに供給される共通の制御信号ｓｅｌ［ｎ］によって制御される。

図１５は、画素部１の画素ブロック１０，１１と垂直走査部２及び水平領域制御部３との間の接続を示している。図５に示す第１実施形態の場合と異なるのは、垂直走査部２が、制御信号ｐｍ＿ｔｘ［ｎ］を更に供給するように構成されている点である。制御信号ｐｍ＿ｔｘ［ｎ］は、垂直行アドレス［ｎ］に対応する行に配された画素ブロックの画素ブロック内制御部１４に供給され、画素１００に供給される制御信号ｍ＿ｔｘ［ｎ］の生成に利用される。

各画素ブロックの画素ブロック内制御部１４は、例えば図１６に示す回路により構成されうる。図１６には一例として、画素ブロック１０に設けられた画素ブロック内制御部１４の構成例を示している。

画素ブロック１０の画素ブロック内制御部１４は、垂直行アドレス［０］に対応する行に配された画素１００に対して、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］，ｐｔｘ［０］を入力として、制御信号ｔｘ［０，０］を出力する。制御信号ｔｘ［０，０］は、制御信号ｈｂｌｋ＿ｌ［０］又は制御信号ｈｂｌｋ＿ｓ［０］がハイレベルのときに制御信号ｐｔｘ［０］がハイレベルになることで、ハイレベルとなる。また、画素ブロック１０の画素ブロック内制御部１４は、垂直行アドレス［０］に対応する行に配された画素１００に対して、制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｓ［０］，ｐｍ＿ｔｘ［０］を入力として、制御信号ｍ＿ｔｘ［０，０］を出力する。制御信号ｍ＿ｔｘ［０，０］は、制御信号ｈｂｌｋ＿ｌ［０］又は制御信号ｈｂｌｋ＿ｓ［０］がハイレベルのときに制御信号ｐｍ＿ｔｘ［０］がハイレベルになることで、ハイレベルとなる。垂直行アドレス［１］に対応する行に配された画素１００に対しても同様である。

画素ブロック内制御部１４におけるこのような演算を実現する回路は特に限定されるものではないが、例えば図１６に示す論理回路によって構成することができる。図１６に示す論理回路は、制御信号ｈｂｌｋ＿ｌ［０］，ｐｔｘ［０］の論理積をとるＡＮＤゲートと、制御信号ｈｂｌｋ＿ｓ［０］，ｐｔｘ［０］の論理積をとるＡＮＤゲートと、これらの出力の論理和をとるＯＲゲートと、を含む。ＯＲゲートの出力が、制御信号ｔｘ［０，０］となる。また、図１６に示す論理回路は、制御信号ｈｂｌｋ＿ｌ［０］，ｐｍ＿ｔｘ［０］の論理積をとるＡＮＤゲートと、制御信号ｈｂｌｋ＿ｓ［０］，ｐｍ＿ｔｘ［０］の論理積をとるＡＮＤゲートと、これらの出力の論理和をとるＯＲゲートと、を含む。ＯＲゲートの出力が、制御信号ｍ＿ｔｘ［０，０］となる。

このようにして、画素ブロック内制御部１４により、画素１００に与えられる制御信号ｔｘ［ｍ，ｎ］，ｍ＿ｔｘ［ｍ，ｎ］が生成される。垂直走査部２が生成する制御信号ｐｒｅｓ［ｎ］，ｐｓｅｌ［ｎ］は、制御信号ｒｅｓ［ｎ］，ｓｅｌ［ｎ］として、垂直行アドレス［ｎ］に対応する行に配された画素１００にそのまま与えられる。図１４に示したように、制御信号ｍ＿ｔｘ［ｍ，ｎ］は、転送トランジスタＭ１１，Ｍ１２のゲートに与えられる。制御信号ｔｘ［ｍ，ｎ］は、転送トランジスタＭ２１，Ｍ２２のゲートに与えられる。制御信号ｒｅｓ［ｎ］は、リセットトランジスタＭ３１，Ｍ３２のゲートに与えられる。制御信号ｓｅｌ［ｎ］は、選択トランジスタＭ５１，Ｍ５２のゲートに与えられる。

次に、本実施形態による撮像装置の駆動方法について、図１７を用いて説明する。図１７は、本実施形態による撮像装置の駆動方法を示すタイミングチャートである。

本実施形態による撮像装置の駆動方法は、図８のタイミングチャートにおける第３フレームの動作が異なるほかは、第１実施形態による撮像装置の駆動方法と基本的には同じである。第１フレーム及び第２フレームにおいて、制御信号ｐｍ＿ｔｘ［ｎ］は、制御信号ｐｔｘ［ｎ］と同時に駆動すればよい。制御信号ｐｔｘ［ｎ］，ｐｍ＿ｔｘ［ｎ］がハイレベルのときに制御信号ｐｒｅｓ［ｎ］をハイレベルに制御することで、ＦＤノードＦＤ１，ＦＤ２のリセットと同時に光電変換部ＰＤまでリセットすることが可能である。

図１７は、図８のタイミングチャートにおける第３フレームの第１ＨＤ期間に対応している。前述のように、第３フレームの第１ＨＤ期間の全期間に渡って、図示しない制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］はハイレベルである。また、制御信号ｐｒｅｓ［０］はローレベルであり、制御信号ｐｓｅｌ［０］はハイレベルである。

時刻ｔ３８から時刻ｔ３９の期間において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｍ＿ｔｘ［０］をハイレベルに制御する。これにより、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｍ＿ｔｘ［０，０］がハイレベルとなる。また、画素ブロック１１の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｍ＿ｔｘ［１，０］がハイレベルとなる。これにより、垂直行アドレス［０］に対応する行に属する画素１００において、転送トランジスタＭ１１，Ｍ１２がオンになり、光電変換部ＰＤに蓄積されていた信号電荷が容量１０７，１１１へとそれぞれ転送される。

次いで、時刻ｔ４０から時刻ｔ４１の期間において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をハイレベルに制御する。これにより、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｔｘ［０，０］がハイレベルとなる。また、画素ブロック１１の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｔｘ［１，０］がハイレベルとなる。

これにより、垂直行アドレス［０］に対応する行に属する総ての画素１００において、転送トランジスタＭ２１がオンになり、容量１０７に蓄積されていた信号電荷がＦＤノードＦＤ１へと転送される。そして、ＦＤノードＦＤ１は、容量１０９の容量値と転送された信号電荷の量とに応じた電圧となる。これにより、ＦＤノードＦＤ１に転送された信号電荷の量に応じた信号が、増幅トランジスタＭ４１及び選択トランジスタＭ５１を介して垂直出力線１０６に出力される。

また、垂直行アドレス［０］に対応する行に属する総ての画素１００において、転送トランジスタＭ２２がオンになり、容量１１１に蓄積されていた信号電荷がＦＤノードＦＤ２へと転送される。そして、ＦＤノードＦＤ２は、容量１１３の容量値と転送された信号電荷の量とに応じた電圧となる。これにより、ＦＤノードＦＤ２に転送された信号電荷の量に応じた信号が、増幅トランジスタＭ４２及び選択トランジスタＭ５２を介して垂直出力線１１７に出力される。

このとき、ＦＤノードＦＤ２に結合された容量１１３の容量値はＦＤノードＦＤ１に結合された容量１０９の容量値よりも大きいため、信号電荷の転送後におけるＦＤノードＦＤ２の電圧は信号電荷の転送後におけるＦＤノードＦＤ１の電圧よりも小さくなる。すなわち、増幅トランジスタＭ４１を含む増幅部のゲインは、増幅トランジスタＭ４２を含む増幅部のゲインよりも大きくなる。

これにより、画素ブロック１０の画素１００に接続された垂直出力線１０６から出力される信号Ｖｏｕｔ１［０，０］のレベルは、垂直出力線１１７から出力される信号Ｖｏｕｔ２［０，０］のレベルよりも大きくなる。同様に、画素ブロック１１の画素１００に接続された垂直出力線１０６から出力される信号Ｖｏｕｔ１［１，０］のレベルは、垂直出力線１１７から出力される信号Ｖｏｕｔ２［１，０］のレベルよりも大きくなる。

このように、本実施形態によれば、画素ブロック毎に露光時間を制御可能な撮像装置において、画素１００内の増幅部のゲインを時分割で切り替える場合においても、出力信号を複数種類のゲインで増幅することが可能である。したがって、例えば、暗い（レベルの低い）信号については高いゲインで増幅し、明るい（レベルの高い）信号については低ゲインで増幅するように構成することで、被写体から背景に渡って黒潰れや白飛びを抑えた画像を取得することが可能となる。また、本実施形態においては、単純なゲインアップというだけではなく、ＦＤ容量が小さい方からの出力に対してはランダムノイズの低減効果を期待することができ、ＦＤ容量が大きい方からの出力に対しては飽和電子数の拡大効果を期待することができる。

なお、本実施形態では画素部１と列ＡＤ変換部６との間に増幅部５を設けていないが、増幅部５を更に設けてもよい。この場合の増幅部５は、第１実施形態で示したようなゲインの切り替えが可能な増幅部であってもよいし、ゲインが一定の増幅部であってもよい。

［第４実施形態］
本発明の第４実施形態による撮像装置及びその駆動方法について、図１８乃至図２１を用いて説明する。第１乃至第３実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

はじめに、本実施形態による撮像装置の構造について、図１８乃至図２０を用いて説明する。図１８は、本実施形態による撮像装置における画素の構成例を示す回路図である。図１９は、本実施形態による撮像装置における画素ブロックと垂直走査部及び水平領域制御部との間の接続例を示す回路図である。図２０は、本実施形態による撮像装置における画素ブロック内制御部の構成例を示す回路図である。

本実施形態による撮像装置の全体構成は、図１３に示す第３実施形態による撮像装置の全体構成と同様である。本実施形態による撮像装置は、画素１００の構成が、第３実施形態による撮像装置とは異なっている。すなわち、本実施形態による撮像装置の画素１００は、図１８に示すように、ＦＤノードＦＤ１とリセットトランジスタＭ３１のソースとの間に、ＭＯＳトランジスタＭ６１，Ｍ６２を更に有している。

ＭＯＳトランジスタＭ６１のソースは、ＦＤノードＦＤ１に接続されている。ＭＯＳトランジスタＭ６１のドレインは、ＭＯＳトランジスタＭ６２のソースに接続されている。ＭＯＳトランジスタＭ６２のドレインは、リセットトランジスタＭ３１のソースに接続されている。ＭＯＳトランジスタＭ６１のゲートには、垂直走査部２から制御信号ｆｄｉｎｃ１［ｎ］が与えられる。ＭＯＳトランジスタＭ６１は、制御信号ｆｄｉｎｃ１［ｎ］がハイレベルのときにオンになり、制御信号ｆｄｉｎｃ１［ｎ］がローレベルのときにオフになる。ＭＯＳトランジスタＭ６２のゲートには、画素ブロック内制御部１４から制御信号ｆｄｉｎｃ２［ｍ，ｎ］が与えられる。ＭＯＳトランジスタＭ６２は、制御信号ｆｄｉｎｃ２［ｍ，ｎ］がハイレベルのときにオンになり、制御信号ｆｄｉｎｃ２［ｍ，ｎ］がローレベルのときにオフになる。

画素１００をこのように構成することにより、ＦＤノードＦＤ１のＦＤ容量を可変にすることができる。すなわち、制御信号ｆｄｉｎｃ１［ｎ］がハイレベルで制御信号ｆｄｉｎｃ２［ｍ，ｎ］，ｒｅｓ［ｎ］がローレベルのときには、ＭＯＳトランジスタＭ６１がオンすることによる容量をＦＤノードＦＤ１のＦＤ容量に加算することができる。また、制御信号ｆｄｉｎｃ１［ｎ］，制御信号ｆｄｉｎｃ２［ｍ，ｎ］がハイレベルで制御信号ｒｅｓ［ｎ］がローレベルのときには、ＭＯＳトランジスタＭ６１，Ｍ６２の両方がオンすることによる容量をＦＤノードＦＤ１のＦＤ容量に加算することができる。つまり、制御信号ｆｄｉｎｃ１［ｎ］，ｆｄｉｎｃ２［ｍ，ｎ］により、ＦＤノードＦＤ１のＦＤ容量の大小を制御することができる。

また、本実施形態においては、選択トランジスタＭ５１，Ｍ５２が、個別の制御信号ｓｅｌ１［ｎ］，ｓｅｌ２［ｎ］により制御されるように構成されている。選択トランジスタＭ５１，Ｍ５２を介して出力される信号は、いずれも垂直出力線１０６に出力される。すなわち、本実施形態では、選択トランジスタＭ５１を介して出力される信号Ｖｏｕｔと、選択トランジスタＭ５２を介して出力される信号Ｖｏｕｔとを、時分割で出力する。

図１９は、画素部１の画素ブロック１０，１１と垂直走査部２及び水平領域制御部３との間の接続を示している。ここでは、第３実施形態との相違点を中心に、本実施形態による撮像装置における垂直走査部２及び水平領域制御部３を説明する。

本実施形態による撮像装置においては、垂直走査部２が、制御信号ｐｆｄｉｎｃ１［ｎ］を更に供給するように構成されている。また、垂直走査部２は、選択トランジスタＭ５１，Ｍ５２に共通の制御信号ｐｓｅｌ［ｎ］ではなく、選択トランジスタＭ５１には制御信号ｐｓｅｌ１［ｎ］を供給し、選択トランジスタＭ５２には制御信号ｐｓｅｌ２［ｎ］を供給するように構成されている。また、本実施形態による撮像装置においては、水平領域制御部３が、制御信号ｈｆｄｉｎｃ２［ｍ］を更に供給するように構成されている。

画素ブロック内制御部１４は、制御信号ｐｔｘ［ｎ］，ｐｍ＿ｔｘ［ｎ］，ｐｆｄｉｎｃ１［ｎ］，ｈｂｌｋ＿ｌ［ｍ］，ｈｂｌｋ＿ｓ［ｍ］，ｈｆｄｉｎｃ２［ｍ］に基づき、制御信号ｔｘ［ｍ，ｎ］，ｍ＿ｔｘ［ｍ，ｎ］，ｆｄｉｎｃ２［ｍ，ｎ］を生成する。制御信号ｐｒｅｓ［ｎ］，ｐｓｅｌ１［ｎ］，ｐｓｅｌ２［ｎ］は、制御信号ｒｅｓ［ｎ］，ｓｅｌ１［ｎ］，ｓｅｌ２［ｎ］として画素１００にそのまま供給される。制御信号ｐｆｄｉｎｃ１［ｎ］は、画素ブロック内制御部１４に供給されるほか、制御信号ｆｄｉｎｃ１［ｎ］として画素１００にそのまま供給される。

各画素ブロックの画素ブロック内制御部１４は、例えば図２０に示す回路により構成されうる。図２０には一例として、画素ブロック１０に設けられた画素ブロック内制御部１４の構成例を示している。

画素ブロック内制御部１４は、制御信号ｈｆｄｉｎｃ２［ｍ］，ｐｆｄｉｎｃ１［ｎ］を入力として、制御信号ｆｄｉｎｃ２［ｍ，ｎ］を更に出力するように構成されているほかは、図１６に示す第３実施形態による撮像装置と同様である。例えば、画素ブロック１０の画素ブロック内制御部１４は、垂直行アドレス［０］に対応する行に配された画素１００に対して、制御信号ｈｆｄｉｎｃ２［０］，ｐｆｄｉｎｃ１［０］を入力として、制御信号ｆｄｉｎｃ２［０，０］を出力する。制御信号ｆｄｉｎｃ２［０，０］は、制御信号ｈｆｄｉｎｃ２［０］及び制御信号ｐｆｄｉｎｃ１［０］の双方がハイレベルのとき、ハイレベルとなる。すなわち、制御信号ｐｆｄｉｎｃ１［０］をもとに、制御信号ｈｆｄｉｎｃ２［０］を画素１００に出力するかどうかを制御する。垂直行アドレス［１］に対応する行に配された画素１００に対しても同様である。

画素ブロック内制御部１４におけるこのような演算を実現する回路は特に限定されるものではないが、例えば図２０に示す論理回路によって構成することができる。図２０に示す論理回路は、図１６に示す論理回路に加え、制御信号ｈｆｄｉｎｃ２［０］，ｐｆｄｉｎｃ１［０］の論理積をとるＡＮＤゲートを含む。ＡＮＤゲートの出力が、制御信号ｆｄｉｎｃ２［０，０］となる。

このようにして、画素ブロック内制御部１４により、画素１００に与えられる制御信号ｔｘ［ｍ，ｎ］，ｍ＿ｔｘ［ｍ，ｎ］，ｆｄｉｎｃ２［ｍ，ｎ］が生成される。垂直走査部２が生成する制御信号ｐｓｅｌ１［ｎ］，ｐｓｅｌ２［ｎ］，ｐｆｄｉｎｃ１［ｎ］は、制御信号ｓｅｌ１［ｎ］，ｓｅｌ２［ｎ］，ｆｄｉｎｃ１［ｎ］として、垂直行アドレス［ｎ］に対応する行に配された画素１００にそのまま与えられる。図１８に示したように、制御信号ｍ＿ｔｘ［ｍ，ｎ］は、転送トランジスタＭ１１，Ｍ１２のゲートに与えられる。制御信号ｔｘ［ｍ，ｎ］は、転送トランジスタＭ２１，Ｍ２２のゲートに与えられる。制御信号ｒｅｓ［ｎ］は、リセットトランジスタＭ３１，Ｍ３２のゲートに与えられる。制御信号ｓｅｌ１［ｎ］は、選択トランジスタＭ５１のゲートに与えられる。制御信号ｓｅｌ２［ｎ］は、選択トランジスタＭ５２のゲートに与えられる。制御信号ｆｄｉｎｃ１［ｎ］は、ＭＯＳトランジスタＭ６１のゲートに与えられる。制御信号ｆｄｉｎｃ２［ｍ，ｎ］は、ＭＯＳトランジスタＭ６２のゲートに与えられる。

次に、本実施形態による撮像装置の駆動方法について、図２１を用いて説明する。図２１は、本実施形態による撮像装置の駆動方法を示すタイミングチャートである。

本実施形態による撮像装置の駆動方法は、第３実施形態と同様、図８のタイミングチャートにおける第３フレームの動作が異なるほかは、第１実施形態による撮像装置の駆動方法と基本的には同じである。すなわち、第１フレーム及び第２フレームにおいて、制御信号ｐｍ＿ｔｘ［ｎ］は、制御信号ｐｔｘ［ｎ］と同時に駆動すればよい。制御信号ｐｔｘ［ｎ］，ｐｍ＿ｔｘ［ｎ］がハイレベルのときに制御信号ｐｒｅｓ［ｎ］をハイレベルに制御することで、ＦＤノードＦＤ１，ＦＤ２のリセットと同時に光電変換部ＰＤまでリセットすることが可能である。

図２１は、図８のタイミングチャートにおける第３フレームの第１ＨＤ期間に対応している。前述のように、第３フレームの第１ＨＤ期間の全期間に渡って、図示しない制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］はハイレベルである。また、制御信号ｐｒｅｓ［０］はローレベルであり、制御信号ｐｓｅｌ［０］はハイレベルである。第３フレームの第１ＨＤ期間の全期間に渡って、制御信号ｈｆｄｉｎｃ２［０］はローレベルに設定し、制御信号ｈｆｄｉｎｃ２［１］はハイレベルに設定する。

時刻ｔ４２から時刻ｔ４３の期間において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｍ＿ｔｘ［０］をハイレベルに制御する。これにより、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｍ＿ｔｘ［０，０］がハイレベルとなる。また、画素ブロック１１の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｍ＿ｔｘ［１，０］がハイレベルとなる。これにより、垂直行アドレス［０］に対応する行に属する総ての画素１００において、転送トランジスタＭ１１，Ｍ１２がオンになり、光電変換部ＰＤに蓄積されていた信号電荷が容量１０７，１１１へとそれぞれ転送される。

次いで、時刻ｔ４４から時刻ｔ４５の期間において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をハイレベルに制御する。これにより、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｔｘ［０，０］がハイレベルとなる。また、画素ブロック１１の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｔｘ［１，０］がハイレベルとなる。これにより、垂直行アドレス［０］に対応する行に属する総ての画素１００において、転送トランジスタＭ２１，Ｍ２２がオンになり、容量１０７，１１１に蓄積されていた信号電荷がＦＤノードＦＤ１，ＦＤ２へとそれぞれ転送される。

また、時刻ｔ４４から時刻ｔ４６の期間において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｆｄｉｎｃ１［０］，ｐｓｅｌ１［０］をハイレベルに制御する。これにより、制御信号ｆｄｉｎｃ１［０］，ｓｅｌ１［０］がハイレベルとなり、垂直行アドレス［０］に対応する行に属する画素１００において、ＭＯＳトランジスタＭ６１及び選択トランジスタＭ５１がオンになる。

この際、制御信号ｈｆｄｉｎｃ２［０］はローレベルのため、制御信号ｆｄｉｎｃ２［０，０］はローレベルとなり、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００において、ＭＯＳトランジスタＭ６２はオフになる。これにより、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００において、ＦＤノードＦＤ１の容量値は、容量１０７の容量値に対して、オン状態におけるＭＯＳトランジスタＭ６１の容量の分、増加する。こうして、増加したＦＤノードＦＤ１の容量値と転送された信号電荷の量とに応じた信号Ｖｏｕｔ［０，０］が、増幅トランジスタＭ４１及び選択トランジスタＭ５１を介して垂直出力線１０６に出力される。このときの信号Ｖｏｕｔ［０，０］のレベルは、ＦＤノードＦＤ１に結合される容量が容量１０７のみの場合よりも低下する。

また、制御信号ｈｆｄｉｎｃ２［１］はハイレベルのため、制御信号ｆｄｉｎｃ２［１，０］はハイレベルとなり、画素ブロック１１の垂直行アドレス［１］に対応する行に属する画素１００において、ＭＯＳトランジスタＭ６２はオンになる。これにより、画素ブロック１０の垂直行アドレス［１］に対応する行に属する画素１００において、ＦＤノードＦＤ１の容量値は、容量１０７の容量値に対して、オン状態におけるＭＯＳトランジスタＭ６１，Ｍ６２の容量の分、増加する。こうして、増加したＦＤノードＦＤ１の容量値と転送された信号電荷の量とに応じた信号が、増幅トランジスタＭ４１及び選択トランジスタＭ５１を介して垂直出力線１０６に出力される。このときの信号Ｖｏｕｔ［１，０］のレベルは、ＦＤノードＦＤ１に結合される容量が容量１０７及びＭＯＳトランジスタＭ６１がオンのときの容量の場合よりも低下する。

このように、本実施形態においては、制御信号ｈｆｄｉｎｃ２［ｍ］のレベルにより、ＦＤノードＦＤ１の容量値の増減を画素ブロック単位で制御することができる。

次いで、時刻ｔ４７において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｓｅｌ２［０］をハイレベルに制御する。これにより、制御信号ｓｅｌ２［０］がハイレベルとなり、垂直行アドレス［０］に対応する行に属する画素１００において、選択トランジスタＭ５２がオンになる。

このとき、ＦＤノードＦＤ２には、時刻ｔ４４から時刻ｔ４５の期間において、容量１１１に蓄積されていた信号電荷が転送されている。したがって、画素ブロック１０の画素１００からは、ＦＤノードＦＤ２に転送された信号電荷の量に応じた信号Ｖｏｕｔ［０，０］が、増幅トランジスタＭ４２及び選択トランジスタＭ５２を介して垂直出力線１０６に出力される。このときの信号Ｖｏｕｔ［０，０］のレベルは、ＦＤノードＦＤ２の容量値が小さいことにより、時刻ｔ４４から時刻ｔ４６の期間における信号Ｖｏｕｔ［０，０］のレベルよりも増加する。

また、画素ブロック１１の画素１００からは、ＦＤノードＦＤ２に転送された信号電荷の量に応じた信号Ｖｏｕｔ［１，０］が、増幅トランジスタＭ４２及び選択トランジスタＭ５２を介して垂直出力線１０６に出力される。このときの信号Ｖｏｕｔ［０，０］のレベルは、ＦＤノードＦＤ２の容量値が小さいことにより、時刻ｔ４４から時刻ｔ４６の期間における信号Ｖｏｕｔ［１，０］のレベルよりも増加する。

このように、本実施形態によれば、画素ブロック毎に露光時間を制御可能な撮像装置において、画素内の増幅部のゲインを時分割で切り替える場合においても、出力信号を複数種類のゲインで増幅することが可能である。したがって、例えば、暗い（レベルの低い）信号については高いゲインで増幅し、明るい（レベルの高い）信号については低ゲインで増幅するように構成することで、被写体から背景に渡って黒潰れや白飛びを抑えた画像を取得することが可能となる。また、本実施形態の構成によれば、列回路を列毎に複数備える必要がないため、回路面積が増大するのを防ぐこともできる。

本実施形態の変形例では、図１８の転送トランジスタＭ１２、容量１１１、転送トランジスタＭ２２、リセットトランジスタＭ３２、増幅トランジスタＭ４２、選択トランジスタＭ５２及びＦＤノードＦＤ２は削除される。これに伴って、これらの素子に接続された配線、ならびに、これらの素子へ制御信号を供給するための回路は削除される。また、容量１０７、転送トランジスタＭ２１は削除される。そのため、転送トランジスタＭ１１が、光電変換部ＰＤとＦＤノードＦＤ１とを接続する。

さらに、１つの画素ブロック１０に含まれる複数の画素１００において、ＭＯＳトランジスタＭ６１が互いに独立に制御される。また、１つの画素ブロック１０に含まれる複数の画素１００において、ＭＯＳトランジスタＭ６２が互いに独立に制御される。

このような構成によれば、１つのフレームにおいて、１つの画素ブロック１０が互いに異なるゲインで読み出された複数の信号を出力することができる。なお、この変形例においては、１つのフレームにおいて、１つの画素１００の信号が複数のゲインで増幅される必要はない。

変形例においても、画素ブロック毎に露光時間を制御可能な撮像装置において、適切なゲインで信号を増幅することが可能である。

［第５実施形態］
本発明の第５実施形態による撮像装置及びその駆動方法について、図２２及び図２３を用いて説明する。第１乃至第４実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

はじめに、本実施形態による撮像装置の構造について、図２２を用いて説明する。図２２は、本実施形態による撮像装置における増幅部及び列ＡＤ変換部の構成例を示す概略図である。

本実施形態による撮像装置は、増幅部５及び列ＡＤ変換部６の構成が異なるほかは、第１実施形態による撮像装置と基本的には同様である。すなわち、本実施形態による撮像装置は、図２２に示すように、時間の経過に対する信号レベルの変化の割合が異なる複数のランプ信号を供給するランプ信号生成部２５を更に備えている。ランプ信号生成部２５は、ランプ信号発生器５１とランプ信号発生器５２とを有する。列ＡＤ変換部６は、画素部１を構成する画素１００の各列に対応して、ＡＤ変換回路６１と、２つのメモリ６２と、を有する。ＡＤ変換回路６１は、比較器６００，６０３と、ラッチ回路６０１，６０４と、保持部６０２，６０５と、を有する。

各列の垂直出力線１０６は、比較器６００の一方の入力端子と、比較器６０３の一方の入力端子とに接続されている。比較器６００の出力端子は、ラッチ回路６０１の入力端子に接続されている。ラッチ回路６０１の出力端子は、保持部６０２の入力端子に接続されている。比較器６０３の出力端子は、ラッチ回路６０４の入力端子に接続されている。ラッチ回路６０４の出力端子は、保持部６０５の入力端子に接続されている。保持部６０２，６０５の出力端子は、メモリ６２にそれぞれ接続されている。ランプ信号発生器５１は、各列のＡＤ変換回路６１の比較器６００の他方の入力端子に接続されている。ランプ信号発生器５２は、各列のＡＤ変換回路６１の比較器６０３の他方の入力端子に接続されている。

画素部１から各列の垂直出力線１０６を介して出力される信号Ｖｏｕｔは、各列のＡＤ変換回路６１の比較器６００の一方の入力端子と、各列のＡＤ変換回路６１の比較器６０３の一方の入力端子とに入力される。

ランプ信号発生器５１はランプ信号ｒａｍｐ＿ｓｉｇ１を出力し、ランプ信号発生器５２はランプ信号ｒａｍｐ＿ｓｉｇ２を出力する。ランプ信号ｒａｍｐ＿ｓｉｇ１，ｒａｍｐ＿ｓｉｇ２は、時間の経過とともに信号のレベルが変化する信号である。ここでは一例として、ランプ信号ｒａｍｐ＿ｓｉｇ１よりもランプ信号ｒａｍｐ＿ｓｉｇ２の方が時間の経過に対する信号レベルの変化の割合（傾き）が大きいものとする。ランプ信号発生器５１から出力されたランプ信号ｒａｍｐ＿ｓｉｇ１は、各列のＡＤ変換回路６１の比較器６００の他方の入力端子に供給される。ランプ信号発生器５２から出力されたランプ信号ｒａｍｐ＿ｓｉｇ２は、各列のＡＤ変換回路６１の比較器６０３の他方の入力端子に供給される。

比較器６００は、信号Ｖｏｕｔのレベルとランプ信号ｒａｍｐ＿ｓｉｇ１のレベルとを比較し、これら信号のレベルの大小関係が変化したときに、比較器６００の出力である信号ｃｏｍｐ１の信号レベルを反転する。ここでは一例として、比較器６００は、信号Ｖｏｕｔのレベルがランプ信号ｒａｍｐ＿ｓｉｇ１のレベルよりも高いときにハイレベルの信号ｃｏｍｐ１を出力するものとする。また、比較器６００は、信号Ｖｏｕｔのレベルがランプ信号ｒａｍｐ＿ｓｉｇ１のレベルよりも低いときにローレベルの信号ｃｏｍｐ１を出力するものとする。ラッチ回路６０１は、比較器６００からの信号ｃｏｍｐ１が反転したことを受けて、保持部６０２にパルス信号（ラッチ信号ｌｔｃｈ１）を出力する。保持部６０２は、ランプ信号ｒａｍｐ＿ｓｉｇ１のランプ開始と同期してカウントが開始されるカウント値ｃｏｕｎｔを受信するように構成されており、ラッチ回路６０１からラッチ信号ｌｔｃｈ１を受信したときのカウント値を保持するように構成されている。メモリ６２は、保持部６０２が保持するカウント値を、信号Ｖｏｕｔのデジタル値ｍｅｍ１として、ビット毎に保持する。

同様に、比較器６０３は、信号Ｖｏｕｔのレベルとランプ信号ｒａｍｐ＿ｓｉｇ２のレベルとを比較し、これら信号のレベルの大小関係が変化したときに、比較器６０３の出力である信号ｃｏｍｐ２の信号レベルを反転する。ここでは一例として、比較器６０３は、信号Ｖｏｕｔのレベルがランプ信号ｒａｍｐ＿ｓｉｇ２のレベルよりも高いときにハイレベルの信号ｃｏｍｐ２を出力するものとする。また、比較器６０３は、信号Ｖｏｕｔのレベルがランプ信号ｒａｍｐ＿ｓｉｇ２のレベルよりも低いときにローレベルの信号ｃｏｍｐ２を出力するものとする。ラッチ回路６０４は、比較器６０３からの信号ｃｏｍｐ２が反転したことを受けて、保持部６０５にパルス信号（ラッチ信号ｌｔｃｈ２）を出力する。保持部６０５は、ランプ信号ｒａｍｐ＿ｓｉｇ２のランプ開始と同期してカウントが開始されるカウント値ｃｏｕｎｔを受信するように構成されており、ラッチ回路６０４からラッチ信号ｌｔｃｈ２を受信したときのカウント値を保持するように構成されている。メモリ６２は、保持部６０５が保持するカウント値を、信号Ｖｏｕｔのデジタル値ｍｅｍ２として、ビット毎に保持する。

前述のように、ランプ信号発生器５１，５２は、傾きが互いに異なるように制御されたランプ信号を出力する。したがって、画素部１から出力される同じ信号Ｖｏｕｔであっても、列ＡＤ変換部６によるＡＤ変換によって得られるデジタル値ｍｅｍ１とデジタル値ｍｅｍ２とは異なる値となる。すなわち、本実施形態では、増幅部５を用いて複数のゲインで画素信号を増幅する代わりに、ランプ信号生成部２５から供給されるランプ信号を用いて複数の変換ゲインで画素信号をＡＤ変換する。

次に、本実施形態による撮像装置の駆動方法について、図２３を用いて説明する。図２３は、本実施形態による撮像装置の駆動方法を示すタイミングチャートである。

本実施形態による撮像装置の駆動方法は、図８のタイミングチャートにおける第３フレームの動作が異なるほかは、第１実施形態による撮像装置の駆動方法と基本的には同じである。図２３は、図８のタイミングチャートにおける第３フレームの第１ＨＤ期間に対応している。前述のように、第３フレームの第１ＨＤ期間の全期間に渡って、図示しない制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］はハイレベルである。また、制御信号ｐｒｅｓ［０］はローレベルであり、制御信号ｐｓｅｌ［０］はハイレベルである。

時刻ｔ４８から時刻ｔ４９の期間において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をハイレベルに制御する。これにより、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｔｘ［０，０］がハイレベルとなる。また、画素ブロック１１の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｔｘ［１，０］がハイレベルとなる。これにより、垂直行アドレス［０］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた信号電荷がＦＤノードへと転送される。そして、ＦＤノードに転送された信号電荷の量に応じた信号Ｖｏｕｔが、増幅トランジスタＭ４及び選択トランジスタＭ５を介して垂直出力線１０６に出力される。

こうして、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００からは、信号Ｖｏｕｔ［０，０］が出力される。また、画素ブロック１１の垂直行アドレス［０］に対応する行に属する画素１００からは、信号Ｖｏｕｔ［１，０］が出力される。以後の説明では、これら信号Ｖｏｕｔ［０，０］及び信号Ｖｏｕｔ［１，０］のうち、信号Ｖｏｕｔ［０，０］に着目して説明する。

同じく時刻ｔ４８において、ランプ信号発生器５１は、ランプ信号ｒａｍｐ＿ｓｉｇ１の出力を開始する。また、ランプ信号発生器５２は、ランプ信号ｒａｍｐ＿ｓｉｇ２の出力を開始する。また、タイミング生成部４は、ＡＤ変換回路６１に出力するカウント値ｃｏｕｎｔのカウントアップを開始する。ランプ信号ｒａｍｐ＿ｓｉｇ１，ｒａｍｐ＿ｓｉｇ２の出力開始の直後、信号Ｖｏｕｔ［０，０］のレベルはランプ信号ｒａｍｐ＿ｓｉｇ１，ｒａｍｐ＿ｓｉｇ２のレベルよりも大きい。したがって、比較器６００，６０３は、ハイレベルの信号ｃｏｍｐ１，ｃｏｍｐ２を出力している。

続く時刻ｔ５０において、信号Ｖｏｕｔ［０，０］のレベルとランプ信号ｒａｍｐ＿ｓｉｇ２のレベルとが一致したものとする。これにより比較器６０３が出力する信号ｃｏｍｐ２は、ハイレベルからローレベルへと遷移する。ラッチ回路６０４は、信号ｃｏｍｐ２の変化を受けてラッチ信号ｌｔｃｈ２を出力する。ラッチ信号ｌｔｃｈ２は、信号ｃｏｍｐ２の立ち下がりを検出してパルス化したものである。このパルスを例えばＤ－フリップフロップのクロック入力とし、同じくＤ－フリップフロップのＤ入力にカウント値ｃｏｕｎｔを入力することで、保持部６０５はラッチ信号ｌｔｃｈ２の入力時のカウント値ｃｏｕｎｔを保持することができる。図２３には、保持部６０５にカウント値ｃｏｕｎｔとして５００が保持された場合を例示している。この値がデジタル値ｍｅｍ２に相当する。

続く時刻ｔ５１において、信号Ｖｏｕｔ［０，０］のレベルとランプ信号ｒａｍｐ＿ｓｉｇ１のレベルとが一致したものとする。これにより比較器６００が出力する信号ｃｏｍｐ１は、ハイレベルからローレベルへと遷移する。ラッチ回路６０１は、信号ｃｏｍｐ１の変化を受けてラッチ信号ｌｔｃｈ１を出力する。ラッチ信号ｌｔｃｈ１は、信号ｃｏｍｐ１の立ち下がりを検出してパルス化したものである。このパルスを例えばＤ－フリップフロップのクロック入力とし、同じくＤ－フリップフロップのＤ入力にカウント値ｃｏｕｎｔを入力することで、保持部６０２はラッチ信号ｌｔｃｈ１の入力時のカウント値ｃｏｕｎｔを保持することができる。図２３には、保持部６０２にカウント値ｃｏｕｎｔとして２０００が保持された場合を例示している。この値がデジタル値ｍｅｍ１に相当する。

ランプ信号生成部２５及び列ＡＤ変換部６をこのように構成することで、一つの信号Ｖｏｕｔに対して、複数の異なる値の信号を出力できるようになる。これにより、例えば暗い信号のときは、信号の傾きが緩やかなランプ信号ｒａｍｐ＿ｓｉｇ１を用いることで階調を確保することができる。一方、明るい信号のときは、１ＨＤ期間が足りなく、ランプ信号ｒａｍｐ＿ｓｉｇ１からの出力が得られなかったとしても、信号の傾きの急峻なランプ信号ｒａｍｐ＿ｓｉｇ２を用いることで確実に出力を得られるようになる。

このように、本実施形態によれば、画素ブロック毎に露光時間を制御可能な撮像装置において、ＡＤ変換部におけるＡＤ変換ゲインを切り替えることにより、出力信号を複数種類のゲインで増幅することが可能である。したがって、例えば、暗い（レベルの低い）信号については高ゲインでＡＤ変換し、明るい（レベルの高い）信号については低ゲインでＡＤ変換するように構成することで、被写体から背景に渡って黒潰れや白飛びを抑えた画像を取得することが可能となる。

［第６実施形態］
本発明の第６実施形態による撮像装置及びその駆動方法について、図２４及び図２５を用いて説明する。第１乃至第５実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。

はじめに、本実施形態による撮像装置の構造について、図２４を用いて説明する。図２４は、本実施形態による撮像装置における増幅部及び列ＡＤ変換部の構成例を示す概略図である。

本実施形態による撮像装置は、ランプ信号生成部２５及び列ＡＤ変換部６の構成が異なるほかは、第５実施形態による撮像装置と基本的には同様である。すなわち、本実施形態による撮像装置は、図２４に示すように、ランプ信号生成部２５が、ランプ信号発生器５１，５２に加え、ランプ信号発生器５３を更に有している。列ＡＤ変換部６は、画素部１を構成する画素１００の各列に対応して、ＡＤ変換回路６１と、メモリ６２とを有する。ＡＤ変換回路６１は、比較器６００と、ラッチ回路６０１と、保持部６０２と、選択器６０６，６０７と、インバータ６０８と有する。

各列の垂直出力線１０６は、比較器６００の一方の入力端子に接続されている。比較器６００の出力端子は、ラッチ回路６０１の入力端子及びインバータ６０８の入力端子に接続されている。ラッチ回路６０１の出力端子は、保持部６０２の入力端子に接続されている。インバータ６０８の出力端子は、選択器６０６の制御端子に接続されている。保持部６０２の出力端子は、メモリ６２に接続されている。

ランプ信号発生器５１は、各列のＡＤ変換回路６１の選択器６０６の一方の入力端子に接続されている。ランプ信号発生器５２は、各列のＡＤ変換回路６１の選択器６０６の他方の入力端子に接続されている。ランプ信号発生器５３は、各列のＡＤ変換回路６１の選択器６０７の一方の入力端子に接続されている。選択器６０６の出力端子は、選択器６０７の他方の入力端子に接続されている。選択器６０７の出力端子は、比較器６００の他方の入力端子に接続されている。

画素部１から各列の垂直出力線１０６を介して出力される信号Ｖｏｕｔは、各列のＡＤ変換回路６１の比較器６００の一方の入力端子に入力される。

ランプ信号発生器５１はランプ信号ｒａｍｐ＿ｓｉｇ１を出力し、ランプ信号発生器５２はランプ信号ｒａｍｐ＿ｓｉｇ２を出力し、ランプ信号発生器５３はランプ信号ｒａｍｐ＿ｓｉｇ３を出力する。ランプ信号ｒａｍｐ＿ｓｉｇ１，ｒａｍｐ＿ｓｉｇ２，ｒａｍｐ＿ｓｉｇ３は、時間の経過とともに信号のレベルが変化する信号である。ランプ信号発生器５１から出力されたランプ信号ｒａｍｐ＿ｓｉｇ１は、各列のＡＤ変換回路６１の選択器６０６の一方の入力端子に供給される。ランプ信号発生器５２から出力されたランプ信号ｒａｍｐ＿ｓｉｇ２は、各列のＡＤ変換回路６１の選択器６０６の他方の入力端子に供給される。ランプ信号発生器５３から出力されたランプ信号ｒａｍｐ＿ｓｉｇ３は、選択器６０７の一方の入力端子に供給される。

選択器６０６は、インバータ６０８から出力される信号を選択信号ｊ＿ｓｉｇとして、ランプ信号ｒａｍｐ＿ｓｉｇ１及びランプ信号ｒａｍｐ＿ｓｉｇ２のうちの一方を選択し、選択器６０７の他方の入力端子に供給する。例えば、選択器６０６は、選択信号ｊ＿ｓｉｇがハイレベルのときにランプ信号ｒａｍｐ＿ｓｉｇ１を選択し、選択信号ｊ＿ｓｉｇがローレベルのときにランプ信号ｒａｍｐ＿ｓｉｇ２を選択する。

選択器６０７は、タイミング生成部４から供給される選択信号ｊｄａｔ＿ｅｎに応じて、ランプ信号ｒａｍｐ＿ｓｉｇ３及び選択器６０６からの出力信号（ランプ信号ｒａｍｐ＿ｓｉｇ１又はランプ信号ｒａｍｐ＿ｓｉｇ２）のうちの一方を選択する。選択器６０７により選択されたランプ信号ｒａｍｐ＿ｓｉｇは、比較器６００の他方の入力端子に入力される。

比較器６００は、信号Ｖｏｕｔのレベルとランプ信号ｒａｍｐ＿ｓｉｇのレベルとを比較し、これら信号のレベルの大小関係が変化したときに、比較器６００の出力である信号ｃｏｍｐ＿ｓｉｇの信号レベルを反転する。ここでは一例として、比較器６００は、信号Ｖｏｕｔのレベルがランプ信号ｒａｍｐ＿ｓｉｇのレベルよりも高いときにハイレベルの信号ｃｏｍｐ＿ｓｉｇを出力するものとする。また、比較器６００は、信号Ｖｏｕｔのレベルがランプ信号ｒａｍｐ＿ｓｉｇのレベルよりも低いときにローレベルの信号ｃｏｍｐ＿ｓｉｇを出力するものとする。

ラッチ回路６０１は、比較器６００からの信号ｃｏｍｐ＿ｓｉｇが反転したことを受けて、保持部６０２にパルス信号（ラッチ信号ｌｔｃｈ）を出力する。保持部６０２は、ランプ信号ｒａｍｐ＿ｓｉｇ１，ｒａｍｐ＿ｓｉｇ２のランプ開始と同期してカウントが開始されるカウント値ｃｏｕｎｔを受信するように構成されている。そして、保持部６０２は、ラッチ回路６０１からラッチ信号ｌｔｃｈを受信したときに受信しているカウント値を保持するように構成されている。メモリ６２は、保持部６０２が保持するカウント値を、信号Ｖｏｕｔのデジタル値ｍｅｍとして、ビット毎に保持する。

次に、本実施形態による撮像装置の駆動方法について、図２５を用いて説明する。図２５は、本実施形態による撮像装置の駆動方法を示すタイミングチャートである。

本実施形態による撮像装置の駆動方法は、図８のタイミングチャートにおける第３フレームの動作が異なるほかは、第１実施形態による撮像装置の駆動方法と基本的には同じである。図２５は、図８のタイミングチャートにおける第３フレームの第１ＨＤ期間に対応している。前述のように、第３フレームの第１ＨＤ期間の全期間に渡って、図示しない制御信号ｈｂｌｋ＿ｌ［０］，ｈｂｌｋ＿ｌ［１］，ｈｂｌｋ＿ｓ［０］，ｈｂｌｋ＿ｓ［１］はハイレベルである。また、制御信号ｐｒｅｓ［０］はローレベルであり、制御信号ｐｓｅｌ［０］はハイレベルである。

時刻ｔ５２から時刻ｔ５３の期間において、垂直走査部２は、垂直行アドレス［０］に対応する行の制御信号ｐｔｘ［０］をハイレベルに制御する。これにより、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｔｘ［０，０］がハイレベルとなる。また、画素ブロック１１の垂直行アドレス［０］に対応する行に属する画素１００に入力される制御信号ｔｘ［１，０］がハイレベルとなる。これにより、垂直行アドレス［０］に対応する行に属する総ての画素１００において、転送トランジスタＭ１がオンになり、光電変換部ＰＤに蓄積されていた信号電荷がＦＤノードへと転送される。そして、ＦＤノードに転送された信号電荷の量に応じた信号Ｖｏｕｔが、増幅トランジスタＭ４及び選択トランジスタＭ５を介して垂直出力線１０６に出力される。

こうして、画素ブロック１０の垂直行アドレス［０］に対応する行に属する画素１００からは、信号Ｖｏｕｔ［０，０］が出力される。また、画素ブロック１１の垂直行アドレス［０］に対応する行に属する画素１００からは、信号Ｖｏｕｔ［１，０］が出力される。ここで、図７の場合のように画素ブロック１０の領域が明るく画素ブロック１１の領域が暗い場合を想定すると、図２５に示すように、信号Ｖｏｕｔ［０，０］のレベルは大きく、信号Ｖｏｕｔ［１，０］の信号レベルは小さくなる。

次いで、時刻ｔ５３から時刻ｔ５５の期間において、タイミング生成部４は、選択信号ｊｄａｔ＿ｅｎをローレベルからハイレベルへと制御する。これにより、選択器６０７は、ランプ信号ｒａｍｐ＿ｓｉｇ３及び選択器６０６の出力のうちランプ信号ｒａｍｐ＿ｓｉｇ３を選択し、ランプ信号ｒａｍｐ＿ｓｉｇとして出力する状態となる。

時刻ｔ５３において選択信号ｊｄａｔ＿ｅｎがハイレベルとなった後、ランプ信号発生器５３は、ランプ信号ｒａｍｐ＿ｓｉｇ３の出力を開始する。選択器６０７は、ランプ信号発生器５３から供給されるランプ信号ｒａｍｐ＿ｓｉｇ３を、比較器６００の他方の端子に供給するランプ信号ｒａｍｐ＿ｓｉｇとして出力する。なお、ランプ信号発生器５３は、図２５に示すように、ある一定のレベルを超えると一定値となるように、ランプ信号ｒａｍｐ＿ｓｉｇ３のレベルを制御する。

続く時刻ｔ５４において、画素ブロック１１の画素１００から出力される信号Ｖｏｕｔ［１，０］のレベルとランプ信号ｒａｍｐ＿ｓｉｇのレベルとが一致したものとする。これにより比較器６００が出力する信号ｃｏｍｐ＿ｓｉｇは、ハイレベルからローレベルへと遷移する。これにより、インバータ６０８から出力される選択信号ｊ＿ｓｉｇは、ローレベルからハイレベルへと遷移する。これにより、画素ブロック１１に対応するＡＤ変換回路６１において、選択器６０６は、ランプ信号ｒａｍｐ＿ｓｉｇ１及びランプ信号ｒａｍｐ＿ｓｉｇ２のうちランプ信号ｒａｍｐ＿ｓｉｇ１を選択して出力する状態となる。

一方、画素ブロック１０の画素１００から出力される信号Ｖｏｕｔ［０，０］は、ランプ信号ｒａｍｐ＿ｓｉｇ３の飽和レベルを超えるレベルの信号であり、ランプ信号ｒａｍｐ＿ｓｉｇ３のレベルが信号Ｖｏｕｔ［０，０］のレベルを超えることはない。そのため、比較器６００が出力する信号ｃｏｍｐ＿ｓｉｇはハイレベルのままであり、インバータ６０８から出力される選択信号ｊ＿ｓｉｇはローレベルのままである。これにより、画素ブロック１０に対応するＡＤ変換回路６１において、選択器６０６は、ランプ信号ｒａｍｐ＿ｓｉｇ１及びランプ信号ｒａｍｐ＿ｓｉｇ２のうちランプ信号ｒａｍｐ＿ｓｉｇ２を選択して出力する状態となる。

時刻ｔ５５において選択信号ｊｄａｔ＿ｅｎがローレベルへと遷移すると、選択器６０７は、ランプ信号ｒａｍｐ＿ｓｉｇ３及び選択器６０６の出力のうち選択器６０６の出力を選択し、ランプ信号ｒａｍｐ＿ｓｉｇとして出力する状態となる。これにより、画素ブロック１０に対応するＡＤ変換回路６１の比較器６００の他方の入力端子には、ランプ信号ｒａｍｐ＿ｓｉｇとしてランプ信号発生器５２からのランプ信号ｒａｍｐ＿ｓｉｇ２が供給される。また、画素ブロック１１に対応するＡＤ変換回路６１の比較器６００の他方の入力端子には、ランプ信号ｒａｍｐ＿ｓｉｇとしてランプ信号発生器５１からのランプ信号ｒａｍｐ＿ｓｉｇ１が供給される。

これにより、信号Ｖｏｕｔ［０，０］，Ｖｏｕｔ［１，０］の各々のレベルに応じた適切な傾きのランプ信号を用いて、信号Ｖｏｕｔ［０，０］，Ｖｏｕｔ［１，０］をＡＤ変換することが可能となる。その結果、１つの画素ブロック１０から、互いに異なる変換ゲインでＡＤ変換された複数の信号が出力されることになる。ここで、ランプ信号ｒａｍｐ＿ｓｉｇ３は、ランプ信号ｒａｍｐ＿ｓｉｇ１及びランプ信号ｒａｍｐ＿ｓｉｇ２のいずれを用いるかを判定する閾値を提供するものである。

時刻ｔ５６において、ランプ信号発生器５１はランプ信号ｒａｍｐ＿ｓｉｇ１の出力を開始し、ランプ信号発生器５２はランプ信号ｒａｍｐ＿ｓｉｇ２の出力を開始する。また、タイミング生成部４は、ＡＤ変換回路６１に出力するカウント値ｃｏｕｎｔのカウントアップを開始する。

続く時刻ｔ５７において、信号Ｖｏｕｔ［０，０］のレベルとランプ信号ｒａｍｐ＿ｓｉｇのレベルとが一致したものとする。これにより比較器６００が出力する信号ｃｏｍｐ＿ｓｉｇは、ハイレベルからローレベルへと遷移する。ラッチ回路６０１は、ハイレベルの信号ｃｏｍｐ＿ｓｉｇを受けて、ラッチ信号ｌｔｃｈを保持部６０２へと出力する。保持部６０２は、ラッチ信号ｌｔｃｈの入力時のカウント値ｃｏｕｎｔを保持する。図２５には、保持部６０２にカウント値ｃｏｕｎｔとして５００が保持された場合を例示している。この値が、例えば図２４のデジタル値ｍｅｍ［０］に相当する。

続く時刻ｔ５８において、信号Ｖｏｕｔ［１，０］のレベルとランプ信号ｒａｍｐ＿ｓｉｇのレベルとが一致したものとする。これにより比較器６００が出力する信号ｃｏｍｐ＿ｓｉｇは、ハイレベルからローレベルへと遷移する。ラッチ回路６０１は、ハイレベルの信号ｃｏｍｐ＿ｓｉｇを受けて、ラッチ信号ｌｔｃｈを保持部６０２へと出力する。保持部６０２は、ラッチ信号ｌｔｃｈの入力時のカウント値ｃｏｕｎｔを保持する。図２５には、保持部６０２にカウント値ｃｏｕｎｔとして１０００が保持された場合を例示している。この値が、例えば図２４のデジタル値ｍｅｍ［２］に相当する。

このように、本実施形態によれば、画素ブロック毎に露光時間を制御可能な撮像装置において、ＡＤ変換部におけるＡＤ変換ゲインを切り替えることにより、出力信号を複数種類のゲインで増幅することが可能である。したがって、例えば、暗い（レベルの低い）信号については高ゲインでＡＤ変換し、明るい（レベルの高い）信号については低ゲインでＡＤ変換するように構成することで、被写体から背景に渡って黒潰れや白飛びを抑えた画像を取得することが可能となる。また、本実施形態では、ＡＤ変換する前に信号レベルを判定し、ＡＤ変換に適切なランプ信号を選択するため、第５実施形態のように並列化された２つのＡＤ変換回路を各列に備える必要はなく、回路面積を削減することが可能となる。

［第７実施形態］
本発明の第７実施形態による撮像装置及びその駆動方法について、図２６を用いて説明する。第１乃至第６実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２６は、本実施形態による撮像装置における増幅部の構成例を示す概略図である。

本実施形態による撮像装置は、第１実施形態による撮像装置における増幅部５の列増幅部５０の構成を、画素ブロックの境界にある画素１００からの出力に対してのみ適用したものである。例えば図２６に示すように、画素ブロック１０の第３列と画素ブロック１１の第１列とが隣接する場合、増幅部５は、これらの列に対応する垂直出力線１０６に接続された列増幅部５０を備える。これらの列に対しては、第１実施形態で説明したように、画素１００から出力される信号Ｖｏｕｔに対して２種類のゲイン設定が可能である。また、増幅部５は、他の列の垂直出力線１０６に接続され、タイミング生成部４から出力される設定値ｒ＿ｇａｉｎ３によってゲインが設定される列アンプ５１２を備える。列アンプ５１２は、所定のゲイン（設定値ｒ＿ｇａｉｎ３）で増幅した信号を信号ａｍｐ３として出力端子から出力する。

第１実施形態による撮像装置では、総ての列に２つの列アンプ５００，５０１を設けているため増幅部５の回路面積が大きくなる。これに対し、本実施形態による撮像装置では、画素ブロックの境界にある列に対してのみ２つの列アンプ５００，５０１を設けるため、増幅部５の回路面積の増大を抑制することができる。

また、画素ブロック１０，１１において露光時間が大きく異なる場合において、これら画素ブロック１０，１１間を越えて被写体が移動したとしても、境界部では、暗い信号に対しては高ゲインで増幅し、明るい信号に対しては低ゲインで増幅することができる。これにより、境界付近において、被写体から背景に渡って黒潰れや白飛びを抑えた画像を取得することが可能となる。

［第８実施形態］
本発明の第８実施形態による撮像装置及びその駆動方法について、図２７を用いて説明する。第１乃至第７実施形態による撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図２７は、本実施形態による撮像装置における増幅部の構成例を示す概略図である。

本実施形態による撮像装置は、第１実施形態による撮像装置における増幅部５の列増幅部５０の構成を、画素ブロックの中央部分にある画素１００からの出力に対してのみ適用したものである。例えば図２７に示すように、画素ブロック１０，１１が各々３列に配された画素１００を備える場合、増幅部５は、画素ブロック１０，１１の第２列に対応する垂直出力線１０６に接続された列増幅部５０を備える。これらの列に対しては、第１実施形態で説明したように、画素１００から出力される信号Ｖｏｕｔに対して２種類のゲイン設定が可能である。また、増幅部５は、他の列の垂直出力線１０６に接続され、タイミング生成部４から出力される設定値ｒ＿ｇａｉｎ３によってゲインが設定される列アンプ５１２を備える。列アンプ５１２は、所定のゲイン（設定値ｒ＿ｇａｉｎ３）で増幅した信号を信号ａｍｐ３として出力端子から出力する。

第１実施形態による撮像装置では、総ての列に２つの列アンプ５００，５０１を設けているため増幅部５の回路面積が大きくなる。これに対し、本実施形態による撮像装置では、画素ブロックの中央部分にある列に対してのみ２つの列アンプ５００，５０１を設けるため、増幅部５の回路面積の増大を抑制することができる。

また、本実施形態による撮像装置では、画素ブロックの代表的な中央部分の信号に対して異なる２種類ゲインで増幅することが可能である。したがって、画素ブロック毎の露光時間を決定する際に前もって露光量を判別するためのＡＥ制御（自動露出制御）においても、暗い信号に対しては高ゲインで増幅し、明るい信号に対しては低ゲインで増幅することができる。これにより、被写体から背景に渡って黒潰れや白飛びを抑えた画像を取得することが可能となる。

［第９実施形態］
本発明の第９実施形態による撮像システムについて、図２８及び図２９を用いて説明する。図２８は、本実施形態による撮像システムの概略構成を示すブロック図である。図２９は、本実施形態による撮像システムの駆動方法を示すフローチャートである。

上記第１乃至第８実施形態で述べた撮像装置１０００は、種々の撮像システムに適用可能である。適用可能な撮像システムの例としては、デジタルスチルカメラ、デジタルカムコーダ、監視カメラ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などが挙げられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図２８には、これらのうちの一例として、デジタルスチルカメラのブロック図を例示している。

図２８に例示した撮像システム２０００は、撮像装置１０００と、信号処理部１１００と、ＣＰＵ１２００と、外部入力部１３００と、光学系１４００と、映像表示部１５００と、記録部１６００と、駆動系１７００と、を備えている。

撮像装置１０００は、第１乃至第８実施形態のいずれかで説明した撮像装置１０００である。ここでは、撮像装置１０００は、総ての列の出力に対して複数ゲインで増幅が可能な構成を有する場合（第１実施形態）を想定して説明を行う。光学系１４００は、被写体の光学像を撮像装置１０００に結像する。駆動系１７００は、光学系１４００を構成するレンズや絞り（いずれも図示せず）を駆動する。撮像装置１０００は、光学系１４００により結像された光学像を光電変換してアナログの画像信号を生成し、この画像信号をＡＤ変換して出力する。

信号処理部１１００は、撮像装置１０００の画素１００から出力された画像信号に対して所定の信号処理を行う。例えば、信号処理部１１００は、画像信号に対して各種の補正処理や圧縮処理を行い、処理後の画像信号を出力する。信号処理部１１００で処理された画像信号は、映像表示部１５００に表示し、或いは、記録部１６００に記録することができる。記録部１６００は、撮像システム２０００に内蔵されていてもよく、また、記録媒体のように撮像システム２０００に対して着脱可能であってもよい。

ＣＰＵ１２００は、各種演算やデジタルスチルカメラの全体の制御を司る。外部入力部１３００は、ユーザが撮像システム２０００に対して行った操作に関する情報など、外部から入力された情報を受け付ける。ユーザの操作としては、例えば、シャッタボタンの押下などが挙げられる。撮像システム２０００は、さらに、画像データを一時的に記憶するためのメモリ部、外部コンピュータ等と通信するための外部インターフェース部、等を含んでもよい。

次に、本実施形態による撮像システム２０００の動作の一例について、図２９を用いて説明する。

ユーザの操作により、外部入力部１３００であるシャッタボタンが半押し状態になったものとする。この情報は、ＣＰＵ１２００からの通信により、撮像装置１０００へと伝えられる。ＣＰＵ１２００から情報を受信した撮像装置１０００は、図２９のフローチャートに従って動作する。

本実施形態では、予備露光を行い各画素ブロックの露光時間を決定する第１の駆動モードと、第１の駆動モードで決定した露光時間に基づいて本露光を行う第２の駆動モードとを実行する。第１の駆動モードでは、複数の画素ブロックの各々に対して、各々の中央部に位置する画素１００から異なるゲインで増幅した複数の信号を選択的に出力する。第２のモードでは、複数の画素ブロックの各々に対して、各々に含まれる総ての画素１００から複数の信号を出力する。

まず、ＣＰＵ１２００による制御のもと、撮像装置１０００の水平走査部７は、各々の画素ブロックの中央部に位置する画素１００の信号を読み出すように制御される。水平走査部７による読み出し制御は、画素ブロックの中央部に対応するアドレスの画素１００の信号のみを読み出すように構成することができる。或いは、水平走査部７がシフトレジスタにより構成されている場合にあっては、画素ブロックの中央の画素１００のみをスキャンするように構成することもできる。このようにして出力された画素１００からの信号の各々は、増幅部５により複数のゲイン（ここでは、高ゲイン及び低ゲインの２種類とする）で増幅される（ステップＳ１００）。

次いで、ＣＰＵ１２００は、撮像装置１０００の各々の画素ブロックから高ゲインで読み出された信号及び低ゲインで読み出された信号のうち、高ゲインで読み出された信号の値がある任意のα値以上であるか否かを判定する（ステップＳ１０１）。

ステップＳ１０１における判定の結果、高ゲインで読み出された信号の値がα値以上の場合（図２９中、「ＹＥＳ」）には、ステップＳ１０２へと移行する。ステップＳ１０２へと移行する条件は、高ゲインで読み出された信号の値がα値以上であり、被写体が非常に明るい状態である場合である。そこで、ＣＰＵ１２００は、高ゲインで読み出された信号の値がα値以上であった画素ブロックに対して、露光時間が短くなるようにタイミング生成部４を制御することを決定する（ステップＳ１０２）。

ステップＳ１０１における判定の結果、高ゲインで読み出された信号の値がα値未満の場合（図２９中「ＮＯ」）には、ステップＳ１０３へと移行する。ステップＳ１０３において、ＣＰＵ１２００は、撮像装置１０００の各々の画素ブロックから高ゲインで読み出された信号及び低ゲインで読み出された信号のうち、低ゲインで読み出された信号の値がある任意のβ値以下であるか否かを判定する。

ステップＳ１０３における判定の結果、低ゲインで読み出された信号の値がβ値以下の場合（図２９中、「ＹＥＳ」）には、ステップＳ１０４へと移行する。ステップＳ１０４へと移行する条件は、低ゲインで読み出された信号の値がβ値以下であり、被写体が非常に暗い状態である場合である。そこで、ＣＰＵ１２００は、低ゲインで読み出された信号の値がβ値以下であった画素ブロックに対して、露光時間が長くなるようにタイミング生成部４を制御することを決定する（ステップＳ１０４）。

ステップＳ１０３における判定の結果、低ゲインで読み出された信号の値がβ値よりも大きい場合（図２９中、「ＮＯ」）には、ステップＳ１０５へと移行する。ステップＳ１０５へと移行する条件は、低ゲインで読み出された信号の値がβ値よりも大きく、且つ、高ゲインで読み出された信号の値がα値未満であり、被写体が暗すぎず且つ明るすぎない状態である場合である。そこで、ＣＰＵ１２００は、低ゲインで読み出された信号の値がβ値よりも大きく高ゲインで読み出された信号の値がα値未満であった画素ブロックに対して、露光時間が中程度になるようにタイミング生成部４を制御することを決定する（ステップＳ１０５）。

このようにして総ての画素ブロックの露光時間が決定されたことを示す情報は、映像表示部１５００に表示される。ＣＰＵ１２００は、決定された各画素ブロックの露光時間に基づいて絞りの値を決定し、駆動系１７００を介して光学系１４００の絞りを調整する。

総ての画素ブロックの露光時間が決定されたことを示す情報を受け取ったユーザが外部入力部１３００であるシャッタボタンを全押しすることにより、ステップＳ１０６へと移行する。ステップＳ１０６では、ステップＳ１０２，Ｓ１０４，Ｓ１０５において決定された各画素ブロックの露光時間を用いて、被写体の撮影を行う。その際、ステップＳ１００では画素ブロックの中央部の画素１００のみを読み出すように制御された水平走査部７の動作を、画素ブロックの総ての画素１００から読み出すように変更する。

このようにして得られた画像データは、映像表示部１５００に映し出され、また、記録部１６００に記録される。

このように、本実施形態によれば、第１乃至第８実施形態による撮像装置１０００を適用した撮像システムを実現することができる。

［第１０実施形態］
本発明の第１０実施形態による撮像システム及び移動体について、図３０を用いて説明する。図３０は、本実施形態による撮像システム及び移動体の構成を示す図である。

図３０（ａ）は、車載カメラに関する撮像システムの一例を示したものである。撮像システム３００は、撮像装置３１０を有する。撮像装置３１０は、上記第１乃至第８実施形態のいずれかに記載の撮像装置１０００である。撮像システム３００は、撮像装置３１０により取得された複数の画像データに対し、画像処理を行う画像処理部３１２と、撮像システム３００により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部３１４を有する。また、撮像システム３００は、算出された視差に基づいて対象物までの距離を算出する距離取得部３１６と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部３１８と、を有する。ここで、視差取得部３１４や距離取得部３１６は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部３１８はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Field Programmable Gate Array）やＡＳＩＣ（Application Specific Integrated circuit）等によって実現されてもよいし、これらの組合せによって実現されてもよい。

撮像システム３００は車両情報取得装置３２０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ３３０が接続されている。また、撮像システム３００は、衝突判定部３１８での判定結果に基づいて、ドライバーへ警報を発する警報装置３４０とも接続されている。例えば、衝突判定部３１８の判定結果として衝突可能性が高い場合、制御ＥＣＵ３３０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置３４０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。

本実施形態では、車両の周囲、例えば前方又は後方を撮像システム３００で撮像する。図３０（ｂ）に、車両前方（撮像範囲３５０）を撮像する場合の撮像システムを示した。車両情報取得装置３２０が、撮像システム３００ないしは撮像装置３１０に指示を送る。このような構成により、測距の精度をより向上させることができる。

上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。

［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。

例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。

また、第１及び第２実施形態では列アンプのゲインを利用して、第３及び第４実施形態ではＦＤノードの容量を利用して、第５及び第６実施形態ではＡＤ変換ゲインを利用して、複数のゲインで増幅した信号を生成したが、これらを任意に組み合わせてもよい。

また、第３実施形態では、複数のゲインで増幅した信号を画素１００から並列に出力するように構成しているが、複数のゲインで増幅した信号を時分割で出力するようにしてもよい。この場合、第４実施形態の場合のように、選択トランジスタＭ５１，Ｍ５２を別々の制御信号で制御すればよい。

同様に、第４実施形態では複数のゲインで増幅した信号を時分割で出力するように構成しているが、複数のゲインで増幅した信号を画素１００から並列に出力するようにしてもよい。この場合、第３実施形態の場合のように、選択トランジスタＭ５１，Ｍ５２の各々に対応して垂直出力線１０６，１１７を設け、選択トランジスタＭ５１，Ｍ５２を共通の制御信号で制御すればよい。

また、上記第９及び第１０実施形態に示した撮像システムは、本発明の撮像装置を適用しうる撮像システム例を示したものであり、本発明の撮像装置を適用可能な撮像システムは図２８及び図３０に示した構成に限定されるものではない。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１…画素部
２…垂直走査部
３…水平領域制御部
４…タイミング生成部
５，１５…増幅部
６…列ＡＤ変換部
７…水平走査部
８…信号出力部
１０…画素ブロック
１４…画素ブロック内制御部
２５…ランプ信号生成部
１００…画素
１０００…撮像装置
２０００…撮像システム

Claims (15)

1. 複数の行及び複数の列を形成するように配され、各々が光電変換部を有する複数の画素と、
   前記複数の画素における電荷の蓄積時間を制御する制御部と、
   前記光電変換部にて生成された電荷に基づく信号を増幅する増幅部と、を有し、
   前記複数の画素は、それぞれが複数の画素を含む複数の画素ブロックに分けられており、
   前記増幅部は、１フレームに対応する信号として、前記複数の画素ブロックの１つの画素ブロックに対して、異なるゲインで増幅された複数の信号を出力するように構成されており、
   前記制御部は、前記１フレームの前に前記複数の画素ブロックの各々に属する画素から取得した信号のレベルに基づいて、前記複数の画素ブロックに対して、各々の前記蓄積時間の長さを設定するように構成されており、
   前記複数の画素ブロックに含まれる第１ブロックの前記１フレームにおける前記蓄積時間の長さは、前記複数の画素ブロックに含まれる第２ブロックの前記１フレームにおける前記蓄積時間の長さよりも長く、
   前記第１ブロックに含まれる画素の一部から出力される信号に対して前記増幅部が与えるゲインと、前記第１ブロックに含まれる画素のその他の一部から出力される信号に対して前記増幅部が与えるゲインとが異なっており、
   前記第２ブロックに含まれる画素の一部から出力される信号に対して前記増幅部が与えるゲインと、前記第２ブロックに含まれる画素のその他の一部から出力される信号に対して前記増幅部が与えるゲインとが異なっている
   ことを特徴とする撮像装置。
2. 前記複数の信号は、１つの前記画素の前記光電変換部に蓄積された電荷に基づく信号を異なるゲインで増幅した２つの信号を含む
   ことを特徴とする請求項１記載の撮像装置。
3. 前記複数の信号は、前記１つの画素ブロックに含まれる第１の画素の前記光電変換部に蓄積された電荷に基づく信号を第１ゲインで増幅した信号と、前記１つの画素ブロックに含まれる第２の画素の前記光電変換部に蓄積された電荷に基づく信号を前記第１ゲインとは異なる第２ゲインで増幅した信号と、を含む
   ことを特徴とする請求項１記載の撮像装置。
4. 前記増幅部は、同じ列に配されたゲインの異なる複数の列アンプを有し、前記画素から出力される信号を前記複数の列アンプでそれぞれ増幅して前記複数の信号として並列に出力する
   ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 前記増幅部は、ゲインが可変の列アンプを有し、前記画素から出力される信号を、前記列アンプにより異なる複数のゲインで増幅し、前記複数の信号として時分割で出力する
   ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
6. 前記画素は、前記増幅部として、互いに容量値の異なる複数の保持部と、前記複数の保持部の各々に対応して設けられ、対応する前記保持部の容量値と前記光電変換部から転送される電荷の量とに応じた信号を出力する複数の増幅トランジスタと、を有し、前記複数の増幅トランジスタから出力される信号を前記複数の信号として並列に出力する
   ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
7. 前記画素は、前記増幅部として、互いに容量値の異なる複数の保持部と、前記複数の保持部の各々に対応して設けられ、対応する前記保持部の容量値と前記光電変換部から転送される電荷の量とに応じた信号を出力する複数の増幅トランジスタと、を有し、前記複数の増幅トランジスタから出力される信号を前記複数の信号として時分割で出力する
   ことを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
8. 前記複数の保持部のうちの少なくとも一の前記保持部は、前記容量値が可変である
   ことを特徴とする請求項６又は７記載の撮像装置。
9. 前記画素に蓄積された電荷に基づいて前記複数の信号を出力する前記画素は、他の画素ブロックに隣接する境界部に配置されている
   ことを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
10. 前記画素に蓄積された電荷に基づいて前記複数の信号を出力する前記画素は、前記画素ブロックの中央部に配置されている
    ことを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
11. 前記複数の画素ブロックに対して、各々の中央部に位置する前記画素から前記複数の信号を選択的に出力する第１の駆動モードと、
    前記複数の画素ブロックに対して、各々に含まれる総ての前記画素から前記複数の信号を出力する第２の駆動モードと、を有する
    ことを特徴とする請求項１乃至８のいずれか１項に記載の撮像装置。
12. 前記増幅部は、前記複数の画素ブロックの１つの画素ブロックの第１の画素に対して、異なるゲインで増幅された前記複数の信号を出力するように構成されている
    ことを特徴とする請求項１記載の撮像装置。
13. 前記制御部は、
    前記複数の画素に対して行単位で制御信号を供給する垂直走査部と、
    前記複数の画素に対して列単位で制御信号を供給する水平領域制御部と、
    前記複数の画素ブロックの各々に対応して設けられ、前記垂直走査部から供給される前記制御信号と、前記水平領域制御部から供給される前記制御信号とに基づいて、対応する画素ブロックに配された前記画素の前記光電変換部における前記蓄積時間を制御する複数の画素ブロック内制御部と、を有する
    ことを特徴とする請求項１乃至１２のいずれか１項に記載の撮像装置。
14. 請求項１乃至１３のいずれか１項に記載の撮像装置と、
    前記撮像装置の前記画素から出力される信号を処理する信号処理部と
    を有することを特徴とする撮像システム。
15. 移動体であって、
    請求項１乃至１３のいずれか１項に記載の撮像装置と、
    前記撮像装置からの信号に基づく視差画像から、対象物までの距離情報を取得する距離情報取得手段と、
    前記距離情報に基づいて前記移動体を制御する制御手段と
    を有することを特徴とする移動体。

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