JP2003084314A - 表示装置およびそれを用いた電子機器 - Google Patents
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Abstract
少ないアクティブマトリクス型の電気泳動表示装置を提
供することを課題とする。 【解決手段】 nビットのデジタル映像信号を用いて映
像の表示を行う電気泳動表示装置において、それぞれの
画素は複数のサブ画素に分割され、それぞれのサブ画素
は、1ビットのメモリ回路を有する。電気泳動素子は、
一度書き込んだ状態が安定であるため、静止画表示の際
は、メモリ回路に保持されているデジタル映像信号によ
って画像が保持されるため、通常必要とされる周期的な
リフレッシュ動作を省略することが出来る。
Description
(以下、表示装置と表記する)に関し、特に、絶縁体上に
作製される薄膜トランジスタ(以下、TFTと表記する)
を有し、画素に電気泳動素子を用いたアクティブマトリ
クス型表示装置に関する。
ID01において、E INK社が電気泳動表示装置を
発表し、脚光をあびた。E INK社が発表した電気泳
動表示装置とは、材料として、電子インクを用い、それ
を印刷することによって、表示装置を構成している。
0[μm]程度のマイクロカプセル906を作り、その中
に透明な液体と、プラスに帯電した白い微粒子901と
マイナスに帯電した黒い微粒子902とを封入してい
る。マイクロカプセル906に電界をかけると、白い微
粒子901と、黒い微粒子902が逆の方向に移動す
る。図9に示すように対向電極(透明電極)903と画素
電極904、905の間にプラスまたはマイナスの電界
をかけると表面に白または黒の微粒子が現れ、白または
黒を表示する。この電子インクおよび対向電極(透明電
極)は、印刷法によって成膜が可能であり、回路基板上
に電子インクを印刷したものが電気泳動表示装置であ
る。
晶表示装置にくらべて消費電力が小さいというメリット
がある。それはまず、反射率が30[%]前後有り、反射
型液晶の数倍の反射率を持っていることである。反射型
液晶は反射率が低いため、太陽光下など光の強い場所で
は有利であるが、光の弱い場所ではフロントライトなど
の補助照明が必要になるが、電子インクを用いた電気泳
動表示装置では反射率が高いためフロントライトは不要
である。フロントライトでは数100[mW]の電力を必要
とするが、この電力は不要となる。また、液晶は有機材
料を用いているため、直流駆動を継続すると劣化現象を
起こしてしまう。従って、交流反転駆動が必要である
が、反転周波数が低いとフリッカが視認され、使用者に
不快感を与えるため、通常60〜100[Hz]で交流反転
駆動をおこなっている。電気泳動表示装置では液晶のよ
うに交流反転駆動をする必要がないので、60[Hz]で毎
回書き込みをする必要もない。以上の2点によって、低
消費電力化が可能になる。
p152〜155において、アモルファスシリコン
(a−Si)TFTを用いた電気泳動表示装置を発表して
いる。
部1100の周辺に、IC等のパッケージにて供給され
る外付けのソース信号線駆動回路1101、1102
と、ゲート信号線駆動回路1103とを有する。それぞ
れの画素は、ソース信号線1104、ゲート信号線11
05、画素TFT1106、画素電極1107、保持容
量1108等によって構成される。
セル1004および対向電極1001を形成した後の画
素の断面図であり、画素電極1005の電位によって、
マイクロカプセル1004中の微粒子の動作が制御さ
れ、白または黒の表示を行う。
の電気泳動ディスプレイにおいては、駆動回路を外付け
で実装しているため、コスト、額縁の大きさ、端子接続
の信頼性などに問題があった。
て、電気泳動ディスプレイを構成する場合に、画素電極
にかかる電位を保持するのに、画素の保持容量と、画素
TFTのオフ電流で決定する時定数相当の書き込みをす
る必要がある。これは、フリッカ対策のように60[Hz]
での書き込みをする必要はないが、ある程度の周期での
リフレッシュ書き込みは必要となる。よって、更なる消
費電力低減のため、映像を変えない限り書き込みの必要
のない、電気泳動表示装置が求められている
き込み回数のさらに少ないアクティブマトリクス型の電
気泳動表示装置を提供することを課題とする。
置では、ドライバ回路を内蔵することによって、コスト
や消費電力および端子部の信頼性改善をはかり、かつ、
画素部に保持性の高いメモリ回路を内蔵することによっ
て、書き込み回数を削減し、消費電力の少ない表示装置
を提供される。
について記載する。なお、本明細書において、回路の接
続について述べる際には、TFTのソース領域とドレイ
ン領域のうち、いずれか一方を入力電極、残る一方を出
力電極と表記する。これは、TFTの耕造上、ソース領
域とドレイン領域とを明確に区別することが困難である
ことを理由とする。
帯電粒子を内蔵したマイクロカプセルを配置し、前記画
素電極の電位により前記帯電粒子を制御することによっ
て明暗を表示することを特徴とした表示装置において、
前記表示装置は前記画素と同一基板上にソース信号線ま
たはゲート信号線を駆動する駆動回路を形成したことを
特徴とする表示装置が提供される。
帯電粒子を内蔵したマイクロカプセルを配置し、前記画
素電極の電位により前記帯電粒子を制御することによっ
て明暗を表示することを特徴とした表示装置において、
前記画素電極はそれぞれ1つづつのメモリ回路に接続さ
れ、メモリ回路の記憶データによって、前記画素電極の
電位が変化することを特徴とした表示装置が提供され
る。
子を内蔵したマイクロカプセルを配置し、前記画素電極
の電位により前記帯電粒子を制御することによって明暗
を表示する表示装置において、基板上に複数の画素電極
を有し、前記画素電極は複数のサブ画素電極によって構
成され、それ前記サブ画素電極はそれぞれ1つづつのメ
モリ回路に接続され、メモリ回路の記憶データによっ
て、前記サブ画素電極の電位が変化することを特徴とし
た表示装置が提供される。
ート信号線駆動回路と、x×y個の画素がマトリクス状
に配置された画素部とを有し、nビットのデジタル映像
信号を入力して映像の表示を行う表示装置において、前
記x×y個の画素はそれぞれ、n本のソース信号線と、
ゲート信号線と、n個のサブ画素とを有し、前記n個の
サブ画素はそれぞれ、スイッチング用トランジスタと、
メモリ回路と、画素電極とを有し、前記スイッチング用
トランジスタのゲート電極はそれぞれ、前記ゲート信号
線と電気的に接続され、入力電極は前記n本のソース信
号線のうちそれぞれ異なるいずれか1本と電気的に接続
され、出力電極は、前記メモリ回路を介して画素電極と
電気的に接続され、前記ソース信号線駆動回路は、クロ
ック信号とスタートパルスとにしたがって、順次サンプ
リングパルスを出力する手段と、前記サンプリングパル
スにしたがって、nビットのデジタル映像信号を保持す
る手段と、前記保持されたnビットのデジタル映像信号
を転送する手段と、前記転送されたnビットのデジタル
映像信号を、n×x本のソース信号線に並列に出力する
手段とを有し、前記ゲート信号線駆動回路は、クロック
信号とスタートパルスにしたがって、y本のゲート信号
線を順次選択するゲート信号線選択パルスを出力する手
段を少なくとも有することを特徴とする表示装置が提供
される。
ート信号線駆動回路と、x×y個の画素がマトリクス状
に配置された画素部とを有し、nビットのデジタル映像
信号を入力して映像の表示を行う表示装置において、前
記x×y個の画素はそれぞれ、ソース信号線と、n本の
ゲート信号線と、n個のサブ画素とを有し、前記n個の
サブ画素はそれぞれ、スイッチング用トランジスタと、
メモリ回路と、画素電極とを有し、前記スイッチング用
トランジスタのゲート電極はそれぞれ、前記n本のゲー
ト信号線のうちそれぞれ異なるいずれか1本と電気的に
接続され、入力電極は前記ソース信号線と電気的に接続
され、出力電極は、前記メモリ回路を介して画素電極と
電気的に接続され、前記ソース信号線駆動回路は、クロ
ック信号とスタートパルスとにしたがって、順次サンプ
リングパルスを出力する手段と、前記サンプリングパル
スにしたがって、nビットのデジタル映像信号を保持す
る手段と、前記保持されたnビットのデジタル映像信号
を転送する手段と、前記転送されたnビットのデジタル
映像信号を、1ビット毎に順次選択して、前記ソース信
号線に出力する手段とを有し、前記ゲート信号線駆動回
路は、クロック信号とスタートパルスと、マルチプレク
ス信号とにしたがって、n×y本のゲート信号線を順次
選択するゲート信号線選択パルスを出力する手段を少な
くとも有することを特徴とする表示装置が提供される。
れるメモリ回路については、SRAMを用いても良い。
た電子機器が提供される。
表示装置の構成について以下に説明する。本発明の電気
泳動表示装置は、絶縁基板上に、ソース信号線駆動回路
またはゲート信号線駆動回路もしくはその両方を有し、
画素領域にスイッチング用薄膜トランジスタとメモリ回
路を有している。
表している。以下その動作について説明を行う。
素部の上側には、ソース信号線に入力する信号を制御す
るための、ソース信号線駆動回路101が配置されてい
る。ソース信号線駆動回路101は、第1のラッチ回路
104、第2のラッチ回路105等を有する。画素部の
左右には、ゲート信号線に入力する信号を制御するため
の、ゲート信号線駆動回路102が配置されている。な
お、図1においては、ゲート信号線駆動回路102は、
画素部の左右両側に配置されているが、片側に配置され
ていても構わない。ただし、画素部の両側に配置した方
が、駆動効率、駆動信頼性の面から見て望ましい。
すような構成を有している。図2に例として示すソース
信号線駆動回路は、水平方向にx個の画素を持ち、1ビ
ットのデジタル映像信号を入力して2階調の表示を行う
表示装置に対応したソース信号線駆動回路であり、フリ
ップフロップ(FF)201を複数段用いてなるシフトレ
ジスタ202、NAND203、第1のラッチ回路(L
AT1)204、第2のラッチ回路(LAT2)205等
を有する。ここで、NAND203に関しては、特に設
けなくとも良い。また、図2では図示していないが、必
要に応じてバッファ回路、レベルシフタ回路等を配置し
ても良い。
る。まず、シフトレジスタ202にソース側クロック信
号、ソース側クロック反転信号、およびソース側スター
トパルスが入力され、それにしたがってシフトレジスタ
202から順次サンプリングパルスが出力される。図2
においては、サンプリングパルスは、NAND203に
よって、隣接段でのパルスの重複が生じないようになっ
ているが、特にこの手順は設けなくとも良い。その後、
NAND203より出力されたサンプリングパルスは、
第1のラッチ回路204に入力され、そのタイミングに
従って、同じく第1のラッチ回路204に入力されたデ
ジタル映像信号をそれぞれ保持していく。
周期分のデジタル映像信号の保持が完了すると、帰線期
間中にラッチラッチパルスが入力され、第1のラッチ回
路204で保持されているデジタル映像信号は、一斉に
第2のラッチ回路205へと転送される。
動作してサンプリングパルスが出力され、次の水平周期
分のデジタル映像信号の保持が開始される。同時に、第
2のラッチ回路205で保持されているデジタル映像信
号は、ソース信号線(図2中、S1、S2、・・・、S
xと表記)に入力され各画素に書き込まれる。
示すような構成を有している。図16に例として示すゲ
ート信号線駆動回路は、垂直方向にy個の画素を有し、
フリップフロップ(FF)1601を複数段用いてなるシ
フトレジスタ1602、NAND1603、バッファ1
604等を有している。ここで、NAND1603に関
しては、特に設けなくとも良い。また、図16では図示
していないが、必要に応じてレベルシフタ回路等を配置
しても良い。
る。まず、シフトレジスタ1602にゲート側クロック
信号、ゲート側クロック反転信号、およびゲート側スタ
ートパルスが入力され、それにしたがってシフトレジス
タ1602から順次パルスが出力される。図16におい
ては、NAND1603を用いて、隣接段のパルスの出
力タイミングが重複しないようにしている。その後、バ
ッファ1604を通り、ゲート信号線を順次選択してい
く。あるゲート信号線が選択されている期間が、1水平
期間である。
部の構成を示す。図3(A)において、点線枠300で囲
まれた部分が1画素であり、その構成を図3(B)に示
す。
ゲート信号線302、スイッチング用TFT303、メ
モリ回路304、電気泳動素子305を有する。スイッ
チング用TFT303のゲート電極は、ゲート信号線G
1〜Gyのいずれか1本に接続され、スイッチング用T
FT303のソース領域とドレイン領域のうち、一方は
ソース信号線S1〜Sxのいずれか1本に接続され、も
う一方はメモリ回路304に接続されている。
は、ゲート信号線G1〜Gyに入力された信号によって
導通状態となったスイッチング用TFT307〜309
のドレイン・ソース間を介して、メモリ回路310〜3
12に入力される。このメモリ回路の出力の電位に応じ
て、電気泳動素子313〜315が移動し、各画素の輝
度が表現される。
場合の画素の構成例を示す。図4に示す画素は、1画素
あたり3ビットのデジタル映像信号が入力され、23=
8階調の表示を行う。それぞれの画素は、スイッチング
用TFT407〜409、メモリ回路410〜412、
および電気泳動素子413〜415を有する。スイッチ
ング用TFT407〜409のゲート電極はそれぞれ、
ゲート信号線G1〜Gyのいずれか一本に接続され、ス
イッチング用TFT1002のソース領域とドレイン領
域とは、一方は、ソース信号線S1〜Sxのいずれか一
本に接続され、もう一方は、メモリ回路310〜312
のいずれか1つに接続されている。
を、面積の異なる3つの領域に分けそれぞれの面積比を
1:2:4に設定し、それぞれを制御することによっ
て、8階調が実現できる。カラーの場合には(23)3=5
12色が実現できる。次にこの場合の画素の動作につい
て説明する。
ース信号線駆動回路の構成例を図17に示す。図17に
例として示すソース信号線駆動回路は、水平方向にx個
の画素を持ち、1個の画素あたり3本のソース信号線を
有し、3ビットのデジタル映像信号を入力して23=8
階調の表示を行う表示装置に対応したソース信号線駆動
回路であり、フリップフロップ(FF)1701を複数段
用いてなるシフトレジスタ1702、NAND170
3、第1のラッチ回路(LAT1)1704、第2のラッ
チ回路(LAT2)1705等を有する。第1および第2
のラッチ回路は、3ビット分が並列に配置され、3ビッ
トデジタル映像信号(D1〜D3)の保持を行う。ここ
で、NAND1703に関しては、特に設けなくとも良
い。また、図2では図示していないが、必要に応じてバ
ッファ回路、レベルシフタ回路等を配置しても良い。
に示したものと同様で良い。1つのゲート信号線選択パ
ルスは、1つの画素内のスイッチング用TFT407〜
409のゲート電極に同時に入力される。
側クロック信号(CK)、ソース側クロック反転信号(C
Kb)、ソース側スタートパルス(SP)、シフトレジス
タ出力(SR1〜SR2)、サンプリングパルス(Sam
p1〜SampX)、ラッチパルス(Latch)、およ
びデジタル映像信号(D1〜D3)について示されてい
る。タイミングチャートに基づいて、動作を説明する。
を502で示す。それぞれの水平期間は、ドットサンプ
リング期間503、505および、水平帰線期間50
4、506を有している。すなわち、水平期間とは、1
段目のサンプリングパルスが出力されてから、再び1段
目のサンプリングパルスが出力されるまでの期間であ
り、ドットサンプリング期間とは、1段目のサンプリン
グパルスが出力されてから、最終段のサンプリングパル
スが出力されるまでの期間である。
ンプリング期間においては、サンプリングパルスの出力
にしたがって、デジタル映像信号が第1のラッチ回路に
保持される。保持のタイミングは、図5の例ではサンプ
リングパルスのダウンエッジに従っており、3ビット
分、すなわち1画素に入力されるデジタル映像信号が同
時に保持される。この操作は、1段目から順に行われ、
最終段まで続く。
作が終了すると、水平帰線期間に入る。水平帰線期間に
おいて、ラッチパルスが入力される(521)と、第1の
ラッチ回路に保持されているデジタル映像信号は、一斉
に第2のラッチ回路へと転送される。
期間502に入る。第1のラッチ回路においては、同様
にデジタル映像信号の保持が行われる。一方、第2のラ
ッチ回路に保持されているデジタル映像信号は、ドット
サンプリング期間505の間、正確には次にラッチパル
スが入力されるまでの間に、画素部のメモリ回路へと書
き込まれる。メモリ回路への書き込み動作は、3ビット
分同時に行われる。
用した例である。SRAMはインバータを二つ組み合わ
せて保持機能をもたせたもので、DRAMのようにリフ
レッシュ動作を必要とせず、一度保持をおこなったら電
源を切らない限り、内容が消えないため、映像が変わら
ない場合は再書き込みが不要である。よって、電気泳動
表示装置との組み合わせにおいて、消費電力の低減に大
きな効果を発揮する。
す。図6(B)の画素は、実施例1にて示した、メモリ回
路にSRAMを用いたもので、3ビットの階調表現を行
う場合の画素構成例である。画素を面積の異なる3つの
領域に分けそれぞれの面積比を1:2:4に設定し、
白、黒の領域を面積比で変化させることによって、8階
調が実現できる。カラーの場合には、(23)3=512色
が実現できる。
たものと同じである。また、動作に関しては実施形態に
て図5を用いて説明したものと同様であるので、ここで
は説明を省略する。
画素部をレイアウトした例を示している。1画素中、1
ビットSRAMを3つ有し、それぞれがスイッチング用
TFTと接続され、さらに電気泳動素子と接続されてい
る。図中に付してある番号は、図6(B)に対応してい
る。電気泳動素子620〜622は、その画素電極の面
積を、1:2:4としている。スイッチング用TFT6
17〜619に接続されているゲート信号線には、同じ
ゲート信号線選択パルスが入力される。よって、スイッ
チング用TFT617〜619は、同時にON・OFF
する。
C‘で示される断面を、図8に示す。本実施例では、ス
イッチング用TFTやSRAM等は、トップゲート型の
ポリシリコンTFTによって構成されている。図中に付
してある番号は、図6(B)に対応している。
ては、3ビット分のデジタル映像信号はそれぞれ別のソ
ース信号線より、並列して画素に書き込まれていたが、
ソース信号線を共有して、各ビットを切り替えて順に書
き込むことも出来る。
号線駆動回路の構成例を図18に示す。シフトレジスタ
1802〜第2のラッチ回路1805の構成に関して
は、図17に示したものと同様である。
3ビットのデジタル映像信号を画素内のメモリ回路に書
き込むため、第2のラッチ回路1805の出力と、ソー
ス信号線との間に、選択スイッチ1806を設ける。第
2のラッチ回路1805までは、3ビットのデジタル映
像信号は、各ビットが並列に処理されてきているが、選
択スイッチによって、ソース信号線への入力が順番に行
われる。その順序は実施者が適宜設定して構わない。
線駆動回路の構成例を示している。シフトレジスタ19
02〜バッファ1904の構成に関しては、図16に示
したものと同様で良い。
9におけるバッファ1904とは、その段数が異なって
いるが、バッファ出力をHレベルで得るか、Lレベルで
得るかの違いで段数を設定すれば良く、ここではその段
数等については問わない。
のゲート信号線選択パルスが、1画素内の3つのスイッ
チング用TFTを同時に駆動し、それによって3ビット
分のデジタル映像信号が同時に書き込まれていたが、本
実施例においては、バッファ1904の出力の後、マル
チプレクサ1905を用いて、1水平期間を複数のサブ
期間分割する。この分割数は、デジタル映像信号のビッ
ト数に等しく、本実施例では3分割した。ソース信号線
駆動回路に設けられた選択スイッチの切り替えタイミン
グと、マルチプレクサによる水平期間の分割タイミング
が同期しており、各サブ期間で、各ビットのデジタル映
像信号の書き込みを行う。
タル映像信号のサンプリングおよびラッチ動作は、実施
例1および実施例2と同様である。ある水平期間210
1においてサンプリング、保持されたデジタル映像信号
は、帰線期間中に第2のラッチ回路へと転送される。そ
の後、次の水平期間2102において、次の行のデジタ
ル映像信号のサンプリング動作が行われている間、第2
のラッチ回路からソース信号線にデジタル映像信号が出
力され、画素内のメモリ回路に書き込まれる。このと
き、マルチプレクス信号(MPX1〜3)によって、画素
への書き込み期間が分割され、各ビットのデジタル映像
信号が順次画素内のメモリ回路に書き込まれる。なお、
ソース信号線駆動回路における選択スイッチが、ソース
信号線を選択するタイミングも、マルチプレクス信号に
同期する。
動表示装置の画素部とその周辺に設けられる駆動回路部
のTFTを同時に作製する方法について説明する。但
し、説明を簡単にするために、駆動回路部に関しては基
本単位であるCMOS回路を図示することとする。
と、スイッチング用TFTと、画素電極の接続部のみを
示す。メモリ回路に関しては、SRAMを用いる場合、
駆動回路部のCMOS回路と同様の構成であるので、特
に図示しない。
グ社の#7059ガラスや#1737ガラスなどに代表
されるバリウムホウケイ酸ガラス、またはアルミノホウ
ケイ酸ガラスなどのガラスから成る基板5001上に酸
化シリコン膜、窒化シリコン膜または酸化窒化シリコン
膜などの絶縁膜から成る下地膜5002を形成する。例
えば、プラズマCVD法でSiH4、NH3、N2Oから
作製される酸化窒化シリコン膜5002aを10〜20
0[nm](好ましくは50〜100[nm])形成し、同様にS
iH4、N2Oから作製される酸化窒化水素化シリコン膜
5002bを50〜200[nm](好ましくは100〜1
50[nm])の厚さに積層形成する。本実施例では下地膜
5002を2層構造として示したが、前記絶縁膜の単層
膜または2層以上積層させた構造として形成しても良
い。
質構造を有する半導体膜をレーザー結晶化法や公知の熱
結晶化法を用いて作製した結晶質半導体膜で形成する。
この島状半導体層5003〜5005の厚さは25〜8
0[nm](好ましくは30〜60[nm])の厚さで形成する。
結晶質半導体膜の材料に限定はないが、好ましくはシリ
コンまたはシリコンゲルマニウム(SiGe)合金などで
形成すると良い。
するには、パルス発振型または連続発光型のエキシマレ
ーザーやYAGレーザー、CWレーザーを用いる。これ
らのレーザーを用いる場合には、レーザー発振器から放
射されたレーザー光を光学系で線状に集光し半導体膜に
照射する方法を用いると良い。結晶化の条件は実施者が
適宣選択するものであるが、エキシマレーザーを用いる
場合はパルス発振周波数30[Hz]とし、レーザーエネル
ギー密度を100〜400[mJ/cm2](代表的には200
〜300[mJ/cm2])とする。また、YAGレーザーを用
いる場合にはその第2高調波を用いパルス発振周波数1
〜10[kHz]とし、レーザーエネルギー密度を300〜
600[mJ/cm2](代表的には350〜500[mJ/cm2])と
すると良い。そして幅100〜1000[μm]、例えば
400[μm]で線状に集光したレーザー光を基板全面に
渡って照射し、この時の線状レーザー光の重ね合わせ率
(オーバーラップ率)を80〜98[%]として行う。
を覆うゲート絶縁膜5006を形成する。ゲート絶縁膜
5006はプラズマCVD法またはスパッタ法を用い、
厚さを40〜150[nm]としてシリコンを含む絶縁膜で
形成する。本実施例では、120[nm]の厚さで酸化窒化
シリコン膜で形成する。勿論、ゲート絶縁膜はこのよう
な酸化窒化シリコン膜に限定されるものでなく、他のシ
リコンを含む絶縁膜を単層または積層構造として用いて
も良い。例えば、酸化シリコン膜を用いる場合には、プ
ラズマCVD法でTEOS(Tetraethyl Orthosilicate)
とO2とを混合し、反応圧力40[Pa]、基板温度300
〜400[℃]とし、高周波(13.56[MHz])、電力密
度0.5〜0.8[W/cm2]で放電させて形成することが
出来る。このようにして作製される酸化シリコン膜は、
その後400〜500[℃]の熱アニールによりゲート絶
縁膜として良好な特性を得ることが出来る。
電極を形成するための第1の導電膜5007と第2の導
電膜5008とを形成する。本実施例では、第1の導電
膜5007をTaで50〜100[nm]の厚さに形成し、
第2の導電膜5008をWで100〜300[nm]の厚さ
に形成する。
をArでスパッタすることにより形成する。この場合、
Arに適量のXeやKrを加えると、Ta膜の内部応力
を緩和して膜の剥離を防止することが出来る。また、α
相のTa膜の抵抗率は20[μΩcm]程度でありゲート電
極に使用することが出来るが、β相のTa膜の抵抗率は
180[μΩcm]程度でありゲート電極とするには不向き
である。α相のTa膜を形成するために、Taのα相に
近い結晶構造をもつ窒化タンタルを10〜50[nm]程度
の厚さでTaの下地に形成しておくとα相のTa膜を容
易に得ることが出来る。
としたスパッタ法で形成する。その他に6フッ化タング
ステン(WF6)を用いる熱CVD法で形成することも出
来る。いずれにしてもゲート電極として使用するために
は低抵抗化を図る必要があり、W膜の抵抗率は20[μ
Ωcm]以下にすることが望ましい。W膜は結晶粒を大き
くすることで低抵抗率化を図ることが出来るが、W中に
酸素などの不純物元素が多い場合には結晶化が阻害され
高抵抗化する。このことより、スパッタ法による場合、
純度99.9999[%]のWターゲットを用い、さらに
成膜時に気相中からの不純物の混入がないように十分配
慮してW膜を形成することにより、抵抗率9〜20[μ
Ωcm]を実現することが出来る。
7をTa、第2の導電膜5008をWとしたが、特に限
定されず、いずれもTa、W、Ti、Mo、Al、Cu
などから選ばれた元素、または前記元素を主成分とする
合金材料もしくは化合物材料で形成してもよい。また、
リン等の不純物元素をドーピングした多結晶シリコン膜
に代表される半導体膜を用いてもよい。本実施例以外の
組み合わせの一例で望ましいものとしては、第1の導電
膜5007を窒化タンタル(TaN)で形成し、第2の導
電膜5008をWとする組み合わせ、第1の導電膜50
07を窒化タンタル(TaN)で形成し、第2の導電膜5
008をAlとする組み合わせ、第1の導電膜5007
を窒化タンタル(TaN)で形成し、第2の導電膜500
8をCuとする組み合わせ等が挙げられる。
n:低濃度不純物ドレイン領域)を小さくして済むよう
な場合は、W単層などの構成にしても良いし、構成は同
じでも、テーパー角を立てることによって、LDDの長
さを小さくすることができる。
成し、電極及び配線を形成するための第1のエッチング
処理を行う。本実施例ではICP(Inductively Coupled
Plasma:誘導結合型プラズマ)エッチング法を用い、エ
ッチング用ガスにCF4とCl2を混合し、1[Pa]の圧力
でコイル型の電極に500[W]のRF(13.56[MHz])
電力を投入してプラズマを生成して行う。基板側(試料
ステージ)にも100[W]のRF(13.56[MHz])電力
を投入し、実質的に負の自己バイアス電圧を印加する。
CF4とCl2を混合した場合にはW膜及びTa膜とも同
程度にエッチングされる。
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第1の導電層及び第
2の導電層の端部がテーパー形状となる。テーパー部の
角度は15〜45°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、10〜20[%]程
度の割合でエッチング時間を増加させると良い。W膜に
対する酸化窒化シリコン膜の選択比は2〜4(代表的に
は3)であるので、オーバーエッチング処理により、酸
化窒化シリコン膜が露出した面は20〜50[nm]程度エ
ッチングされることになる。こうして、第1のエッチン
グ処理により第1の導電層と第2の導電層から成る第1
の形状の導電層5010〜5013(第1の導電層50
10a〜5013aと第2の導電層5010b〜501
3b)を形成する。このとき、ゲート絶縁膜5006に
おいては、第1の形状の導電層5010〜5013で覆
われない領域は20〜50[nm]程度エッチングされ薄く
なった領域が形成される。
を付与する不純物元素を添加する。ドーピングの方法は
イオンドープ法もしくはイオン注入法で行えば良い。イ
オンドープ法の条件はドーズ量を1×1013〜5×10
14[atoms/cm2]とし、加速電圧を60〜100[keV]とし
て行う。n型を付与する不純物元素として15族に属す
る元素、典型的にはリン(P)または砒素(As)を用いる
が、ここではリン(P)を用いる。この場合、導電層50
10〜5013がn型を付与する不純物元素に対するマ
スクとなり、自己整合的に第1の不純物領域5014〜
5016が形成される。第1の不純物領域5014〜5
016には1×1020〜1×1021[atoms/cm3]の濃度
範囲でn型を付与する不純物元素を添加する(図12
(B))。
マスクは除去しないまま、第2のエッチング処理を行
う。エッチングガスにCF4とCl2とO2とを用い、W
膜を選択的にエッチングする。この時、第2のエッチン
グ処理により第2の形状の導電層5017〜5020
(第1の導電層5017a〜5020aと第2の導電層
5017b〜5020b)を形成する。このとき、ゲー
ト絶縁膜5006においては、第2の形状の導電層50
17〜5020で覆われない領域はさらに20〜50[n
m]程度エッチングされ薄くなった領域が形成される。
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することが出来る。
WとTaのフッ化物と塩化物の蒸気圧を比較すると、W
のフッ化物であるWF6が極端に高く、その他のWC
l5、TaF5、TaCl5は同程度である。従って、C
F4とCl2の混合ガスではW膜及びTa膜共にエッチン
グされる。しかし、この混合ガスに適量のO2を添加す
るとCF4とO2が反応してCOとFになり、Fラジカル
またはFイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いW膜のエッチング速度が増大する。一
方、TaはFが増大しても相対的にエッチング速度の増
加は少ない。また、TaはWに比較して酸化されやすい
ので、O2を添加することでTaの表面が酸化される。
Taの酸化物はフッ素や塩素と反応しないためさらにT
a膜のエッチング速度は低下する。従って、W膜とTa
膜とのエッチング速度に差を作ることが可能となりW膜
のエッチング速度をTa膜よりも大きくすることが可能
となる。
の場合、第1のドーピング処理よりもドーズ量を下げて
高い加速電圧の条件としてn型を付与する不純物元素を
ドーピングする。例えば、加速電圧を70〜120[ke
V]とし、1×1013[atoms/cm 2]のドーズ量で行い、図
12(B)で島状半導体層に形成された第1の不純物領域
の内側に新たな不純物領域を形成する。ドーピングは、
第2の形状の導電層5017〜5020を不純物元素に
対するマスクとして用い、第1の導電層5017a〜5
020aの下側の領域の半導体層にも不純物元素が添加
されるようにドーピングする。こうして、第2の不純物
領域5021〜5023が形成される。この第2の不純
物領域5021〜5023に添加されたリン(P)の濃度
は、第1の導電層5017a〜5020aのテーパー部
の膜厚に従って緩やかな濃度勾配を有している。具体的
には、第1の導電層5017a〜5020aのテーパー
部と重なる半導体層において、第1の導電層5017a
〜5020aのテーパー部の端部から内側に向かって若
干、不純物濃度が低くなっているものの、ほぼ同程度の
濃度である(図12(C))。
ッチング処理を行う。エッチングガスにCHF6を用
い、反応性イオンエッチング法(RIE法)を用いて行
う。第3のエッチング処理により、第1の導電層501
7a〜5020aのテーパー部を部分的にエッチングし
て、第1の導電層が半導体層と重なる領域が縮小され
る。第3のエッチング処理によって、第3の形状の導電
層5024〜5027(第1の導電層5024a〜50
27aと第2の導電層5024b〜5027b)を形成
する。このとき、ゲート絶縁膜5006においては、第
3の形状の導電層5024〜5027で覆われない領域
はさらに20〜50[nm]程度エッチングされ薄くなった
領域が形成される。
純物領域5021〜5023の一部、つまり、第1の導
電層5024a〜5027aと重ならない領域に、第3
の不純物領域5028〜5030が形成される(図12
(D))。
レジストマスク5031を形成し、Pチャネル型TFT
を形成する島状半導体層5003に、第1の導電型とは
逆の導電型の第4の不純物領域5032を形成する。第
1導電層5025bを不純物元素に対するマスクとして
用い、自己整合的に不純物領域を形成する。このとき、
不純物領域5032においては、一部にそれぞれ異なる
濃度でリンが添加されているが、ジボラン(B2H6)のド
ーズ量をリンのドーズ量よりも十分に高くすることによ
り、P型を付与することが出来る。なお、不純物領域5
032においては、そのいずれの領域においても不純物
濃度が2×1020〜2×1021[atoms/cm3]となるよう
にする。
に不純物領域が形成される。島状半導体層と重なる第3
の形状の導電層5024、5025、5027がゲート
電極として機能する。また、5026はソース信号線と
して機能する。
電型の制御を目的として、それぞれの島状半導体層に添
加された不純物元素を活性化する工程を行う。この工程
はファーネスアニール炉を用いる熱アニール法で行う。
その他に、レーザーアニール法、またはラピッドサーマ
ルアニール法(RTA法)を適用することが出来る。熱ア
ニール法では酸素濃度が1[ppm]以下、好ましくは0.
1[ppm]以下の窒素雰囲気中で400〜700[℃]、代
表的には500〜600[℃]で行うものであり、本実施
例では500[℃]で4時間の熱処理を行う。ただし、第
3の形状の導電層5024〜5027に用いた配線材料
が熱に弱い場合には、配線等を保護するため層間絶縁膜
(シリコンを主成分とする)を形成した後で活性化を行う
ことが好ましい。
気中で、300〜450[℃]で1〜12時間の熱処理を
行い、島状半導体層を水素化する工程を行う。この工程
は熱的に励起された水素により半導体層のダングリング
ボンドを終端する工程である。水素化の他の手段とし
て、プラズマ水素化(プラズマにより励起された水素を
用いる)を行っても良い。
の層間絶縁膜5033は酸化窒化シリコン膜から100
〜200[nm]の厚さで形成する。その上に有機絶縁物材
料から成る第2の層間絶縁膜5034を形成する。第2
の層間絶縁膜については、基板表面を十分に平坦化する
目的もある。次いで、コンタクトホールを形成するため
のエッチング工程を行う。
ゲート信号線5040を形成する。
は、ダブルゲート構造で示したが、シングルゲート構造
やトリプルゲート構造でも構わないし、マルチゲート構
造でも構わない。
Pチャネル型TFTを有する駆動回路部と、書き込み用
TFT、保持容量を有する画素部とを同一基板上に形成
することができる。本明細書中ではこのような基板をア
クティブマトリクス基板と呼ぶ。
ティブマトリクス基板の作製に必要なフォトマスクの数
を5枚(島状半導体層パターン、第1配線パターン(ソー
ス信号線、容量配線)、Pチャネル領域のマスクパター
ン、コンタクトホールパターン、第2配線パターン)と
することができる。その結果、工程を短縮し、製造コス
トの低減及び歩留まりの向上に寄与することができる。
した後、コンタクトホールを形成する。その後、画素部
に画素電極をパターニングによって形成する。
子とを封入したマイクロカプセル5043を塗布する。
マイクロカプセル5043は、前述の通り一般的には8
0[μm]前後であるので、印刷法等による塗布が可能で
あり、画素部の所望の位置にのみマイクロカプセルを塗
布すれば良い。
4を形成する。透明導電膜の材料としては、代表的には
酸化インジウム・スズ(Indium Tin Oxide:ITO)等
を用いれば良い。
45を形成し、図13(C)に示すようなアクティブマ
トリクス型電気泳動表示装置が完成する。なお、保護膜
は、図13(C)においては、基板全面に形成している
が、画素部のみに形成されていても良いし、FPC上を
除く全面に形成されていても良い。
ィブマトリクス型液晶表示装置におけるTFTはトップ
ゲート構造をとっているが、ボトムゲート構造のTFT
やデュアルゲート構造その他の構造のTFTに対しても
本実施例は容易に適用され得る。
を使用しているが、ガラス基板に限らず、プラスチック
基板、ステンレス基板、単結晶ウェハ等、ガラス基板以
外のものを使用することによっても実施が可能である。
特に、弾性に富む基板を用いることによって、表示装置
自体にフレキシブル性を持たせることも出来る。
に組み合わせて実施することが可能である。
様々な用途がある。本実施例では、本発明の電気泳動表
示装置を電子機器に適用した例について述べる。
は、携帯情報端末(電子手帳、モバイルコンピュータ、
携帯電話等)、ビデオカメラ、デジタルカメラ、パーソ
ナルコンピュータ、テレビ等が挙げられる。それらの一
例を図14および図15に示す。
1、音声出力部3002、音声入力部3003、表示部
3004、操作スイッチ3005、アンテナ3006か
ら構成されている。本発明は表示部3004に適用する
ことができる。
011、表示部3012、音声入力部3013、操作ス
イッチ3014、バッテリー3015、受像部3016
から成っている。本発明は表示部3012に適用するこ
とができる。
り、本体3021、表示部3022、キーボード302
3等で構成される。本発明は表示部3022に適用する
ことができる。
031、スタイラスペン3032、表示部3033、操
作ボタン3034、外部インターフェイス3035で構
成されている。本発明は表示部3033に適用すること
ができる。
3101、表示部(A)3102、接眼部3103、操
作スイッチ3104、表示部(B)3105、受像部
(図示しない)、バッテリー3106等で構成される。本
発明は表示部(A)3102および表示部(B)310
5に適用することができる。
1、表示部3112、記憶媒体3113、操作スイッチ
3114等から構成されており、ミニディスク(MD)や
DVD(Digital Versatile Dis
c)に記憶されたデータや、受信したデータを表示する
ものである。本発明は表示部3112に適用することが
できる。
1、スピーカー3122、表示部3123、受信装置3
124、増幅装置3125等で構成される。本発明は表
示部3123に適用することができる。
体を用いるプレーヤーであり、本体3131、表示部3
132、スピーカー部3133、記録媒体3134、操
作スイッチ3135で構成される。なお、この装置は記
録媒体としてDVD(DigitalVersatile Disc)、CD等
を用い、音楽鑑賞や映画鑑賞やゲームやインターネット
を行うことができる。本発明は表示部3132に適用す
ることができる。
回路が外付けであり、コスト、信頼性などで問題があっ
た。また、液晶と同様の保持容量とスイッチTFTの組
み合わせで画素を構成していたので、定期的なリフレッ
シュが必要であり、消費電力を大きくしていた。
バを一体形成することによって、コスト、信頼性の向上
をはかり、かつ画素にメモリ回路を内蔵することによっ
て、書き込み回数を低減し、消費電力を下げることが可
能になった。
図。
の構成例を示す図。
泳動表示装置の駆動タイミングを示す図。
例を示す図。
上のレイアウト例を示す図。
図を示す図。
動表示装置の画素の断面図。
置を示す図。
泳動表示装置の駆動タイミングを示す図。
Claims (7)
- 【請求項1】複数の画素電極上に、複数の帯電粒子を内
蔵したマイクロカプセルを配置し、前記画素電極の電位
により前記帯電粒子を制御することによって明暗を表示
することを特徴とした表示装置において、前記表示装置
は前記画素と同一基板上にソース信号線またはゲート信
号線を駆動する駆動回路を形成したことを特徴とする表
示装置。 - 【請求項2】複数の画素電極上に、複数の帯電粒子を内
蔵したマイクロカプセルを配置し、前記画素電極の電位
により前記帯電粒子を制御することによって明暗を表示
することを特徴とした表示装置において、前記画素電極
はそれぞれ1つづつのメモリ回路に接続され、メモリ回
路の記憶データによって、前記画素電極の電位が変化す
ることを特徴とした表示装置。 - 【請求項3】複数の画素電極上に、複数の帯電粒子を内
蔵したマイクロカプセルを配置し、前記画素電極の電位
により前記帯電粒子を制御することによって明暗を表示
する表示装置において、基板上に複数の画素電極を有
し、前記画素電極は複数のサブ画素電極によって構成さ
れ、前記サブ画素電極はそれぞれ1つづつのメモリ回路
に接続され、メモリ回路の記憶データによって、前記サ
ブ画素電極の電位が変化することを特徴とした表示装
置。 - 【請求項4】ソース信号線駆動回路と、ゲート信号線駆
動回路と、x×y個の画素がマトリクス状に配置された
画素部とを有し、nビットのデジタル映像信号を入力し
て映像の表示を行う表示装置において、 前記x×y個の画素はそれぞれ、n本のソース信号線
と、ゲート信号線と、n個のサブ画素とを有し、 前記n個のサブ画素はそれぞれ、スイッチング用トラン
ジスタと、メモリ回路と、画素電極とを有し、 前記スイッチング用トランジスタのゲート電極はそれぞ
れ、前記ゲート信号線と電気的に接続され、入力電極は
前記n本のソース信号線のうちそれぞれ異なるいずれか
1本と電気的に接続され、出力電極は、前記メモリ回路
を介して画素電極と電気的に接続され、 前記ソース信号線駆動回路は、 クロック信号とスタートパルスとにしたがって、順次サ
ンプリングパルスを出力する手段と、 前記サンプリングパルスにしたがって、nビットのデジ
タル映像信号を保持する手段と、 前記保持されたnビットのデジタル映像信号を転送する
手段と、 前記転送されたnビットのデジタル映像信号を、n×x
本のソース信号線に並列に出力する手段とを有し、 前記ゲート信号線駆動回路は、 クロック信号とスタートパルスにしたがって、y本のゲ
ート信号線を順次選択するゲート信号線選択パルスを出
力する手段を少なくとも有することを特徴とする表示装
置。 - 【請求項5】ソース信号線駆動回路と、ゲート信号線駆
動回路と、x×y個の画素がマトリクス状に配置された
画素部とを有し、nビットのデジタル映像信号を入力し
て映像の表示を行う表示装置において、 前記x×y個の画素はそれぞれ、ソース信号線と、n本
のゲート信号線と、n個のサブ画素とを有し、 前記n個のサブ画素はそれぞれ、スイッチング用トラン
ジスタと、メモリ回路と、画素電極とを有し、 前記スイッチング用トランジスタのゲート電極はそれぞ
れ、前記n本のゲート信号線のうちそれぞれ異なるいず
れか1本と電気的に接続され、入力電極は前記ソース信
号線と電気的に接続され、出力電極は、前記メモリ回路
を介して画素電極と電気的に接続され、 前記ソース信号線駆動回路は、 クロック信号とスタートパルスとにしたがって、順次サ
ンプリングパルスを出力する手段と、 前記サンプリングパルスにしたがって、nビットのデジ
タル映像信号を保持する手段と、 前記保持されたnビットのデジタル映像信号を転送する
手段と、 前記転送されたnビットのデジタル映像信号を、1ビッ
ト毎に順次選択して、前記ソース信号線に出力する手段
とを有し、 前記ゲート信号線駆動回路は、 クロック信号とスタートパルスと、マルチプレクス信号
とにしたがって、n×y本のゲート信号線を順次選択す
るゲート信号線選択パルスを出力する手段を少なくとも
有することを特徴とする表示装置。 - 【請求項6】請求項2乃至請求項5において、前記メモ
リ回路はSRAMで構成されていることを特徴とした表
示装置。 - 【請求項7】請求項1乃至請求項6のいずれか一項に記
載の表示装置を用いることを特徴とする電子機器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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