JP2009204926A - 電気泳動表示装置の製造方法、電気泳動表示装置及び電子機器 - Google Patents

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Abstract

【課題】メモリ回路の誤動作を防ぐことができる電気泳動表示装置の製造方法、電気泳動表示装置及び電子機器を提供すること。
【解決手段】一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなるとともに、複数の画素が配列されてなる表示部を備え、前記画素ごとに、選択トランジスタと、前記選択トランジスタと接続されたラッチ回路とが設けられた電気泳動表示装置の製造方法であって、前記選択トランジスタを構成する第１の半導体部と、前記ラッチ回路の帰還インバータを構成する複数のトランジスタの第２の半導体部とを、基板面方向で一列に配列して形成する半導体部形成工程と、前記第１及び第２の半導体部に一括してパルス光を照射する光照射工程とを有する。
【選択図】図６

Description

本発明は、電気泳動表示装置の製造方法、電気泳動表示装置及び電子機器に関する。
アクティブマトリクス型の電気泳動表示装置として、画素内にスイッチング用トランジスタとメモリ回路とを備えたものが知られている（例えば、特許文献１を参照）。特許文献１記載の表示装置では、画素スイッチング用トランジスタや画素電極が形成された素子基板上に、帯電粒子を内蔵した複数のマイクロカプセルを備えた電気泳動素子が接着されており、対向電極が設けられた対向基板と素子基板との間に電気泳動素子を挟持していた。
また、画素内にメモリ回路としてのラッチ回路と、スイッチ回路とを備えた構成の電気泳動表示装置も知られている（例えば、図９）。
この回路構成によれば、ラッチ回路に画像データを保持しながらディスプレイの状態を全黒、全白、反転画像と変化させることが可能なため、新たな画像を表示させる場合以外はドライバ回路を動作させる必要がなく、より柔軟的な表示方法が可能となる。
ラッチ回路は、転送インバータ及び帰還インバータを有しており、それぞれのインバータについてＮ型トランジスタ及びＰ型トランジスタが設けられている。これらのトランジスタ及び上記の画素スイッチング用トランジスタを製造する過程において、基板上に半導体部を形成し、その後当該半導体部に光を照射して結晶化させるようにしている。従来、この結晶化に際しては、帯状の照射領域を有するパルスレーザをパルス毎に移動させながら画素全体を複数回に分けて照射するのが一般的であった。
特開２００３−８４３１４号公報
しかしながら、パルスレーザなどのパルス光は、異なるパルスにおける照射条件（例えばエネルギー量など）が均一ではなく、しかもその照射条件のズレを制御することが困難であるため、パルス毎に異なるエネルギー量のレーザ光が半導体部に照射されていた。この結果、各半導体部において結晶の状態が異なってしまい、半導体部毎に電気的特性にバラつきが生じてしまうという問題が生じていた。特に、選択トランジスタを構成する半導体部と、ラッチ回路における帰還インバータのＮ型トランジスタ及びＰ型トランジスタを構成する半導体部との間で電気的特性にバラつきがあると、ラッチ回路において誤動作を起こしてしまう可能性が高いため、少なくともこれらの半導体部については均一に結晶化する手法が求められていた。
上記のような事情に鑑みて、本発明の目的は、メモリ回路の誤動作を防ぐことができる電気泳動表示装置の製造方法、電気泳動表示装置及び電子機器を提供することにある。
上記目的を達成するため、本発明に係る電気泳動表示装置の製造方法は、一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなるとともに、複数の画素が配列されてなる表示部を備え、前記画素ごとに、選択トランジスタと、前記選択トランジスタと接続されたラッチ回路とが設けられた電気泳動表示装置の製造方法であって、前記選択トランジスタを構成する第１の半導体部と、前記ラッチ回路の帰還インバータを構成する複数のトランジスタからなる第２の半導体部とを、前記画素の配列方向に沿って直線状に形成する半導体部形成工程と、前記第１及び第２の半導体部に対して、前記直線状の配列に沿ってパルス光を照射する光照射工程とを有することを特徴とする。
本発明によれば、選択トランジスタを構成する第１の半導体部と、ラッチ回路の帰還インバータを構成する複数のトランジスタからなる第２の半導体部とを、画素の配列方向に沿って直線状に形成し、第１及び第２の半導体部に対して、当該直線状の配列に沿ってパルス光を照射することとしたので、これらの第１及び第２の半導体部には照射条件のほぼ等しいパルス光が照射されることになる。同一パルス内においてはパルス光の照射条件がほぼ均一であるため、第１及び第２の半導体部では同程度に結晶化されることとなり、これら第１及び第２の半導体部の電気的特性がほぼ均一になる。これにより、選択トランジスタと帰還インバータを構成する複数のトランジスタとの間で電気的特性のバラつきを防ぐことができ、ラッチ回路の誤動作を防ぐことができる。
上記の電気泳動表示装置の製造方法は、前記半導体部形成工程において、前記第１の半導体部のうち前記選択トランジスタのチャネル領域となる平面領域と、前記第２の半導体部のうち複数の前記トランジスタのそれぞれのチャネル領域となる平面領域とを、前記画素の配列方向に沿って直線状に配置して形成することを特徴とする。
本発明によれば、半導体部を形成する際に、第１の半導体部のうち選択トランジスタのチャネル領域となる平面領域と、第２の半導体部のうち複数のトランジスタのそれぞれのチャネル領域となる平面領域とを、画素の配列方向に沿って直線状に配置して形成することとしたので、第１及び第２の半導体部のうちチャネル領域において確実に同程度に結晶化させることができる。
上記の電気泳動表示装置の製造方法は、前記半導体部形成工程において、前記光照射工程で前記パルス光を照射される領域内に、前記第１及び第２の半導体部を形成することを特徴とする。
本発明によれば、半導体部を形成する際、後工程の光照射工程でパルス光を照射される領域内に、第１及び第２の半導体部を形成することとしたので、パルス光を第１及び第２の半導体部の全体に確実に照射することができる。これにより、単一パルスのパルス光を照射するだけで各半導体部の全領域を結晶化することができるので、パルス光照射工程の時間短縮を図ることができる。
上記の電気泳動表示装置の製造方法は、前記半導体部形成工程において、複数の前記画素の前記第１及び第２の半導体部を、前記画素の配列方向に沿って直線状に配置して形成することを特徴とする。
本発明によれば、半導体部を形成する際、複数の画素の第１及び第２の半導体部を、画素の配列方向に沿って直線状に配置して形成することとしたので、複数の画素においてラッチ回路の誤動作を防ぐことができる。これにより、より信頼性の高い電気泳動表示装置を製造することができる。
上記の電気泳動表示装置の製造方法は、複数の前記画素が、前記表示部に延在する走査線又はデータ線のうち１本の前記走査線又は前記データ線に属する複数の画素であることを特徴とする。
本発明によれば、複数の画素が、表示部に延在する走査線又はデータ線のうち１本の走査線又はデータ線に属する複数の画素であるとしたので、１本の走査線又はデータ線に属する複数の画素についてラッチ回路の誤動作を防ぐことができる。
本発明に係る電気泳動表示装置は、一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなるとともに、複数の画素が配列されてなる表示部を備え、前記画素ごとに、選択トランジスタと、前記選択トランジスタと接続されたラッチ回路とが設けられた電気泳動表示装置であって、前記選択トランジスタを構成する第１の半導体部と、前記ラッチ回路の帰還インバータを構成する複数のトランジスタの第２の半導体部とが、前記画素の配列方向に沿って直線状に配置されていることを特徴とする。
本発明によれば、選択トランジスタを構成する第１の半導体部と、ラッチ回路の帰還インバータを構成する複数のトランジスタの第２の半導体部とが、画素の配列方向に沿って直線状に配置されていることとしたので、これら第１及び第２の半導体部を形成する際には帯状のパルス光などによって均一に結晶化を行うことができる。
上記の電気泳動表示装置は、複数の前記画素の前記第１及び第２の半導体部が、前記画素の配列方向に沿って直線状に配列されていることを特徴とする。
本発明によれば、複数の画素の第１及び第２の半導体部が、画素の配列方向に沿って直線状に配列されていることとしたので、複数の画素においてラッチ回路の誤動作を防ぐことができる。これにより、より信頼性の高い電気泳動表示装置を得ることができる。
上記の電気泳動表示装置は、複数の前記画素が、前記表示部に延在する走査線又はデータ線のうち１本の前記走査線又は前記データ線に属する複数の画素であることを特徴とする。
本発明によれば、複数の画素が、表示部に延在する走査線又はデータ線のうち１本の走査線又はデータ線に属する複数の画素であることとしたので、１本の走査線又はデータ線に属する複数の画素についてラッチ回路の誤動作を防ぐことができる。
本発明に係る電子機器は、上記の電気泳動表示装置を備えたことを特徴とする。
本発明によれば、ラッチ回路の誤動作を防ぐことができ、信頼性の高い電気泳動表示装置を搭載したので、表示部の信頼性が高い電子機器を得ることができる。
以下、図面を参照して本発明の実施の形態について説明する。本実施形態では、アクティブマトリクス方式により駆動される電気泳動表示装置を例に挙げて説明する。以下の図面においては、各構成をわかりやすくするために、実際の構造と各構造における縮尺や数等を異ならせている。
図１は、本実施形態に係る電気泳動表示装置１の概略構成を示す平面図である。電気泳動表示装置１は、複数の画素２０が配列された表示部３と、走査線駆動回路６０と、データ線駆動回路７０とを含んで構成されている。
表示部３には、走査線駆動回路６０から延びる複数の走査線４０（Ｙ１、Ｙ２、…、Ｙｍ）と、データ線駆動回路７０から延びる複数のデータ線５０（Ｘ１、Ｘ２、…、Ｘｎ）とが形成されている。画素２０は走査線４０とデータ線５０との交差部に対応して配置されており、各画素２０は走査線４０及びデータ線５０にそれぞれ接続されている。
なお、図示は省略しているが、表示部３の周辺には、走査線駆動回路６０，データ線駆動回路７０に加えて、共通電源変調回路や、コントローラが配置されている。当該コントローラは、上位装置から供給される画像データや同期信号に基づき、前記各回路を総合的に制御する。
共通電源変調回路は、コントローラの制御のもと、上記の配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（ハイインピーダンス化）を行う。
また、各々の画素２０には、走査線４０，データ線５０に加えて、後述する図２の回路構成においては、高電位電源線と、低電位電源線とが接続されている。また、後述する図７の回路構成においては、さらに、反転データ線５０Ｒが接続されている。
図２は、画素２０の回路構成を示す図である。
同図に示すように、画素２０は、選択トランジスタ２４と、ラッチ回路（メモリ回路）２５と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。
選択トランジスタ２４は、電界効果型のＮ型トランジスタである。選択トランジスタ２４のゲート端子には走査線４０が接続され、ソース端子にはデータ線５０が接続され、ドレイン端子にはラッチ回路２５の入力端子Ｎ１が接続されている。
ラッチ回路２５は、転送インバータ２５ａと帰還インバータ２５ｂとを有しており、ＳＲＡＭ（Static Random Access Memory）セルに相当する回路である。
転送インバータ２５ａの出力端子は帰還インバータ２５ｂの入力端子に接続されており、帰還インバータ２５ｂの出力端子は転送インバータ２５ａの入力端子に接続されている。すなわち、転送インバータ２５ａと帰還インバータ２５ｂとは、互いの入力端子に他方の出力端子を接続したループ構造になっている。また、転送インバータ２５ａの入力端子（帰還インバータ２５ｂの出力端子）はラッチ回路２５のデータ入力端子Ｎ１となっており、転送インバータ２５ａの出力端子（帰還インバータ２５ｂの入力端子）がラッチ回路２５のデータ出力端子Ｎ２となっている。ラッチ回路２５の高電位電源端子ＰＨは高電位電源線７８に接続され、低電位電源端子ＰＬは低電位電源線７７に接続されている。
転送インバータ２５ａは、Ｎ型トランジスタ３１とＰ型トランジスタ３２とを有している。Ｎ型トランジスタ３１及びＰ型トランジスタ３２のゲート端子は、ラッチ回路２５の入力端子Ｎ１に接続されている。Ｎ型トランジスタ３１のソース端子は低電位電源線７７に接続され、ドレイン端子は出力端子Ｎ２に接続されている。Ｐ型トランジスタ３２のソース端子は高電位電源線７８に接続され、ドレイン端子は出力端子Ｎ２に接続されている。
帰還インバータ２５ｂは、Ｎ型トランジスタ（第１トランジスタ）３３とＰ型トランジスタ（第２トランジスタ）３４とを有している。Ｎ型トランジスタ３３及びＰ型トランジスタ３４のゲート端子は、ラッチ回路２５の出力端子Ｎ２（Ｎ型トランジスタ３１及びＰ型トランジスタ３２のドレイン端子）に接続されている。Ｎ型トランジスタ３３のソース端子は低電位電源線７７に接続され、ドレイン端子は入力端子Ｎ１に接続されている。Ｐ型トランジスタ３４のソース端子は高電位電源線７８に接続され、ドレイン端子は入力端子Ｎ１に接続されている。出力端子Ｎ２は配線３５を介して画素電極２１に接続されている。
以上の構成を有する画素２０において、ラッチ回路２５にローレベルの画像信号が入力されると、入力端子Ｎ１はローレベル、出力端子Ｎ２はハイレベルとなる。したがって、出力端子Ｎ２に接続された画素電極２１にハイレベルが入力される。一方、ラッチ回路２５にハイレベルの画像信号が入力されると、入力端子Ｎ１はハイレベル、出力端子Ｎ２はローレベルとなる。したがって、出力端子Ｎ２に接続された画素電極２１にはローレベルが入力される。このように、画素電極２１には、ラッチ回路２５に入力された画像データ（画像信号）に基づいた電位が配線３５を介して入力される。
図３は、表示部３における電気泳動表示装置１の部分断面図である。電気泳動表示装置１は、素子基板２８と対向基板２９との間に、複数のマイクロカプセル８０を配列してなる電気泳動素子２３を挟持した構成を備えている。
表示部３において、素子基板２８の電気泳動素子２３側には複数の画素電極２１が配列形成されており、電気泳動素子２３は接着剤層３０を介して画素電極２１と接着されている。対向基板２９の電気泳動素子２３側には複数の画素電極２１と対向する平面形状の共通電極２２が形成されており、共通電極２２上に電気泳動素子２３が設けられている。
素子基板２８は、ガラスやプラスチック等からなる基板であり、画像表示面とは反対側に配置されるため透明なものでなくてもよい。図示は省略しているが、画素電極２１と素子基板２８との間には、図１、図２に示した走査線４０、データ線５０、選択トランジスタ２４、ラッチ回路２５などが形成されている。
対向基板２９はガラスやプラスチック等からなる基板であり、画像表示側に配置されるため透明基板とされる。対向基板２９上に形成された共通電極２２は、ＭｇＡｇ（マグネシウム銀）、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）等の透明導電材料を用いて形成されている。
なお、電気泳動素子２３は、あらかじめ対向基板２９側に形成され、接着剤層３０までを含めた電気泳動シートとして取り扱われるのが一般的である。また、接着剤層３０側には、保護用の剥離紙が貼り付けられている。
製造工程においては、別途製造された、画素電極２１や前記回路などが形成された素子基板２８に対して、剥離紙を剥がした当該電気泳動シートを貼り付けることによって、表示部３を形成している。このため、接着剤層３０は画素電極２１側のみに存在することになる。
図４は、マイクロカプセル８０の模式断面図である。マイクロカプセル８０は、例えば５０μｍ程度の粒径を有しており、内部に分散媒８１と、複数の白色粒子（電気泳動粒子）８２と、複数の黒色粒子（電気泳動粒子）８３とを封入した球状体である。マイクロカプセル８０は、図３に示すように共通電極２２と画素電極２１とで挟持され、１つの画素２０内に１つ又は複数のマイクロカプセル８０が配置される。
マイクロカプセル８０の外殻部（壁膜）は、ポリメタクリル酸メチル、ポリメタクリル酸エチルなどのアクリル樹脂、ユリア樹脂、アラビアガムなどの透光性を持つ高分子樹脂などを用いて形成される。
分散媒８１は、白色粒子８２と黒色粒子８３とをマイクロカプセル８０内に分散させる液体である。分散媒８１としては、水、アルコール系溶媒（メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブなど）、エステル類（酢酸エチル、酢酸ブチルなど）、ケトン類（アセトン、メチルエチルケトン、メチルイソブチルケトンなど）、脂肪族炭化水素（ぺンタン、ヘキサン、オクタンなど）、脂環式炭化水素（シクロへキサン、メチルシクロへキサンなど）、芳香族炭化水素（ベンゼン、トルエン、長鎖アルキル基を有するベンゼン類（キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼンなど））、ハロゲン化炭化水素（塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタンなど）、カルボン酸塩などを例示することができ、その他の油類であってもよい。これらの物質は単独又は混合物として用いることができ、さらに界面活性剤などを配合してもよい。
白色粒子８２は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されて用いられる。黒色粒子８３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されて用いられる。
これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンドなどの粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤などを添加することができる。
図５は、本実施形態に係る電気泳動表示装置１のうち１つの画素２０の構成を具体的に示す平面図である。
同図に示すように、画素２０は平面視矩形状の領域に設けられており、当該画素２０の下辺に沿って形成された走査線４０、左辺に沿って形成されたデータ線５０、右辺に沿って形成された低電位電源線７７及び下辺に走査線４０と並んで形成された高電位電源線７８の４本のグローバル配線によって囲まれている。図５には低電位電源線７７の一部を切断した状態が示されており、当該低電位電源線７７に平面視で重なる下層部分の構造がわかるようになっている。
上記４本のグローバル配線によって囲まれた画素２０内には半導体部や配線層が設けられており、これら半導体部及び配線層は３層構造になっている。最下層の第１層には、半導体部２４ａ、半導体部３１ａ、半導体部３２ａ、半導体部３３ａ及び半導体部３４ａの５つの半導体部が設けられている。なお、上記の走査線４０及び高電位電源線７８は中間の第２層に設けられており、データ線５０及び低電位電源線７７は最上層の第３層に設けられている。第２層及び第３層には上記配線の他、複数の配線が設けられている。
半導体部２４ａは上記回路における選択トランジスタ２４を構成する領域である。この半導体部２４ａは、図中上下方向に長手を有するように平面視矩形に形成されており、上下方向の中央がチャネル領域、下側がソース領域、上側がドレイン領域となっている。
半導体部３１ａはラッチ回路２５における転送インバータ２５ａのＮ型トランジスタ３１を構成する半導体部である。この半導体部３１ａは平面視で逆Ｕ字状に形成されており、逆Ｕ字を構成する２本の直線部分がチャネル領域、逆Ｕ字のうち図中右側の先端部分がソース領域、図中左側の先端部分がドレイン領域となっている。半導体部３１ａのうち図中右側の直線部分及び先端部分は平面視で低電位電源線７７に重なるように配置されており、先端部分に設けられたコンタクトホール３１ｂによって低電位電源線７７に接続されている。
半導体部３２ａは転送インバータ２５ａのＰ型トランジスタ３２を構成する半導体部である。この半導体部３２ａは、半導体部３１ａと同様、平面視で逆Ｕ字状に形成されており、逆Ｕ字を構成する２本の直線部分がチャネル領域、逆Ｕ字のうち図中左側の先端部分がソース領域、図中右側の先端部分がドレイン領域となっている。
半導体部３３ａは帰還インバータ２５ｂのＮ型トランジスタ３３を構成する半導体部である。この半導体部３３ａは平面視で逆Ｕ字状に形成されており、逆Ｕ字を構成する２本の直線部分がチャネル領域、逆Ｕ字のうち図中右側の先端部分がソース領域、図中左側の先端部分がドレイン領域となっている。半導体部３３ａのうち図中右側の直線部分及び先端部分は平面視で低電位電源線７７に重なるように配置されており、先端部分に設けられたコンタクトホール３３ｂによって低電位電源線７７に接続されている。
半導体部３４ａは帰還インバータ２５ｂのＰ型トランジスタ３４を構成する半導体部である。この半導体部３４ａは平面視で逆Ｕ字状に形成されており、逆Ｕ字を構成する２本の直線部分がチャネル領域、逆Ｕ字のうち図中左側の先端部分がソース領域、図中右側の先端部分がドレイン領域となっている。
これら５つの半導体部のうち、半導体部２４ａ、半導体部３４ａ及び半導体部３３ａは画素内の図中下辺側（走査線４０側）に図中左側から図中右側にかけてこの順に一列に配置されていると共に、所定領域Ａ（図中平行な２本の破線の間の領域）内にそれぞれの一部が重なるように形成されている。この所定領域Ａは各半導体部の形成時に用いるパルスレーザ（パルス光）の単一パルスの照射範囲を示している。
ここで、画素２０は、格子状に配列された画素の一つ（図１参照）であるため、左右に隣接する画素における半導体部の配列も、直線状になっている。具体的には、走査線４０に沿って形成された各画素における半導体部２４ａ、半導体部３４ａ、半導体部３３ａの配列は、画素の配列方向（走査線の延在方向）に沿って直線状になっている。
なお、各半導体部の配列方向は、データ線５０の延在方向であっても良い。この場合、所定領域Ａもデータ線５０の延在方向とし、当該領域に重なるように各半導体部のチャネル領域をレイアウトする。
半導体部２４ａ、半導体部３４ａ、半導体部３３ａの配列の順序は図示されている例に限られることは無く、画素の配列方向に沿って直線状に配置されていれば、他の順序であっても勿論構わない。図５に示す例では、選択トランジスタ２４を構成する半導体部２４ａがデータ線５０に最も近くなるように配置されている。また、低電位電源線７７に接続されるＮ型トランジスタ３３ｂが当該低電位電源線７７に最も近くなるように配置されている。
半導体部３１ａ及び半導体部３２ａについては、画素内の図中上側に左右方向に配列されている。当該半導体部３１ａ及び半導体部３２ａについては、上記図中左右方向に配列された構成に限られず、例えば上下方向に配列された構成や他の方向に配列された構成であっても構わない。
第２層には配線４０ａ、配線４１及び配線４２が設けられている。なお、上述したように走査線４０及び高電位電源線７８も当該第２層に設けられている。配線４０ａは走査線４０から図中上側に向けて分岐された配線であり、当該配線４０ａの一部が半導体部２４ａのチャネル領域に平面視で重なるように形成されている。この部分、すなわち、配線４０ａのうち半導体部２４ａのチャネル領域に平面視で重なる部分は、選択トランジスタ２４のゲート端子として機能する。
配線４１は、半導体部３４ａ及び半導体部３３ａを横切るように図中左右方向に形成されている配線部分４１ａと、この配線部分４１ａの右端から低電位電源線７７に沿って図中上側に引き回された配線部分４１ｂと、この配線部分４１ｂの上端から図中左側に引き回されて画素２０内に突出した配線部分４１ｃとを有している。
配線４２は、画素２０内の図中上下方向のほぼ中央部に位置し図中左右方向に延在するように設けられた配線部分４２ａと、配線部分４２ａから図中上側に分岐するように引き回された配線部分４２ｂと、配線部分４２ｂの上端から図中右側に引き回された配線部分４２ｃとを有している。配線部分４２ｃは半導体部３１ａ及び半導体部３２ａのチャネル領域に平面視で重なるように設けられており、当該配線部分４２ｃが転送インバータ２５ａのＮ型トランジスタ３１及びＰ型トランジスタ３２のゲート端子として機能する。
第３層には配線５０ａ、配線５１、配線５２、配線５３及び配線５４が設けられている。なお、上述したようにデータ線５０及び低電位電源線７７も当該第３層に設けられている。配線５０ａはデータ線５０から図中右側に向けて分岐された配線であり、当該配線５０ａの先端においてコンタクトホール（図中では破線の矩形で示されている）を介して半導体部２４ａのソース領域に接続されている。
配線５１は、平面視で半導体部２４ａのドレイン領域に重なる配線部分５１ａと、平面視で配線４２ａの図中左端部に重なる配線部分５１ｂと、当該配線部分５１ａ及び配線部分５２ｂを接続する配線部分５１ｃとを有している。配線部分５１ａはコンタクトホールを介して半導体部２４ａのドレイン領域に接続されている。配線部分５１ｂはコンタクトホールを介して配線部分４２ａに接続されている。
配線５２は画素２０の左右方向のほぼ中央部に図中上下方向に延在する配線であり、高電位電源線７８に平面視で重なる配線部分５２ａと、半導体部３４ａのソース領域に平面視で重なる配線部分５２ｂと、半導体部３２ａのソース領域に平面視で重なる配線部分５２ｃと、配線部分５２ａ及び配線部分５２ｂの間を接続する配線部分５２ｄと、配線部分５２ｂ及び配線部分５２ｃの間を接続する配線部分５２ｅとを有している。配線部分５２ａにおいてはコンタクトホールを介して高電位電源線７８に接続されている。配線部分５２ｂにおいてはコンタクトホールを介して半導体部３４ａのソース領域に接続されている。配線部分５２ｃにおいてはコンタクトホールを介して半導体部３２ａのソース領域に接続されている。
配線５３は画素２０の図中右下の領域に設けられた平面視Ｌ字状の配線であり、半導体部３４ａから半導体部３３ａにかけて図中左右方向に形成された配線部分５３ａと、配線部分４２ａの図中右端部に平面視で重なる配線部分５３ｂと、配線部分５３ａ及び配線部分５３ｂの間を接続する配線部分５３ｃとを有している。配線部分５３ａの図中左端は半導体部３４ａのドレイン領域に平面視で重なるように配置されており、この部分においてコンタクトホールを介して半導体部３４ａのドレイン領域に接続されている。配線部分５３ａの図中右端は半導体部３３ａのソース領域に平面視で重なるように配置されており、この部分においてコンタクトホールを介して半導体部３３ａのソース領域に接続されている。配線部分５２ｂはコンタクトホールを介して配線部分４２ａの図中右端部に接続されている。
配線５４は画素２０の図中右側に設けられた平面視Ｌ字状の配線であり、配線部分４１ｃの突出部分に平面視で重なる配線部分５４ａと、半導体部３１ａのドレイン領域に平面視で重なる配線部分５４ｂと、半導体部３２ａのドレイン領域に平面視で重なる配線部分５４ｃと、配線部分５４ａ及び配線部分５４ｂの間を接続する配線部分５４ｄと、配線部分５４ｂ及び配線部分５４ｃの間を接続する配線部分５４ｅとを有している。配線部分５４ａは、コンタクトホールを介して配線部分４１ｃに接続されている。配線部分５４ｂは、コンタクトホールを介して半導体部３１ａのドレイン領域に接続されている。配線部分５４ｃは、コンタクトホールを介して半導体部３２ａのドレイン領域に接続されている。配線部分５４ｅからは配線部分３５が分岐して設けられており、配線部分３５の先端においてコンタクトホール３５ａを介して画素電極２１に接続されている。
図６は電気泳動表示装置１を製造する様子を示す平面図である。
上記のように構成された電気泳動表示装置１を製造する際には、素子基板２８上のうち画素２０内の第１層に半導体部２４ａ、半導体部３１ａ、半導体部３２ａ、半導体部３３ａ及び半導体部３４ａを形成し（半導体形成工程）、これらの半導体部にパルスレーザを照射して各半導体部を結晶化する（光照射工程）。パルスレーザの単位パルスあたりの照射範囲は上記の所定領域Ａの図中上下方向の幅と同一になっている。
本実施形態において、半導体部形成工程では、図６（ａ）に示すように、パルスレーザの単位パルスあたりの照射領域と等しい寸法を有する画素２０内の所定領域Ａに、選択トランジスタ２４の半導体部２４ａ、帰還インバータ２５ｂのＮ型トランジスタ３３の半導体部３３ａ及びＰ型トランジスタ３４の半導体部３４ａを一列に直線状に形成する。半導体部２４ａ、３３ａ、３４ａの中央部に右傾斜線で示した領域はそれぞれトランジスタのチャネル領域Ｃｈとなる部分である。
半導体部２４ａ、半導体部３３ａ及び半導体部３４ａが上記のように形成されているため、光照射工程では、図６（ｂ）に示すように同一パルスのパルスレーザＬをこれらの３つの半導体部２４ａ、３３ａ、３４ａに同時に照射することができる。パルスレーザＬの照射により、３つの半導体部２４ａ、３３ａ、３４ａでは同程度に結晶化されることとなる。
また、図６（ｃ）に示すように、パルスレーザＬの照射範囲内に全て収まる寸法に３つの半導体部２４ａ、３３ａ、３４ａを形成しておき、当該３つの半導体部２４ａ、３３ａ、３４ａの全領域に同一パルスのパルスレーザＬを照射しても良い。
また、例えば３つの半導体部２４ａ、３３ａ、３４ａの一部の領域ずつ照射するように図中上下方向に複数回に分けてパルスレーザを照射しても良い。パルスレーザを複数回に分けて照射する場合、例えば図６（ｄ）に示すように３つの半導体部２４ａ、３３ａ、３４ａ上でパルスレーザＬの照射領域が重なるようにパルス毎にパルスレーザＬの照射位置を移動させながら行っても良い。図６（ｄ）ではパルスレーザＬ１、Ｌ２、Ｌ３の３回に分けて図中下方向に照射領域を移動させている様子を示している。パルスレーザＬ１とパルスレーザＬ２とが領域Ｌａにおいて重なっており、パルスレーザＬ２とパルスレーザＬ３とが領域Ｌｂにおいて重なっている。
また、図６（ｅ）に示すようにパルスレーザＬの境界を一致させるように移動させながら行っても良い。図６（ｅ）では、レーザ光Ｌ１、Ｌ２、Ｌ３の３回に分けて図中下方向に照射領域を移動させている様子を示している。レーザ光Ｌ２の上辺はレーザ光Ｌ１の下辺に接しており、レーザ光Ｌ３の上辺はレーザ光Ｌ２の下辺に接している。また、図示を省略するが、レーザ光Ｌ１、Ｌ２、Ｌ３の間を空けるように照射しても構わない。
このように、本実施形態によれば、パルスレーザであるレーザ光Ｌの単位パルスあたりの照射領域と等しい寸法を有する画素２０内の所定領域Ａに少なくとも一部が重なるように選択トランジスタ２４、帰還インバータ２５ｂのＮ型トランジスタ３３及びＰ型トランジスタ３３の各半導体部２４ａ、３３ａ、３４ａを並べて形成することとしたので、レーザ光Ｌの照射時には、これらの半導体部２４ａ、３３ａ、３４ａに同一パルスのレーザ光Ｌを同時に照射することができる。同一パルス内においてはレーザ光の照射条件がほぼ均一であるため、当該レーザ光により各半導体部２４ａ、３３ａ、３４ａでは同程度に結晶化されることとなり、半導体部２４ａ、３３ａ、３４ａの電気的特性がほぼ均一になる。これにより、選択トランジスタ２４、Ｎ型トランジスタ３３及びＰ型トランジスタ３４の電気的特性のバラつきを防ぐことができ、設計どおりの電気的特性を得ることができる。
選択トランジスタ２４、Ｎ型トランジスタ３３及びＰ型トランジスタ３４の電気的特性にバラつきがあると、選択トランジスタ２４を介した電流量がデータ入力端子の電位を規定するのに十分な量とならず、ラッチ回路２５への書き込みに不具合が生じることがある。本実施形態では、選択トランジスタ２４、Ｎ型トランジスタ３３及びＰ型トランジスタ３４の電気的特性のバラつきを防ぐことができ、設計どおりの電気的特性を得ることができるので、ラッチ回路２５への書き込みを確実に行うことができ、高い動作信頼性を備えた電気泳動表示装置１を得ることができる。
［第２実施形態］
次に、本発明の第２実施形態を説明する。本実施形態に係る電気泳動表示装置１０１は、第１実施形態の図２及び図５に示された画素２０に、反転データ線及び当該反転データ線に接続された選択トランジスタを設けた構成になっている。したがって、以下で参照する図面において、図２及び図５の画素２０と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。
図７は電気泳動表示装置１０１の画素１２０の回路構成を示す図であり、第１実施形態の図２に対応している。
図７に示すように、画素１２０は、選択トランジスタ２４と、選択トランジスタ２４Ｒと、ラッチ回路（メモリ回路）２５と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。選択トランジスタ２４及びラッチ回路２５の構成は第１実施形態と同様であるため、ここでは説明を省略する。
選択トランジスタ２４Ｒは、選択トランジスタ２４と同様、電界効果型のＮ型トランジスタである。選択トランジスタ２４Ｒのゲート端子には走査線４０が接続され、ソース端子には反転データ線５０Ｒが接続され、ドレイン端子にはラッチ回路２５の出力端子Ｎ２が接続されている。したがって、選択トランジスタ２４Ｒからの信号は出力端子Ｎ２に入力されるようになっている。
反転データ線５０Ｒには、データ線５０に入力される信号に対して反転された信号が入力されるようになっている。すなわち、データ線５０にハイレベルが入力されるときには反転データ線５０Ｒにはローレベルが入力され、データ線５０にローレベルが入力されるときには反転データ線５０Ｒにはハイレベルが入力されるようになっている。
選択トランジスタ２４のゲート端子及び選択トランジスタ２４Ｒのゲート端子は共通の走査線４０に接続されているため、選択トランジスタ２４及び選択トランジスタ２４Ｒからのデータ線５０からの入力は同時に行われることになる。
以上の構成を有する画素１２０においては、選択トランジスタ２４からラッチ回路２５にローレベルが入力されると、入力端子Ｎ１はローレベル、出力端子Ｎ２はハイレベルとなる。このとき、同時に選択トランジスタ２４Ｒから出力端子Ｎ２にハイレベルが入力され、入力端子Ｎ１にはローレベルが出力される。
また、選択トランジスタ２４から入力端子Ｎ１にハイレベルが入力されると、出力端子Ｎ２はローレベルとなる。このとき、同時に選択トランジスタ２４Ｒから出力端子Ｎ２にローレベルが入力され、入力端子Ｎ２にはハイレベルが出力される。
このように、図７の回路構成によれば、２つの選択トランジスタによって書き込みを行うため、図２の回路に比べて、より確実にデータを書き込むことができる。
図８は画素１２０の平面視での概略構成を示す図であり、第１実施形態における図５に対応している。
同図に示すように、画素１２０は平面視矩形に設けられている。第１実施形態と同様、画素１２０は下辺に沿って形成された走査線４０、左辺に沿って形成されたデータ線５０、右辺に沿って形成された低電位電源線７７及び下辺に走査線４０と並んで形成された高電位電源線７８に囲まれている。これらのグローバル配線に加えて、画素１２０の右辺には低電位電源線７７との間に所定のスペースを空けて反転データ線５０Ｒが形成されている。なお、図８には低電位電源線７７の一部を切断した状態で示されており、当該低電位電源線７７に平面視で重なる下層部分の構造がわかるようになっている。
上記５本のグローバル配線によって囲まれた画素１２０内には半導体部や配線層が設けられており、これら半導体部及び配線層は３層構造になっている。最下層の第１層には、半導体部２４ａ、半導体部３１ａ、半導体部３２ａ、半導体部３３ａ、半導体部３４ａの５つの半導体部の他、半導体部２４Ｒａが設けられており、計６つの半導体部が設けられている。
半導体部２４Ｒａは上記回路における選択トランジスタ２４Ｒを構成する半導体部である。この半導体部２４Ｒａは、図中上下方向に長手を有するように平面視矩形に形成されており、上下方向の中央がチャネル領域、上側がソース領域、下側がドレイン領域となっている。
これら６つの半導体部のうち、第１実施形態と同様、半導体部２４ａ、半導体部３４ａ及び半導体部３３ａは画素内の図中下辺側に図中左側から図中右側にかけてこの順に一列に配置されていると共に、所定領域Ａ（図中平行な２本の破線の間の領域）内にそれぞれの一部が重なるように形成されている。この所定領域Ａは各半導体部の形成時に用いるパルスレーザ（パルス光）の単一パルスの照射範囲を示している。
また、本実施形態では、上記３つの半導体部に加えてさらに半導体部３２ａ、半導体部３１ａ及び半導体部２４Ｒａについても画素内の図中上辺側に図中左側から図中右側にかけてこの順に一列に配置されていると共に、所定領域Ａ内にそれぞれの一部が重なるように形成されている。
半導体部３２ａ、半導体部３１ａ及び半導体部２４Ｒａの配列の順序は図示されている例に限られることは無く、画素の配列方向に沿って直線状に配置されていれば、他の順序であっても勿論構わない。図８に示す例では、選択トランジスタ２４Ｒを構成する半導体部２４Ｒａが反転データ線５０Ｒに最も近くなるように配置されている。また、低電位電源線７７に接続されるＮ型トランジスタ３１ｂが当該低電位電源線７７に最も近くなるように配置されている。
第２層には、配線４０ａ、配線４１及び配線４２に加えて配線４０Ｒａが設けられている。配線４０Ｒａは走査線４０のうち画素１２０の右下部分から図中上側に向けて分岐された配線であり、当該配線４０Ｒａの一部が半導体部２４Ｒａのチャネル領域に平面視で重なるように形成されている。この部分、すなわち、配線４０Ｒａのうち半導体部２４Ｒａのチャネル領域に平面視で重なる部分は、選択トランジスタ２４Ｒのゲート端子として機能する。
また、本実施形態において配線４１は、配線部分４１ａ、配線部分４１ｂ、配線部分４１ｃに加えて配線部分４１ｄを有している。配線部分４１ｄは、配線部分４１ｂの上端から図中右側に引き回されて画素２０の外側に延出するように設けられている。
第３層には配線５０ａ、配線５１、配線５２、配線５３、配線５４に加えて配線５０Ｒａ及び配線５１Ｒが設けられている。配線５０Ｒａは反転データ線５０Ｒから図中左側に向けて分岐された配線であり、当該配線５０Ｒａの先端においてコンタクトホール（図中では破線の矩形で示されている）を介して半導体部２４Ｒａのソース領域に接続されている。配線５１Ｒは、平面視で半導体部２４Ｒａのドレイン領域に重なる配線部分５１Ｒａと、平面視で配線４１ｄの図中右端部に重なる配線部分５１Ｒｂと、当該配線部分５１Ｒａ及び配線部分５２Ｒｂを接続する配線部分５１Ｒｃとを有している。配線部分５１Ｒａはコンタクトホールを介して半導体部２４Ｒａのドレイン領域に接続されている。配線部分５１Ｒｂはコンタクトホールを介して配線部分４１ｄに接続されている。
上記のように構成された電気泳動表示装置１０１を製造する際には、素子基板上のうち画素１２０内の第１層に半導体部２４ａ、半導体部３１ａ、半導体部３２ａ、半導体部３３ａ、半導体部３４ａ及び半導体部２４Ｒａを形成し（半導体形成工程）、これらの半導体部にパルスレーザを照射して各半導体部を結晶化する（光照射工程）。パルスレーザの単位パルスあたりの照射範囲は上記の所定領域Ａの図中上下方向の幅と同一になっている。
本実施形態において、半導体部形成工程では、パルスレーザの単位パルスあたりの照射領域と等しい寸法を有する画素１２０内の所定領域に、選択トランジスタ２４の半導体部２４ａ、帰還インバータ２５ｂのＮ型トランジスタ３３の半導体部３３ａ及びＰ型トランジスタ３４の半導体部３４ａを一列に形成する。
また、他の所定領域には、転送インバータ２５ａのＰ型トランジスタ３２の半導体部３２ａ、Ｎ型トランジスタ３１の半導体部３１ａ及び選択トランジスタ２４Ｒの半導体部２４Ｒａを一列に形成する。
半導体部２４ａ、半導体部３３ａ及び半導体部３４ａの３つのトランジスタ、また、半導体部３２ａ、半導体部３１ａ及び半導体部２４Ｒａの３つのトランジスタが上記のように形成されているため、光照射工程では、同一パルスのパルスレーザＬをこれらの３つの半導体部２４ａ、３３ａ、３４ａ及び３つの半導体部３２ａ、３１ａ、２４Ｒａにそれぞれ同時に照射することができる。パルスレーザＬの照射により、３つの半導体部２４ａ、３３ａ、３４ａ及び３つの半導体部３２ａ、３１ａ、２４Ｒａではそれぞれ同程度に結晶化されることとなる。
このように、本実施形態によれば、３つの半導体部２４ａ、３３ａ、３４ａ及び３つの半導体部２４Ｒａ、３１ａ、３２ａについてそれぞれ同程度に結晶化されることとなり、それぞれ３つの半導体部において電気的特性がほぼ均一になる。これにより、選択トランジスタ２４、Ｎ型トランジスタ３３及びＰ型トランジスタ３４の電気的特性のバラつき、及び、選択トランジスタ２４Ｒ、Ｎ型トランジスタ３１及びＰ型トランジスタ３２の電気的特性のバラつきをそれぞれ防ぐことができ、設計どおりの電気的特性を得ることができる。
選択トランジスタ２４Ｒ、Ｎ型トランジスタ３１及びＰ型トランジスタ３２の電気的特性にバラつきがあると、選択トランジスタ２４Ｒを介した電流量がデータ入力端子の電位を規定するのに十分な量とならず、ラッチ回路２５への書き込みに不具合が生じることがある。本実施形態では、選択トランジスタ２４Ｒ、Ｎ型トランジスタ３１及びＰ型トランジスタ３２の電気的特性のバラつきを防ぐことができ、設計どおりの電気的特性を得ることができるので、２つの選択トランジスタ２４、２４Ｒによってデータ線５０及び反転データ線５０Ｒからの信号をラッチ回路２５に入力する場合においてもラッチ回路２５への書き込みを確実に行うことができ、高い動作信頼性を備えた電気泳動表示装置１を得ることができる。
［第３実施形態］
次に、本発明の第３実施形態を説明する。本実施形態に係る電気泳動表示装置２０１は、第１実施形態の図２に示された画素２０に、電位制御用スイッチ回路としてのトランスファゲートを設けた構成になっている。したがって、以下で参照する図面において、図２の画素２０と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。
図９は電気泳動表示装置２０１の画素２２０の回路構成を示す図であり、第１実施形態における図２に対応している。
図９に示すように、画素２２０は、選択トランジスタ２４と、ラッチ回路（メモリ回路）２５と、電位制御用スイッチ回路であるトランスミッションゲートＴＧ１、ＴＧ２と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。選択トランジスタ２４及びラッチ回路２５の構成は第１実施形態と同様であるため、ここでは説明を省略する。
トランスミッションゲートＴＧ１は、電界効果型のＰ型トランジスタＴ１１と電界効果型のＮ型トランジスタＴ１２とを備えている。Ｐ型トランジスタＴ１１のソース端子とＮ型トランジスタＴ１２のソース端子とが接続されており、これらが第１制御線Ｓ１に接続されている。Ｐ型トランジスタＴ１１のドレイン端子とＮ型トランジスタＴ１２のドレイン端子とが接続されており、これらが画素電極２１に接続されている。Ｐ型トランジスタＴ１１のゲート端子はラッチ回路２５の入力端子Ｎ１に接続され、Ｎ型トランジスタＴ１２のゲート端子はラッチ回路２５の出力端子Ｎ２に接続されている。
トランスミッションゲートＴＧ２は、電界効果型のＰ型トランジスタＴ２１と電界効果型のＮ型トランジスタＴ２２とを備えている。Ｐ型トランジスタＴ２１のソース端子とＮ型トランジスタＴ２２のソース端子とが接続されており、これらが第２制御線Ｓ２に接続されている。Ｐ型トランジスタＴ２１のドレイン端子とＮ型トランジスタＴ２２のドレイン端子とが接続されており、これらが配線３５を介して画素電極２１に接続されている。
また、Ｐ型トランジスタＴ２１のゲート端子は、トランスミッションゲートＴＧ１のＮ型トランジスタＴ１２のゲート端子とともに、ラッチ回路２５の出力端子Ｎ２に接続されており、Ｎ型トランジスタＴ２２のゲート端子は、トランスミッションゲートＴＧ１のＰ型トランジスタＴ１１のゲート端子とともに、ラッチ回路２５の入力端子Ｎ１に接続されている。
図１０は画素２２０の平面視での概略構成を示す図であり、第１実施形態における図５に対応している。
図１０に示すように、画素２２０は平面視矩形に設けられている。第１実施形態と同様、画素２２０は下辺に沿って形成された走査線４０、左辺に沿って形成されたデータ線５０、右辺に沿って形成された低電位電源線７７及び下辺に走査線４０と並んで形成された高電位電源線７８に囲まれている。これらのグローバル配線に加えて、画素２２０の上辺には第１制御線Ｓ１が形成されており、画素２２０の左辺には第２制御線Ｓ２が形成されている。なお、図１０には低電位電源線７７の一部を切断した状態で示されており、当該低電位電源線７７に平面視で重なる下層部分の構造がわかるようになっている。
上記６本のグローバル配線によって囲まれた画素２２０内には半導体部や配線層が設けられており、これら半導体部及び配線層は３層構造になっている。最下層の第１層には、半導体部２４ａ、半導体部３１ａ、半導体部３２ａ、半導体部３３ａ及び半導体部３４ａの５つの半導体部が設けられており、これら５つの半導体部のうち、半導体部２４ａ、半導体部３４ａ及び半導体部３３ａは画素内の図中下辺側（走査線４０側）に図中左側から図中右側にかけてこの順に一列に配置されていると共に、所定領域Ａ内にそれぞれの一部が重なるように形成されている。
また、本実施形態では、第１実施形態の構成に加えて画素２２０の図中左上の領域にトランスミッションゲートＴＧ１、ＴＧ２が配置されている。トランスミッションゲートＴＧ１及びＴＧ２は、第３層に設けられた配線部分５１ｄ及び第３層に設けられ配線部分５４ｅの一部分が分岐した配線部分５４ｆに接続されている。また、トランスミッションゲートＴＧ１、ＴＧ２は第３層に設けられた配線５５を介して第１制御線Ｓ１に接続されていると共に、第３層に設けられた配線５６及び第２層に設けられた配線４３を介して第２制御線Ｓ２に接続されている。
上記のように構成された電気泳動表示装置２０１を製造する際には、素子基板上のうち画素２２０内の第１層に半導体部２４ａ、半導体部３１ａ、半導体部３２ａ、半導体部３３ａ及び半導体部３４ａを形成し（半導体形成工程）、これらの半導体部にパルスレーザを照射して各半導体部を結晶化する（光照射工程）。
第１実施形態と同様、半導体形成工程では、パルスレーザの単位パルスあたりの照射領域と等しい寸法を有する画素３２０内の所定領域に、選択トランジスタ２４の半導体部２４ａ、帰還インバータ２５ｂのＮ型トランジスタ３３の半導体部３３ａ及びＰ型トランジスタ３４の半導体部３４ａを一列に形成する。
半導体部２４ａ、半導体部３３ａ及び半導体部３４ａの３つのトランジスタが上記のように形成されているため、光照射工程では、同一パルスのパルスレーザＬをこれらの３つの半導体部２４ａ、３３ａ、３４ａに同時に照射することができる。パルスレーザＬの照射により、３つの半導体部２４ａ、３３ａ、３４ａでは同程度に結晶化されることとなる。
図９に戻る。
以上の構成を有する画素２２０において、データ線５０から選択トランジスタ２４を介してラッチ回路２５にローレベルの画像データが入力されると、ラッチ回路２５の入力端子Ｎ１からローレベル、出力端子Ｎ２からハイレベルが出力される。したがって、トランスミッションゲートＴＧ１を構成するＰ型トランジスタＴ１１及びＮ型トランジスタＴ１２のみがオンされる。これにより、画素電極２１は配線３５を介して第１制御線Ｓ１に電気的に接続される。
一方、データ線５０から選択トランジスタ２４を介してラッチ回路２５にハイレベルの画像データが入力されると、入力端子Ｎ１からハイレベル、出力端子Ｎ２からローレベルが出力される。したがって、トランスミッションゲートＴＧ２を構成するＰ型トランジスタＴ２１及びＮ型トランジスタＴ２２のみがオンされる。これにより、画素電極２１は配線３５を介して第２制御線Ｓ２に電気的に接続される。
この回路構成によれば、第１制御線Ｓ１，Ｓ２に印加される電位を前述した共通電源変調回路によって個別に制御可能であるため、どちらのトランスミッションゲートがオンしていた場合であっても、全ての画素電極に同一の電位を印加することが可能である。
これにより、ラッチ回路２５に画像データを保持しながら（保持データに係らず）ディスプレイの状態を全黒、全白、反転画像と変化させることが可能となり、新たな画像を表示させる場合以外はドライバ回路を動作させる必要がなく、より柔軟的な表示方法が可能となる。
本実施形態によれば、３つの半導体部２４ａ、３３ａ、３４ａが同程度に結晶化されることとなり、当該３つの半導体部において電気的特性がほぼ均一になる。これにより、選択トランジスタ２４、Ｎ型トランジスタ３３及びＰ型トランジスタ３４の電気的特性のバラつきを防ぐことができ、トランスミッションゲートＴＧ１、ＴＧ２を設ける場合においてもラッチ回路２５の誤動作を防ぐことができる。
［第４実施形態］
次に、本発明の第４実施形態を説明する。本実施形態に係る電気泳動表示装置３０１は、第３実施形態の図９に示された画素２２０に、反転データ線、当該反転データ線に接続された選択トランジスタを設けた構成になっている。したがって、以下で参照する図面において、図９の画素２２０と共通の構成要素には同一の符号を付し、それらの詳細な説明は省略する。
図１１は電気泳動表示装置３０１の画素３２０の回路構成を示す図であり、第３実施形態における図９に対応している。
図１１に示すように、画素３２０は、選択トランジスタ２４と、選択トランジスタ２４Ｒと、ラッチ回路（メモリ回路）２５と、電位制御用スイッチ回路であるトランスミッションゲートＴＧ１、ＴＧ２と、画素電極２１と、共通電極２２と、電気泳動素子２３とを備えている。なお、選択トランジスタ２４及びラッチ回路２５の構成は第１実施形態と同様であり、選択トランジスタ２４Ｒの構成は第２実施形態と同様であり、トランスミッションゲートＴＧ１、ＴＧ２の構成は第３実施形態と同様である。
また、本実施形態では、選択トランジスタ２４に接続される走査線４０及びデータ線５０と、選択トランジスタ２４Ｒに接続される反転データ線５０Ｒと、ラッチ回路２５に接続される低電位電源線７７及び高電位電源線７８と、トランスミッションゲートＴＧ１、ＴＧ２に接続される第１制御線Ｓ１及び第２制御線Ｓ２とが一つの画素３２０ごとに配線されている。
図１２は画素３２０の平面視での概略構成を示す図であり、第１実施形態における図５に対応している。
図１２に示すように、画素３２０は平面視矩形に設けられている。第１実施形態と同様、画素３２０は下辺に沿って形成された走査線４０、左辺に沿って形成されたデータ線５０、右辺に沿って形成された低電位電源線７７及び下辺に走査線４０と並んで形成された高電位電源線７８に囲まれている。これらのグローバル配線に加えて、画素３２０の右辺には低電位電源線７７との間に所定のスペースを空けて反転データ線５０Ｒが形成されている。また、画素３２０の上辺には第１制御線Ｓ１が形成されており、画素３２０の左辺には第２制御線Ｓ２が形成されている。なお、図１２には低電位電源線７７の一部を切断した状態で示されており、当該低電位電源線７７に平面視で重なる下層部分の構造がわかるようになっている。
上記７本のグローバル配線によって囲まれた画素３２０内には半導体部や配線層が設けられており、これら半導体部及び配線層は３層構造になっている。最下層の第１層には、半導体部２４ａ、半導体部３１ａ、半導体部３２ａ、半導体部３３ａ、半導体部３４ａ及び半導体部２４Ｒａが設けられており、計６つの半導体部が設けられている。
これら６つの半導体部のうち、半導体部２４ａ、半導体部３４ａ及び半導体部３３ａは画素内の図中下辺側（走査線４０側）に図中左側から図中右側にかけてこの順に一列に配置されていると共に、所定領域Ａ内にそれぞれの一部が重なるように形成されている。また、６つの半導体部のうち、半導体部３２ａ、半導体部３１ａ及び半導体部２４Ｒａについても画素内の図中上辺側に図中左側から図中右側にかけてこの順に一列に配置されていると共に、所定領域Ａ内にそれぞれの一部が重なるように形成されている。
さらに、本実施形態では、画素３２０の図中左上の領域にトランスミッションゲートＴＧ１、ＴＧ２が配置されている。トランスミッションゲートＴＧ１、ＴＧ２と各配線との間の接続構成については第３実施形態と同様になっているため、ここでは説明を省略する。
上記のように構成された電気泳動表示装置３０１を製造する際には、素子基板上のうち画素３２０内の第１層に半導体部２４ａ、半導体部３１ａ、半導体部３２ａ、半導体部３３ａ、半導体部３４ａ及び半導体部２４Ｒａを形成し（半導体形成工程）、これらの半導体部にパルスレーザを照射して各半導体部を結晶化する（光照射工程）。
本実施形態では素子基板上に６つの半導体部を形成して光を照射すれば良いため、第２実施形態と同様の構成に沿って製造することができ、３つの半導体部２４ａ、３３ａ、３４ａ及び３つの半導体部３２ａ、３１ａ、２４Ｒａではそれぞれ同程度に結晶化されることとなる。
このように、本実施形態によれば、３つの半導体部２４ａ、３３ａ、３４ａ及び３つの半導体部２４Ｒａ、３１ａ、３２ａについてそれぞれ同程度に結晶化されることとなり、それぞれ３つの半導体部において電気的特性がほぼ均一になる。これにより、選択トランジスタ２４、Ｎ型トランジスタ３３及びＰ型トランジスタ３４の電気的特性のバラつき、及び、選択トランジスタ２４Ｒ、Ｎ型トランジスタ３１及びＰ型トランジスタ３２の電気的特性のバラつきをそれぞれ防ぐことがでる。これにより、トランスミッションゲートＴＧ１、ＴＧ２を設けると共に２つの選択トランジスタ２４、２４Ｒによってデータ線５０及び反転データ線５０Ｒからの信号をラッチ回路２５に入力する場合においてもラッチ回路２５の誤動作を防ぐことができる。
本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で適宜変更を加えることができる。
上記第３実施形態及び第４実施形態に例示した電気泳動表示装置は、トランスミッションゲートＴＧ１、ＴＧ２がトランジスタを２個ずつ有している構成されていることとしたが、これに限られることは無く、例えば１つのトランジスタで構成されたトランスミッションゲートであっても構わない。
例えば、図１３に示すように、トランスミッションゲートＴＧ１のトランジスタにＰ型を用い、トランスミッションゲートＴＧ２のトランジスタにＮ型を用いたスイッチ回路を備えた構成とすることができる。トランスミッションゲートＴＧ１、ＴＧ２は、ラッチ回路２５の出力端子Ｎ２と、画素電極２１との間に接続されている。Ｐ型トランジスタ３３６のゲート端子とＮ型トランジスタ３３７のゲート端子とが互いに接続されるとともにラッチ回路２５の出力端子Ｎ２と接続されている。
Ｐ型トランジスタ３３６のソース端子は第１制御線Ｓ１と接続され、ドレイン端子は画素電極２１と接続されている。Ｎ型トランジスタ３３７のソース端子は第２制御線Ｓ２と接続され、ドレイン端子は画素電極２１と接続されている。
上記構成の画素３０２では、画像信号としてハイレベルが入力されると、ラッチ回路２５の出力端子Ｎ２からローレベル電位が出力される。これによりＰ型トランジスタ３３６がオン状態となり、第１制御線Ｓ１と画素電極２１とが接続される。
一方、画像信号としてローレベルが入力されると、ラッチ回路２５の出力端子Ｎ２からハイレベル電位が出力される。これによりＮ型トランジスタ３３７がオン状態となって第２制御線Ｓ２と画素電極２１とが接続される。
したがって、画素３０２はラッチ回路２５に入力された画像信号の電位に基づいてトランスミッションゲートＴＧ１、ＴＧ２を動作させ、第１制御線Ｓ１又は第２制御線Ｓ２と画素電極２１とを接続することで、画素電極２１に第１制御線Ｓ１の電位又は第２制御線Ｓ１の電位を入力するようになっている。
また、このような画素３０２の平面視での概略構成については、図１２で示した構成においてトランスミッションゲートＴＧ１、ＴＧ２のみが異なり、他の構成は図１２に示した構成と同一となる。このため、２つのトランジスタで構成されたトランスミッションゲートを備える電気泳動表示装置であっても、各実施形態と同様の工程によって半導体部を配列形成し、当該形成した半導体部にレーザ光を照射することで、各半導体部の結晶化を同程度にすることができる。
本発明の第１実施形態に係る電気泳動表示装置の概略構成図。 本実施形態に係る電気泳動表示装置の画素の回路構成図。 本実施形態に係る電気泳動表示装置の部分断面図。 本実施形態に係る電気泳動表示装置のマイクロカプセルの断面構成図。 本実施形態に係る電気泳動表示装置の１画素の構成を示す平面図。 電気泳動表示装置の製造過程を示す工程図。 本発明の第２実施形態に係る電気泳動表示装置の画素の回路構成図。 本実施形態に係る電気泳動表示装置の１画素の構成を示す平面図。 本発明の第３実施形態に係る電気泳動表示装置の画素の回路構成図。 本実施形態に係る電気泳動表示装置の１画素の構成を示す平面図。 本発明の第４実施形態に係る電気泳動表示装置の画素の回路構成図。 本実施形態に係る電気泳動表示装置の１画素の構成を示す平面図。 本発明に係る電気泳動表示装置の画素の回路構成図（変形例）。
符号の説明
１、１０１、２０１、３０１…電気泳動表示装置 ３…表示部 ２０、１２０、２２０、３０２、３２０…画素 ２１…画素電極 ２２…共通電極 ２３…電気泳動素子 ２４、２４Ｒ…選択トランジスタ ３１、３３…Ｎ型トランジスタ ３２、３４…Ｐ型トランジスタ ２４ａ、３１ａ、３２ａ、３３ａ、３４ａ、２４Ｒａ…半導体部 ２５…ラッチ回路 ４０…走査線 ５０…データ線 ７７…低電位電源線 ７８…高電位電源線 ＴＧ１、ＴＧ２…トランスミッションゲート Ｓ１…第１制御線 Ｓ２…第２制御線 Ｌ、Ｌ１、Ｌ２、Ｌ３…レーザ光

Claims (9)

  1. 一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなるとともに、複数の画素が配列されてなる表示部を備え、前記画素ごとに、選択トランジスタと、前記選択トランジスタと接続されたラッチ回路とが設けられた電気泳動表示装置の製造方法であって、
    前記選択トランジスタを構成する第１の半導体部と、前記ラッチ回路の帰還インバータを構成する複数のトランジスタからなる第２の半導体部とを、前記画素の配列方向に沿って直線状に形成する半導体部形成工程と、
    前記第１及び第２の半導体部に対して、前記直線状の配列に沿ってパルス光を照射する光照射工程と
    を有することを特徴とする電気泳動表示装置の製造方法。
  2. 前記半導体部形成工程において、
    前記第１の半導体部のうち前記選択トランジスタのチャネル領域となる平面領域と、前記第２の半導体部のうち複数の前記トランジスタのそれぞれのチャネル領域となる平面領域とを、前記画素の配列方向に沿って直線状に配置して形成する
    ことを特徴とする請求項１に記載の電気泳動表示装置の製造方法。
  3. 前記半導体部形成工程において、
    前記光照射工程で前記パルス光を照射される領域内に、前記第１及び第２の半導体部を形成する
    ことを特徴とする請求項１又は請求項２に記載の電気泳動表示装置の製造方法。
  4. 前記半導体部形成工程において、
    複数の前記画素の前記第１及び第２の半導体部を、前記画素の配列方向に沿って直線状に配置して形成する
    ことを特徴とする請求項１から請求項３のうちいずれか一項に記載の電気泳動表示装置の製造方法。
  5. 複数の前記画素が、前記表示部に延在する走査線又はデータ線のうち１本の前記走査線又は前記データ線に属する複数の画素である
    ことを特徴とする請求項１から請求項４のうちいずれか一項に記載の電気泳動表示装置の製造方法。
  6. 一対の基板間に電気泳動粒子を含んだ電気泳動素子を挟持してなるとともに、複数の画素が配列されてなる表示部を備え、前記画素ごとに、選択トランジスタと、前記選択トランジスタと接続されたラッチ回路とが設けられた電気泳動表示装置であって、
    前記選択トランジスタを構成する第１の半導体部と、前記ラッチ回路の帰還インバータを構成する複数のトランジスタの第２の半導体部とが、前記画素の配列方向に沿って直線状に配置されている
    ことを特徴とする電気泳動表示装置。
  7. 複数の前記画素の前記第１及び第２の半導体部が、前記画素の配列方向に沿って直線状に配列されている
    ことを特徴とする請求項６に記載の電気泳動表示装置。
  8. 複数の前記画素が、前記表示部に延在する走査線又はデータ線のうち１本の前記走査線又は前記データ線に属する複数の画素である
    ことを特徴とする請求項６又は請求項７に記載の電気泳動表示装置。
  9. 請求項６から請求項８のうちいずれか一項に記載の電気泳動表示装置を備えたことを特徴とする電子機器。
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