JP2003050182A - 画像表示パネル部材のテスト方法、画像表示パネル部材、画像表示パネル、画像表示パネルの駆動方法、画像表示装置 - Google Patents
画像表示パネル部材のテスト方法、画像表示パネル部材、画像表示パネル、画像表示パネルの駆動方法、画像表示装置Info
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- JP2003050182A JP2003050182A JP2001239669A JP2001239669A JP2003050182A JP 2003050182 A JP2003050182 A JP 2003050182A JP 2001239669 A JP2001239669 A JP 2001239669A JP 2001239669 A JP2001239669 A JP 2001239669A JP 2003050182 A JP2003050182 A JP 2003050182A
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Abstract
(57)【要約】
【課題】 ゲート配線用の駆動回路をポリシリコンから
なる半導体素子で形成し、ソース配線用の駆動回路にＩ
Ｃを用いる液晶パネルでは、ソース配線用の駆動回路で
あるＩＣがないパネル完成段階では画像表示ができな
い。 【解決手段】 ガラス基板１１と、ガラス基板上に設け
られた複数のゲート配線１２と、ガラス基板上に設けら
れた、ゲート配線１２とマトリックス状に交差する複数
のソース配線１３ａ〜１３ｃと、複数の画素駆動部と、
ガラス基板上に一体形成された半導体素子を有するゲー
ト駆動回路１６とを備えた画像表示パネル部材のテスト
方法であって、基板上にソース検査用配線２１ａ〜２１
ｃを設け、ゲート駆動回路１６と画素駆動部とを駆動さ
せながら、ソース検査用配線２１ａ〜２１ｃから検査用
信号をソース配線１３ａ〜１３ｃに印加する。
なる半導体素子で形成し、ソース配線用の駆動回路にＩ
Ｃを用いる液晶パネルでは、ソース配線用の駆動回路で
あるＩＣがないパネル完成段階では画像表示ができな
い。 【解決手段】 ガラス基板１１と、ガラス基板上に設け
られた複数のゲート配線１２と、ガラス基板上に設けら
れた、ゲート配線１２とマトリックス状に交差する複数
のソース配線１３ａ〜１３ｃと、複数の画素駆動部と、
ガラス基板上に一体形成された半導体素子を有するゲー
ト駆動回路１６とを備えた画像表示パネル部材のテスト
方法であって、基板上にソース検査用配線２１ａ〜２１
ｃを設け、ゲート駆動回路１６と画素駆動部とを駆動さ
せながら、ソース検査用配線２１ａ〜２１ｃから検査用
信号をソース配線１３ａ〜１３ｃに印加する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶パネル等の画
像表示パネルおよびその駆動方法に関する。
像表示パネルおよびその駆動方法に関する。
【０００２】
【従来の技術】液晶パネルは“産業の顔”としてパソコ
ン用モニター、カーナビ用モニター等に使用されてい
る。その中でも液晶パネルを駆動する回路を画素表示部
と同一プロセスで作成するポリシリコン液晶パネルは、
高精細パネルを目標として多彩な開発がなされている。
その際、非常に高い動作周波数でも安定した画質を得る
ため、比較的に動作周波数が低いゲート配線用の駆動回
路はポリシリコンからなる半導体素子を用いて形成し、
動作周波数が高いソース配線用の駆動回路は半導体ＩＣ
を用いることが検討されている。
ン用モニター、カーナビ用モニター等に使用されてい
る。その中でも液晶パネルを駆動する回路を画素表示部
と同一プロセスで作成するポリシリコン液晶パネルは、
高精細パネルを目標として多彩な開発がなされている。
その際、非常に高い動作周波数でも安定した画質を得る
ため、比較的に動作周波数が低いゲート配線用の駆動回
路はポリシリコンからなる半導体素子を用いて形成し、
動作周波数が高いソース配線用の駆動回路は半導体ＩＣ
を用いることが検討されている。
【０００３】この液晶パネルの一例を図５に示す。図５
において、１１はガラス基板、１２はゲート配線、１３
はソース配線、１４は画素電極である。１５はゲート配
線１２、ソース配線１３、画素電極１４に接続されたス
イッチング素子であり、ソース配線１３と画素電極１４
とを電気的に接続／遮断する。１６はゲート配線１２用
の駆動回路であり、ポリシリコンからなる半導体素子
で、ガラス基板１１上に一体形成する。１７はソース配
線１３用の駆動回路であり、半導体ＩＣを用いる。
において、１１はガラス基板、１２はゲート配線、１３
はソース配線、１４は画素電極である。１５はゲート配
線１２、ソース配線１３、画素電極１４に接続されたス
イッチング素子であり、ソース配線１３と画素電極１４
とを電気的に接続／遮断する。１６はゲート配線１２用
の駆動回路であり、ポリシリコンからなる半導体素子
で、ガラス基板１１上に一体形成する。１７はソース配
線１３用の駆動回路であり、半導体ＩＣを用いる。
【０００４】また図では省略されているが、このガラス
基板１１は液晶を挟んで対向電極と向かい合う構造とな
っている。
基板１１は液晶を挟んで対向電極と向かい合う構造とな
っている。
【０００５】
【発明が解決しようとする課題】この液晶パネルは、パ
ネル完成直前のパネル部材の段階では、ソース配線１３
用の駆動回路１７である半導体ＩＣがないため、画像表
示ができない。
ネル完成直前のパネル部材の段階では、ソース配線１３
用の駆動回路１７である半導体ＩＣがないため、画像表
示ができない。
【０００６】一方、特開平１０−７３５１６号公報に記
載されている従来例を図６に示す。図６においては、ゲ
ート配線１２用の駆動回路１６と、ソース配線１３用の
駆動回路１７の両方に半導体ＩＣを用いた液晶パネル
を、パネル完成直前のパネル部材の段階で画像表示させ
るために、ゲート配線１２を１本毎に交互に接続した２
本の配線ＯおよびＥ、ソース配線１３を３本毎に接続し
た３本のソース配線Ｒ、ＧおよびＢ、対向電極に接続さ
れた１本の配線Ｃの合計６本の配線２１を液晶パネル内
に設けている。
載されている従来例を図６に示す。図６においては、ゲ
ート配線１２用の駆動回路１６と、ソース配線１３用の
駆動回路１７の両方に半導体ＩＣを用いた液晶パネル
を、パネル完成直前のパネル部材の段階で画像表示させ
るために、ゲート配線１２を１本毎に交互に接続した２
本の配線ＯおよびＥ、ソース配線１３を３本毎に接続し
た３本のソース配線Ｒ、ＧおよびＢ、対向電極に接続さ
れた１本の配線Ｃの合計６本の配線２１を液晶パネル内
に設けている。
【０００７】しかしながら、このような従来例では、ゲ
ート配線１２用の駆動回路１６をポリシリコンからなる
半導体素子で形成し、ソース配線１３用の駆動回路１７
に半導体ＩＣを用いる液晶パネルに、この６本の配線２
１を設けると、パネル完成直前のパネル部材の段階で画
像表示はできるが、ゲート配線１２用の駆動回路１６の
動作確認ができない。
ート配線１２用の駆動回路１６をポリシリコンからなる
半導体素子で形成し、ソース配線１３用の駆動回路１７
に半導体ＩＣを用いる液晶パネルに、この６本の配線２
１を設けると、パネル完成直前のパネル部材の段階で画
像表示はできるが、ゲート配線１２用の駆動回路１６の
動作確認ができない。
【０００８】このように、従来の液晶パネルにおいて
は、ゲート配線用の駆動回路を、基板上にポリシリコン
からなる半導体素子で形成する一方、ソース配線用の駆
動回路に半導体ＩＣを用いた構成とすると、半導体ＩＣ
を設ける以前のパネル部材の段階では、画像表示ができ
ないという課題があった。
は、ゲート配線用の駆動回路を、基板上にポリシリコン
からなる半導体素子で形成する一方、ソース配線用の駆
動回路に半導体ＩＣを用いた構成とすると、半導体ＩＣ
を設ける以前のパネル部材の段階では、画像表示ができ
ないという課題があった。
【０００９】本発明は、このような課題に鑑みてなされ
たもので、ゲート配線用の駆動回路が基板上に一体成形
された画像表示用パネルを、ソース配線用の駆動回路を
設ける前の段階で表示可能にする画像表示パネル部材の
テスト方法等を提供することを目的とする。
たもので、ゲート配線用の駆動回路が基板上に一体成形
された画像表示用パネルを、ソース配線用の駆動回路を
設ける前の段階で表示可能にする画像表示パネル部材の
テスト方法等を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、第１の本発明（請求項１に対応）は、基板と、前
記基板上に設けられた複数のゲート配線と、前記基板上
に設けられた、前記複数のゲート配線とマトリックス状
に交差する複数のソース配線と、前記ソース配線および
前記ゲート配線と接続された、複数の画素駆動部と、前
記基板上に一体形成された半導体素子を有する、前記ゲ
ート配線に信号を出力するゲート駆動回路とを備えた画
像表示パネル部材のテスト方法であって、前記基板上に
ソース検査用配線を設け、前記ゲート駆動回路と前記画
素駆動部とを駆動させながら、前記ソース検査用配線か
ら検査用信号を前記ソース配線に印加する画像表示パネ
ル部材のテスト方法である。
めに、第１の本発明（請求項１に対応）は、基板と、前
記基板上に設けられた複数のゲート配線と、前記基板上
に設けられた、前記複数のゲート配線とマトリックス状
に交差する複数のソース配線と、前記ソース配線および
前記ゲート配線と接続された、複数の画素駆動部と、前
記基板上に一体形成された半導体素子を有する、前記ゲ
ート配線に信号を出力するゲート駆動回路とを備えた画
像表示パネル部材のテスト方法であって、前記基板上に
ソース検査用配線を設け、前記ゲート駆動回路と前記画
素駆動部とを駆動させながら、前記ソース検査用配線か
ら検査用信号を前記ソース配線に印加する画像表示パネ
ル部材のテスト方法である。
【００１１】また、第２の本発明（請求項２に対応）
は、前記複数のソース配線は、Ｒの画素電極用、Ｇの画
素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、前記ソース検査用配線
は、各Ｒのソース配線に共通して接続された第１のサブ
検査用配線と、各Ｇのソース配線に共通して接続された
第２のサブ検査用配線と、各Ｂのソース配線に共通して
接続された第３のサブ検査用配線とを有し、前記各ソー
ス配線と、前記各第１，第２，第３のサブ検査用配線と
の間には、スイッチング素子が設けられており、前記ス
イッチング素子を、前記検査の終了後にＯＦＦとする第
１の本発明の画像表示パネル部材のテスト方法である。
は、前記複数のソース配線は、Ｒの画素電極用、Ｇの画
素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、前記ソース検査用配線
は、各Ｒのソース配線に共通して接続された第１のサブ
検査用配線と、各Ｇのソース配線に共通して接続された
第２のサブ検査用配線と、各Ｂのソース配線に共通して
接続された第３のサブ検査用配線とを有し、前記各ソー
ス配線と、前記各第１，第２，第３のサブ検査用配線と
の間には、スイッチング素子が設けられており、前記ス
イッチング素子を、前記検査の終了後にＯＦＦとする第
１の本発明の画像表示パネル部材のテスト方法である。
【００１２】また、第３の本発明（請求項３に対応）
は、前記複数のソース配線は、Ｒの画素電極用、Ｇの画
素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、前記ソース検査用配線
は、各Ｒのソース配線に共通して接続された第１のサブ
検査用配線と、各Ｇのソース配線に共通して接続された
第２のサブ検査用配線と、各Ｂのソース配線に共通して
接続された第３のサブ検査用配線とを有し、前記各ソー
ス配線と、前記各第１，第２，第３のサブ検査用配線と
の間には、スイッチング素子が設けられており、前記各
Ｒのソース配線側に設けられた各スイッチング素子が共
通に接続された第１の制御配線と、前記各Ｇのソース配
線側に設けられた各スイッチング素子が共通に接続され
た第２の制御配線と、前記各Ｂのソース配線側に設けら
れた各スイッチング素子が共通に接続された第３の制御
配線とを設けた第１の本発明の画像表示パネル部材のテ
スト方法である。
は、前記複数のソース配線は、Ｒの画素電極用、Ｇの画
素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、前記ソース検査用配線
は、各Ｒのソース配線に共通して接続された第１のサブ
検査用配線と、各Ｇのソース配線に共通して接続された
第２のサブ検査用配線と、各Ｂのソース配線に共通して
接続された第３のサブ検査用配線とを有し、前記各ソー
ス配線と、前記各第１，第２，第３のサブ検査用配線と
の間には、スイッチング素子が設けられており、前記各
Ｒのソース配線側に設けられた各スイッチング素子が共
通に接続された第１の制御配線と、前記各Ｇのソース配
線側に設けられた各スイッチング素子が共通に接続され
た第２の制御配線と、前記各Ｂのソース配線側に設けら
れた各スイッチング素子が共通に接続された第３の制御
配線とを設けた第１の本発明の画像表示パネル部材のテ
スト方法である。
【００１３】また、第４の本発明（請求項４に対応）
は、前記複数のソース配線は、Ｒの画素電極用、Ｇの画
素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、各ソース配線は、第
１，第２，第３の分岐ソース配線に分岐しており、前記
Ｒ、Ｇ、Ｂの３本一組について、前記Ｒ側の第１の分岐
ソース配線、前記Ｇ側の第２の分岐ソース配線、前記Ｂ
側の第３の分岐ソース配線は、それぞれスイッチング素
子を介して第１の出力配線と共通に接続され、残りの第
１，第２または第３のうち２本の分岐ソース配線は、そ
れぞれスイッチング素子を介して第２の出力配線と共通
に接続されており、前記第１の分岐ソース配線側のスイ
ッチング素子に共通に接続された第１の制御配線と、前
記第２の分岐ソース配線側のスイッチング素子に共通に
接続された第２の制御配線と、前記第３の分岐ソース配
線側のスイッチング素子に共通に接続された第３の制御
配線を設け、前記第１の出力配線および前記第２の出力
配線から前記検査用信号を印加する第１の本発明の画像
表示パネル部材のテスト方法である。
は、前記複数のソース配線は、Ｒの画素電極用、Ｇの画
素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、各ソース配線は、第
１，第２，第３の分岐ソース配線に分岐しており、前記
Ｒ、Ｇ、Ｂの３本一組について、前記Ｒ側の第１の分岐
ソース配線、前記Ｇ側の第２の分岐ソース配線、前記Ｂ
側の第３の分岐ソース配線は、それぞれスイッチング素
子を介して第１の出力配線と共通に接続され、残りの第
１，第２または第３のうち２本の分岐ソース配線は、そ
れぞれスイッチング素子を介して第２の出力配線と共通
に接続されており、前記第１の分岐ソース配線側のスイ
ッチング素子に共通に接続された第１の制御配線と、前
記第２の分岐ソース配線側のスイッチング素子に共通に
接続された第２の制御配線と、前記第３の分岐ソース配
線側のスイッチング素子に共通に接続された第３の制御
配線を設け、前記第１の出力配線および前記第２の出力
配線から前記検査用信号を印加する第１の本発明の画像
表示パネル部材のテスト方法である。
【００１４】また、第５の本発明（請求項５に対応）
は、請求項１，３，４のいずれかの画像表示パネル部材
のテスト方法を用いてテストした画像表示パネル部材に
ソース駆動回路を設けて作成した画像表示パネルの駆動
方法であって、前記検査用配線または前記第１，第２の
出力配線を、プリチャージ回路の一部として用いる画像
表示パネルの駆動方法である。
は、請求項１，３，４のいずれかの画像表示パネル部材
のテスト方法を用いてテストした画像表示パネル部材に
ソース駆動回路を設けて作成した画像表示パネルの駆動
方法であって、前記検査用配線または前記第１，第２の
出力配線を、プリチャージ回路の一部として用いる画像
表示パネルの駆動方法である。
【００１５】また、第６の本発明（請求項６に対応）
は、基板と、前記基板上に設けられた複数のゲート配線
と、前記基板上に設けられた、前記複数のゲート配線と
マトリックス状に交差する複数のソース配線と、前記ソ
ース配線および前記ゲート配線と接続された、複数の画
素駆動部とを備え、前記複数のソース配線は、Ｒの画素
電極用、Ｇの画素電極用およびＢの画素電極用で３本一
組の計３ｎ（ｎ：１以上の整数）本であり、各ソース配
線は、第１，第２，第３の分岐ソース配線に分岐してお
り、前記Ｒ、Ｇ、Ｂの３本一組について、前記Ｒ側の第
１の分岐ソース配線、前記Ｇ側の第２の分岐ソース配
線、前記Ｂ側の第３の分岐ソース配線は、それぞれスイ
ッチング素子を介して第１の出力配線と共通に接続さ
れ、残りの第１，第２または第３のうち２本の分岐ソー
ス配線は、それぞれスイッチング素子を介して第２の出
力配線と共通に接続されており、前記第１の分岐ソース
配線側のスイッチング素子に共通に接続された第１の制
御配線と、前記第２の分岐ソース配線側のスイッチング
素子に共通に接続された第２の制御配線と、前記第３の
分岐ソース配線側のスイッチング素子に共通に接続され
た第３の制御配線が設けられた画像表示パネル部材のテ
スト方法であって、前記基板上にゲート検査用配線を設
け、前記画素駆動部を駆動させながら、前記第１および
第２の出力配線から検査用信号を前記ソース配線に印加
し、前記ゲート検査用配線からゲート検査用信号を前記
ゲート配線に印加する画像表示パネル部材のテスト方法
である。
は、基板と、前記基板上に設けられた複数のゲート配線
と、前記基板上に設けられた、前記複数のゲート配線と
マトリックス状に交差する複数のソース配線と、前記ソ
ース配線および前記ゲート配線と接続された、複数の画
素駆動部とを備え、前記複数のソース配線は、Ｒの画素
電極用、Ｇの画素電極用およびＢの画素電極用で３本一
組の計３ｎ（ｎ：１以上の整数）本であり、各ソース配
線は、第１，第２，第３の分岐ソース配線に分岐してお
り、前記Ｒ、Ｇ、Ｂの３本一組について、前記Ｒ側の第
１の分岐ソース配線、前記Ｇ側の第２の分岐ソース配
線、前記Ｂ側の第３の分岐ソース配線は、それぞれスイ
ッチング素子を介して第１の出力配線と共通に接続さ
れ、残りの第１，第２または第３のうち２本の分岐ソー
ス配線は、それぞれスイッチング素子を介して第２の出
力配線と共通に接続されており、前記第１の分岐ソース
配線側のスイッチング素子に共通に接続された第１の制
御配線と、前記第２の分岐ソース配線側のスイッチング
素子に共通に接続された第２の制御配線と、前記第３の
分岐ソース配線側のスイッチング素子に共通に接続され
た第３の制御配線が設けられた画像表示パネル部材のテ
スト方法であって、前記基板上にゲート検査用配線を設
け、前記画素駆動部を駆動させながら、前記第１および
第２の出力配線から検査用信号を前記ソース配線に印加
し、前記ゲート検査用配線からゲート検査用信号を前記
ゲート配線に印加する画像表示パネル部材のテスト方法
である。
【００１６】また、第７の本発明（請求項７に対応）
は、前記ゲート検査用配線は、偶数番目の前記ゲート配
線を共通して接続する第１のサブ検査用配線と、奇数番
目の前記ゲート配線を共通して接続する第２のサブ検査
用配線とを有し、前記第１のサブ検査用配線と、前記第
２のサブ検査用配線とで交互にゲート検査用信号を印加
する第６の本発明の画像表示パネル部材のテスト方法で
ある。
は、前記ゲート検査用配線は、偶数番目の前記ゲート配
線を共通して接続する第１のサブ検査用配線と、奇数番
目の前記ゲート配線を共通して接続する第２のサブ検査
用配線とを有し、前記第１のサブ検査用配線と、前記第
２のサブ検査用配線とで交互にゲート検査用信号を印加
する第６の本発明の画像表示パネル部材のテスト方法で
ある。
【００１７】また、第８の本発明（請求項８に対応）
は、前記第１の出力配線には、白を表示するための検査
用信号を印加し、前記第２の出力配線には、黒を表示さ
せるための検査用信号を印加する第４のまたは第６の本
発明の画像表示パネル部材のテスト方法である。
は、前記第１の出力配線には、白を表示するための検査
用信号を印加し、前記第２の出力配線には、黒を表示さ
せるための検査用信号を印加する第４のまたは第６の本
発明の画像表示パネル部材のテスト方法である。
【００１８】また、第９の本発明（請求項９に対応）
は、前記第１の出力配線および前記第２の出力配線に、
白を表示するための検査用信号または黒を表示させるた
めの検査用信号を印加する第４または第６の本発明の画
像表示パネル部材のテスト方法である。
は、前記第１の出力配線および前記第２の出力配線に、
白を表示するための検査用信号または黒を表示させるた
めの検査用信号を印加する第４または第６の本発明の画
像表示パネル部材のテスト方法である。
【００１９】また、第１０の本発明（請求項１０に対
応）は、基板と、前記基板上に設けられた複数のゲート
配線と、前記基板上に設けられた、前記複数のゲート配
線とマトリックス状に交差する複数のソース配線と、前
記ソース配線および前記ゲート配線と接続された、複数
の画素駆動部と、前記基板上に一体形成された半導体素
子を有する、前記ゲート配線に信号を出力するゲート駆
動回路と、前記基板上に設けられたソース検査用配線と
を備えた画像表示パネル部材である。
応）は、基板と、前記基板上に設けられた複数のゲート
配線と、前記基板上に設けられた、前記複数のゲート配
線とマトリックス状に交差する複数のソース配線と、前
記ソース配線および前記ゲート配線と接続された、複数
の画素駆動部と、前記基板上に一体形成された半導体素
子を有する、前記ゲート配線に信号を出力するゲート駆
動回路と、前記基板上に設けられたソース検査用配線と
を備えた画像表示パネル部材である。
【００２０】また、第１１の本発明（請求項１１に対
応）は、前記複数のソース配線は、Ｒの画素電極用、Ｇ
の画素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、前記ソース検査用配線
は、各Ｒのソース配線に共通して接続された第１のサブ
検査用配線と、各Ｇのソース配線に共通して接続された
第２のサブ検査用配線と、各Ｂのソース配線に共通して
接続された第３のサブ検査用配線とを有し、前記各ソー
ス配線と、前記各第１，第２，第３のサブ検査用配線と
の間には、スイッチング素子が設けられており、前記ス
イッチング素子は、テスト中にはＯＮ状態となる第１０
の本発明の画像パネル表示用部材である。
応）は、前記複数のソース配線は、Ｒの画素電極用、Ｇ
の画素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、前記ソース検査用配線
は、各Ｒのソース配線に共通して接続された第１のサブ
検査用配線と、各Ｇのソース配線に共通して接続された
第２のサブ検査用配線と、各Ｂのソース配線に共通して
接続された第３のサブ検査用配線とを有し、前記各ソー
ス配線と、前記各第１，第２，第３のサブ検査用配線と
の間には、スイッチング素子が設けられており、前記ス
イッチング素子は、テスト中にはＯＮ状態となる第１０
の本発明の画像パネル表示用部材である。
【００２１】また、第１２の本発明（請求項１２に対
応）は、前記複数のソース配線は、Ｒの画素電極用、Ｇ
の画素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、前記ソース検査用配線
は、各Ｒのソース配線に共通して接続された第１のサブ
検査用配線と、各Ｇのソース配線に共通して接続された
第２のサブ検査用配線と、各Ｂのソース配線に共通して
接続された第３のサブ検査用配線とを有し、前記各ソー
ス配線と、前記各第１，第２，第３のサブ検査用配線と
の間には、スイッチング素子が設けられており、前記各
Ｒのソース配線側に設けられた各スイッチング素子が共
通に接続された第１の制御配線と、前記各Ｇのソース配
線側に設けられた各スイッチング素子が共通に接続され
た第２の制御配線と、前記各Ｂのソース配線側に設けら
れた各スイッチング素子が共通に接続された第３の制御
配線とが設けられており、前記スイッチング素子は、テ
スト中にはＯＮ状態となる第１０の本発明の画像パネル
表示用部材である。
応）は、前記複数のソース配線は、Ｒの画素電極用、Ｇ
の画素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、前記ソース検査用配線
は、各Ｒのソース配線に共通して接続された第１のサブ
検査用配線と、各Ｇのソース配線に共通して接続された
第２のサブ検査用配線と、各Ｂのソース配線に共通して
接続された第３のサブ検査用配線とを有し、前記各ソー
ス配線と、前記各第１，第２，第３のサブ検査用配線と
の間には、スイッチング素子が設けられており、前記各
Ｒのソース配線側に設けられた各スイッチング素子が共
通に接続された第１の制御配線と、前記各Ｇのソース配
線側に設けられた各スイッチング素子が共通に接続され
た第２の制御配線と、前記各Ｂのソース配線側に設けら
れた各スイッチング素子が共通に接続された第３の制御
配線とが設けられており、前記スイッチング素子は、テ
スト中にはＯＮ状態となる第１０の本発明の画像パネル
表示用部材である。
【００２２】また、第１３の本発明（請求項１３に対
応）は、前記複数のソース配線は、Ｒの画素電極用、Ｇ
の画素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、各ソース配線は、第
１，第２，第３の分岐ソース配線に分岐しており、前記
Ｒ、Ｇ、Ｂの３本一組について、前記Ｒ側の第１の分岐
ソース配線、前記Ｇ側の第２の分岐ソース配線、前記Ｂ
側の第３の分岐ソース配線は、それぞれスイッチング素
子を介して第１の出力配線と共通に接続され、残りの第
１，第２または第３のうち２本の分岐ソース配線は、そ
れぞれスイッチング素子を介して第２の出力配線と共通
に接続されており、前記第１の分岐ソース配線側のスイ
ッチング素子に共通に接続された第１の制御配線と、前
記第２の分岐ソース配線側のスイッチング素子に共通に
接続された第２の制御配線と、前記第３の分岐ソース配
線側のスイッチング素子に共通に接続された第３の制御
配線とが設けられた第１０の本発明の画像パネル表示用
部材である。
応）は、前記複数のソース配線は、Ｒの画素電極用、Ｇ
の画素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、各ソース配線は、第
１，第２，第３の分岐ソース配線に分岐しており、前記
Ｒ、Ｇ、Ｂの３本一組について、前記Ｒ側の第１の分岐
ソース配線、前記Ｇ側の第２の分岐ソース配線、前記Ｂ
側の第３の分岐ソース配線は、それぞれスイッチング素
子を介して第１の出力配線と共通に接続され、残りの第
１，第２または第３のうち２本の分岐ソース配線は、そ
れぞれスイッチング素子を介して第２の出力配線と共通
に接続されており、前記第１の分岐ソース配線側のスイ
ッチング素子に共通に接続された第１の制御配線と、前
記第２の分岐ソース配線側のスイッチング素子に共通に
接続された第２の制御配線と、前記第３の分岐ソース配
線側のスイッチング素子に共通に接続された第３の制御
配線とが設けられた第１０の本発明の画像パネル表示用
部材である。
【００２３】また、第１４の本発明（請求項１４に対
応）は、基板と、前記基板上に設けられた複数のゲート
配線と、前記基板上に設けられた、前記複数のゲート配
線とマトリックス状に交差する複数のソース配線と、前
記ソース配線および前記ゲート配線と接続された、複数
の画素駆動部と、前記基板上に設けられたソース検査用
配線と、前記基板上に設けられたゲート検査用配線とを
備え、前記複数のソース配線は、Ｒの画素電極用、Ｇの
画素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、各ソース配線は、第
１，第２，第３の分岐ソース配線に分岐しており、前記
Ｒ、Ｇ、Ｂの３本一組について、前記Ｒ側の第１の分岐
ソース配線、前記Ｇ側の第２の分岐ソース配線、前記Ｂ
側の第３の分岐ソース配線は、それぞれスイッチング素
子を介して第１の出力配線と共通に接続され、残りの第
１，第２または第３のうち２本の分岐ソース配線は、そ
れぞれスイッチング素子を介して第２の出力配線と共通
に接続されており、前記第１の分岐ソース配線側のスイ
ッチング素子に共通に接続された第１の制御配線と、前
記第２の分岐ソース配線側のスイッチング素子に共通に
接続された第２の制御配線と、前記第３の分岐ソース配
線側のスイッチング素子に共通に接続された第３の制御
配線が設けられた画像表示パネル部材である。
応）は、基板と、前記基板上に設けられた複数のゲート
配線と、前記基板上に設けられた、前記複数のゲート配
線とマトリックス状に交差する複数のソース配線と、前
記ソース配線および前記ゲート配線と接続された、複数
の画素駆動部と、前記基板上に設けられたソース検査用
配線と、前記基板上に設けられたゲート検査用配線とを
備え、前記複数のソース配線は、Ｒの画素電極用、Ｇの
画素電極用およびＢの画素電極用で３本一組の計３ｎ
（ｎ：１以上の整数）本であり、各ソース配線は、第
１，第２，第３の分岐ソース配線に分岐しており、前記
Ｒ、Ｇ、Ｂの３本一組について、前記Ｒ側の第１の分岐
ソース配線、前記Ｇ側の第２の分岐ソース配線、前記Ｂ
側の第３の分岐ソース配線は、それぞれスイッチング素
子を介して第１の出力配線と共通に接続され、残りの第
１，第２または第３のうち２本の分岐ソース配線は、そ
れぞれスイッチング素子を介して第２の出力配線と共通
に接続されており、前記第１の分岐ソース配線側のスイ
ッチング素子に共通に接続された第１の制御配線と、前
記第２の分岐ソース配線側のスイッチング素子に共通に
接続された第２の制御配線と、前記第３の分岐ソース配
線側のスイッチング素子に共通に接続された第３の制御
配線が設けられた画像表示パネル部材である。
【００２４】また、第１５の本発明（請求項１５に対
応）は、前記ゲート検査用配線は、偶数番目の前記ゲー
ト配線を共通して接続する第１のサブ検査用配線と、奇
数番目の前記ゲート配線を共通して接続する第２のサブ
検査用配線とを有し、前記第１のサブ検査用配線と、前
記第２のサブ検査用配線とで交互にゲート検査用信号が
印加される第１４の本発明の画像表示パネル部材であ
る。
応）は、前記ゲート検査用配線は、偶数番目の前記ゲー
ト配線を共通して接続する第１のサブ検査用配線と、奇
数番目の前記ゲート配線を共通して接続する第２のサブ
検査用配線とを有し、前記第１のサブ検査用配線と、前
記第２のサブ検査用配線とで交互にゲート検査用信号が
印加される第１４の本発明の画像表示パネル部材であ
る。
【００２５】また、第１６の本発明（請求項１６に対
応）は、第１０の本発明の画像表示パネル部材と、前記
ソース配線に画像信号を印加するソース駆動回路とを備
えた画像表示パネルである。
応）は、第１０の本発明の画像表示パネル部材と、前記
ソース配線に画像信号を印加するソース駆動回路とを備
えた画像表示パネルである。
【００２６】また、第１７の本発明（請求項１７に対
応）は、第１１から第１３のいずれかの画像表示パネル
部材と、前記ソース配線に画像信号を印加するソース駆
動回路とを備え、動作中に、前記スイッチング素子はＯ
ＦＦ状態となる画像表示パネルである。
応）は、第１１から第１３のいずれかの画像表示パネル
部材と、前記ソース配線に画像信号を印加するソース駆
動回路とを備え、動作中に、前記スイッチング素子はＯ
ＦＦ状態となる画像表示パネルである。
【００２７】また、第１８の本発明（請求項１８に対
応）は、第１３または第１４の本発明の画像表示パネル
部材と、前記ゲート配線に走査信号を印加するゲート駆
動回路と、前記ソース配線に画像信号を印加するソース
駆動回路とを備えた画像表示パネルである。
応）は、第１３または第１４の本発明の画像表示パネル
部材と、前記ゲート配線に走査信号を印加するゲート駆
動回路と、前記ソース配線に画像信号を印加するソース
駆動回路とを備えた画像表示パネルである。
【００２８】また、第１９の本発明（請求項１９に対
応）は、第１２または第１３の本発明の画像表示パネル
部材と、前記ソース配線に画像信号を印加するソース駆
動回路と備え、前記検査用配線または前記第１，第２の
出力配線が、プリチャージ回路の一部である画像表示パ
ネルである。
応）は、第１２または第１３の本発明の画像表示パネル
部材と、前記ソース配線に画像信号を印加するソース駆
動回路と備え、前記検査用配線または前記第１，第２の
出力配線が、プリチャージ回路の一部である画像表示パ
ネルである。
【００２９】また、第２０の本発明（請求項２０に対
応）は、第１４の本発明の画像表示パネル部材と、前記
ソース配線に画像信号を印加するソース駆動回路と、前
記ゲート配線に走査信号を印加するゲート駆動回路とを
備え、前記検査用配線または前記第１，第２の出力配線
が、プリチャージ回路の一部である画像表示パネルであ
る。
応）は、第１４の本発明の画像表示パネル部材と、前記
ソース配線に画像信号を印加するソース駆動回路と、前
記ゲート配線に走査信号を印加するゲート駆動回路とを
備え、前記検査用配線または前記第１，第２の出力配線
が、プリチャージ回路の一部である画像表示パネルであ
る。
【００３０】以上のような本発明は、その一例として、
ソース配線と接続した配線を設け、ゲート配線用の駆動
回路と対向電極を駆動させながら、同時に設けた配線に
画像信号を印加することで、ソース配線用の駆動回路で
ある半導体ＩＣがないパネル完成段階でも、ゲート配線
用の駆動回路を動作させながら画像表示ができるように
する。
ソース配線と接続した配線を設け、ゲート配線用の駆動
回路と対向電極を駆動させながら、同時に設けた配線に
画像信号を印加することで、ソース配線用の駆動回路で
ある半導体ＩＣがないパネル完成段階でも、ゲート配線
用の駆動回路を動作させながら画像表示ができるように
する。
【００３１】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。
面を参照して説明する。
【００３２】（実施の形態１）図１は、本発明の実施の
形態１による液晶パネル部材の部分構成図である。図に
示すように、本実施の形態の液晶パネル部材は、ゲート
配線１２用の駆動回路１６をポリシリコンからなる半導
体素子で、ガラス基板１１上に一体成形し、ソース配線
１３用の駆動回路は半導体ＩＣを用いて別途取り付ける
ものとし、ｎを０以上の整数とした場合に、全ての（３
ｎ＋１）番目のソース配線１３ａと接続した配線２１ａ
と、全ての（３ｎ＋２）番目のソース配線１３ｂと接続
した配線２１ｂと、全ての（３ｎ＋３）番目のソース配
線１３ｃと接続した配線２１ｃとを有する、合計３本の
配線２１を設ける。したがって液晶パネル部材全体でソ
ース配線の合計は３ｎ（ｎ：１以上の整数）である。
形態１による液晶パネル部材の部分構成図である。図に
示すように、本実施の形態の液晶パネル部材は、ゲート
配線１２用の駆動回路１６をポリシリコンからなる半導
体素子で、ガラス基板１１上に一体成形し、ソース配線
１３用の駆動回路は半導体ＩＣを用いて別途取り付ける
ものとし、ｎを０以上の整数とした場合に、全ての（３
ｎ＋１）番目のソース配線１３ａと接続した配線２１ａ
と、全ての（３ｎ＋２）番目のソース配線１３ｂと接続
した配線２１ｂと、全ての（３ｎ＋３）番目のソース配
線１３ｃと接続した配線２１ｃとを有する、合計３本の
配線２１を設ける。したがって液晶パネル部材全体でソ
ース配線の合計は３ｎ（ｎ：１以上の整数）である。
【００３３】このとき、（３ｎ＋１）番目のソース配線
１３ａは赤（Ｒ）を表示する画素電極に接続され、（３
ｎ＋２）番目のソース配線１３ｂは緑（Ｇ）を表示する
画素電極に接続され、（３ｎ＋３）番目のソース配線１
３ｃは青（Ｂ）を表示する画素電極に接続されている。
１３ａは赤（Ｒ）を表示する画素電極に接続され、（３
ｎ＋２）番目のソース配線１３ｂは緑（Ｇ）を表示する
画素電極に接続され、（３ｎ＋３）番目のソース配線１
３ｃは青（Ｂ）を表示する画素電極に接続されている。
【００３４】この液晶パネル部材で、ゲート配線１２用
の駆動回路１６と対向電極（図示省略）を駆動させなが
ら、３本の配線２１ａ〜２１ｃからテスト用の画像信号
を印加すると、ソース配線１３用の駆動回路である半導
体ＩＣがない段階でも、白、黒、赤、緑、青色の画像表
示ができ、パネルのテストを行うことができる。
の駆動回路１６と対向電極（図示省略）を駆動させなが
ら、３本の配線２１ａ〜２１ｃからテスト用の画像信号
を印加すると、ソース配線１３用の駆動回路である半導
体ＩＣがない段階でも、白、黒、赤、緑、青色の画像表
示ができ、パネルのテストを行うことができる。
【００３５】この配線２１ａ〜２１ｃは、テストの画像
表示後には用いられないため、ソース配線１３と電気的
に遮断する必要がある。そのため、配線２１ａ〜２１ｃ
とソース配線１３との間に、それぞれスイッチング素子
２２ａ〜２２ｃを設け、スイッチング素子２２ａ〜２２
ｃの制御端子の全てと共通に接続した１本の制御配線２
３を設ける。
表示後には用いられないため、ソース配線１３と電気的
に遮断する必要がある。そのため、配線２１ａ〜２１ｃ
とソース配線１３との間に、それぞれスイッチング素子
２２ａ〜２２ｃを設け、スイッチング素子２２ａ〜２２
ｃの制御端子の全てと共通に接続した１本の制御配線２
３を設ける。
【００３６】テスト動作中は、制御配線２３からスイッ
チング素子２２ａ〜２２ｃに制御信号を印加して、スイ
ッチング素子２２ａ〜２２ｃをＯＮ状態にして、配線２
１ａ〜２１ｃとソース配線１３とを導通させる。テスト
終了後は、制御配線２３からスイッチング素子２２ａ〜
２２ｃに制御信号を印加して、スイッチング素子２２ａ
〜２２ｃをＯＦＦ状態にして、配線２１ａ〜２１ｃとソ
ース配線１３とを遮断する。
チング素子２２ａ〜２２ｃに制御信号を印加して、スイ
ッチング素子２２ａ〜２２ｃをＯＮ状態にして、配線２
１ａ〜２１ｃとソース配線１３とを導通させる。テスト
終了後は、制御配線２３からスイッチング素子２２ａ〜
２２ｃに制御信号を印加して、スイッチング素子２２ａ
〜２２ｃをＯＦＦ状態にして、配線２１ａ〜２１ｃとソ
ース配線１３とを遮断する。
【００３７】（実施の形態２）図２は、本発明の実施の
形態２を示す構成図である。図において、図１と同一部
または相当部には同一符号を付し、詳細な説明は省略す
る。実施の形態１とは、スイッチング素子２２ａ〜２２
ｃの制御端子のうち、スイッチング素子２２ａの制御端
子と共通して接続する制御配線２３ａと、スイッチング
素子２２ｂの制御端子と共通して接続する制御配線２３
ｂと、スイッチング素子２２ｃの制御端子と共通して接
続する制御配線２３ｃとの合計３本の制御配線を設け
た。
形態２を示す構成図である。図において、図１と同一部
または相当部には同一符号を付し、詳細な説明は省略す
る。実施の形態１とは、スイッチング素子２２ａ〜２２
ｃの制御端子のうち、スイッチング素子２２ａの制御端
子と共通して接続する制御配線２３ａと、スイッチング
素子２２ｂの制御端子と共通して接続する制御配線２３
ｂと、スイッチング素子２２ｃの制御端子と共通して接
続する制御配線２３ｃとの合計３本の制御配線を設け
た。
【００３８】この液晶パネル部材では、配線２１ａ〜２
１ｃ、スイッチング素子２２ａ〜２２ｃおよび制御配線
２３ａ〜２３ｃが、ポリシリコン液晶パネルで用いるプ
リチャージ回路と同一構成である。これにより、実施の
形態１と同様、ソース配線１３用の駆動回路である半導
体ＩＣがない、パネル完成直前のパネル部材段階で、
白、黒、赤、緑、青色の画像表示ができる。
１ｃ、スイッチング素子２２ａ〜２２ｃおよび制御配線
２３ａ〜２３ｃが、ポリシリコン液晶パネルで用いるプ
リチャージ回路と同一構成である。これにより、実施の
形態１と同様、ソース配線１３用の駆動回路である半導
体ＩＣがない、パネル完成直前のパネル部材段階で、
白、黒、赤、緑、青色の画像表示ができる。
【００３９】さらに本実施の形態では、この液晶パネル
部材にソース配線１３用の半導体ＩＣを実装して液晶パ
ネルを完成し、この液晶パネルを備えた画像表示装置を
駆動させる場合に、以下のような効果が得られる。通常
動作時は、制御配線２３からスイッチング素子２２ａ〜
２２ｃに制御信号を印加して、スイッチング素子２２ａ
〜２２ｃをＯＦＦ状態にして、配線２１ａ〜２１ｃとソ
ース配線１３とを遮断する。
部材にソース配線１３用の半導体ＩＣを実装して液晶パ
ネルを完成し、この液晶パネルを備えた画像表示装置を
駆動させる場合に、以下のような効果が得られる。通常
動作時は、制御配線２３からスイッチング素子２２ａ〜
２２ｃに制御信号を印加して、スイッチング素子２２ａ
〜２２ｃをＯＦＦ状態にして、配線２１ａ〜２１ｃとソ
ース配線１３とを遮断する。
【００４０】一方、プリチャージ動作時には、制御配線
２３からスイッチング素子２２ａ〜２２ｃに制御信号を
印加して、スイッチング素子２２ａ〜２２ｃをＯＮ状態
にして、配線２１ａ〜２１ｃとソース配線１３とを導通
させ、配線２１ａ〜２１ｃからプリチャージ信号をソー
ス配線１３に印加する。これにより、液晶パネルに発生
する縦筋の抑制を行い、画質を改善することができる。
２３からスイッチング素子２２ａ〜２２ｃに制御信号を
印加して、スイッチング素子２２ａ〜２２ｃをＯＮ状態
にして、配線２１ａ〜２１ｃとソース配線１３とを導通
させ、配線２１ａ〜２１ｃからプリチャージ信号をソー
ス配線１３に印加する。これにより、液晶パネルに発生
する縦筋の抑制を行い、画質を改善することができる。
【００４１】（実施の形態３）図３は、本発明の実施の
形態３を示す構成図である。図において、図１または図
２と同一部または相当部には同一符号を付し、詳細な説
明は省略する。
形態３を示す構成図である。図において、図１または図
２と同一部または相当部には同一符号を付し、詳細な説
明は省略する。
【００４２】実施の形態２の液晶パネル部材は、大型・
高精細になると、信号遅延による輝度傾斜および画質劣
化を防ぐため、配線２１ａ〜２１ｃの幅を太くする必要
がある。すると液晶パネルが大きくなるため、本実施の
形態においては、この配線の数を３本から２本に削減し
た構成を有する。
高精細になると、信号遅延による輝度傾斜および画質劣
化を防ぐため、配線２１ａ〜２１ｃの幅を太くする必要
がある。すると液晶パネルが大きくなるため、本実施の
形態においては、この配線の数を３本から２本に削減し
た構成を有する。
【００４３】本実施の形態の液晶パネル部材は、図３に
示すように、ｎを０以上の整数とし、（３ｎ＋１）番目
のソース配線１３ａと赤（Ｒ）を表示する画素電極を、
（３ｎ＋２）番目のソース配線１３ｂと緑を表示する画
素電極を、（３ｎ＋３）番目のソース配線１３ｃと青
（Ｂ）を表示する画素電極をそれぞれ接続する。ただし
各画素電極は図示を省略した。
示すように、ｎを０以上の整数とし、（３ｎ＋１）番目
のソース配線１３ａと赤（Ｒ）を表示する画素電極を、
（３ｎ＋２）番目のソース配線１３ｂと緑を表示する画
素電極を、（３ｎ＋３）番目のソース配線１３ｃと青
（Ｂ）を表示する画素電極をそれぞれ接続する。ただし
各画素電極は図示を省略した。
【００４４】また、２本の配線２１ｄ、２１ｅと３本の
制御配線２３ａ〜２３ｃを設ける。さらにＲ，Ｇ，Ｂに
それぞれ対応する各ソース配線１３ａ〜１３ｂについ
て、その端部を３つに分岐させ、それぞれ３つのスイッ
チング素子２２ｄ、２２ｅ、２２ｆを設ける。
制御配線２３ａ〜２３ｃを設ける。さらにＲ，Ｇ，Ｂに
それぞれ対応する各ソース配線１３ａ〜１３ｂについ
て、その端部を３つに分岐させ、それぞれ３つのスイッ
チング素子２２ｄ、２２ｅ、２２ｆを設ける。
【００４５】ここで、ソース配線１３ａと接続した３つ
のスイッチング素子のうち、２２ｄは、補助配線２４ａ
を介して配線２１ｄと接続し、２２ｅは補助配線２４ｂ
を介して、また２２ｆは補助配線２４ｃを介して配線２
１ｅと接続する。ソース配線１３ｂと接続した３つのス
イッチング素子のうち、２２ｅは、補助配線２４ｂを介
して配線２１ｄと接続し、２２ｄは補助配線２４ａを介
し、また２２ｆは補助配線ｃを介して配線２１ｅと接続
する。ソース配線１３ｃと接続した３つのスイッチング
素子のうち、２２ｆは補助配線ｃを介して配線２１ｄと
接続し、２２ｄは補助配線２４ａを介し、また２２ｅは
補助配線２４ｂを介して配線２１ｅと接続する。
のスイッチング素子のうち、２２ｄは、補助配線２４ａ
を介して配線２１ｄと接続し、２２ｅは補助配線２４ｂ
を介して、また２２ｆは補助配線２４ｃを介して配線２
１ｅと接続する。ソース配線１３ｂと接続した３つのス
イッチング素子のうち、２２ｅは、補助配線２４ｂを介
して配線２１ｄと接続し、２２ｄは補助配線２４ａを介
し、また２２ｆは補助配線ｃを介して配線２１ｅと接続
する。ソース配線１３ｃと接続した３つのスイッチング
素子のうち、２２ｆは補助配線ｃを介して配線２１ｄと
接続し、２２ｄは補助配線２４ａを介し、また２２ｅは
補助配線２４ｂを介して配線２１ｅと接続する。
【００４６】この液晶パネルをパネル完成直前のパネル
部材段階で画像表示させるため、ゲート配線１２用の駆
動回路１６および対向電極を駆動させながら、配線２１
ｄには白を表示するための画像信号を、配線２１ｄには
黒を表示するための画像信号を印加する。さらに制御配
線２３ａ、２３ｂおよび２３ｃのうち、制御配線２３ａ
からソース配線１３ａ〜１３ｂのそれぞれのスイッチン
グ素子２２ｄに制御信号を印加し、ソース配線１３ａと
配線２１ｄ、およびソース配線１３ｂ、１３ｃと配線２
１ｅとを電気的に接続させる。
部材段階で画像表示させるため、ゲート配線１２用の駆
動回路１６および対向電極を駆動させながら、配線２１
ｄには白を表示するための画像信号を、配線２１ｄには
黒を表示するための画像信号を印加する。さらに制御配
線２３ａ、２３ｂおよび２３ｃのうち、制御配線２３ａ
からソース配線１３ａ〜１３ｂのそれぞれのスイッチン
グ素子２２ｄに制御信号を印加し、ソース配線１３ａと
配線２１ｄ、およびソース配線１３ｂ、１３ｃと配線２
１ｅとを電気的に接続させる。
【００４７】また、制御配線２３ｂからソース配線１３
ａ〜１３ｂのそれぞれのスイッチング素子２２ｄに制御
信号を印加し、ソース配線１３ａ、１３ｃと配線２１
ｅ、およびソース配線１３ｂと配線２１ｄとを電気的に
接続させる。
ａ〜１３ｂのそれぞれのスイッチング素子２２ｄに制御
信号を印加し、ソース配線１３ａ、１３ｃと配線２１
ｅ、およびソース配線１３ｂと配線２１ｄとを電気的に
接続させる。
【００４８】また、制御配線２３ｃからソース配線１３
ａ〜１３ｂのそれぞれのスイッチング素子２２ｅに制御
信号を印加し、ソース配線１３ａ、１３ｂと配線２１ｅ
と、およびソース配線１３ｂと配線２１ｄとを電気的に
接続させる。
ａ〜１３ｂのそれぞれのスイッチング素子２２ｅに制御
信号を印加し、ソース配線１３ａ、１３ｂと配線２１ｅ
と、およびソース配線１３ｂと配線２１ｄとを電気的に
接続させる。
【００４９】具体的には、配線２１ｄには白を表示する
ための画像信号を、配線２１ｅには黒を表示するための
画像信号を印加する。またソース配線１３と配線２１ｄ
とを電気的に接続させる信号を、制御配線２３ａに印加
すると赤が、制御配線２３ｂに印加すると緑が、制御配
線２３ｃに印加すると青色の画像表示ができる。
ための画像信号を、配線２１ｅには黒を表示するための
画像信号を印加する。またソース配線１３と配線２１ｄ
とを電気的に接続させる信号を、制御配線２３ａに印加
すると赤が、制御配線２３ｂに印加すると緑が、制御配
線２３ｃに印加すると青色の画像表示ができる。
【００５０】また、配線２１ｄおよび配線２１ｅの２本
ともに白または黒を表示させるための同一の画像信号を
印加し、ソース配線１３ａ〜１３ｃと配線２１ｄ、２１
ｅとを電気的に接続させる信号を３つの制御配線２３ａ
〜２３ｃ全てに印加すると、白または黒の単色の画像表
示ができる。
ともに白または黒を表示させるための同一の画像信号を
印加し、ソース配線１３ａ〜１３ｃと配線２１ｄ、２１
ｅとを電気的に接続させる信号を３つの制御配線２３ａ
〜２３ｃ全てに印加すると、白または黒の単色の画像表
示ができる。
【００５１】また、液晶パネル部材のテスト終了後に、
ソース配線１３用の半導体ＩＣを実装して液晶パネルを
完成し、この液晶パネルを駆動させる場合は、実施の形
態２と同様にプリチャージ動作を行うことができる。
ソース配線１３用の半導体ＩＣを実装して液晶パネルを
完成し、この液晶パネルを駆動させる場合は、実施の形
態２と同様にプリチャージ動作を行うことができる。
【００５２】（実施の形態４）実施の形態３のような、
液晶パネル部材に２本の配線と３本の制御配線を設ける
方法は、ゲート配線用の駆動回路と、ソース配線用の駆
動回路の両方に半導体ＩＣを使用した液晶パネル部材に
も応用できる。パネル完成直前の段階における液晶パネ
ル部材の一例を図４に示す。図４において、図３と同一
部または相当部には同一符号を付し、詳細な説明は省略
する。また、基板１１上にゲート駆動回路は設けられて
おらず、ゲート配線１２を偶数、奇数毎に交互に接続し
た２本の配線２５ａおよび２５ｂ、対向電極に接続した
１本の配線２６を設ける。
液晶パネル部材に２本の配線と３本の制御配線を設ける
方法は、ゲート配線用の駆動回路と、ソース配線用の駆
動回路の両方に半導体ＩＣを使用した液晶パネル部材に
も応用できる。パネル完成直前の段階における液晶パネ
ル部材の一例を図４に示す。図４において、図３と同一
部または相当部には同一符号を付し、詳細な説明は省略
する。また、基板１１上にゲート駆動回路は設けられて
おらず、ゲート配線１２を偶数、奇数毎に交互に接続し
た２本の配線２５ａおよび２５ｂ、対向電極に接続した
１本の配線２６を設ける。
【００５３】この液晶パネル部材に対して、配線２１
ｄ、２１ｅ、制御配線２３ａ〜２３ｃには、実施の形態
３と同様にして各信号を印加する。
ｄ、２１ｅ、制御配線２３ａ〜２３ｃには、実施の形態
３と同様にして各信号を印加する。
【００５４】同時に、対向電極を駆動させながら、奇数
番目のゲート配線に接続されたスイッチング素子を動作
させる走査信号と、偶数番目のゲート配線のゲート配線
に接続されたスイッチング素子を動作させる走査信号と
を、それぞれのゲート配線と接続した２つの配線２５ａ
および２５ｂから交互に印加すると、ゲート駆動回路の
半導体ＩＣ、およびソース駆動回路の半導体ＩＣの両方
がないパネル完成直前のパネル部材段階でも、白、黒、
赤、緑、青色の画像表示ができる。
番目のゲート配線に接続されたスイッチング素子を動作
させる走査信号と、偶数番目のゲート配線のゲート配線
に接続されたスイッチング素子を動作させる走査信号と
を、それぞれのゲート配線と接続した２つの配線２５ａ
および２５ｂから交互に印加すると、ゲート駆動回路の
半導体ＩＣ、およびソース駆動回路の半導体ＩＣの両方
がないパネル完成直前のパネル部材段階でも、白、黒、
赤、緑、青色の画像表示ができる。
【００５５】なお、上記の各実施の形態において、液晶
パネル部材は本発明の画像表示パネル部材に相当し、ガ
ラス基板１１は本発明の基板に相当し、ゲート配線１２
は本発明のゲート配線に相当し、ソース配線１３ａ〜１
３ｃは本発明のゲート配線に相当し、画素電極、ゲート
配線１２，ソース配線１３および画素電極に接続された
スイッチング素子、および対向電極は本発明の画素駆動
部に相当し、駆動回路１６は本発明のゲート駆動回路に
相当する。
パネル部材は本発明の画像表示パネル部材に相当し、ガ
ラス基板１１は本発明の基板に相当し、ゲート配線１２
は本発明のゲート配線に相当し、ソース配線１３ａ〜１
３ｃは本発明のゲート配線に相当し、画素電極、ゲート
配線１２，ソース配線１３および画素電極に接続された
スイッチング素子、および対向電極は本発明の画素駆動
部に相当し、駆動回路１６は本発明のゲート駆動回路に
相当する。
【００５６】また、ソース配線１３ａは本発明のＲの画
素電極用のソース配線に相当し、ソース配線１３ｂは本
発明のＧの画素電極用のソース配線に相当し、ソース配
線１３ｃは本発明のＢの画素電極用のソース配線に相当
し、配線２１ａは本発明の第１のサブ検査用配線、配線
２１ｂは本発明の第２のサブ検査用配線、配線２１ｃは
本発明の第３のサブ検査用配線にそれぞれ相当し、スイ
ッチング素子２２ａ〜２２ｃは本発明のスイッチング素
子にそれぞれ相当する。また、制御配線２３ａは本発明
の第１の制御配線に、制御配線２３ｂは本発明の第２の
制御配線に、制御配線２３ｃは本発明の第３の制御配線
にそれぞれ相当する。
素電極用のソース配線に相当し、ソース配線１３ｂは本
発明のＧの画素電極用のソース配線に相当し、ソース配
線１３ｃは本発明のＢの画素電極用のソース配線に相当
し、配線２１ａは本発明の第１のサブ検査用配線、配線
２１ｂは本発明の第２のサブ検査用配線、配線２１ｃは
本発明の第３のサブ検査用配線にそれぞれ相当し、スイ
ッチング素子２２ａ〜２２ｃは本発明のスイッチング素
子にそれぞれ相当する。また、制御配線２３ａは本発明
の第１の制御配線に、制御配線２３ｂは本発明の第２の
制御配線に、制御配線２３ｃは本発明の第３の制御配線
にそれぞれ相当する。
【００５７】また、配線２１ｄは本発明の第１の出力配
線に、配線２１ｅは本発明の第２の出力配線にそれぞれ
相当する。また、補助配線２４ａは本発明の第１の分岐
ソース配線に、補助配線２４ｂは本発明の第２の分岐ソ
ース配線に、補助配線２４ｃは本発明の第３の分岐ソー
ス配線にそれぞれ相当する。
線に、配線２１ｅは本発明の第２の出力配線にそれぞれ
相当する。また、補助配線２４ａは本発明の第１の分岐
ソース配線に、補助配線２４ｂは本発明の第２の分岐ソ
ース配線に、補助配線２４ｃは本発明の第３の分岐ソー
ス配線にそれぞれ相当する。
【００５８】また、スイッチング素子２２ｄは、本発明
の第１の分岐ソース配線側のスイッチング素子に、スイ
ッチング素子２２ｅは、本発明の第２の分岐ソース配線
側のスイッチング素子に、スイッチング素子２２ｆは、
本発明の第３の分岐ソース配線側のスイッチング素子に
それぞれ相当する。
の第１の分岐ソース配線側のスイッチング素子に、スイ
ッチング素子２２ｅは、本発明の第２の分岐ソース配線
側のスイッチング素子に、スイッチング素子２２ｆは、
本発明の第３の分岐ソース配線側のスイッチング素子に
それぞれ相当する。
【００５９】また、上記の各実施の形態の画像表示パネ
ルの構成において、制御配線や画像信号を入力する配
線、スイッチング素子の構成や配置は、上記の各実施の
形態とは異なるものであってもよい。要するに、本発明
の画像表示パネル部材のテスト方法は、基板上にソース
検査用配線を設け、前記ゲート駆動回路と前記画素駆動
部とを駆動させながら、前記ソース検査用配線から検査
用信号を前記ソース配線に印加すればよく、基板上のソ
ース検査用配線の構成によって限定されるものではな
い。
ルの構成において、制御配線や画像信号を入力する配
線、スイッチング素子の構成や配置は、上記の各実施の
形態とは異なるものであってもよい。要するに、本発明
の画像表示パネル部材のテスト方法は、基板上にソース
検査用配線を設け、前記ゲート駆動回路と前記画素駆動
部とを駆動させながら、前記ソース検査用配線から検査
用信号を前記ソース配線に印加すればよく、基板上のソ
ース検査用配線の構成によって限定されるものではな
い。
【００６０】また、上記の各実施の形態において、ゲー
ト駆動回路は、ポリシリコンからなる半導体素子で形成
されるものとして説明を行ったが、本発明のゲート駆動
回路は、基板に一体形成されるものであれば、ＭＯＳト
ランジスタや、アモルファスシリコン、結晶シリコン、
ＣＧＳ等他の半導体素子で形成されるものであってもよ
い。
ト駆動回路は、ポリシリコンからなる半導体素子で形成
されるものとして説明を行ったが、本発明のゲート駆動
回路は、基板に一体形成されるものであれば、ＭＯＳト
ランジスタや、アモルファスシリコン、結晶シリコン、
ＣＧＳ等他の半導体素子で形成されるものであってもよ
い。
【００６１】また、上記の各実施の形態において、基板
はガラス基板であるとして説明を行ったが、本発明の基
板は、プラスチック、シリコン等の素材を用いた基板で
あってもよい。
はガラス基板であるとして説明を行ったが、本発明の基
板は、プラスチック、シリコン等の素材を用いた基板で
あってもよい。
【００６２】また、上記の各実施の形態において、画像
表示パネル部材は液晶パネル部材であるとして説明を行
ったが、本発明の画像表示パネル部材は、有機ＥＬディ
スプレイ、プラズマディスプレイパネルなど、他の表示
手段を有するパネル部材であってもよい。この場合、対
向電極は不要となり、本発明の画像駆動部は、ソース配
線およびゲート配線と接続したスイッチング素子と、ス
イッチング素子と接続した画素電極にて実現される。
表示パネル部材は液晶パネル部材であるとして説明を行
ったが、本発明の画像表示パネル部材は、有機ＥＬディ
スプレイ、プラズマディスプレイパネルなど、他の表示
手段を有するパネル部材であってもよい。この場合、対
向電極は不要となり、本発明の画像駆動部は、ソース配
線およびゲート配線と接続したスイッチング素子と、ス
イッチング素子と接続した画素電極にて実現される。
【００６３】また、本発明は、テストが終了後の画像表
示パネル部材に、ソース駆動回路、またはソース駆動回
路およびゲート駆動回路を設けて完成させた画像表示パ
ネルであってもよい。
示パネル部材に、ソース駆動回路、またはソース駆動回
路およびゲート駆動回路を設けて完成させた画像表示パ
ネルであってもよい。
【００６４】また、本発明は、本発明の画像表示パネル
を搭載した画像表示装置であってもよい。
を搭載した画像表示装置であってもよい。
【００６５】
【発明の効果】以上説明したところから明らかなよう
に、本発明により、ゲート配線用の駆動回路を基板と一
体に形成し、ソース配線用の駆動回路がないパネル完成
直前のパネル部材の段階でも、テスト用の画像表示がで
きる。
に、本発明により、ゲート配線用の駆動回路を基板と一
体に形成し、ソース配線用の駆動回路がないパネル完成
直前のパネル部材の段階でも、テスト用の画像表示がで
きる。
【図１】本発明の実施の形態１における液晶パネル部材
の構成図である。
の構成図である。
【図２】本発明の実施の形態２における液晶パネル部材
の構成図である。
の構成図である。
【図３】本発明の実施の形態３における液晶パネル部材
の構成図である。
の構成図である。
【図４】本発明の実施の形態４における液晶パネル部材
の構成図である。
の構成図である。
【図５】従来の液晶パネルの構成図である。
【図６】従来の液晶パネルの構成図である。
１１ ガラス基板
１２ ゲート配線
１３、１３ａ、１３ｂ、１３ｃ ソース配線
１４ 画素電極
１５ スイッチング素子
１６ ゲート配線用の駆動回路
１７ ソース配線用の駆動回路
２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ 配線
２２、２２ａ、２２ｂ、２２ｃ、２２ｄ、２２ｅ、２２
ｆ スイッチング素子 ２３、２３ａ、２３ｂ、２３ｃ 制御配線 ２４ａ、２４ｂ、２４ｃ 補助配線 ２５ａ、２５ｂ、２６ 配線
ｆ スイッチング素子 ２３、２３ａ、２３ｂ、２３ｃ 制御配線 ２４ａ、２４ｂ、２４ｃ 補助配線 ２５ａ、２５ｂ、２６ 配線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０２Ｆ 1/1368 Ｇ０２Ｆ 1/1368 ５Ｃ０８０
Ｇ０９Ｆ 9/00 ３５２ Ｇ０９Ｆ 9/00 ３５２ ５Ｇ４３５
Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２１Ｍ
６７０ ６７０Ｑ
3/36 3/36
Ｆターム(参考） 2G086 EE10
2H088 FA12 FA13 HA02 HA06 HA08
MA16 MA20
2H092 GA40 GA59 GA60 JA24 JB77
KA04 NA30 PA06
2H093 NA16 NA21 NC11 NC34 NC90
ND56 NE03 NE07
5C006 AA22 BB16 BC20 EB01 EB05
5C080 AA10 BB05 CC03 DD15 FF11
JJ02
5G435 AA17 BB12 CC09 KK05 KK09
KK10
Claims (20)
- 【請求項１】 基板と、 前記基板上に設けられた複数のゲート配線と、 前記基板上に設けられた、前記複数のゲート配線とマト
リックス状に交差する複数のソース配線と、 前記ソース配線および前記ゲート配線と接続された、複
数の画素駆動部と、 前記基板上に一体形成された半導体素子を有する、前記
ゲート配線に信号を出力するゲート駆動回路とを備えた
画像表示パネル部材のテスト方法であって、 前記基板上にソース検査用配線を設け、前記ゲート駆動
回路と前記画素駆動部とを駆動させながら、前記ソース
検査用配線から検査用信号を前記ソース配線に印加する
画像表示パネル部材のテスト方法。 - 【請求項２】 前記複数のソース配線は、Ｒの画素電極
用、Ｇの画素電極用およびＢの画素電極用で３本一組の
計３ｎ（ｎ：１以上の整数）本であり、 前記ソース検査用配線は、各Ｒのソース配線に共通して
接続された第１のサブ検査用配線と、各Ｇのソース配線
に共通して接続された第２のサブ検査用配線と、各Ｂの
ソース配線に共通して接続された第３のサブ検査用配線
とを有し、 前記各ソース配線と、前記各第１，第２，第３のサブ検
査用配線との間には、スイッチング素子が設けられてお
り、 前記スイッチング素子を、前記検査の終了後にＯＦＦと
する請求項１に記載の画像表示パネル部材のテスト方
法。 - 【請求項３】 前記複数のソース配線は、Ｒの画素電極
用、Ｇの画素電極用およびＢの画素電極用で３本一組の
計３ｎ（ｎ：１以上の整数）本であり、 前記ソース検査用配線は、 各Ｒのソース配線に共通して接続された第１のサブ検査
用配線と、各Ｇのソース配線に共通して接続された第２
のサブ検査用配線と、各Ｂのソース配線に共通して接続
された第３のサブ検査用配線とを有し、 前記各ソース配線と、前記各第１，第２，第３のサブ検
査用配線との間には、スイッチング素子が設けられてお
り、 前記各Ｒのソース配線側に設けられた各スイッチング素
子が共通に接続された第１の制御配線と、前記各Ｇのソ
ース配線側に設けられた各スイッチング素子が共通に接
続された第２の制御配線と、前記各Ｂのソース配線側に
設けられた各スイッチング素子が共通に接続された第３
の制御配線とを設けた請求項１に記載の画像表示パネル
部材のテスト方法。 - 【請求項４】 前記複数のソース配線は、Ｒの画素電極
用、Ｇの画素電極用およびＢの画素電極用で３本一組の
計３ｎ（ｎ：１以上の整数）本であり、 各ソース配線は、第１，第２，第３の分岐ソース配線に
分岐しており、 前記Ｒ、Ｇ、Ｂの３本一組について、前記Ｒ側の第１の
分岐ソース配線、前記Ｇ側の第２の分岐ソース配線、前
記Ｂ側の第３の分岐ソース配線は、それぞれスイッチン
グ素子を介して第１の出力配線と共通に接続され、残り
の第１，第２または第３のうち２本の分岐ソース配線
は、それぞれスイッチング素子を介して第２の出力配線
と共通に接続されており、 前記第１の分岐ソース配線側のスイッチング素子に共通
に接続された第１の制御配線と、 前記第２の分岐ソース配線側のスイッチング素子に共通
に接続された第２の制御配線と、 前記第３の分岐ソース配線側のスイッチング素子に共通
に接続された第３の制御配線を設け、 前記第１の出力配線および前記第２の出力配線から前記
検査用信号を印加する請求項１に記載の画像表示パネル
部材のテスト方法。 - 【請求項５】 請求項１，３，４のいずれかの画像表示
パネル部材のテスト方法を用いてテストした画像表示パ
ネル部材にソース駆動回路を設けて作成した画像表示パ
ネルの駆動方法であって、 前記検査用配線または前記第１，第２の出力配線を、プ
リチャージ回路の一部として用いる画像表示パネルの駆
動方法。 - 【請求項６】 基板と、 前記基板上に設けられた複数のゲート配線と、 前記基板上に設けられた、前記複数のゲート配線とマト
リックス状に交差する複数のソース配線と、 前記ソース配線および前記ゲート配線と接続された、複
数の画素駆動部とを備え、 前記複数のソース配線は、Ｒの画素電極用、Ｇの画素電
極用およびＢの画素電極用で３本一組の計３ｎ（ｎ：１
以上の整数）本であり、 各ソース配線は、第１，第２，第３の分岐ソース配線に
分岐しており、 前記Ｒ、Ｇ、Ｂの３本一組について、前記Ｒ側の第１の
分岐ソース配線、前記Ｇ側の第２の分岐ソース配線、前
記Ｂ側の第３の分岐ソース配線は、それぞれスイッチン
グ素子を介して第１の出力配線と共通に接続され、残り
の第１，第２または第３のうち２本の分岐ソース配線
は、それぞれスイッチング素子を介して第２の出力配線
と共通に接続されており、 前記第１の分岐ソース配線側のスイッチング素子に共通
に接続された第１の制御配線と、 前記第２の分岐ソース配線側のスイッチング素子に共通
に接続された第２の制御配線と、 前記第３の分岐ソース配線側のスイッチング素子に共通
に接続された第３の制御配線が設けられた画像表示パネ
ル部材のテスト方法であって、 前記基板上にゲート検査用配線を設け、前記画素駆動部
を駆動させながら、前記第１および第２の出力配線から
検査用信号を前記ソース配線に印加し、前記ゲート検査
用配線からゲート検査用信号を前記ゲート配線に印加す
る画像表示パネル部材のテスト方法。 - 【請求項７】 前記ゲート検査用配線は、偶数番目の前
記ゲート配線を共通して接続する第１のサブ検査用配線
と、奇数番目の前記ゲート配線を共通して接続する第２
のサブ検査用配線とを有し、 前記第１のサブ検査用配線と、前記第２のサブ検査用配
線とで交互にゲート検査用信号を印加する請求項６に記
載の画像表示パネル部材のテスト方法。 - 【請求項８】 前記第１の出力配線には、白を表示する
ための検査用信号を印加し、 前記第２の出力配線には、黒を表示させるための検査用
信号を印加する請求項４または６に記載の画像表示パネ
ル部材のテスト方法。 - 【請求項９】 前記第１の出力配線および前記第２の出
力配線に、白を表示するための検査用信号または黒を表
示させるための検査用信号を印加する請求項４または６
に記載の画像表示パネル部材のテスト方法。 - 【請求項１０】 基板と、 前記基板上に設けられた複数のゲート配線と、 前記基板上に設けられた、前記複数のゲート配線とマト
リックス状に交差する複数のソース配線と、 前記ソース配線および前記ゲート配線と接続された、複
数の画素駆動部と、 前記基板上に一体形成された半導体素子を有する、前記
ゲート配線に信号を出力するゲート駆動回路と、 前記基板上に設けられたソース検査用配線とを備えた画
像表示パネル部材。 - 【請求項１１】 前記複数のソース配線は、Ｒの画素電
極用、Ｇの画素電極用およびＢの画素電極用で３本一組
の計３ｎ（ｎ：１以上の整数）本であり、 前記ソース検査用配線は、各Ｒのソース配線に共通して
接続された第１のサブ検査用配線と、各Ｇのソース配線
に共通して接続された第２のサブ検査用配線と、各Ｂの
ソース配線に共通して接続された第３のサブ検査用配線
とを有し、 前記各ソース配線と、前記各第１，第２，第３のサブ検
査用配線との間には、スイッチング素子が設けられてお
り、 前記スイッチング素子は、テスト中にはＯＮ状態となる
請求項１０に記載の画像パネル表示用部材。 - 【請求項１２】 前記複数のソース配線は、Ｒの画素電
極用、Ｇの画素電極用およびＢの画素電極用で３本一組
の計３ｎ（ｎ：１以上の整数）本であり、 前記ソース検査用配線は、 各Ｒのソース配線に共通して接続された第１のサブ検査
用配線と、各Ｇのソース配線に共通して接続された第２
のサブ検査用配線と、各Ｂのソース配線に共通して接続
された第３のサブ検査用配線とを有し、 前記各ソース配線と、前記各第１，第２，第３のサブ検
査用配線との間には、スイッチング素子が設けられてお
り、 前記各Ｒのソース配線側に設けられた各スイッチング素
子が共通に接続された第１の制御配線と、前記各Ｇのソ
ース配線側に設けられた各スイッチング素子が共通に接
続された第２の制御配線と、前記各Ｂのソース配線側に
設けられた各スイッチング素子が共通に接続された第３
の制御配線とが設けられており、 前記スイッチング素子は、テスト中にはＯＮ状態となる
請求項１０に記載の画像パネル表示用部材。 - 【請求項１３】 前記複数のソース配線は、Ｒの画素電
極用、Ｇの画素電極用およびＢの画素電極用で３本一組
の計３ｎ（ｎ：１以上の整数）本であり、 各ソース配線は、第１，第２，第３の分岐ソース配線に
分岐しており、 前記Ｒ、Ｇ、Ｂの３本一組について、前記Ｒ側の第１の
分岐ソース配線、前記Ｇ側の第２の分岐ソース配線、前
記Ｂ側の第３の分岐ソース配線は、それぞれスイッチン
グ素子を介して第１の出力配線と共通に接続され、残り
の第１，第２または第３のうち２本の分岐ソース配線
は、それぞれスイッチング素子を介して第２の出力配線
と共通に接続されており、 前記第１の分岐ソース配線側のスイッチング素子に共通
に接続された第１の制御配線と、 前記第２の分岐ソース配線側のスイッチング素子に共通
に接続された第２の制御配線と、 前記第３の分岐ソース配線側のスイッチング素子に共通
に接続された第３の制御配線とが設けられた請求項１０
に記載の画像パネル表示用部材。 - 【請求項１４】 基板と、 前記基板上に設けられた複数のゲート配線と、 前記基板上に設けられた、前記複数のゲート配線とマト
リックス状に交差する複数のソース配線と、 前記ソース配線および前記ゲート配線と接続された、複
数の画素駆動部と、 前記基板上に設けられたソース検査用配線と、 前記基板上に設けられたゲート検査用配線とを備え、 前記複数のソース配線は、Ｒの画素電極用、Ｇの画素電
極用およびＢの画素電極用で３本一組の計３ｎ（ｎ：１
以上の整数）本であり、 各ソース配線は、第１，第２，第３の分岐ソース配線に
分岐しており、 前記Ｒ、Ｇ、Ｂの３本一組について、前記Ｒ側の第１の
分岐ソース配線、前記Ｇ側の第２の分岐ソース配線、前
記Ｂ側の第３の分岐ソース配線は、それぞれスイッチン
グ素子を介して第１の出力配線と共通に接続され、残り
の第１，第２または第３のうち２本の分岐ソース配線
は、それぞれスイッチング素子を介して第２の出力配線
と共通に接続されており、 前記第１の分岐ソース配線側のスイッチング素子に共通
に接続された第１の制御配線と、 前記第２の分岐ソース配線側のスイッチング素子に共通
に接続された第２の制御配線と、 前記第３の分岐ソース配線側のスイッチング素子に共通
に接続された第３の制御配線が設けられた画像表示パネ
ル部材。 - 【請求項１５】 前記ゲート検査用配線は、偶数番目の
前記ゲート配線を共通して接続する第１のサブ検査用配
線と、奇数番目の前記ゲート配線を共通して接続する第
２のサブ検査用配線とを有し、 前記第１のサブ検査用配線と、前記第２のサブ検査用配
線とで交互にゲート検査用信号が印加される請求項１４
に記載の画像表示パネル部材。 - 【請求項１６】 請求項１０に記載の画像表示パネル部
材と、 前記ソース配線に画像信号を印加するソース駆動回路と
を備えた画像表示パネル。 - 【請求項１７】 請求項１１から１３のいずれかに記載
の画像表示パネル部材と、 前記ソース配線に画像信号を印加するソース駆動回路と
を備え、 動作中に、前記スイッチング素子はＯＦＦ状態となる画
像表示パネル。 - 【請求項１８】 請求項１３または１４に記載の画像表
示パネル部材と、 前記ゲート配線に走査信号を印加するゲート駆動回路
と、 前記ソース配線に画像信号を印加するソース駆動回路と
を備えた画像表示パネル。 - 【請求項１９】 請求項１２または１３に記載の画像表
示パネル部材と、前記ソース配線に画像信号を印加する
ソース駆動回路と備え、 前記検査用配線または前記第１，第２の出力配線が、プ
リチャージ回路の一部である画像表示パネル。 - 【請求項２０】 請求項１４に記載の画像表示パネル部
材と、前記ソース配線に画像信号を印加するソース駆動
回路と、前記ゲート配線に走査信号を印加するゲート駆
動回路とを備え、 前記検査用配線または前記第１，第２の出力配線が、プ
リチャージ回路の一部である画像表示パネル。
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Cited By (4)
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|---|---|---|---|---|
| KR100662989B1 (ko) * | 2004-08-20 | 2006-12-28 | 삼성에스디아이 주식회사 | 검사회로부를 구비하는 표시장치 |
| JP2007034235A (ja) * | 2005-07-29 | 2007-02-08 | Toshiba Matsushita Display Technology Co Ltd | 表示装置 |
| JP2007108754A (ja) * | 2005-10-12 | 2007-04-26 | Samsung Electronics Co Ltd | 表示装置及びその検査方法 |
| JP2014059567A (ja) * | 2013-10-22 | 2014-04-03 | Mitsubishi Electric Corp | 画像表示パネルの検査方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0320721A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 画像表示装置 |
| JPH05289102A (ja) * | 1992-04-08 | 1993-11-05 | Sharp Corp | アクティブマトリクス基板及びその製造方法 |
| JPH06186586A (ja) * | 1992-12-21 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 液晶表示デバイス |
| JPH11194360A (ja) * | 1997-10-31 | 1999-07-21 | Seiko Epson Corp | 液晶装置及び電子機器並びに投射型表示装置 |
| JPH11271806A (ja) * | 1998-03-24 | 1999-10-08 | Seiko Epson Corp | アクティブマトリクス基板、液晶装置及び電子機器並びに該アクティブマトリクス基板の検査方法 |
| JPH11338376A (ja) * | 1998-03-27 | 1999-12-10 | Sharp Corp | アクティブマトリクス型液晶表示パネル及びその検査方法 |
| JP2001195034A (ja) * | 2000-01-12 | 2001-07-19 | Toshiba Corp | アレイ基板及びその検査方法 |
| JP2003029296A (ja) * | 2001-07-13 | 2003-01-29 | Toshiba Corp | アレイ基板及びその検査方法並びに液晶表示装置 |
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0320721A (ja) * | 1989-06-16 | 1991-01-29 | Matsushita Electron Corp | 画像表示装置 |
| JPH05289102A (ja) * | 1992-04-08 | 1993-11-05 | Sharp Corp | アクティブマトリクス基板及びその製造方法 |
| JPH06186586A (ja) * | 1992-12-21 | 1994-07-08 | Matsushita Electric Ind Co Ltd | 液晶表示デバイス |
| JPH11194360A (ja) * | 1997-10-31 | 1999-07-21 | Seiko Epson Corp | 液晶装置及び電子機器並びに投射型表示装置 |
| JPH11271806A (ja) * | 1998-03-24 | 1999-10-08 | Seiko Epson Corp | アクティブマトリクス基板、液晶装置及び電子機器並びに該アクティブマトリクス基板の検査方法 |
| JPH11338376A (ja) * | 1998-03-27 | 1999-12-10 | Sharp Corp | アクティブマトリクス型液晶表示パネル及びその検査方法 |
| JP2001195034A (ja) * | 2000-01-12 | 2001-07-19 | Toshiba Corp | アレイ基板及びその検査方法 |
| JP2003029296A (ja) * | 2001-07-13 | 2003-01-29 | Toshiba Corp | アレイ基板及びその検査方法並びに液晶表示装置 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100662989B1 (ko) * | 2004-08-20 | 2006-12-28 | 삼성에스디아이 주식회사 | 검사회로부를 구비하는 표시장치 |
| JP2007034235A (ja) * | 2005-07-29 | 2007-02-08 | Toshiba Matsushita Display Technology Co Ltd | 表示装置 |
| JP2007108754A (ja) * | 2005-10-12 | 2007-04-26 | Samsung Electronics Co Ltd | 表示装置及びその検査方法 |
| JP2014059567A (ja) * | 2013-10-22 | 2014-04-03 | Mitsubishi Electric Corp | 画像表示パネルの検査方法 |
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