JP2001195034A - アレイ基板及びその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】画素の高精細化が可能な表示装置の短絡を検査
する検査方法であって、検査用回路の測定精度を低減す
ることなくコストを低減できるアレイ基板およびこのア
レイ基板に適用される検査方法を提供することを目的と
する。 【解決手段】互いに隣接する第１信号線Ｘ１及び第２信
号線Ｘ２をペアとし、検査用回路９００の第１プローブ
ＰＲ１を接続パッドＰＤ１Ａに接続するとともに第２プ
ローブＰＲ２を信号線上に設けられた検査用パッドＰＤ
１Ｂに接続する。選択回路１７０に含まれるスイッチＳ
Ｗ１の制御により、第１プローブＰＲ１に接続された接
続パッドＰＤ１Ａと第１信号線Ｘ１とを電気的に接続し
た状態で、この第１信号線Ｘ１に対してアナログ信号を
書き込み、検査用パッドＰＤ１Ｂに電気的に接続された
第２信号線Ｘ２からの出力信号を読み取ることにより、
ペアの信号線間の短絡を検出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アレイ基板及び
その検査方法に係り、特に、外部回路との接続数が低減
できる表示装置の検査方法に関する。

【０００２】

【従来の技術】表示装置、たとえば多結晶シリコンＴＦ
Ｔを用いた液晶表示装置では、駆動回路としての信号線
駆動用回路の一部及びゲート線駆動用回路をアレイ基板
上に一体的に形成することができる。この場合、基板外
部にも信号線駆動回路の一部、例えばディジタル・アナ
ログ変換回路（ＤＡＣ）が設けられるが、アモルファス
シリコンＴＦＴを用いた液晶表示装置と比較して、アレ
イ基板と外部回路との接続配線の数を大幅に減少でき
る。

【０００３】上述したような表示装置において、例え
ば、隣接する信号線間の短絡を検査する場合には、各信
号線に検査用のパッドを設け、両パッドに検査用回路の
プローブを接続し、抵抗値を測定することによって、信
号線間の短絡を検出する。

【０００４】

【発明が解決しようとする課題】しかしながら、信号線
間の短絡を検査するために少なくとも信号線数と同じ数
の検査用パッドが必要となるだけでなく、パッドの数に
対応した数の検査用プローブも必要となる。このため、
検査用パッドの配置スペースの確保、高精度な位置合わ
せが要求され、また高価なプローブを用意する必要があ
る。

【０００５】この発明は、上述した問題点に鑑みなされ
たものであって、その目的は、画素の高精細化が可能な
表示装置の短絡を検査する検査方法であって、検査用回
路の測定精度を低減することなくコストを低減できるア
レイ基板およびこのアレイ基板に適用される検査方法を
提供することにある。

【０００６】

【課題を解決するための手段】上記課題を解決し目的を
達成するために、請求項１に記載のアレイ基板は、基板
上に互いに直交して配列された複数のゲート線及び複数
の信号線と、ゲート線と信号線とのそれぞれの交差部に
配置されたトランジスタと、各トランジスタに接続され
た画素電極と、駆動ＩＣから出力されたアナログ信号が
入力される入力端子と、前記入力端子から入力されたア
ナログ信号を複数の隣接する信号線から順次選択して振
り分ける選択手段と、前記選択手段と前記トランジスタ
との間に配置され、前記信号線に電気的に接続された検
査用パッドと、を備えたことを特徴とする。

【０００７】請求項５に記載のアレイ基板の検査方法
は、基板上に互いに直交して配列された複数のゲート線
及び複数の信号線と、ゲート線と信号線とのそれぞれの
交差部に配置されたトランジスタと、各トランジスタに
接続された画素電極と、駆動ＩＣから出力されたアナロ
グ信号が入力される入力端子と、前記入力端子から入力
されたアナログ信号を複数の隣接する信号線から順次選
択して振り分ける選択手段と、前記選択手段と前記トラ
ンジスタとの間に配置され、前記信号線に電気的に接続
された検査用パッドと、を備えたアレイ基板の検査方法
において、互いに隣接する第１信号線及び第２信号線の
それぞれに配置された前記検査用パッドに検査用回路の
プローブを接続し、前記第１信号線上の第１検査用パッ
ドから前記第１信号線にアナログ信号を書き込み、前記
第２信号線から前記第２信号線上の第２検査用パッドを
介して出力される出力信号を読み取り、前記第２検査用
パッドから読み取った出力信号に基づいて、前記第１信
号線と前記第２信号線との間の短絡を検査する、ことを
特徴とする。

【０００８】請求項６に記載のアレイ基板の検査方法
は、基板上に互いに直交して配列された複数のゲート線
及び複数の信号線と、ゲート線と信号線とのそれぞれの
交差部に配置されたトランジスタと、各トランジスタに
接続された画素電極と、駆動ＩＣから出力されたアナロ
グ信号が入力される入力端子と、前記入力端子から入力
されたアナログ信号を複数の隣接する信号線から順次選
択して振り分ける選択手段と、前記選択手段と前記トラ
ンジスタとの間に配置され、前記信号線に電気的に接続
された検査用パッドと、を備えたアレイ基板の検査方法
において、前記選択手段により第１信号線を選択し、前
記入力端子、及び、前記第１信号線に隣接する第２信号
線上に配置された検査用パッドに検査用回路のプローブ
を接続し、前記入力端子から前記第１信号線にアナログ
信号を書き込み、前記第２信号線から前記検査用パッド
を介して出力される出力信号を読み取り、前記検査用パ
ッドから読み取ったアナログ信号に基づいて、前記第１
信号線と前記第２信号線との間の短絡を検査する、こと
を特徴とする。

【０００９】

【発明の実施の形態】以下、この発明のアレイ基板を備
えた表示装置、例えば多結晶シリコンＴＦＴを画素ＴＦ
Ｔとして用い有効表示領域が対角１５インチサイズの光
透過型液晶表示装置、及びこのアレイ基板に適用される
検査方法に係る一実施の形態について図面を参照して説
明する。

【００１０】図１に示すように、この液晶表示装置１
は、アレイ基板１００と、このアレイ基板１００に対し
て所定の間隔をおいて対向配置された対向基板２００
と、これらアレイ基板１００と対向基板２００との間に
挟持され配向膜（図示せず）を介して配置される液晶層
３００とを備えている。アレイ基板１００と対向基板２
００とは、その周辺に配置されるシール材４００によっ
て貼り合わせられている。

【００１１】アレイ基板１００は、行方向に沿って延出
された複数のゲート線Ｙと、列方向に沿って延出された
複数の信号線Ｘと、ゲート線Ｙと信号線Ｘとの各交差部
に設けられたスイッチング素子としての画素薄膜トラン
ジスタすなわち画素ＴＦＴ１１０と、ゲート線Ｙと信号
線Ｘとによって囲まれた各画素に対応して設けられた画
素電極１２０と、を備えている。

【００１２】画素ＴＦＴ１１０は、多結晶シリコン膜を
半導体層とする多結晶シリコンＴＦＴである。画素ＴＦ
Ｔ１１０のゲート電極は、ゲート線Ｙに接続されている
とともに、ソース電極は、信号線Ｘに接続されている。
また、画素ＴＦＴ１１０のドレイン電極は、画素電極１
２０及びこの画素電極１２０と並列に補助容量素子１３
０を構成する一方の電極に接続されている。

【００１３】ゲート線Ｙを駆動するための駆動信号を出
力するゲート線駆動手段として機能するゲート線駆動回
路１５０は、画素ＴＦＴ１１０と同一プロセスでアレイ
基板１００上に一体的に形成されている。

【００１４】信号線Ｘを駆動するための駆動信号を出力
する信号線駆動回路部１６０は、フレキシブル配線基板
上に信号線駆動用ＩＣ５１１が実装され、アレイ基板１
００と電気的に接続されるＴＣＰ５００−１、５００−
２…、５００−６と、アレイ基板１００上に画素ＴＦＴ
１１０と同一プロセスで形成された選択手段として機能
する選択回路１７０とによって構成される。

【００１５】ＴＣＰ５００−１〜６は、アレイ基板１０
０の一辺に列設され、外部回路基板としてのＰＣＢ基板
６００に接続されている。このＰＣＢ基板６００には、
外部から入力される基準クロック信号及びディジタル方
式のデータ信号に基づいて、各種制御信号及び制御信号
に同期したデータ信号を出力する制御ＩＣ、電源回路な
どが実装されている。

【００１６】ＴＣＰ５００−Ｎは、図２に示すように、
ＰＣＢ基板６００に形成された接続配線上の接続端子に
接続されるＰＣＢ側パッド５１３と、アレイ基板１００
に形成された接続配線上の接続端子に接続されるアレイ
側パッド５１５と、これらのパッド間を接続する各種配
線とを備えている。これらのＰＣＢ側パッド５１３及び
アレイ側パッド５１５は、異方性導電フィルム（ＡＣ
Ｆ）を介してそれぞれＰＣＢ基板６００及びアレイ基板
１００に電気的に接続されている。

【００１７】信号線駆動回路部１６０の信号線駆動用Ｉ
Ｃ５１１は、ＰＣＢ基板６００からの入力信号に基づい
て、データ信号をアナログ方式の映像信号として出力す
る。

【００１８】すなわち、図３に示すように、信号線駆動
用ＩＣ５１１は、シフトレジスタ５２１、データレジス
タ５２３、Ｄ／Ａコンバータ５２５などから構成されて
いる。シフトレジスタ５２１には、ＰＣＢ基板６００側
からクロック信号及び制御信号が入力される。データレ
ジスタ５２３には、ＰＣＢ基板６００側からデータ信号
が入力される。また、Ｄ／Ａコンバータ５２５には、Ｐ
ＣＢ基板６００側から基準信号が入力され、入力された
データ信号がアナログ映像信号に変換される。

【００１９】ＴＣＰ−Ｎの信号線駆動用ＩＣ５１１から
出力される各アナログ映像信号は、各水平走査期間毎に
２つの信号線に対応したアナログ映像信号を含み、これ
を時系列に出力し、これがアレイ基板１００上に形成さ
れた信号線駆動回路部１６０の選択回路１７０に入力さ
れる。

【００２０】選択回路１７０は、信号線駆動用ＩＣ５１
１からの配線に接続され、信号線駆動用ＩＣ５１１から
の各シリアルアナログ映像信号が出力される出力端子Ｏ
ＵＴ１、ＯＵＴ２…と、信号線Ｘ１、Ｘ２…の一端に設
けられた入力端子１Ａ及び１Ｂ、２Ａ及び２Ｂ…とを選
択的に接続するスイッチＳＷ１、ＳＷ２…を備えてお
り、これにより各水平走査期間で信号線駆動用ＩＣ５１
１からの２つの隣接する信号線に対応するシリアルな各
アナログ映像信号は、後述するように隣接する２つの信
号線に順次振り分けられる。

【００２１】この実施の形態では、出力端子ＯＵＴの数
は、信号線Ｘの数の半分であり、１出力端子から２本の
信号線に対して順次駆動信号を出力している。更に接続
数を低減するのであれば、出力端子ＯＵＴの数を信号線
Ｘの数の１／３あるいは１／４等にもすることは可能で
ある。

【００２２】そして、例えば、スイッチＳＷ１は、スイ
ッチ信号に基づいて、１水平走査期間内に、出力端子Ｏ
ＵＴ１と、信号線Ｘ１及びＸ２の入力端子１Ａ及び１Ｂ
とをそれぞれ所定のタイミングで順次接続する。スイッ
チＳＷ１は、スイッチ信号がＯＮのタイミングで出力端
子ＯＵＴ１と入力端子１Ａとを接続し、スイッチ信号が
ＯＦＦのタイミングで出力端子ＯＵＴ１と入力端子１Ｂ
とを接続する。

【００２３】スイッチＳＷ２も同様に、１水平走査期間
内に、出力端子ＯＵＴ２と、信号線Ｘ３及びＸ４の入力
端子２Ａ及び２Ｂとをそれぞれ所定のタイミングで接続
する。スイッチＳＷ２は、スイッチ信号がＯＮのタイミ
ングで出力端子ＯＵＴ２と入力端子２Ｂとを接続し、ス
イッチ信号がＯＦＦのタイミングで出力端子ＯＵＴ２と
入力端子２Ｂとを接続する。

【００２４】このように、ゲート線駆動回路を基板上に
一体的に形成し、信号線駆動回路を基板上に一体的に形
成した選択回路とＴＣＰ上に実装された信号線駆動用Ｉ
Ｃとで構成し、１水平走査期間内に、選択回路のスイッ
チが複数の信号線に順次駆動信号を出力することによ
り、画素を高精細化してもアレイ基板上に形成される接
続配線の数を信号線の本数分に対応して形成する必要が
なくなり、接続配線間のピッチを十分に確保できる。

【００２５】また、ゲート線駆動回路及び信号線駆動回
路をすべて基板上に形成する場合と比較して、配線長が
長くなることを防止することができ、データ信号、ある
いは映像信号の劣化を防止できるとともに、製造コスト
の増大を防止できる。

【００２６】次に、各信号線Ｘの駆動方法、すなわち各
信号線から各画素へのアナログ映像信号の書き込み方法
の一例について説明する。

【００２７】ここで、たとえば１水平走査期間の前半に
入力端子１Ａ、後半に入力端子１Ｂにそれぞれ接続され
た信号線Ｘ１及びＸ２に映像信号の書き込みを行う場合
について説明する。

【００２８】まず、１水平走査期間の前半に、スイッチ
ＳＷ１が入力端子１Ａに接続され、信号線Ｘ１にアナロ
グ映像信号が書き込まれる。信号線Ｘ１にアナログ映像
信号が保持されている状態で、１水平周期の後半に、ス
イッチＳＷ１が入力端子１Ｂに接続され、信号線Ｘ２に
アナログ映像信号が書き込まれる。

【００２９】この際、信号線Ｘ１は、信号線Ｘ２の電位
変化に伴い、信号線同士の結合容量によって、電位の変
化が生じてしまう。その結果、信号線Ｘ１では、本来、
書き込まれるべきアナログ映像信号に基づく電位と異な
る電位に変動し、表示上、問題が生じる恐れがある。

【００３０】たとえば、１垂直走査期間毎に信号線に書
き込まれる映像信号の極性すなわち正負を切り替え、ま
た隣接する信号線に正負が反転する映像信号が書き込ま
れるＶライン反転駆動の場合、一様画面を表示させる、
たとえば電圧を印加して黒表示をする場合、コモン電位
を５Ｖとすれば、正側は９Ｖ、負側は１Ｖの電圧を印加
することとなる。

【００３１】先の問題が生じた場合、信号線Ｘ１が９Ｖ
の電位を書き込まれた後、隣接する信号線Ｘ２に１Ｖを
書き込むが、信号線Ｘ１の電位が信号線Ｘ２の電位変動
により９Ｖの電位が５Ｖに近づく方向に変化することに
なる。すなわち、黒のレベルが変化し、変動が大きい場
合には、縦に階調の異なる縞が見えてしまうことにつな
がり、表示装置としての機能に重大な支障が生じる。

【００３２】そこで、この実施の形態では、信号線への
書き込み順序を所定の垂直走査期間及び水平走査期間の
少なくとも一方毎に変えることにより、電位変動を生じ
た画素を時間的あるいは空間的に分散し、これによっ
て、表示画面の階調変動を視認しづらくする。

【００３３】すなわち、図４に示すように、ｎフレーム
において、スイッチＳＷ１には、１水平走査期間の前半
でＯＮとなり、後半でＯＦＦとなるスイッチ信号が入力
される。これにより、出力端子ＯＵＴ１は、１水平走査
期間の前半に入力端子１Ａに接続され、後半に入力端子
１Ｂに接続される。また、スイッチＳＷ２には、１水平
走査期間の前半でＯＦＦとなり、後半でＯＮとなるスイ
ッチ信号が入力される。これにより、出力端子ＯＵＴ２
は、１水平走査期間の前半に入力端子２Ｂに接続され、
後半に入力端子２Ａに接続される。

【００３４】出力端子ＯＵＴ１から出力される出力信号
は、１水平走査期間の前半及び後半で反転し、前半に
は、接続された入力端子１Ａを介して信号線Ｘ１に正の
映像信号を書き込み、後半には、接続された入力端子１
Ｂを介して信号線Ｘ２に負の映像信号を書き込む。

【００３５】出力端子ＯＵＴ２から出力される出力信号
は、１水平走査期間の前半及び後半で反転し、前半に
は、接続された入力端子２Ｂを介して信号線Ｘ４に負の
映像信号を書き込み、後半には、接続された入力端子２
Ａを介して信号線Ｘ３に正の映像信号を書き込む。

【００３６】これにより、画素１には、１水平走査期間
の前半から正の映像信号が書き込まれ、画素２には、後
半から負の映像信号が書き込まれることになる。また、
画素３には、１水平走査期間の後半から正の映像信号が
書き込まれ、画素４には、前半から負の映像信号が書き
込まれることになる。

【００３７】このとき、隣接する画素の書き込み電位の
影響により、１水平走査期間の前半に書き込まれた電位
が変動する。すなわち、画素１では、画素２に電位が書
き込まれた影響により、書き込み時の９Ｖからわずかに
低下し、また、画素４では、画素３に電位が書き込まれ
た影響により、書き込み時の１Ｖからわずかに上昇す
る。

【００３８】続いて、図５に示すように、（ｎ＋１）フ
レームにおいて、スイッチＳＷ１には、１水平走査期間
の前半でＯＦＦとなり、後半でＯＮとなるスイッチ信号
が入力される。これにより、出力端子ＯＵＴ１は、１水
平走査期間の前半に入力端子１Ｂに接続され、後半に入
力端子１Ａに接続される。また、スイッチＳＷ２には、
１水平走査期間の前半でＯＮとなり、後半でＯＦＦとな
るスイッチ信号が入力される。これにより、出力端子Ｏ
ＵＴ２は、１水平走査期間の前半に入力端子２Ａに接続
され、後半に入力端子２Ｂに接続される。

【００３９】出力端子ＯＵＴ１から出力される出力信号
は、１水平走査期間の前半及び後半で反転し、前半に
は、接続された入力端子１Ｂを介して信号線Ｘ２に正の
映像信号を書き込み、後半には、接続された入力端子１
Ａを介して信号線Ｘ１に負の映像信号を書き込む。

【００４０】出力端子ＯＵＴ２から出力される出力信号
は、１水平走査期間の前半及び後半で反転し、前半に
は、接続された入力端子２Ａを介して信号線Ｘ３に負の
映像信号を書き込み、後半には、接続された入力端子２
Ｂを介して信号線Ｘ４に正の映像信号を書き込む。

【００４１】これにより、画素１には、１水平走査期間
の後半から負の映像信号が書き込まれ、画素２には、前
半から正の映像信号が書き込まれることになる。また、
画素３には、１水平走査期間の前半から負の映像信号が
書き込まれ、画素４には、後半から正の映像信号が書き
込まれることになる。

【００４２】このとき、画素２では、画素１に電位が書
き込まれた影響により、書き込み時の９Ｖからわずかに
低下し、また、画素３では、画素４に電位が書き込まれ
た影響により、書き込み時の１Ｖからわずかに上昇す
る。

【００４３】このように、ｎフレームにおいて、画素１
及び画素４の電位がそれぞれコモン電位に近い方向にず
れ、画素２及び画素３と比較して、黒レベルが薄くな
る。また、（ｎ＋１）フレームにおいて、画素２及び画
素３の電位がそれぞれコモン電位に近い方向にずれ、画
素１及び画素４と比較して、黒レベルが薄くなる。

【００４４】表示画面上の他の部分についても同様に動
作するため、この場合、信号線Ｘ１に接続された画素列
及び信号線Ｘ２に接続された画素列、あるいは、信号線
Ｘ３に接続された画素列及び信号線Ｘ４に接続された画
素列の黒レベルが交互に薄くなる。この結果、表示画面
全体として、表示が薄くなる部分が平均化されることに
なり、電位変動の影響による表示の変動を視認しづらく
することが可能となる。

【００４５】したがって、信号線駆動用ＩＣの出力端子
数が信号線の本数より少ないため、信号線駆動用ＩＣの
個数を低減することが可能となり、コストを低減できる
とともに、信号線駆動用ＩＣの個数を低減しても、画面
の表示品位を低下させることなく表示させることが可能
となる。

【００４６】上述した実施の形態では、信号線の選択周
期を１垂直走査期間毎としたが、１水平走査期間毎でも
同様の作用が生じ、電位が変動する画素を市松状に分散
することができる。また、１水平走査期間毎且つ１垂直
走査期間毎に信号線の選択周期を変更しても良い。この
場合、市松状の配列が垂直走査期間毎に入れ替わること
になり、一層電位変動を生じた画素を平均化できる。

【００４７】同様に、信号線の選択周期を１水平走査期
間や１垂直走査期間に限らず、複数周期で実行しても良
い。例えば、信号線の選択周期を１水平走査期間毎且つ
２垂直走査期間毎に変更しても良い。すなわち、上述し
た実施の形態では、ある画素に注目した場合、電位変動
が特定の極性の映像信号を書き込む際に生じるという偏
りがあったが、この場合には、極性に関しても順に入れ
替わるため、偏りの発生を抑制できる。

【００４８】上述した実施の形態では、図１に示したＴ
ＣＰ５００−１〜６は、すべて同一であり、図２に示し
たように構成されている。すなわち、各ＴＣＰ５００−
ＮのＰＣＢパッド５１３及びアレイパッド５１５に対応
したＰＣＢ基板６００上及びアレイ基板１００上の接続
配線数及び接続配線間のピッチは、それぞれ同一であ
る。

【００４９】このＴＣＰ５００−Ｎは、信号線駆動用Ｉ
Ｃ５１１にＰＣＢ基板６００からの入力信号に対応して
設けられた入力信号用配線群５３１、信号線駆動用ＩＣ
５１１からの出力信号に対応して設けられた出力信号用
配線群５３３、液晶表示装置用の電源配線、選択回路１
７０のスイッチＳＷ用の電源配線及びスイッチ信号（制
御信号）用配線などの各種配線群５３５および５３７を
備えている。

【００５０】図２に示すように、信号線駆動用ＩＣ５１
１への入力信号用配線群５３１及び出力信号用配線群５
３３は、略等しい本数に分配された各種配線群５３５と
５３７との間に配置されている。

【００５１】アレイ基板１００の両端に配置されたＴＣ
Ｐ５００−１及び５００−６は、アレイ基板１００の両
端に設けられたゲート線駆動回路１５０に対応して、各
種配線群５３５及び５３７に、ゲート線駆動回路１５０
用の電源配線及び制御信号用配線を備えている。もちろ
ん、ゲート線駆動回路１５０がアレイ基板の一端のみに
設けられた場合には、これに対応して一方のＴＣＰ５０
０−１または５００−６のみに、ゲート線駆動回路１５
０用の電源配線及び制御信号用配線を備えればよい。

【００５２】このように、ＴＣＰ上にゲート線駆動回路
用の電源配線及び制御信号用配線や、選択回路のスイッ
チ用の電源配線及びスイッチ信号用配線、液晶表示装置
用の電源配線などを、信号線駆動用ＩＣの入出力信号用
配線とともに形成することにより、別途の配線部材を用
意する必要がなくなり、コストを低減することが可能と
なる。

【００５３】なお、上述した実施の形態では、ＴＣＰ５
００−１〜６をすべて同一としたが、ＴＣＰ５００−１
及び５００−６と、ＴＣＰ５００−２〜５００−５とを
異なる構成としてもよい。すなわち、ＴＣＰ５００−２
〜５００−５のアレイパッド５１５に対応したアレイ基
板１００上の接続配線数は、ＴＣＰ５００−１及び５０
０−６に比べて少ない。このため、ＴＣＰ５００−２〜
５００−５は、接続配線間のピッチをより拡大できる。

【００５４】より具体的には、ＴＣＰ５００−１及び５
００−６は、図２に示すような構造であって、信号線駆
動用ＩＣ５１１にＰＣＢ基板６００からの入力信号に対
応して設けられた入力信号用配線群５３１、信号線駆動
用ＩＣ５１１からの出力信号に対応して設けられた出力
信号用配線群５３３、液晶表示装置用の電源配線、選択
回路１７０のスイッチＳＷ用の電源配線及びスイッチ信
号（制御信号）用配線、ゲート線駆動回路１５０用の電
源配線及び制御信号用配線などの各種配線群５３５およ
び５３７を備えている。

【００５５】図２に示すように、信号線駆動用ＩＣ５１
１への入力信号用配線群５３１及び出力信号用配線群５
３３は、略等しい本数に分配された各種配線群５３５と
５３７との間に配置されている。

【００５６】ＴＣＰ５００−２〜５００−５は、図６に
示すような構造であって、信号線駆動用ＩＣ５１１にＰ
ＣＢ基板６００からの入力信号に対応して設けられた入
力信号用配線群５３１、信号線駆動用ＩＣ５１１からの
出力信号に対応して設けられた出力信号用配線群５３
３、液晶表示装置用の電源配線、選択回路１７０のスイ
ッチＳＷ用の電源配線及びスイッチ信号（制御信号）用
配線などの各種配線群５４１および５４３を備えてい
る。

【００５７】図６に示すように、信号線駆動用ＩＣ５１
１への入力信号用配線群５３１及び出力信号用配線群５
３３は、略等しい本数に分配された各種配線群５４１と
５４３との間に配置されている。

【００５８】図２に示したＴＣＰにおける各種配線群５
３５及び５３７の本数は、２０〜４０本程度であるのに
対して、図６に示したＴＣＰにおける各種配線群５４１
及び５４３の本数は、５〜２０本程度である。

【００５９】図７に示すように、アレイ基板１００の一
端側に、ＴＣＰ５００−１が接続される。アレイ基板１
００は、その一辺に沿って、ＴＣＰ５００−１のアレイ
パッド５１５が接続される接続パッド群ＰＤを備えてい
る。これらの接続パッド群ＰＤの中央部には、信号線駆
動用ＩＣ５１１からの出力信号、スイッチ信号、スイッ
チの電源を選択回路１７０に入力するためのパッドが設
けられている。

【００６０】接続パッド群ＰＤの一端側には、主にゲー
ト線駆動回路１５０に電源及び制御信号を入力するため
のパッドが設けられている。これらのパッドから供給さ
れる制御信号としては、例えば、ゲート線駆動回路１５
０がシフトレジスタで構成されている場合、クロック信
号やスタート信号、リセット信号などである。また、こ
れらのパッドからは、必要に応じて液晶表示装置の電源
が供給されても良い。

【００６１】図８に示すように、アレイ基板１００の一
辺に沿った中央部には、ＴＣＰ５００−２〜５００−５
が接続される。アレイ基板１００は、その一辺に沿っ
て、ＴＣＰ５００−２〜５００−５のアレイパッド５１
５が接続される接続パッド群ＰＤを備えている。これら
の接続パッド群ＰＤには、信号線駆動用ＩＣ５１１から
の出力信号、スイッチ信号、スイッチの電源を選択回路
１７０に入力するためのパッドが設けられている。

【００６２】図９に示すように、アレイ基板１００の他
端側に、ＴＣＰ５００−６が接続される。アレイ基板１
００は、その一辺に沿って、ＴＣＰ５００−６のアレイ
パッド５１５が接続される接続パッド群ＰＤを備えてい
る。これらの接続パッド群ＰＤの中央部には、信号線駆
動用ＩＣ５１１からの出力信号、スイッチ信号、スイッ
チの電源を選択回路１７０に入力するためのパッドが設
けられている。

【００６３】接続パッド群ＰＤの他端側には、主にゲー
ト線駆動回路１５０に電源及び制御信号を入力するため
のパッドが設けられている。また、これらのパッドから
は、必要に応じて液晶表示装置の電源が供給されても良
い。

【００６４】以上の構成により、ＴＣＰ５００−２〜５
００−５は、信号線駆動ＩＣからの出力信号が入力され
る配線の他、選択回路１７０のスイッチＳＷ用の電源及
びスイッチ信号を入力するための配線のみで良く、ＴＣ
Ｐ５００−１及び５００−６と比べて接続すべき配線の
数を削減することができる。このため、各配線の一端に
設けられたパッドのピッチを拡大することができる。こ
れにより、信頼性を損なうことなく、高精細化を図るこ
とが可能である。

【００６５】次に、上述したような表示装置において、
アレイ基板１００の信号線Ｘ（１、２、３…）の短絡を
検査する第１の検査方法について説明する。

【００６６】図１０に示すように、まず、アレイ基板１
００に検査用回路９００を接続する。この検査用回路９
００は、内部の各回路やスイッチを制御するＣＰＵ９０
１と、信号線にアナログ信号を書き込む書込回路９０２
と、信号線から出力される信号を読み取る読取回路９０
３と、接続パッドＰＤ（１、２、３…）にそれぞれ接続
されるプローブＰＲ（１、２）とを備えている。

【００６７】検査用回路９００のＣＰＵ９０１は、書込
回路９０２、読取回路９０３、及びアレイ基板１００の
選択回路１７０に対してそれぞれ所定のタイミングで制
御信号を出力する。

【００６８】一方、アレイ基板１００側は、信号線上に
おいて、選択回路１７０のスイッチＳＷ（１、２、…）
と、このスイッチに最も近い画素トランジスタ１１０Ｎ
との間に配置された検査用パッドＰＤ１Ｂ（２Ｂ、３
Ｂ、…）を備えている。すなわち、この検査用パッドＰ
Ｄ１Ｂは、信号線Ｘ２に電気的に接続されているととも
に、選択回路１７０に含まれるスイッチＳＷ１の入力端
子１Ｂと、画素トランジスタ１１０Ｎとの間に配置され
ている。

【００６９】同様に、他の検査用パッドＰＤ２Ｂ…も、
例えば偶数番目の信号線Ｘ２ｎ（ｎ＝１、２、…）上に
おける選択回路１７０のスイッチと、このスイッチに最
も近い画素トランジスタとの間に配置されている。

【００７０】まず、互いに隣接する第１信号線Ｘ１と第
２信号線Ｘ２との短絡を検査する検査方法について説明
する。これら第１信号線Ｘ１及び第２信号線Ｘ２は、選
択回路１７０の同一スイッチＳＷ１によって選択され、
同一の接続パッドＰＤ１を介してアナログ信号の書き込
み及び読み取りを行う。

【００７１】すなわち、図１０に示すように、第１プロ
−ブＰＲ１を接続パッドＰＤ１Ａに接続し、第２プロー
ブＰＲ２を検査用パッドＰＤ１Ｂに接続する。

【００７２】そして、検査用回路９００のＣＰＵ９０１
は、選択回路１７０に対して、スイッチＳＷ１の出力端
子ＯＵＴ１を第１信号線Ｘ１の入力端子１Ａに接続する
ような制御信号を出力する。

【００７３】そして、ＣＰＵ９０１は、書込回路９０２
を制御して、第１プローブＰＲ１を介して第１信号線Ｘ
１に所定のアナログ信号を書き込む。

【００７４】続いて、ＣＰＵ９０１は、読取回路９０３
を制御して、第２プローブＰＲ２を介して第２信号線Ｘ
２からの出力信号を読み取る。

【００７５】ＣＰＵ９０１は、第２信号線Ｘ２から所定
のアナログ信号を検出した場合に、第１信号線Ｘ１と第
２信号線Ｘ２とが短絡していると判断し、第２信号線Ｘ
２から信号を検出しなかった場合に、第１信号線Ｘ１と
第２信号線Ｘ２との間に短絡が生じていないものと判断
する。

【００７６】次に、互いに隣接する第２信号線Ｘ２と第
３信号線Ｘ３との短絡を検査する検査方法について説明
する。これら第２信号線Ｘ２及び第３信号線Ｘ３は、そ
れぞれ選択回路１７０の異なるスイッチ、すなわちスイ
ッチＳＷ１及びＳＷ２によって選択され、それぞれのス
イッチＳＷ１及びＳＷ２に接続された接続パッドＰＤ１
Ａ及びＰＤ２Ａを介してアナログ信号の書き込み及び読
み取りを行う。

【００７７】このとき、第１プローブＰＲ１は、接続パ
ッドＰＤ２Ａに接続されている。

【００７８】すなわち、ＣＰＵ９０１は、選択回路１７
０に対して、スイッチＳＷ２の出力端子ＯＵＴ２を第３
信号線Ｘ３の入力端子２Ａに接続するような制御信号を
出力する。

【００７９】そして、ＣＰＵ９０１は、書込回路９０２
を制御して、第１プローブＰＲ１を介して第３信号線Ｘ
３に所定のアナログ信号を書き込む。

【００８０】続いて、ＣＰＵ９０１は、読取回路９０３
を制御して、第２プローブＰＲ２を介して第２信号線Ｘ
２からの出力信号を読み取る。

【００８１】ＣＰＵ９０１は、第２信号線Ｘ２から所定
のアナログ信号を検出した場合に、第２信号線Ｘ２と第
３信号線Ｘ３とが短絡していると判断し、第２信号線Ｘ
２から信号を検出しなかった場合に、第２信号線Ｘ２と
第３信号線Ｘ３との間に短絡が生じていないものと判断
する。

【００８２】以下、同様にして、互いに隣接する２本の
信号線をペアとし、検査用回路の一方のプローブを接続
パッドに接続するとともに他方のプローブを信号線上に
設けられた検査用パッドに接続し、一方のプローブに接
続された接続パッドと一方の信号線とを電気的に接続し
た状態で、この一方の信号線に対してアナログ信号を書
き込み、検査用パッドに電気的に接続された他方の信号
線からの出力信号を読み取ることにより、ペアの信号線
間の短絡を検出することが可能となる。

【００８３】このように、接続パッドの一部またはすべ
てを検査用パッドとして利用することで、検査用のパッ
ドの数の増大を抑えることが可能となり、画素を高精細
化した場合であってもパッドを配置するスペースの確保
が容易となるとともに、多結晶シリコンＴＦＴを用いた
利点を有効に活用することが可能となる。

【００８４】また、プローブの数の増大も抑えることが
でき、あるいはプローブの間隔を十分に広くとることが
できるため、コストアップすることなくメンテナンスが
容易な検査用回路を提供することが可能となる。

【００８５】次に、上述したような表示装置において、
アレイ基板１００の信号線Ｘ（１、２、３…）の短絡を
検査する第２の検査方法について説明する。

【００８６】図１１に示すように、まず、アレイ基板１
００に検査用回路９００を接続する。この検査用回路９
００は、内部の各回路やスイッチを制御するＣＰＵ９０
１と、信号線にアナログ信号を書き込む書込回路９０２
と、信号線から出力される信号を読み取る読取回路９０
３と、接続パッドＰＤ（１、２、３…）にそれぞれ接続
されるプローブＰＲ（１、２、３）と、第２プローブＰ
Ｒ２または第３プローブＰＲ３を切り換える切換回路９
０４とを備えている。

【００８７】検査用回路９００のＣＰＵ９０１は、書込
回路９０２、読取回路９０３、切換回路９０４、及びア
レイ基板１００の選択回路１７０に対してそれぞれ所定
のタイミングで制御信号を出力する。

【００８８】一方、アレイ基板１００側においては、選
択回路１７０のスイッチＳＷ（１、２、…）は、１つの
出力端子ＯＵＴ１に対して、３本の信号線Ｘ１、Ｘ２、
Ｘ３にそれぞれ対応する入力端子１Ａ、１Ｂ、１Ｃを選
択可能に形成されている。また、アレイ基板１００は、
信号線上において、選択回路１７０のスイッチＳＷ
（１、２、…）と、このスイッチに最も近い画素トラン
ジスタ１１０Ｎとの間に配置された検査用パッドＰＤ１
Ｂ、ＰＤ１Ｃ（ＰＤ２Ｂ、ＰＤ２Ｃ、…）を備えてい
る。

【００８９】まず、互いに隣接する第１信号線Ｘ１と第
２信号線Ｘ２との短絡を検査する検査方法について説明
する。これら第１信号線Ｘ１及び第２信号線Ｘ２は、選
択回路１７０の同一スイッチＳＷ１によって選択され、
同一の接続パッドＰＤ１Ａを介してアナログ信号の書き
込み及び読み取りを行う。

【００９０】すなわち、図１１に示すように、第１プロ
−ブＰＲ１を接続パッドＰＤ１Ａに接続し、第２プロー
ブＰＲ２を検査用パッドＰＤ１Ｃに接続する。また、第
３プローブＰＲ３を接続パッドＰＤ１Ｂに接続する。

【００９１】そして、検査用回路９００のＣＰＵ９０１
は、選択回路１７０に対して、スイッチＳＷ１の出力端
子ＯＵＴ１を第１信号線Ｘ１の入力端子１Ａに接続する
ような制御信号を出力する。また、ＣＰＵ９０１は、切
換回路９０４に対して第３プローブＰＲ３を選択するよ
うな制御信号を出力する。

【００９２】そして、ＣＰＵ９０１は、書込回路９０２
を制御して、第１プローブＰＲ１を介して第１信号線Ｘ
１に所定のアナログ信号を書き込む。

【００９３】続いて、ＣＰＵ９０１は、読取回路９０３
を制御して、第３プローブＰＲ３を介して第２信号線Ｘ
２からの出力信号を読み取る。

【００９４】ＣＰＵ９０１は、第２信号線Ｘ２から所定
のアナログ信号を検出した場合に、第１信号線Ｘ１と第
２信号線Ｘ２とが短絡していると判断し、第２信号線Ｘ
２から信号を検出しなかった場合に、第１信号線Ｘ１と
第２信号線Ｘ２との間に短絡が生じていないものと判断
する。

【００９５】次に、互いに隣接する第２信号線Ｘ２と第
３信号線Ｘ３との短絡を検査する検査方法について説明
する。これら第２信号線Ｘ２及び第３信号線Ｘ３は、選
択回路１７０の同一スイッチＳＷ１によって選択され、
同一の接続パッドＰＤ１Ａを介してアナログ信号の書き
込み及び読み取りを行う。

【００９６】すなわち、ＣＰＵ９０１は、選択回路１７
０に対して、スイッチＳＷ１の出力端子ＯＵＴ１を第２
信号線Ｘ２の入力端子１Ｂに接続するような制御信号を
出力する。また、ＣＰＵ９０１は、切換回路９０４に対
して第２プローブＰＲ２を選択するような制御信号を出
力する。

【００９７】そして、ＣＰＵ９０１は、書込回路９０２
を制御して、第１プローブＰＲ１を介して第２信号線Ｘ
２に所定のアナログ信号を書き込む。

【００９８】続いて、ＣＰＵ９０１は、読取回路９０３
を制御して、第２プローブＰＲ２を介して第３信号線Ｘ
３からの出力信号を読み取る。

【００９９】ＣＰＵ９０１は、第３信号線Ｘ３から所定
のアナログ信号を検出した場合に、第２信号線Ｘ２と第
３信号線Ｘ３とが短絡していると判断し、第３信号線Ｘ
３から信号を検出しなかった場合に、第２信号線Ｘ２と
第３信号線Ｘ３との間に短絡が生じていないものと判断
する。

【０１００】次に、互いに隣接する第３信号線Ｘ３と第
４信号線Ｘ４との短絡を検査する検査方法について説明
する。これら第３信号線Ｘ３及び第４信号線Ｘ４は、そ
れぞれ選択回路１７０の異なるスイッチ、すなわちスイ
ッチＳＷ１及びＳＷ２によって選択され、それぞれのス
イッチＳＷ１及びＳＷ２に接続された接続パッドＰＤ１
Ａ及びＰＤ２Ａを介してアナログ信号の書き込み及び読
み取りを行う。

【０１０１】このとき、第１プローブＰＲ１は、接続パ
ッドＰＤ２Ａに接続されている。

【０１０２】すなわち、ＣＰＵ９０１は、選択回路１７
０に対して、スイッチＳＷ２の出力端子ＯＵＴ２を第４
信号線Ｘ４の入力端子２Ａに接続するような制御信号を
出力する。また、ＣＰＵ９０１は、切換回路９０４に対
して第２プローブＰＲ２を選択するような制御信号を出
力する。

【０１０３】そして、ＣＰＵ９０１は、書込回路９０２
を制御して、第１プローブＰＲ１を介して第４信号線Ｘ
４に所定のアナログ信号を書き込む。

【０１０４】続いて、ＣＰＵ９０１は、読取回路９０３
を制御して、第２プローブＰＲ２を介して第３信号線Ｘ
３からの出力信号を読み取る。

【０１０５】ＣＰＵ９０１は、第３信号線Ｘ３から所定
のアナログ信号を検出した場合に、第３信号線Ｘ３と第
４信号線Ｘ４とが短絡していると判断し、第３信号線Ｘ
３から信号を検出しなかった場合に、第３信号線Ｘ３と
第４信号線Ｘ４との間に短絡が生じていないものと判断
する。

【０１０６】以下、同様にして、互いに隣接する２本の
信号線をペアとし、検査用回路の一方のプローブを接続
パッドに接続するとともに他方のプローブを信号線上に
設けられた検査用パッドに接続し、一方のプローブに接
続された接続パッドと一方の信号線とを電気的に接続し
た状態で、この一方の信号線に対してアナログ信号を書
き込み、検査用パッドに電気的に接続された他方の信号
線からの出力信号を読み取ることにより、ペアの信号線
間の短絡を検出することが可能となる。

【０１０７】これにより、上述した第１の検査方法と同
様の作用効果を得ることが可能となる。

【０１０８】次に、上述したような表示装置において、
アレイ基板１００の信号線Ｘ（１、２、３…）の短絡を
検査する第３の検査方法について説明する。この第３の
検査方法では、各信号線上に検査用パッドを設け、互い
に隣接する信号線間の短絡を検査するとともに、選択回
路に含まれるスイッチの動作も同時に検査する。

【０１０９】図１２に示すように、まず、アレイ基板１
００に検査用回路９００を接続する。この検査用回路９
００は、内部の各回路やスイッチを制御するＣＰＵ９０
１と、信号線にアナログ信号を書き込む書込回路９０２
と、信号線から出力される信号を読み取る読取回路９０
３と、接続パッドＰＤ（１、２、３…）にそれぞれ接続
されるプローブＰＲ（１、２、３）と、第２プローブＰ
Ｒ２または第３プローブＰＲ３を切り換える切換回路９
０４とを備えている。

【０１１０】検査用回路９００のＣＰＵ９０１は、書込
回路９０２、読取回路９０３、切換回路９０４、及びア
レイ基板１００の選択回路１７０に対してそれぞれ所定
のタイミングで制御信号を出力する。

【０１１１】一方、アレイ基板１００側においては、選
択回路１７０のスイッチＳＷ（１、２、…）は、１つの
出力端子ＯＵＴ１に対して、２本の信号線Ｘ１、Ｘ２に
それぞれ対応する入力端子１Ａ、１Ｂを選択可能に形成
されている。また、アレイ基板１００は、信号線上にお
いて、選択回路１７０のスイッチＳＷ（１、２、…）
と、このスイッチに最も近い画素トランジスタ１１０Ｎ
との間に配置された検査用パッドＰＤ１Ｂ、ＰＤ１Ｃ
（ＰＤ２Ｂ、ＰＤ２Ｃ、…）を備えている。この検査用
パッドＰＤ１Ｂ、ＰＤ１Ｃは、各信号線にそれぞれ電気
的に接続されている。

【０１１２】まず、互いに隣接する第１信号線Ｘ１と第
２信号線Ｘ２とを選択可能なスイッチＳＷ１の動作を検
査する検査方法について説明する。これら第１信号線Ｘ
１及び第２信号線Ｘ２は、選択回路１７０の同一スイッ
チＳＷ１によって選択され、同一の接続パッドＰＤ１Ａ
を介してアナログ信号の書き込み及び読み取りを行う。

【０１１３】すなわち、図１２に示すように、第１プロ
−ブＰＲ１を接続パッドＰＤ１Ａに接続し、第２プロー
ブＰＲ２を検査用パッドＰＤ１Ｃに接続する。また、第
３プローブＰＲ３を接続パッドＰＤ１Ｂに接続する。

【０１１４】そして、検査用回路９００のＣＰＵ９０１
は、選択回路１７０に対して、スイッチＳＷ１の出力端
子ＯＵＴ１を第１信号線Ｘ１の入力端子１Ａに接続する
ような制御信号を出力する。また、ＣＰＵ９０１は、切
換回路９０４に対して第３プローブＰＲ３を選択するよ
うな制御信号を出力する。

【０１１５】そして、ＣＰＵ９０１は、書込回路９０２
を制御して、第１プローブＰＲ１を介して第１信号線Ｘ
１に接続された接続パッドＰＤ１Ａから所定のアナログ
信号を書き込む。

【０１１６】続いて、ＣＰＵ９０１は、読取回路９０３
を制御して、第３プローブＰＲ３を介して第１信号線Ｘ
１上の検査用パッドＰＤ１Ｂからの出力信号を読み取
る。

【０１１７】ＣＰＵ９０１は、検査用パッドＰＤ１Ｂか
ら所定のアナログ信号を検出した場合に、選択回路１７
０におけるスイッチＳＷ１が正常に動作していると判断
し、検査用パッドＰＤ１Ｂから信号を検出しなかった場
合に、スイッチＳＷ１が異常であると判断する。

【０１１８】次に、互いに隣接する第１信号線Ｘ１と第
２信号線Ｘ２との短絡を検査する検査方法について説明
する。

【０１１９】すなわち、検査用回路９００のＣＰＵ９０
１は、選択回路１７０に対して、スイッチＳＷ１の出力
端子ＯＵＴ１を第１信号線Ｘ１の入力端子１Ａに接続す
るような制御信号を出力する。また、ＣＰＵ９０１は、
切換回路９０４に対して第２プローブＰＲ２を選択する
ような制御信号を出力する。

【０１２０】そして、ＣＰＵ９０１は、書込回路９０２
を制御して、第１プローブＰＲ１を介して第１信号線Ｘ
１に所定のアナログ信号を書き込む。

【０１２１】続いて、ＣＰＵ９０１は、読取回路９０３
を制御して、第２プローブＰＲ２を介して第２信号線Ｘ
２からの出力信号を読み取る。

【０１２２】ＣＰＵ９０１は、第２信号線Ｘ２から所定
のアナログ信号を検出した場合に、第１信号線Ｘ１と第
２信号線Ｘ２とが短絡していると判断し、第２信号線Ｘ
２から信号を検出しなかった場合に、第１信号線Ｘ１と
第２信号線Ｘ２との間に短絡が生じていないものと判断
する。

【０１２３】次に、互いに隣接する第２信号線Ｘ２と第
３信号線Ｘ３との短絡を検査する検査方法について説明
する。これら第２信号線Ｘ２及び第３信号線Ｘ３は、そ
れぞれ選択回路１７０の異なるスイッチ、すなわちスイ
ッチＳＷ１及びＳＷ２によって選択され、それぞれのス
イッチＳＷ１及びＳＷ２に接続された接続パッドＰＤ１
Ａ及びＰＤ２Ａを介してアナログ信号の書き込み及び読
み取りを行う。

【０１２４】このとき、第１プローブＰＲ１は、接続パ
ッドＰＤ２Ａに接続されている。

【０１２５】すなわち、ＣＰＵ９０１は、選択回路１７
０に対して、スイッチＳＷ２の出力端子ＯＵＴ２を第３
信号線Ｘ３の入力端子２Ａに接続するような制御信号を
出力する。また、ＣＰＵ９０１は、切換回路９０４に対
して第２プローブＰＲ２を選択するような制御信号を出
力する。

【０１２６】そして、ＣＰＵ９０１は、書込回路９０２
を制御して、第１プローブＰＲ１を介して第３信号線Ｘ
３に所定のアナログ信号を書き込む。

【０１２７】続いて、ＣＰＵ９０１は、読取回路９０３
を制御して、第２プローブＰＲ２を介して第２信号線Ｘ
２からの出力信号を読み取る。

【０１２８】ＣＰＵ９０１は、第２信号線Ｘ２から所定
のアナログ信号を検出した場合に、第２信号線Ｘ２と第
３信号線Ｘ３とが短絡していると判断し、第２信号線Ｘ
２から信号を検出しなかった場合に、第２信号線Ｘ２と
第３信号線Ｘ３との間に短絡が生じていないものと判断
する。

【０１２９】以下、同様にして、互いに隣接する２本の
信号線をペアとし、検査用回路の一方のプローブを接続
パッドに接続するとともに他方のプローブを信号線上に
設けられた検査用パッドに接続し、一方のプローブに接
続された接続パッドと一方の信号線とを電気的に接続し
た状態で、この一方の信号線に対してアナログ信号を書
き込み、検査用パッドに電気的に接続された他方の信号
線からの出力信号を読み取ることにより、ペアの信号線
間の短絡を検出することが可能となる。

【０１３０】また、同様にして、選択回路に含まれるス
イッチを動作させ、このスイッチを挟む接続パッドと検
査用パッドとの間で信号の書き込み及び読み取りを行う
ことにより、新たにパッドを用意すること無しに、スイ
ッチの動作を検査することが可能となる。

【０１３１】

【発明の効果】以上説明したように、この発明によれ
ば、画素の高精細化が可能な表示装置の短絡を検査する
検査方法であって、検査用回路の測定精度を低減するこ
となくコストを低減できるアレイ基板およびこのアレイ
基板に適用される検査方法を提供するができる。

【図面の簡単な説明】

【図１】図１は、この発明のアレイ基板を備えた表示装
置の一実施の形態に係る液晶表示装置の構成を概略的に
示す図である。

【図２】図２は、図１に示した液晶表示装置の一辺に設
けられるＴＣＰの構成を概略的に示す図である。

【図３】図３は、図１に示した液晶表示装置の信号線駆
動回路の構成を概略的に示す図である。

【図４】図４は、図１に示した液晶表示装置の各画素に
データ信号を書き込む際のタイミングチャートを示す図
である。

【図５】図５は、図１に示した液晶表示装置の各画素に
データ信号を書き込む際のタイミングチャートを示す図
である。

【図６】図６は、図１に示した液晶表示装置の一辺に設
けられるＴＣＰの構成を概略的に示す図である。

【図７】図７は、図１に示した液晶表示装置のアレイ基
板の一端側に設けられた配線パッドの構成を概略的に示
す図である。

【図８】図８は、図１に示した液晶表示装置のアレイ基
板の中央部に設けられた配線パッドの構成を概略的に示
す図である。

【図９】図９は、図１に示した液晶表示装置のアレイ基
板の他端側に設けられた配線パッドの構成を概略的に示
す図である。

【図１０】図１０は、この発明のアレイ基板の検査方法
における２信号線間の短絡を検査する第１の検査方法を
説明するための回路構成を概略的に示す図である。

【図１１】図１１は、この発明のアレイ基板の検査方法
における２信号線間の短絡を検査する第２の検査方法を
説明するための回路構成を概略的に示す図である。

【図１２】図１２は、この発明のアレイ基板の検査方法
における２信号線間の短絡を検査する第３の検査方法を
説明するための回路構成を概略的に示す図である。

【符号の説明】

１…液晶表示装置 １００…アレイ基板 １１０…多結晶シリコン薄膜トランジスタ １５０…ゲート線駆動回路 １６０…信号線駆動回路 １７０…選択回路 ２００…対向基板 ３００…液晶層 ５１１…信号線駆動用ＩＣ ９００…検査用回路 ９０１…ＣＰＵ ９０２…書込回路 ９０３…読取回路 ９０４…切換回路 Ｘ（１、２、…）…信号線 ＰＤ（１Ａ、２Ａ、…）…接続パッド ＰＤ（１Ｂ、２Ｂ、…）…検査用パッド ＰＤ（１Ｃ、２Ｃ、…）…検査用パッド ＰＲ（１、２、３…）…プローブ ＳＷ（１、２、…）…スイッチ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/00 ３５２ Ｇ０９Ｇ 3/36 Ｇ０９Ｇ 3/36 Ｇ０２Ｆ 1/136 ５００

Claims (7)

【特許請求の範囲】
1. 【請求項１】基板上に互いに直交して配列された複数の
   ゲート線及び複数の信号線と、 ゲート線と信号線とのそれぞれの交差部に配置されたト
   ランジスタと、 各トランジスタに接続された画素電極と、 駆動ＩＣから出力されたアナログ信号が入力される入力
   端子と、 前記入力端子から入力されたアナログ信号を複数の隣接
   する信号線から順次選択して振り分ける選択手段と、 前記選択手段と前記トランジスタとの間に配置され、前
   記信号線に電気的に接続された検査用パッドと、 を備えたことを特徴とするアレイ基板。
2. 【請求項２】１つの前記選択手段によって選択される前
   記信号線の数をＮとしたとき、前記検査用パッドの数
   は、（Ｎ−１）であることを特徴とする請求項１に記載
   のアレイ基板。
3. 【請求項３】前記選択手段は、前記信号線を所定数の信
   号線から成る複数の信号線群に区分し、各前記信号線群
   毎に対応するアナログ信号を入力し、前記アナログ信号
   を各前記信号線群の対応する信号線に順次振り分ける、 ことを特徴とする請求項１に記載のアレイ基板。
4. 【請求項４】前記アレイ基板は、前記ゲート線に駆動信
   号を供給するゲート線駆動手段を一体的に含むことを特
   徴とする請求項１に記載のアレイ基板。
5. 【請求項５】基板上に互いに直交して配列された複数の
   ゲート線及び複数の信号線と、 ゲート線と信号線とのそれぞれの交差部に配置されたト
   ランジスタと、 各トランジスタに接続された画素電極と、 駆動ＩＣから出力されたアナログ信号が入力される入力
   端子と、 前記入力端子から入力されたアナログ信号を複数の隣接
   する信号線から順次選択して振り分ける選択手段と、 前記選択手段と前記トランジスタとの間に配置され、前
   記信号線に電気的に接続された検査用パッドと、 を備えたアレイ基板の検査方法において、 互いに隣接する第１信号線及び第２信号線のそれぞれに
   配置された前記検査用パッドに検査用回路のプローブを
   接続し、 前記第１信号線上の第１検査用パッドから前記第１信号
   線にアナログ信号を書き込み、 前記第２信号線から前記第２信号線上の第２検査用パッ
   ドを介して出力される出力信号を読み取り、 前記第２検査用パッドから読み取った出力信号に基づい
   て、前記第１信号線と前記第２信号線との間の短絡を検
   査する、 ことを特徴とする検査方法。
6. 【請求項６】基板上に互いに直交して配列された複数の
   ゲート線及び複数の信号線と、 ゲート線と信号線とのそれぞれの交差部に配置されたト
   ランジスタと、 各トランジスタに接続された画素電極と、 駆動ＩＣから出力されたアナログ信号が入力される入力
   端子と、 前記入力端子から入力されたアナログ信号を複数の隣接
   する信号線から順次選択して振り分ける選択手段と、 前記選択手段と前記トランジスタとの間に配置され、前
   記信号線に電気的に接続された検査用パッドと、 を備えたアレイ基板の検査方法において、 前記選択手段により第１信号線を選択し、 前記入力端子、及び、前記第１信号線に隣接する第２信
   号線上に配置された検査用パッドに検査用回路のプロー
   ブを接続し、 前記入力端子から前記第１信号線にアナログ信号を書き
   込み、 前記第２信号線から前記検査用パッドを介して出力され
   る出力信号を読み取り、 前記検査用パッドから読み取ったアナログ信号に基づい
   て、前記第１信号線と前記第２信号線との間の短絡を検
   査する、 ことを特徴とする検査方法。
7. 【請求項７】前記検査用回路は、前記選択手段に対して
   前記第１信号線を選択する選択信号を出力することを特
   徴とする請求項６に記載のアレイ基板の検査方法。