JP2000216338A - 電源電圧制御装置 - Google Patents
電源電圧制御装置Info
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Abstract
また電源電圧が最適値に収束するまでの時間を短縮でき
る電源電圧制御装置を提供する。 【解決手段】半導体回路11のクリティカルパスと等価
な電源電圧−遅延特性を有し、基準信号DTを伝播して
クリティカルパスの遅延時間をモニターするレプリカ回
路14と、レプリカ回路14による遅延信号S14およ
び基準信号を受けて、基準信号に対する遅延信号の位相
差を検出するための遅延時間モニターゲージを有し、検
出結果を位相差情報として出力する位相差検出回路15
およびエンコーダ16と、位相差情報信号S16に基づ
いた値の電源電圧を発生して半導体回路およびレプリカ
回路に供給する電圧制御回路17,18と、レプリカ回
路14の基準信号の入力側に配置され、クリティカルパ
スとの遅延誤差を補正可能な遅延誤差補正回路13とを
設ける。
Description
ティカルパス遅延をモニターするためのレプリカ回路を
有する電源電圧制御装置に関するものである。
に、電源電圧VDDを下げる方法が一般的に取られてい
る。これは、半導体回路(LSI)の消費電力のAC成
分は電源電圧の2乗に比例するため、LSIの低電力化
には電源電圧を下げることがもっとも効果的であるから
である。
周波数やプロセスばらつき等に対して電源電圧をダイナ
ミックに制御し、常にLSIが正常に動作できる最低限
度の電圧を供給する方法が報告されている。
を採用した電源電圧制御装置では、LSIのクリティカ
ルパスの遅延時間をモニターするために、クリティカル
パスと同じ電源電圧−遅延特性を持ったレプリカ回路を
設け、このレプリカ回路が正常に動作できるかを判定し
ながら電源電圧の制御を行う。この可変電源電圧制御方
式を用いたLSIは、LSIの消費電力を削減する上で
極めて有効である。
路には配置配線による配線の影響等を、実際のクリティ
カルパスと全く同じに再現することは極めて難しいた
め、レプリカ回路にある程度のマージンを持たせて動作
させる必要がある。しかしながら、レプリカ回路への遅
延マージンの追加は動作電源電圧の上昇につながり、過
剰なマージンは電源電圧制御方式の効果を薄める結果と
なる。
装置では、そのレプリカ回路の遅延が動作周波数の1周
期以上にならないように、レプリカ回路を伝播させたク
ロック信号と伝播前の元クロック信号との位相比較を行
い、位相比較結果に応じてアップまたはダウン信号で電
源電圧の制御を行う位相比較方式が採用される。
進んでいるか、遅れているかの情報しか得られず、どの
程度の位相差があるかという情報を得ることはできな
い。したがって、どんなに位相差があろうとも変化させ
得る電源電圧ステップは一定の値に決まってしまう。電
源電圧の最小ステップは、収束時の電源電圧の変動幅と
なるため、ステップ幅を小さくすればするほど収束時の
電源電圧変動は小さくなるが、その反面収束するまでの
時間が長くなる。したがって、電源電圧制御方式をより
効率良く使用するためには、レプリカ回路への最適なマ
ージン設定方法および小さな電源電圧変動と短い収束時
間を両立する装置が求められている。
のであり、その目的は、レプリカ回路への最適なマージ
ンを設定でき、また電源電圧が最適値に収束するまでの
時間を短縮でき、電源電圧制御方式をより効率良く使用
することができる電源電圧制御装置を提供することにあ
る。
め、本発明の電源電圧制御装置は、伝送パスを有し、電
源電圧の供給を受けて動作する半導体回路と、上記半導
体回路のクリティカルパスと等価な電源電圧−遅延特性
を有し、基準信号を伝播して上記半導体回路のクリティ
カルパスの遅延時間をモニターするレプリカ回路と、上
記レプリカ回路による遅延信号および上記基準信号を受
けて、基準信号に対する遅延信号の位相差を検出するた
めの遅延時間モニターゲージを有し、検出結果を位相差
情報として出力する位相差検出回路と、上記位相差検出
回路による位相差情報に基づいた値の電源電圧を発生し
て上記半導体回路およびレプリカ回路に供給する電圧制
御回路とを有する。
パスを有し、電源電圧の供給を受けて動作する半導体回
路と、上記半導体回路のクリティカルパスと等価な電源
電圧−遅延特性を有し、基準信号を伝播して上記半導体
回路のクリティカルパスの遅延時間をモニターするレプ
リカ回路と、上記レプリカ回路による遅延信号および上
記基準信号を受けて、基準信号に対する遅延信号の位相
差を検出するための遅延時間モニターゲージを有し、検
出結果を位相差情報として出力する位相差検出回路と、
上記位相差検出回路による位相差情報に基づいた値の電
源電圧を発生して上記半導体回路およびレプリカ回路に
供給する電圧制御回路と、上記レプリカ回路の基準信号
の入力側または上記遅延信号の出力側のいずれかに配置
され、クリティカルパスとの遅延誤差を補正可能な遅延
誤差補正回路とを有する。
ックを基に数サイクルごとに当該クロックの1サイクル
と等しい長さのパルスを発生して上記基準信号として出
力するパルス発生回路を有する。
ゲージは、複数の遅延素子を直列に接続した遅延素子チ
ェーンを有し、上記位相差検出回路は、上記位相差情報
を遅延素子段数で示す。
上記位相差検出回路の遅延素子チェーンを遅延マージン
とし、上記位相差情報を受けて当該遅延マージンを制御
する。
は、上記レプリカ回路の上記クロックサイクルに対し
て、あらかじめ決められた遅延時間より長いまたは短
い、過少電圧または過大電圧に相当する遅延時間のうち
少なくとも一方の遅延時間を検出する検出手段を有す
る。
は、上記遅延素子チェーンに対してさらに遅延ゲートが
接続されており、上記検出手段は、上記遅延ゲートの出
力に基づいてあらかじめ決められた遅延時間より長い遅
延時間を検出し、上記レプリカ回路の信号伝播路の途中
のノードにおける信号に基づいてあらかじめ決められた
遅延時間より短い遅延時間を検出する。
は、半導体回路のクロックに対して位相の進んだクロッ
クおよび位相の遅れたクロックを少なくとも一つ生成
し、上記検出手段は、上記位相の進んだクロックに基づ
いてあらかじめ決められた遅延時間より長い遅延時間を
検出し、上記位相の遅れたクロックに基づいてあらかじ
め決められた遅延時間より短い遅延時間を検出する。
の伝送パスを有し、電源電圧の供給を受けて動作する半
導体回路と、それぞれ上記半導体回路のクリティカルパ
スと等価な電源電圧−遅延特性を有し、基準信号を伝播
して上記半導体回路のクリティカルパスの遅延時間をモ
ニターする複数のレプリカ回路と、上記複数のレプリカ
回路の出力からより遅延量の大きいレプリカ回路の出力
信号を遅延信号として選択する選択手段と、上記選択手
段による遅延信号および上記基準信号を受けて、基準信
号に対する遅延信号の位相差を検出するための遅延時間
モニターゲージを有し、検出結果を位相差情報として出
力する位相差検出回路と、上記位相差検出回路による位
相差情報に基づいた値の電源電圧を発生して上記半導体
回路およびレプリカ回路に供給する電圧制御回路とを有
する。
の伝送パスを有し、電源電圧の供給を受けて動作する半
導体回路と、それぞれ上記半導体回路のクリティカルパ
スと等価な電源電圧−遅延特性を有し、基準信号を伝播
して上記半導体回路のクリティカルパスの遅延時間をモ
ニターする複数のレプリカ回路と、上記複数のレプリカ
回路の出力からより遅延量の大きいレプリカ回路の出力
信号を遅延信号として選択する選択手段と、上記選択手
段による遅延信号および上記基準信号を受けて、基準信
号に対する遅延信号の位相差を検出するための遅延時間
モニターゲージを有し、検出結果を位相差情報として出
力する位相差検出回路と、上記位相差検出回路による位
相差情報に基づいた値の電源電圧を発生して上記半導体
回路およびレプリカ回路に供給する電圧制御回路と、上
記レプリカ回路の基準信号の入力側または上記遅延信号
の出力側のいずれかに配置され、クリティカルパスとの
遅延誤差を補正可能な遅延誤差補正回路とを有する。
パスを有し、電源電圧の供給を受けて複数の異なるクロ
ック周波数で動作する半導体回路と、上記半導体回路の
各動作周波数ごとのクリティカルパスと等価な電源電圧
−遅延特性を有し、基準信号を伝播して上記半導体回路
のクリティカルパスの遅延時間をモニターする複数のレ
プリカ回路と、上記各レプリカ回路による遅延信号およ
び上記基準信号を受けて、各周波数ごとのレプリカ回路
のうち、クロックサイクルに対する遅延時間比率が最も
大きい回路を検出する検出部と、上記検出部の検出結果
に基づいた値の電源電圧を発生して上記半導体回路およ
びレプリカ回路に供給する電圧制御回路とを有する。
パスを有し、電源電圧の供給を受けて複数の異なるクロ
ック周波数で動作する半導体回路と、上記半導体回路の
各動作周波数ごとのクリティカルパスと等価な電源電圧
−遅延特性を有し、基準信号を伝播して上記半導体回路
のクリティカルパスの遅延時間をモニターする複数のレ
プリカ回路と、上記各レプリカ回路による遅延信号およ
び上記基準信号を受けて、各周波数ごとのレプリカ回路
のうち、クロックサイクルに対する遅延時間比率が最も
大きい回路を検出する検出部と、上記検出部の検出結果
に基づいた値の電源電圧を発生して上記半導体回路およ
びレプリカ回路に供給する電圧制御回路と、上記各レプ
リカ回路の基準信号の入力側または上記遅延信号の出力
側のいずれかに配置され、クリティカルパスとの遅延誤
差を補正可能な複数の遅延誤差補正回路とを有する。
レプリカ回路による遅延信号および上記基準信号を受け
て、基準信号に対する遅延信号の位相差を検出するため
の遅延時間モニターゲージを有し、検出結果を位相差情
報として出力する各周波数系に対応した複数の位相差検
出回路と、上記複数の位相差検出回路の出力に基づいて
上記複数のレプリカ回路のうちクロックサイクルに対す
る遅延比率の最も大きい回路を選択する選択手段とを有
する。
ニターゲージの遅延時間調整ステップ幅が、各周波数の
比率に対応したステップ幅で構成されている。
において、半導体回路(LSI)のクロックを基に数サ
イクル毎にクロックの1サイクルと等しい長さのパルス
信号生成され、基準信号として、レプリカ回路に直接あ
るいは遅延誤差補正回路を通して供給されるとともに、
位相差検出回路に供給される。レプリカ回路または/お
よび遅延誤差補正回路を伝播された基準信号は供給され
ている電源電圧値に応じた遅延量をもって遅延作用を受
けて、遅延信号として位相差比較回路に出力される。位
相差検出回路では、レプリカ回路による遅延信号および
基準信号を受けて、遅延時間モニターゲージを用いて基
準信号に対する遅延信号の位相差が検出され、検出結果
が位相差情報として電圧制御回路に出力される。そし
て、電圧制御回路では、位相差検出回路による位相差情
報に基づいた値の電源電圧が発生されて半導体回路およ
びレプリカ回路に供給される。
ルパスに対応したレプリカ回路を有する構成において
は、選択手段によって複数のレプリカ回路の出力からよ
り遅延量の大きいレプリカ回路の出力信号が遅延信号と
して選択されて位相差検出回路に供給される。
ック周波数で動作する半導体回路において、たとえば各
周波数の比率に応じた遅延時間調整ステップで遅延素子
チェーン型位相差検出回路が構成される。これにより、
異なる周波数間の位相差が周波数に関係なく比較可能と
なる。
制御装置の第1の実施形態を示すブロック図である。
源電圧VDDが供給される半導体回路(LSI)11、パ
ルス発生回路(パルスジェネレータ)12、遅延誤差補
正回路13、クリティカルパスレプリカ回路14、遅延
素子チェーン型位相差検出回路15、エンコーダ16、
制御回路17、および電源電圧発生回路18により構成
されている。そして、半導体回路(LSI)11内に、
パルス発生回路(パルスジェネレータ)12、遅延誤差
補正回路13、クリティカルパスレプリカ回路14、位
相差検出回路15、およびエンコーダ16が集積化され
ている。また、制御回路17および電源電圧発生回路1
8により電圧制御回路が構成されている。
により電源電圧VDDが供給され、図示しない複数の伝送
パスを有する。各伝送パスには、たとえばゲート素子が
配置され、各ゲート素子は、たとえば絶縁ゲート型電界
効果トランジスタ、すなわちMIS( Metal Insulator
Semiconductor)系回路を用いて構成される。
路11のシステムクロックCLKを受けて、クロックC
LKを基に数サイクル毎にクロックの1サイクルと等し
い長さの基準信号としてのパルス信号DTを発生する。
以下に、パルスをクロック数サイクルに1回発生させて
いる理由を述べる。
源電圧VDDによってその遅延時間が大きく変化する。電
源電圧VDDが低く、クリティカルパスレプリカ回路14
の遅延時間が非常に大きい場合に、位相差検出回路15
が2サイクルあるいはそれ以上遅れたクロックのエッジ
と位相差検出を行い、その遅延時間で位相を一致させる
ように電源電圧VDDが制御されるおそれがある。これを
防止するために、電源電圧VDDが低い場合のクリティカ
ルパスレプリカ回路14の遅延時間よりも十分長い期間
をおいて位相差検出を行うように、パルス発生回路12
のパルス発生サイクルを設定している。
スとクリティカルパスレプリカ回路14との遅延誤差を
補正するための回路であって、レプリカ回路14の遅延
誤差補正とマージンのいわゆるゼロ点調整を行う回路で
ある。この遅延誤差補正回路13は、以下の理由により
設けられる。
は、配置配線による配線等の影響まで実際のクリティカ
ルパスと全く同じ遅延特性に再現することは極めて難し
い。したがって、作製したレプリカ回路が、実際のクリ
ティカルパスに比べて遅延時間が短すぎたり、電圧−遅
延特性がずれるといった問題が発生する可能性がある。
ある程度の誤差は位相差検出回路15に設けられるマー
ジン設定用遅延素子(ゲート)チェーンで対応できる
が、後述するようにゲートチェーンは位相差検出として
も使用しているため、レプリカ回路の誤差補正にゲート
チェーンを使用してしまうと、位相差検出のダイナミッ
クレンジが狭くなってしまう。そこで、遅延誤差補正回
路13を設けて、レプリカ回路の遅延誤差補正とマージ
ンのゼロ点調整を行う。
続された複数のゲートGT1〜GTm、およびセレクタ
131により構成されている。セレクタ131は、各ゲ
ートGT1〜GTmの出力端子、並びにパルス発生回路
12の出力信号DTが入力されるゲートGT1の入力端
子が並列に接続されており、制御回路17の補正信号S
17aによって、遅延量が異なるゲートの出力信号また
は元信号DTを選択し、信号S13としてレプリカ回路
14に出力する。このように遅延誤差補正回路13は、
制御回路17の補正信号S17aによってその遅延量を
任意に変更可能である。この遅延誤差補正回路13とゲ
ートチェーン型位相差検出回路15の併用により、位相
差検出における広いダイナミックレンジの確保と、レプ
リカ回路の遅延時間チューニングが可能となる。
クリティカルパスとして選定されたパス構成と等価な電
源電圧−遅延特性をもつ回路として構成されており、電
源電圧発生回路18による電源電圧VDDの供給を受けて
動作し、遅延誤差補正回路13の出力信号S13を入力
してゲート処理等して伝播させ、遅延信号S14として
位相差検出回路15に出力する。
線で囲ったように、インバータINV1,INV2、N
ANDゲートNA1,NA2、およびNORゲートNR
1を含む半導体回路11における伝送パスと等価な回路
として構成され、インバータINV1の入力端子に遅延
誤差補正回路13の出力信号S13が入力される。
は、基準信号としてのパルス信号DTをインバータIN
V11で反転させた信号xDTとレプリカ回路142の
出力遅延信号S14との位相差を検出し、検出結果に応
じたnビットの信号を生成してエンコーダ16に出力す
る。換言すれば、位相差検出回路15は、クロックサイ
クルとクリティカルパスレプリカ回路14との遅延時間
を比較し、かつクリティカルパスレプリカ回路14の遅
延マージンを設定する。
モニター用のゲージとなる遅延素子チェーン151と、
n個のD型フリップフロップFF1〜FFnにより構成
される。
バータ2段からなるバッファBF1〜BFn-1 を複数段
(本実施形態ではn−1個)直列に接続したゲートチェ
ーンで構成されている。なお、遅延素子チェーンの構成
としては、ゲートチェーンに限定されるものではなく、
またゲートチェーンを構成するゲートもインバータ2段
からなるバッファに限定されるものではない。
る各バッファBF1〜BFn-1 の出力ノードND2〜N
DnがそれぞれフリップフロップFF2〜FFnの入力
端子Dに接続され、かつ初段のバッファBF1の入力ノ
ードND1がフリップフロップFF1の入力端子Dに接
続されている。各フリップフロップFF1〜FFnのC
K端子には、パルス発生回路12で生成されたパルス信
号DTの反転信号xDTが並列的に供給されている。こ
れらのフリップフロップFF1〜FFnで、クリティカ
ルパスレプリカ回路14にデータを入力して1クロック
サイクルの期間で、どのゲート段まで信号が到達してい
るかを検出する。
示すタイミングチャートであって、位相差検出回路15
の各バッファ(各ゲート)段から出力される信号とフリ
ップフロップFF1〜FFnのCK端子へのパルス信号
DTの反転信号xDTとの関係を示す図である。
までは、信号xDTの立ち上がりエッジ(フリップフロ
ップFFのCK信号)よりも先にハイレベル(H)とな
っているのに対して、ノードND4以降は、信号xDT
よりも後にハイレベルになっている。したがって、フリ
ップフロップFF1〜FF3までの出力がハイレベル、
フリップフロップFF4以降の出力はローレベル(L)
となる。すなわち、各フリップフロップFF1〜FFn
の出力は、クロック信号DTの遅延が1サイクル以内な
らばハイレベルとなる。この結果から、現在の電源電圧
では、クリティカルパスレプリカ回路14と遅延素子チ
ェーン3段目までの遅延時間がクロック1サイクルに等
しいことがわかる。
1〜FFnの出力信号である位相差の検出結果を、バイ
ナリデータに変換して、位相差情報信号S16として制
御回路17に出力する。
のゲート段数が設定されており、この設定値とエンコー
ダ16から送られてきた位相差情報信号S16が示すゲ
ート段数の比較を行って電源電圧の変化量を決定し、変
化させたい電源電圧に対応した信号S17bを電源電圧
発生回路18に出力する。また、制御回路17は、補正
信号S17aを遅延誤差補正回路13に出力し、具体的
には、制御回路17に設定されているゲート段数との差
が大きい場合には電源電圧変化量が大きく、差が小さい
場合には変化量を小さくするような処理を行う。なお、
制御回路17としてプロセッサを使用することで、レプ
リカマージンとしての最適ゲート段数や位相差に応じた
電源電圧変化量は、全てプロセッサのプログラムよって
設定することができる。
出力信号S17bに応じた電源電圧VDDを生成して、レ
プリカ回路14を含む半導体回路11に供給する。な
お、電源電圧発生回路18をDC−DCコンバータで構
成すると、プログラムによってレプリカマージン等の設
定が可能となる。
ルス発生回路12において、半導体回路(LSI)11
のクロックを基に数サイクル毎にクロックの1サイクル
と等しい長さのパルス信号DTが発生され、遅延誤差補
正回路13に供給されるとともに、インバータINV1
1で反転され、信号xDTとして遅延素子チェーン型位
相差検出回路15に供給される。
の補正信号S17aによって、遅延量が異なるゲートの
出力信号または元パルス信号DTが選択され、信号S1
3としてレプリカ回路14に出力される。レプリカ回路
14では、電源電圧発生回路18による電源電圧VDDの
供給を受けて動作し、入力された遅延誤差補正回路13
の出力信号S13がゲート処理等され伝播され、遅延信
号S14として位相差検出回路15に出力される。
S14は、遅延時間モニター用のゲージとなる遅延素子
チェーン151に入力される。そして、遅延素子チェー
ン151を構成する各バッファBF1〜BFn-1 の出力
ノードND2〜NDnの現れた信号がそれぞれ対応する
フリップフロップFF2〜FFnの入力端子Dに供給さ
れ、また初段のバッファBF1の入力ノードND1の供
給された遅延信号S14がフリップフロップFF1の入
力端子Dに供給される。各フリップフロップFF1〜F
FnのCK端子には、パルス発生回路で生成された検出
クロック信号DTの反転信号xDTが並列的に供給され
ている。これにより、フリップフロップFF1〜FFn
において、クリティカルパスレプリカ回路14にデータ
を入力して1クロックサイクルの期間で、どのゲート段
まで信号が到達しているかが検出される。
回路15においては、基準信号としてのパルス信号DT
をインバータINV11で反転させた信号xDTとレプ
リカ回路142の出力遅延信号S14との位相差が検出
される。換言すれば、クロックサイクルとクリティカル
パスレプリカ回路14との遅延時間が比較され、その結
果に応じたnビットの信号が生成されてエンコーダ16
に出力される。
F1〜FFnの出力信号である位相差の検出結果が、バ
イナリデータに変換され遅延素子(ゲート)段数を示す
位相差情報信号S16として制御回路17に出力され
る。
マージンのゲート段数が設定されており、この設定値と
エンコーダ16から送られてきた位相差情報信号S16
が示すゲート段数の比較が行われて電源電圧の変化量が
決定される。具体的には、制御回路17に設定されてい
るゲート段数との差が大きい場合には電源電圧変化量が
大きく、差が小さい場合には変化量を小さくするような
処理が行われる。これに伴い、変化させたい電源電圧に
対応した信号S17bが電源電圧発生回路18に出力さ
れる。
の出力信号S17bに応じた電源電圧VDDが生成され
て、レプリカ回路14を含む半導体回路11に供給され
る。
制御回路17の補正信号S17aによって、遅延量が異
なるゲートの出力信号または元パルス信号DTが選択さ
れ、クリティカルパスとクリティカルパスレプリカ回路
14との遅延誤差が補正される。すなわち、レプリカ回
路14の遅延誤差補正とマージンのゼロ点調整が行われ
る。
ば、クリティカルパスのレプリカ回路14と1クロック
サイクルの遅延時間の比較を遅延素子チェーン151を
利用した位相差検出回路15で行うことにより、遅延素
子1段分の遅延時間相当、すなわちゲート段分の遅延時
間ステップでの位相差まで検出が可能となる。
素子チェーン151を、クリティカルパスのレプリカ回
路14のマージン設定用遅延素子チェーンと兼用できる
ため、レイアウト面積を削減することができる。
るゲート段数との差が大きい場合には電源電圧変化量が
大きく、差が小さい場合には変化量を小さくするといっ
た処理が行えることから、電源電圧VDDが最適値に収束
するまでの時間を大幅に短縮でき、かつ収束後の電源電
圧の変動分は小さく抑えることが可能となる。
遅延素子段数、すなわち最適レプリカマージンと、レプ
リカ遅延誤差補正を行えるため、LSI製造後のテスト
を通して最適値を見つけ出し、柔軟にその設定値を変更
することが可能である。
15とレプリカ遅延誤差補正回路13を併用すること
で、位相差検出回路15の広いダイナミックレンジの確
保とレプリカ回路の遅延時間チューニングが可能となる
利点がある。
差検出結果をエンコーダによりバイナリデータに変換し
ているが、位相差検出結果のビット列をそのまま使用し
てもよいし、これらの構成例に限定されるものでないこ
とはいうまでもない。
回路12の出力を遅延誤差補正回路13に入力させた
後、クリティカルパスレプリカ回路14に入力するよう
に構成したが、パルス発生回路12の出力をクリティカ
ルパスレプリカ回路14に入力させた後、遅延誤差補正
回路13に入力させ、その出力を遅延素子チェーンに入
力するように構成することも可能であることはいうまで
もない。
制御装置の第2の実施形態を示すブロック図である。な
お、図3においては、図1に示す制御回路および電源電
圧発生回路は省略してある。また、遅延誤差補正回路も
図1の回路と同様であるため、ここではその詳細な回路
構成は省略している。
態と異なる点は、遅延素子チェーン型位相差検出回路の
構成にある。具体的には、検出手段としてクリティカル
パスレプリカ回路の遅延時間が非常に大きい場合または
小さい場合に、それを検出するためにゲートチェーンに
遅延量の大きいゲート152を加え、かつ過大電圧検出
ビット用フリップフロップFFn+1 および過少電圧検出
ビット用フリップフロップFF0を設け、またレプリカ
回路14の途中のノード(本例の場合NANDゲートN
A1の出力ノード)からも信号を取り出す構成としたこ
とにある。
電圧検出ビット用フリップフロップFFn+1 の入力端子
Dに接続され、レプリカ回路NA1の途中のノードが過
少電圧検出ビット用フリップフロップFF0の入力端子
Dに接続されている。
ゲート151によって電源電圧VDD(たとえば1V)が
極めて高い場合(たとえば1.5V)の検出が可能とな
り、一方、レプリカ回路の途中のノードの信号により電
源電圧VDDが極めて低い場合(たとえば0.5V)の検
出が可能になる。
をもとに電源電圧の変化量を大きくするといった処理が
可能になることから、さらなる収束時間の短縮を図るこ
とが可能となる。その他の構成および作用効果は、上述
した第1の実施形態と同様である。
制御装置の第3の実施形態を示すブロック図である。な
お、図4においては、図3と同様に、図1に示す制御回
路および電源電圧発生回路は省略してある。また、遅延
誤差補正回路も図1の回路と同様であるため、ここでは
その詳細な回路構成は省略している。
態と異なる点は、電源電圧VDDが極めて高い場合および
極めて低い場合を検出するために、遅延素子チェーン型
位相差検出回路15bに、検出手段としてゲートチェー
ンに遅延量の大きいゲート152を設け、またレプリカ
回路14の途中のノードから信号を取り出す構成とする
代わりに、過大電圧検出ビット用フリップフロップFF
n+1 および過少電圧検出ビット用フリップフロップFF
0、FF-1を位相差検出回路15に設け、かつパルス発
生回路12aにおいて検出用のクロックCKに対して位
相のずれた検出クロックを生成し、これらの検出クロッ
クを位相差検出回路に供給するようにしたことにある。
て、検出クロックCKに対して、1/2サイクル位相が
進んだクロック0.5CK、1/2サイクル位相が遅れ
たクロック1.5CK、1サイクル位相が遅れたクロッ
ク2CKを生成する。そして、クロック0.5CKが位
相差検出回路15bの過大電圧検出ビット用フリップフ
ロップFFn+1 のCK端子に供給され、クロック1.5
CKが過少電圧検出ビット用フリップフロップFF0の
CK端子に供給され、クロック2CKが過少電圧検出ビ
ット用フリップフロップFF-1のCK端子に供給され
る。また、過大電圧検出ビット用フリップフロップFF
n+1 および過少電圧検出ビット用フリップフロップFF
0,FF-1の入力端子Dは、遅延信号S14の入力ノー
ドであるノードND1に共通に接続されている。
を示す回路図である。このパルス発生回路は、図5に示
すように、フリップフロップFF101 〜FF106 、イン
バータINV101 〜110 、および3入力ANDゲートA
D101 により構成されている。
NV102 、INV106 とINV107、INV108 とIN
V109 がそれぞれ直列に接続されている。INV101 の
入力端子にクロックCLKが供給され、インバータIN
V101 の出力端子がフリップフロップFF105 のCK端
子に接続されている。INV102 の出力端子がフリップ
フロップFF101 ,FF104 、およびFF106 のCK端
子に接続されている。フリップフロップFF101 の出力
端子QがフリップフロップFF102 のCK端子、AND
ゲート101 の第1の入力端子に接続されているととも
に、インバータINV103 を介して自身の入力端子Dに
接続されている。フリップフロップFF102 の出力端子
QがフリップフロップFF103 のCK端子、ANDゲー
ト101 の第2の入力端子に接続されているとともに、イ
ンバータINV104 を介して自身の入力端子Dに接続さ
れている。また、フリップフロップFF103 の出力端子
QがANDゲート101 の第3の入力端子に接続されてい
るとともに、インバータINV105 を介して自身の入力
端子Dに接続されている。ANDゲートAD101 の出力
端子がフリップフロップFF104 の入力端子Dに接続さ
れ、フリップフロップFF104 の出力端子Qがフリップ
フロップFF105およびFF106 の入力端子Dに
接続されている。フリップフロップFF104 の出力端子
QはインバータINV106 の入力端子に接続され、フリ
ップフロップFF105 の出力端子QがインバータINV
108 の入力端子に接続され、フリップフロップFF106
の出力端子QがインバータINV110 の入力端子に接続
されている。
からクロック信号DTが出力され、インバータINV10
6 の出力端子からクロック信号xDTが出力され、イン
バータINV109 の出力端子からクロック信号0.5C
Kが出力され、インバータINV108 の出力端子からク
ロック信号1.5CKが出力され、インバータINV11
0 の出力端子からクロック信号2CKが出力される。こ
の回路においては、8サイクルに1回パルスを発生す
る。
のタイミングチャートである。
電源電圧VDDが極めて高い場合は、検出クロック信号C
K(DT)に対して1/2サイクル位相が進んだクロッ
ク0.5CKが供給されているフリップフロップFFn+
1 からハイレベルの信号が出力されるため、全てのフリ
ップフロップFF-1〜FFnの出力がハイレベルとな
る。
フリップフロップFF1〜FFn+1および検出クロック
CKに対して1/2サイクル位相が遅れたクロック1.
5CKが供給されるフリップフロップFF0の出力信号
がローレベルとなり、検出クロックCKに対して1サイ
クル位相が遅れたクロック2CKが供給されるフリップ
フロップFF-1の出力信号のみがハイレベルとなる。そ
して、さらに電源電圧VDDが低い場合には、検出クロッ
クCKに対して1サイクル位相が遅れたクロック2CK
が供給されるフリップフロップFF-1の出力信号もロー
レベルとなる。
をもとに電源電圧の変化量を大きくするといった処理が
可能になることから、さらなる収束時間の短縮を図るこ
とが可能となる。その他の構成および作用効果は、上述
した第1の実施形態と同様である。
位相が遅れたクロック(2CK)まで使用しているが、
さらに遅れたクロック、すなわち2サイクル遅れのクロ
ック、3サイクル遅れのクロック等を用いることによっ
て、より広い検出範囲を実現することも可能である。
制御装置の第4の実施形態を示すブロック図である。
態と異なる点は、クリティカルパスとなり得る複数(た
とえばp個)のパスをそれぞれレプリカ回路として採用
して、遅延誤差補正回路の出力に対して並列に接続し、
これらp個のレプリカ回路14c−1〜14c−pの出
力を選択手段としてのp入力ANDゲートAD11にお
いて論理積(AND)をとり、より遅延の大きい方と位
相差検出回路15で位相差を検出するようにしたことに
ある。また、本第4の実施形態では、たとえば配線抵抗
Rおよび配線容量Cに基づく、いわゆるRC遅延を含む
クリティカルパスのレプリカ回路も採用する。
のは、以下の理由による。LSIのクリティカルパス
は、動作電圧の変動や処理内容によって入れ替わる可能
性がある。レプリカ回路として採用していないパスがク
リティカルパスとなった場合、LSIが正常に動作でき
なくなるおそれがある。このような課題に対してレプリ
カマージンで対応する方法もあるが、過剰マージンとな
る可能性が高いために、好ましい対処方法とはいえな
い。そのため、本第4の実施形態では、複数のパスをレ
プリカ回路に採用して、これらを並列に接続した構成と
している。
複数のレプリカ回路14c−1〜14c−pの出力がA
NDゲートAD11で論理積がとられた後、その結果が
位相差検出回路15に入力される。このとき、位相差検
出回路15への入力信号の立ち上がりエッジは、全ての
レプリカ回路14c−1〜14c−pのうち最も遅延の
大きいパスの立ち上がりエッジと等しくなるため、この
エッジをタイミングを使用することにより、常に最悪遅
延パスでの位相差検出が行われる。
複数のクリティカルパスのレプリカ回路を用いて位相差
の検出を行うので、電源電圧変化や処理内容によるクリ
ティカルパスの入れ替わりに対応でき、LSIのより確
実な動作を保証することができる。
制御装置の第5の実施形態を示すブロック図である。
数で動作するLSIにおいて、各周波数の比率に応じた
遅延時間調整ステップで遅延素子チェーン型位相差検出
回路を構成し、異なる周波数間の位相差を周波数に関係
なく比較するように構成している。
ックサイクルに対するパスの遅延の割合で行わなければ
ならない。本第5の実施形態では、各周波数系ごとに遅
延誤差補正回路13d−1,13d−2,13d−3、
クリティカルパスレプリカ回路14d−d,14d−
2,14d−3、および位相差検出回路15d−1,1
5d−2,15d−3を設けている。各系統の位相差検
出回路15d−1,15d−2,15d−3の遅延素子
チェーン151−1,151−2,151−3の1段当
たりの遅延時間は、各周波数の比率に従って設定され
る。そして、位相差検出回路15d−1,15d−2,
15d−3、選択手段としてのANDゲートAD12−
1〜AD12−n、およびエンコーダ16dにより検出
部が構成される。
は、100MHz、50MHz、25MHzの3種類の
クロックで動作するLSIを例に採用している。この場
合、位相差検出用遅延素子チェーンの1段当たりの遅延
時間(1遅延ステップ)は、100MHz系を1とする
と、50MHz系は2、25MHz系は4となる。すな
わち、100MHz系の1遅延ステップをバッファ1段
で構成した場合、50MHz系はバッファ2段で、25
MHz系はバッファ4段で構成される。したがって、各
周波数系の位相差検出回路15d−1,15d−2,1
5d−3の検出結果の出力の論理積をANDゲートAD
12−1〜AD12−nでとることで、全てのレプリカ
回路14d−d,14d−2,14d−3のうち、クロ
ックサイクルに対する遅延比率の最も大きいパスの遅延
情報が、ゲート段数として出力されることになる。
周波数を持つLSIにおいて、各周波数の比率に応じた
遅延時間調整ステップで遅延素子チェーン型位相差検出
回路を構成することで、異なる周波数間の位相差を周波
数に関係なく比較することができる利点がある。
クリティカルパスのレプリカ回路と1クロックサイクル
の遅延時間の比較を遅延素子チェーンを利用した位相差
検出回路で行うことにより、遅延素子1段分の遅延時間
相当の位相差まで検出が可能となる。
チェーンを、クリティカルパスのレプリカ回路のマージ
ン設定用遅延素子チェーンと兼用できるため、レイアウ
ト面積を削減することができる。
とにより、所望の遅延素子段数との差に応じた電源電圧
値の変化量を設定することができることから、最適電源
電圧値までの収束時間を短縮することができる。
遅延素子段数、すなわち最適レプリカマージンと、レプ
リカ遅延誤差補正を行えるため、LSI製造後のテスト
結果に応じて最適値の設定を行うことができる。
とレプリカ遅延誤差補正回路を併用することで、位相差
検出回路の広いダイナミックレンジの確保とレプリカ回
路の遅延時間チューニングが可能となる。
対して、あらかじめ決められた遅延時間より長いまたは
短い、過少電圧または過大電圧に相当する遅延時間のう
ち少なくとも一方の遅延時間を検出する検出手段を設け
ることで、電源電圧が最適電源電圧から大きく外れてい
る場合の収束時間を短縮することができる。
スのレプリカを用いて位相差の検出を行うことで、電源
電圧変化や処理内容によるクリティカルパスの入れ替わ
りに対応でき、LSIのより確実な動作を保証すること
ができる。
おいて、各周波数の比率に応じた遅延時間調整ステップ
で遅延素子チェーン型位相差検出回路を構成すること
で、異なる周波数間の位相差を周波数に関係なく比較す
ることができる。
制御装置の第1の実施形態を示す回路図である。
ングチャートである。
制御装置の第2の実施形態を示す回路図である。
制御装置の第3の実施形態を示す回路図である。
を示す回路図である。
形を示すタイミングチャートである。
制御装置の第4の実施形態を示す回路図である。
制御装置の第5の実施形態を示す回路図である。
体回路、12,12a,12d−1,12d−2,12
d−3…パルス発生回路(パルスジェネレータ)、1
3,13d−1,13d−2,13d−3…遅延誤差補
正回路、14,14c−1〜14c−p,14d−1,
14d−2,14d−3…クリティカルパスレプリカ回
路、15,15a,15b,15d−1,15d−2,
15d−3…位相差検出回路、16,16a〜16d…
エンコーダ、17…制御回路、18…電源電圧発生回
路,151,151−1,151−2,151−2…遅
延素子チェーン、152…遅延量の大きなゲート。
Claims (32)
- 【請求項1】 伝送パスを有し、電源電圧の供給を受け
て動作する半導体回路と、 上記半導体回路のクリティカルパスと等価な電源電圧−
遅延特性を有し、基準信号を伝播して上記半導体回路の
クリティカルパスの遅延時間をモニターするレプリカ回
路と、 上記レプリカ回路による遅延信号および上記基準信号を
受けて、基準信号に対する遅延信号の位相差を検出する
ための遅延時間モニターゲージを有し、検出結果を位相
差情報として出力する位相差検出回路と、 上記位相差検出回路による位相差情報に基づいた値の電
源電圧を発生して上記半導体回路およびレプリカ回路に
供給する電圧制御回路とを有する電源電圧制御装置。 - 【請求項2】 上記半導体回路のクロックを基に数サイ
クルごとに当該クロックの1サイクルと等しい長さのパ
ルスを発生して上記基準信号として出力するパルス発生
回路を有する請求項1記載の電源電圧制御装置。 - 【請求項3】 上記遅延時間モニターゲージは、複数の
遅延素子を直列に接続した遅延素子チェーンを有し、 上記位相差検出回路は、上記位相差情報を遅延素子段数
で示す請求項1記載の電源電圧制御装置。 - 【請求項4】 上記遅延時間モニターゲージは、複数の
遅延素子を直列に接続した遅延素子チェーンを有し、 上記位相差検出回路は、上記位相差情報を遅延素子段数
で示す請求項2記載の電源電圧制御装置。 - 【請求項5】 上記電圧制御回路は、上記位相差検出回
路の遅延素子チェーンを遅延マージンとし、上記位相差
情報を受けて当該遅延マージンを制御する請求項3記載
の電源電圧制御装置。 - 【請求項6】 上記電圧制御回路は、上記位相差検出回
路の遅延素子チェーンを遅延マージンとし、上記位相差
情報を受けて当該遅延マージンを制御する請求項4記載
の電源電圧制御装置。 - 【請求項7】 上記位相差検出回路は、上記レプリカ回
路の上記クロックサイクルに対して、あらかじめ決めら
れた遅延時間より長いまたは短い、過少電圧または過大
電圧に相当する遅延時間のうち少なくとも一方の遅延時
間を検出する検出手段を有する請求項2記載の電源電圧
制御装置。 - 【請求項8】 上記位相差検出回路は、上記レプリカ回
路の上記クロックサイクルに対して、あらかじめ決めら
れた遅延時間より長いまたは短い、過少電圧または過大
電圧に相当する遅延時間のうち少なくとも一方の遅延時
間を検出する検出手段を有する請求項4記載の電源電圧
制御装置。 - 【請求項9】 上記位相差検出回路は、上記レプリカ回
路の上記クロックサイクルに対して、あらかじめ決めら
れた遅延時間より長いまたは短い、過少電圧または過大
電圧に相当する遅延時間のうち少なくとも一方の遅延時
間を検出する検出手段を有する請求項6記載の電源電圧
制御装置。 - 【請求項10】 上記位相差検出回路は、上記遅延素子
チェーンに対してさらに遅延ゲートが接続されており、 上記検出手段は、上記遅延ゲートの出力に基づいてあら
かじめ決められた遅延時間より長い遅延時間を検出し、
上記レプリカ回路の信号伝播路の途中のノードにおける
信号に基づいてあらかじめ決められた遅延時間より短い
遅延時間を検出する請求項8記載の電源電圧制御装置。 - 【請求項11】 上記パルス発生回路は、半導体回路の
クロックに対して位相の進んだクロックおよび位相の遅
れたクロックを少なくとも一つ生成し、 上記検出手段は、上記位相の進んだクロックに基づいて
あらかじめ決められた遅延時間より長い遅延時間を検出
し、上記位相の遅れたクロックに基づいてあらかじめ決
められた遅延時間より短い遅延時間を検出する請求項8
記載の電源電圧制御装置。 - 【請求項12】 伝送パスを有し、電源電圧の供給を受
けて動作する半導体回路と、 上記半導体回路のクリティカルパスと等価な電源電圧−
遅延特性を有し、基準信号を伝播して上記半導体回路の
クリティカルパスの遅延時間をモニターするレプリカ回
路と、 上記レプリカ回路による遅延信号および上記基準信号を
受けて、基準信号に対する遅延信号の位相差を検出する
ための遅延時間モニターゲージを有し、検出結果を位相
差情報として出力する位相差検出回路と、 上記位相差検出回路による位相差情報に基づいた値の電
源電圧を発生して上記半導体回路およびレプリカ回路に
供給する電圧制御回路と、 上記レプリカ回路の基準信号の入力側または上記遅延信
号の出力側のいずれかに配置され、クリティカルパスと
の遅延誤差を補正可能な遅延誤差補正回路とを有する電
源電圧制御装置。 - 【請求項13】 上記半導体回路のクロックを基に数サ
イクルごとに当該クロックの1サイクルと等しい長さの
パルスを発生して上記基準信号として出力するパルス発
生回路を有する請求項12記載の電源電圧制御装置。 - 【請求項14】 上記遅延時間モニターゲージは、複数
の遅延素子を直列に接続した遅延素子チェーンを有し、 上記位相差検出回路は、上記位相差情報を遅延素子段数
で示す請求項12記載の電源電圧制御装置。 - 【請求項15】 上記遅延時間モニターゲージは、複数
の遅延素子を直列に接続した遅延素子チェーンを有し、 上記位相差検出回路は、上記位相差情報を遅延素子段数
で示す請求項13記載の電源電圧制御装置。 - 【請求項16】 上記電圧制御回路は、上記位相差検出
回路の遅延素子チェーンを遅延マージンとし、上記位相
差情報を受けて当該遅延マージンを制御する請求項14
記載の電源電圧制御装置。 - 【請求項17】 上記電圧制御回路は、上記位相差検出
回路の遅延素子チェーンを遅延マージンとし、上記位相
差情報を受けて当該遅延マージンを制御する請求項15
記載の電源電圧制御装置。 - 【請求項18】 上記位相差検出回路は、上記レプリカ
回路の上記クロックサイクルに対して、あらかじめ決め
られた遅延時間より長いまたは短い、過少電圧または過
大電圧に相当する遅延時間のうち少なくとも一方の遅延
時間を検出する検出手段を有する請求項13記載の電源
電圧制御装置。 - 【請求項19】 上記位相差検出回路は、上記レプリカ
回路の上記クロックサイクルに対して、あらかじめ決め
られた遅延時間より長いまたは短い、過少電圧または過
大電圧に相当する遅延時間のうち少なくとも一方の遅延
時間を検出する検出手段を有する請求項15記載の電源
電圧制御装置。 - 【請求項20】 上記位相差検出回路は、上記レプリカ
回路の上記クロックサイクルに対して、あらかじめ決め
られた遅延時間より長いまたは短い、過少電圧または過
大電圧に相当する遅延時間のうち少なくとも一方の遅延
時間を検出する検出手段を有する請求項17記載の電源
電圧制御装置。 - 【請求項21】 上記位相差検出回路は、上記遅延素子
チェーンに対してさらに遅延ゲートが接続されており、 上記検出手段は、上記遅延ゲートの出力に基づいてあら
かじめ決められた遅延時間より長い遅延時間を検出し、
上記レプリカ回路の信号伝播路の途中のノードにおける
信号に基づいてあらかじめ決められた遅延時間より短い
遅延時間を検出する請求項19記載の電源電圧制御装
置。 - 【請求項22】 上記パルス発生回路は、半導体回路の
クロックに対して位相の進んだクロックおよび位相の遅
れたクロックを少なくとも一つ生成し、 上記検出手段は、上記位相の進んだクロックに基づいて
あらかじめ決められた遅延時間より長い遅延時間を検出
し、上記位相の遅れたクロックに基づいてあらかじめ決
められた遅延時間より短い遅延時間を検出する請求項1
9記載の電源電圧制御装置。 - 【請求項23】 複数の伝送パスを有し、電源電圧の供
給を受けて動作する半導体回路と、 それぞれ上記半導体回路のクリティカルパスと等価な電
源電圧−遅延特性を有し、基準信号を伝播して上記半導
体回路のクリティカルパスの遅延時間をモニターする複
数のレプリカ回路と、 上記複数のレプリカ回路の出力からより遅延量の大きい
レプリカ回路の出力信号を遅延信号として選択する選択
手段と、 上記選択手段による遅延信号および上記基準信号を受け
て、基準信号に対する遅延信号の位相差を検出するため
の遅延時間モニターゲージを有し、検出結果を位相差情
報として出力する位相差検出回路と、 上記位相差検出回路による位相差情報に基づいた値の電
源電圧を発生して上記半導体回路およびレプリカ回路に
供給する電圧制御回路とを有する電源電圧制御装置。 - 【請求項24】 上記半導体回路のクロックを基に数サ
イクルごとに当該クロックの1サイクルと等しい長さの
パルスを発生して上記基準信号として出力するパルス発
生回路を有する請求項23記載の電源電圧制御装置。 - 【請求項25】 複数の伝送パスを有し、電源電圧の供
給を受けて動作する半導体回路と、 それぞれ上記半導体回路のクリティカルパスと等価な電
源電圧−遅延特性を有し、基準信号を伝播して上記半導
体回路のクリティカルパスの遅延時間をモニターする複
数のレプリカ回路と、 上記複数のレプリカ回路の出力からより遅延量の大きい
レプリカ回路の出力信号を遅延信号として選択する選択
手段と、 上記選択手段による遅延信号および上記基準信号を受け
て、基準信号に対する遅延信号の位相差を検出するため
の遅延時間モニターゲージを有し、検出結果を位相差情
報として出力する位相差検出回路と、 上記位相差検出回路による位相差情報に基づいた値の電
源電圧を発生して上記半導体回路およびレプリカ回路に
供給する電圧制御回路と、 上記レプリカ回路の基準信号の入力側または上記遅延信
号の出力側のいずれかに配置され、クリティカルパスと
の遅延誤差を補正可能な遅延誤差補正回路とを有する電
源電圧制御装置。 - 【請求項26】 上記半導体回路のクロックを基に数サ
イクルごとに当該クロックの1サイクルと等しい長さの
パルスを発生して上記基準信号として出力するパルス発
生回路を有する請求項25記載の電源電圧制御装置。 - 【請求項27】 伝送パスを有し、電源電圧の供給を受
けて複数の異なるクロック周波数で動作する半導体回路
と、 上記半導体回路の各動作周波数ごとのクリティカルパス
と等価な電源電圧−遅延特性を有し、基準信号を伝播し
て上記半導体回路のクリティカルパスの遅延時間をモニ
ターする複数のレプリカ回路と、 上記各レプリカ回路による遅延信号および上記基準信号
を受けて、各周波数ごとのレプリカ回路のうち、クロッ
クサイクルに対する遅延時間比率が最も大きい回路を検
出する検出部と、 上記検出部の検出結果に基づいた値の電源電圧を発生し
て上記半導体回路およびレプリカ回路に供給する電圧制
御回路とを有する電源電圧制御装置。 - 【請求項28】 上記検出部は、上記各レプリカ回路に
よる遅延信号および上記基準信号を受けて、基準信号に
対する遅延信号の位相差を検出するための遅延時間モニ
ターゲージを有し、検出結果を位相差情報として出力す
る各周波数系に対応した複数の位相差検出回路と、上記
複数の位相差検出回路の出力に基づいて上記複数のレプ
リカ回路のうちクロックサイクルに対する遅延比率の最
も大きい回路を選択する選択手段とを有する請求項27
記載の電源電圧制御装置。 - 【請求項29】 各周波数系におけるモニターゲージの
遅延時間調整ステップ幅が、各周波数の比率に対応した
ステップ幅で構成されている請求項28記載の電源電圧
制御装置。 - 【請求項30】 伝送パスを有し、電源電圧の供給を受
けて複数の異なるクロック周波数で動作する半導体回路
と、 上記半導体回路の各動作周波数ごとのクリティカルパス
と等価な電源電圧−遅延特性を有し、基準信号を伝播し
て上記半導体回路のクリティカルパスの遅延時間をモニ
ターする複数のレプリカ回路と、 上記各レプリカ回路による遅延信号および上記基準信号
を受けて、各周波数ごとのレプリカ回路のうち、クロッ
クサイクルに対する遅延時間比率が最も大きい回路を検
出する検出部と、 上記検出部の検出結果に基づいた値の電源電圧を発生し
て上記半導体回路およびレプリカ回路に供給する電圧制
御回路と、 上記各レプリカ回路の基準信号の入力側または上記遅延
信号の出力側のいずれかに配置され、クリティカルパス
との遅延誤差を補正可能な複数の遅延誤差補正回路とを
有する電源電圧制御装置。 - 【請求項31】 上記検出部は、上記各レプリカ回路に
よる遅延信号および上記基準信号を受けて、基準信号に
対する遅延信号の位相差を検出するための遅延時間モニ
ターゲージを有し、検出結果を位相差情報として出力す
る各周波数系に対応した複数の位相差検出回路と、上記
複数の位相差検出回路の出力に基づいて上記複数のレプ
リカ回路のうちクロックサイクルに対する遅延比率の最
も大きい回路を選択する選択手段とを有する請求項30
記載の電源電圧制御装置。 - 【請求項32】 各周波数系におけるモニターゲージの
遅延時間調整ステップ幅が、各周波数の比率に対応した
ステップ幅で構成されている請求項31記載の電源電圧
制御装置。
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