JP2006058799A - 表示装置駆動用集積回路 - Google Patents

Abstract

【課題】 チップ間のスイッチング特性のばらつきを簡単な構成で抑制可能な表示装置駆動用集積回路を提供する。
【解決手段】 遅延時間調整回路１０において、入力信号を遅延させる複数の遅延素子１１−１、１１−２、…、１１−ｍのうち少なくとも１以上をトリミングすることにより、その入力信号に応じて出力されるフラットパネルディスプレイを駆動する出力信号の伝播遅延時間を調整する。
【選択図】 図１

Description

本発明は表示装置駆動用集積回路に関し、特に、例えば、プラズマディスプレイパネルのような、フラットパネルディスプレイを駆動する表示装置駆動用集積回路に関する。

近年、プラズマディスプレイパネル（以下ＰＤＰと称する）を用いた大画面、薄型の壁掛けテレビが脚光を浴びている。
図５は、ＰＤＰを駆動するためのＰＤＰ駆動装置の概略の構成例を示す図である。

なお、ここでは簡単のため、２電極のＰＤＰの例を示している。
ＰＤＰ７００の駆動装置は複数のスキャンドライバＩＣ（Integrated Circuit）８００−１、８００−２、８００−３、…、８００−ｋと、データ（アドレス）ドライバＩＣ９００−１、９００−２、９００−３、…、９００−ｌなど（ここでｋ，ｌは任意の数である）から構成される。

スキャンドライバＩＣ８００−１〜８００−ｋは、それぞれ複数本の走査・維持電極９１１を駆動し、データ（アドレス）ドライバＩＣ９００−１〜９００−ｌは、それぞれ、Ｒ、Ｇ、Ｂの各色に対応する複数本のデータ電極９１２を駆動する。この走査・維持電極９１１と、データ電極９１２とは互いに垂直になるように格子状に配置され、その交点に放電セル（図示せず）が配置される。

スキャンドライバＩＣ８００−１〜８００−ｋの数は、例えば、それぞれ６４本の走査・維持電極９１１を駆動可能とすると、ＸＧＡ（eXtended video Graphics Array）の場合、ＰＤＰ７００の画素数は１０２４×７６８であるので、ｋ＝１２個配置されることになる。

画像の表示の際には、これらのスキャンドライバＩＣ８００−１〜８００−ｋ、データ（アドレス）ドライバＩＣ９００−１〜９００−ｌによって、データ電極９１２からのデータを、放電セルに走査・維持電極９１１ごとにスキャンして書き込み（アドレス放電期間）、走査・維持電極９１１に放電維持パルスを数回出力して放電を維持（放電維持期間）し、画像の表示を行う。

図６は、従来の表示装置駆動用集積回路の構成図である。
なお、ここでは、スキャンドライバＩＣの例を示している。
スキャンドライバＩＣ８００は、図５で示した走査・維持電極９１１を制御するシリアル信号を端子ＤＡＴＡより入力し、端子ＣＬＫに入力されるクロック信号に同期させてパラレル信号に変換するシフトレジスタ８１０−１、８１０−２、８１０−３、…、８１０−ｎと、シフトレジスタ８１０−１、８１０−２、８１０−３、…、８１０−ｎからビットごとに転送された信号を、出力段回路８３０−１、８３０−２、８３０−３、…、８３０−ｎに送出するデータセレクタ８２０−１、８２０−２、８２０−３、…、８２０−ｎを有する。ｎは任意の数であり、例えば、６４ビットのスキャンドライバＩＣ８００の場合は、ｎ＝６４となり、６４本の走査・維持電極９１１を駆動する。

なお、データセレクタ８２０−１、８２０−２、８２０−３、…、８２０−ｎに接続される端子ＳＨ及び端子ＳＬには、放電維持期間において、端子ＳＨには、全ての走査・維持電極９１１を、Ｈ（Ｈｉｇｈ）レベルにする際の全出力Ｈレベル固定信号が入力され、端子ＳＬには、全ての走査・維持電極９１１を、Ｌ（Ｌｏｗ）レベルにする際の全出力Ｌレベル固定信号が入力される。

また、このほかにも、過熱防止のための温度検出回路を追加集積化したドライバＩＣが、例えば、特許文献１に開示されている。
図７は、従来の表示装置駆動用集積回路の動作を説明するタイミング図である。

この図では、アドレス放電期間において、端子ＣＬＫに入力されるクロック信号、出力段回路８３０−１、８３０−２、８３０−３、…、８３０−ｎの出力端子Ｄｏ１〜Ｄｏｎの出力波形（Ｄｏ１〜Ｄｏｎ出力波形）を示している。

アドレス放電期間には、端子ＤＡＴＡからの信号が、クロック信号の立ち上がりに同期して、シフトレジスタ８１０−１、８１０−２、８１０−３、…、８１０−ｎによりビットごとに取り込まれる。そして、データセレクタ８２０−１〜８２０−ｎを介して順に出力段回路８３０−１〜８３０−ｎに入力される。これにより、出力段回路８３０−１〜８３０−ｎの出力波形は図のように、クロック信号の立ち上がりに同期して順に立ち下がり、次のクロック信号の立ち上がりで再び立ち上がる波形となる。なお、ここでは、図示を省略しているが、実際には、出力段回路８３０−１〜８３０−ｎにおける伝播遅延によって、クロック信号の立ち上がりから、出力信号が出力されるまでには、所定の伝播遅延時間を有する。

図８は、従来の表示装置駆動用集積回路における出力段回路の回路図である。
出力段回路８３０は、レベルシフタ回路８３１と、インバータ８３２、８３３と、バッファ回路８３４と、走査・維持電極９１１を直接駆動する２つのＩＧＢＴ（Insulated Gate Bipolar Transistor）８３５、８３６を有している。なお、インバータ８３２、８３３及びバッファ回路８３４は適当な遅延時間を有しており、スイッチング時の貫通電流防止を図っている。貫通電流を防止する技術は、更に例えば特許文献２に開示されている。

レベルシフタ回路８３１は、高耐圧のｐチャンネル型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下ＰＭＯＳと称する）８３１ａ、８３１ｂと、ｎチャンネル型ＭＯＳＦＥＴ（以下ＮＭＯＳと称する）８３１ｃ、８３１ｄから構成される回路である。ＰＭＯＳ８３１ａは、ソース端子を０〜１００Ｖの高電圧を供給する高電圧電源端子ＶＤＨに、ドレイン端子をＮＭＯＳ８３１ｃのドレイン端子、ＰＭＯＳ８３１ｂのゲート端子及びＩＧＢＴ８３６のゲート端子に接続している。ＰＭＯＳ８３１ａのゲート端子は、ＰＭＯＳ８３１ｂのドレイン端子及びＮＭＯＳ８３１ｄのドレイン端子と接続されている。また、ＰＭＯＳ８３１ｂも同様に、ソース端子を高電圧電源端子ＶＤＨに接続しており、ドレイン端子はＮＭＯＳ８３１ｄのドレイン端子及びＰＭＯＳ８３１ａのゲート端子に接続している。ＰＭＯＳ８３１ｂのゲート端子は、ＰＭＯＳ８３１ａのドレイン端子と接続されている。また、ＮＭＯＳ８３１ｃ、８３１ｄのソース端子はともに接地される。また、ＮＭＯＳ８３１ｃのゲート端子にはインバータ８３２を介して、ＮＭＯＳ８３１ｄのゲート端子にはインバータ８３２、８３３を介して、入力端子ＩＮからの信号（前述のデータセレクタ８２０−１〜８２０−ｎからの送出された信号）が入力される。

バッファ回路８３４は、インバータ８３２、８３３を介して入力端子ＩＮからの信号を入力し、信号のレベルを反転させてＩＧＢＴ８３５のゲート端子に入力する。
ＩＧＢＴ８３６のコレクタ端子は、高電圧電源端子ＶＤＨと接続されており、エミッタは出力端子Ｄｏ及びＩＧＢＴ８３５のコレクタと接続されている。また、ＩＧＢＴ８３５のエミッタは接地されている。

出力端子Ｄｏは、図５で示したような走査・維持電極９１１と接続され、さらには放電セル（容量とみなせる）と接続されている。
このような出力段回路８３０の動作をタイミング図を用いて説明する。

図９は、従来の出力段回路の動作を説明するタイミング図であり、アドレス放電期間について示している。
この図では、入力端子ＩＮに入力される入力信号、ＩＧＢＴ８３５、８３６のゲート信号及び、出力端子Ｄｏの出力信号の電圧波形を示している。

いま、前述したクロック信号に同期して５Ｖ（ＶＤＬ）の入力信号が入力端子ＩＮに入力され、入力端子ＩＮがＨレベルになると、レベルシフタ回路８３１のＮＭＯＳ８３１ｃのゲート端子にはＬレベルの信号が入力されオフする。またＮＭＯＳ８３１ｄのゲート端子にはＨレベルの信号が入力されオンする。これによって、ＰＭＯＳ８３１ａがオンし、ＩＧＢＴ８３６のゲート端子に入力されるゲート信号は１００Ｖとなる。これによりＩＧＢＴ８３６はオンして、出力端子Ｄｏに１００Ｖの出力信号を出力する。このときインバータ８３２の遅延時間とレベルシフタ回路８３１の伝播遅延時間により、図９に示すｔｄ１のタイミングだけ遅れて立ち上がる。また、ＩＧＢＴ８３５のゲート端子に入力されるゲート信号はＬレベル（図ではＧＮＤ（０Ｖ）としている（以下同様））であるので、ＩＧＢＴ８３５はオフとなる。

次に、クロック信号に同期して入力信号がＬレベルになると、レベルシフタ回路８３１のＮＭＯＳ８３１ｃのゲート端子にはＨレベルの信号が入力されオンし、ＮＭＯＳ８３１ｄのゲート端子はＬレベルの信号が入力されオフする。これによって、ＰＭＯＳ８３１ａはオフし、ＰＭＯＳ８３１ｂがオンする。これによりＩＧＢＴ８３６のゲート端子に入力されるゲート信号は、ＬレベルとなりＩＧＢＴ８３６はオフする。また、ＩＧＢＴ８３５のゲート端子に入力されるゲート信号はＨレベルとなるので、ＩＧＢＴ８３５はオンし、出力端子Ｄｏから出力される出力信号は０Ｖとなる。このときもインバータ８３３とバッファ回路８３４の伝播遅延時間で図９に示すｔｄ２のタイミングだけ遅れて立ち下がる。

図１０は、従来の出力段回路の動作を説明するタイミング図であり、放電維持期間について示している。
この図では、端子ＳＨに入力される全出力Ｈレベル固定信号（ＳＨ信号）、端子ＳＬに入力される全出力Ｌレベル固定信号（ＳＬ信号）、出力段回路８３０−１、８３０−２、８３０−３、…、８３０−ｎの出力端子Ｄｏ１〜Ｄｏｎの出力波形（Ｄｏ１〜Ｄｏｎ出力波形）を示している。

いま、端子ＳＨがＨレベルになると、全ての出力段回路８３０−１〜８３０−ｎにＨレベルの信号が入力され、入力端子ＩＮがＨレベルになった場合と同様に出力端子Ｄｏ１〜Ｄｏｎに１００Ｖの出力信号を出力する。このときインバータ８３２の遅延時間とレベルシフタ回路８３１の伝播遅延時間により、図１０に示すｔｄ３のタイミングだけ遅れて立ち上がる。

次に、端子ＳＬがＨレベルになると、全ての出力段回路８３０−１〜８３０−ｎにＬレベルの信号が入力され、入力端子ＩＮがＬレベルになった場合と同様に出力端子Ｄｏ１〜Ｄｏｎに０Ｖの出力信号を出力する。このときもインバータ８３３とバッファ回路８３４の伝播遅延時間で図１０に示すｔｄ４のタイミングだけ遅れて立ち下がる。
特開平１１−２０１８３０号公報 特開２０００−１６４７３０号公報

しかし、図６に示したような従来の表示装置駆動用集積回路８００は、同一チップ内の出力端子Ｄｏ１、Ｄｏ２、…、Ｄｏｎのスイッチング特性（伝播遅延時間）は比較的揃うが、チップ間のスイッチング特性は半導体の製造プロセス上ばらつく傾向にある。これは、加工線幅、温度、ガス流量などのばらつきに起因する。

このスイッチング特性がばらつくと、フラットパネルディスプレイの発光輝度のばらつきや、誤動作表示が生じる問題がある。また、ばらつきの規格を厳しくすると歩留まりが悪くなり、コストアップ及び安定して製品を供給できないという問題があった。

本発明はこのような点に鑑みてなされたものであり、チップ間のスイッチング特性のばらつきを簡単な構成で抑制可能な表示装置駆動用集積回路を提供することを目的とする。

本発明では上記問題を解決するために、フラットパネルディスプレイを駆動する表示装置駆動用集積回路において、入力信号に応じて出力される前記フラットパネルディスプレイを駆動する出力信号の伝播遅延時間を調整する遅延時間調整回路、を具備することを特徴とする表示装置駆動用集積回路が提供される。

上記の構成によれば、遅延時間調整回路において、入力信号に応じて出力されるフラットパネルディスプレイを駆動する出力信号の伝播遅延時間を調整する。

本発明の表示装置駆動用集積回路は、遅延時間調整回路において、入力信号に応じて出力されるフラットパネルディスプレイを駆動する出力信号の伝播遅延時間を調整するので、チップごとにばらつきが生じる伝播遅延時間の影響を抑制し、チップ間での伝播遅延時間を一定にすることが簡単な構成で可能になる。これにより、歩留まりを向上させることができる。

以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は、第１の実施の形態の表示装置駆動用集積回路の回路図である。
なお、以下では表示装置駆動用集積回路を、図５で示したような走査・維持電極９１１を駆動するスキャンドライバＩＣとして説明する。

第１の実施の形態のスキャンドライバＩＣ１は、遅延時間調整回路１０と、シフトレジスタ２０−１、２０−２、２０−３、…、２０−ｎと、データセレクタ３０−１、３０−２、３０−３、…、３０−ｎと、出力段回路４０−１、４０−２、４０−３、…、４０−ｎと、を有する。ｎは任意の数であり、例えば、６４ビットのスキャンドライバＩＣ１の場合は、ｎ＝６４となり、６４本の走査・維持電極９１１を駆動する。

遅延時間調整回路１０は、入力信号を遅延させる複数の遅延素子１１−１、１１−２、…、１１−ｍを有している。第１の実施の形態のスキャンドライバＩＣ１では、この入力信号はクロック信号であり、これら遅延素子１１−１〜１１−ｍにより、クロック信号を遅延させる。また、これら遅延素子１１−１〜１１−ｍのうち少なくとも１つ以上をトリミングすることにより、入力信号に応じて出力されるフラットパネルディスプレイを駆動する出力信号の伝播遅延時間を調整する。

シフトレジスタ２０−１〜２０−ｎは、図５で示した走査・維持電極９１１を制御する信号（シリアル信号）を端子ＤＡＴＡより入力し、端子ＣＬＫに入力され遅延時間調整回路１０で遅延されるクロック信号に同期させてビットごとに取り込みパラレル信号に変換する。

データセレクタ３０−１〜３０−ｎは、シフトレジスタ２０−１〜２０−ｎからビットごとに転送された信号を、出力段回路４０−１〜４０−ｎに送出する。なお、データセレクタ３０−１〜３０−ｎに接続される端子ＳＨは、全ての走査・維持電極９１１を、Ｈレベルにする際の全出力Ｈレベル固定信号が入力され、端子ＳＬは、全ての走査・維持電極９１１を、Ｌレベルにする際の全出力Ｌレベル固定信号が入力される。

出力段回路４０−１〜４０−ｎは、図８で示した出力段回路８３０と同一の構成であり、入力された信号に応じてフラットパネルディスプレイを駆動する出力信号を出力する。また、前述したようにトランジスタ（図８ではＩＧＢＴ８３５、８３６）のスイッチング時の貫通電流を防止するために、所定（例えば、５０ｎｓ〜３００ｎｓ）の伝播遅延時間を有する。

ここで、本実施の形態のスキャンドライバＩＣ１の特徴部分である遅延時間調整回路１０の詳細を説明する。遅延時間調整回路１０は、例えば、以下の２つのような回路構成である。

図２、図３は、遅延時間調整回路の一例の回路図である。
図２で示す遅延時間調整回路１０ａは、図１で示したような遅延素子１１−１〜１１−ｍとして複数のインバータ１１ａ−１、１１ａ−２、…、１１ａ−ｍを有しており、クロック信号入力端子ＣＬＫとシフトレジスタ２０−１間に直列に接続している。これらのうち少なくとも１つ以上をトリミングすることにより伝播遅延時間を調整する。そのために、ツェナーダイオード１２−１、１２−２、…、１２−ｍを、各インバータ１１ａ−１、〜１１ａ−ｍに並列に接続させており、いくつかをショートさせることでインバータ１１ａ−１〜１１ａ−ｍのトリミングを行い、伝播遅延時間を調整する。各インバータ１１ａ−１〜１１ａ−ｍの伝播遅延時間は、インバータ１１ａ−１〜１１ａ−ｍを構成するＣＭＯＳ（Complementary Metal-Oxide Semiconductor）のゲート幅とゲート長比（以下Ｗ／Ｌと称す）で決まり、数ｎｓ〜数十ｎｓ程度である。

図３で示す遅延時間調整回路１０ｂは、図１で示したような遅延素子１１−１〜１１−ｍとして直列に接続された抵抗１１ｂ−１、１１ｂ−２、…、１１ｂ−ｍと、一方の端子を最終段の抵抗１１ｂ−ｍと接続し、他方を接地したコンデンサ１３を有する。さらに、最終段の抵抗１１ｂ−ｍ及びコンデンサ１３の一方の端子は、インバータ１４の入力端子と接続しており、インバータ１４の出力が、シフトレジスタ２０−１に入力される。この抵抗１１ｂ−１〜１１ｂ−ｍと、コンデンサ１３による時定数と、インバータ１４の閾値電圧で伝播遅延時間は決定される。遅延時間調整回路１０ｂでは、直列に接続された抵抗１１ｂ−１〜１１ｂ−ｍの少なくとも１以上をトリミングすることにより時定数を変え、伝播遅延時間を調整する。そのために、ツェナーダイオード１５−１、１５−２、…、１５−ｍを、各抵抗１１ｂ−１〜１１ｂ−ｍに対して並列に接続しており、いくつかをショートさせることで抵抗１１ｂ−１〜１１ｂ−ｍのトリミングを行い、伝播遅延時間を調整する。

以下、第１の実施の形態のスキャンドライバＩＣ１の動作を説明する。
なお、ここでは、端子ＳＨまたは端子ＳＬから全出力Ｈレベル固定信号または全出力Ｌレベル固定信号が入力されていない場合について説明する。

端子ＤＡＴＡより、シリアル信号が入力されると、シフトレジスタ２０−１〜２０−ｎにより、シリアル信号は、端子ＣＬＫに入力され遅延時間調整回路１０で遅延されるクロック信号に同期させてパラレル信号に変換される。そしてデータセレクタ３０−１〜３０−ｎで転送された後、出力段回路４０−１〜４０−ｎは、図７で示したような出力信号（Ｄｏ１〜Ｄｏｎ出力波形）を出力する。なお、各出力信号には、図９で示したような伝播遅延時間が生じる。

上記のような、スキャンドライバＩＣ１は、例えば、それぞれ６４本の走査・維持電極９１１を駆動可能とすると、ＸＧＡの場合、図５で示したようなＰＤＰ７００の画素数は１０２４×７６８であるので、１２個配置されることになる。伝播遅延時間は、出力段回路４０−１〜４０−ｎの伝播遅延時間により、チップごとにばらつくので、例えば、出荷特性試験時に、それぞれのスキャンドライバＩＣ１が具備する遅延時間調整回路１０により全体のばらつきが少なくなるように調整する。具体的には、試験時に、スイッチング特性の伝播遅延時間を測定し、図２、３で示した各ツェナーダイオードの両端に設けたテストパッドを一時的にショートしながら最適値（ばらつきが最小になる値）を見出して所望のツェナーダイオードに電流を流し遅延素子のトリミングを行う。一般的に、ＰＤＰのドライバＩＣの場合、伝播遅延時間は５０ｎｓから、３００ｎｓであり、チップ間のばらつきは約１０％程度である。したがって、トリミングにより調整する伝播遅延時間は、数ｎｓ〜数十ｎｓで十分である。

このようにすることで、チップ間のスイッチング特性のばらつきを簡単な構成で抑制することができる。
次に第２の実施の形態の表示装置駆動用集積回路を説明する。

前述した第１の実施の形態のスキャンドライバＩＣ１では、端子ＳＨまたは端子ＳＬから全出力Ｈレベル固定信号または全出力Ｌレベル固定信号が入力されていない場合（アドレス放電期間）であり、遅延時間調整回路１０により入力信号としてクロック信号を遅延させた場合について説明した。

図１０で示したように、端子ＳＨまたは端子ＳＬから全出力Ｈレベル固定信号または全出力Ｌレベル固定信号が入力される場合（放電維持期間）では、クロック信号やシリアル信号に係わらず、出力信号が全出力ＨレベルまたはＬレベルになる。このときにも伝播遅延時間が生じ、チップ間でもばらつきが生じる。放電維持期間で伝播遅延時間にばらつきが生じた場合は、出力間の誤放電や、輝度ムラに影響が出る。第２の実施の形態の表示装置駆動用集積回路はこの問題を防止するためのものである。

図４は、第２の実施の形態の表示装置駆動用集積回路の回路図である。
なお、以下でも表示装置駆動用集積回路を、図５で示したような走査・維持電極９１１を駆動するスキャンドライバＩＣとして説明する。また、第１の実施の形態のスキャンドライバＩＣ１と同じ構成要素については同一符号とし、説明を省略する。

第２の実施の形態のスキャンドライバＩＣ２は、第１の実施の形態のスキャンドライバＩＣ１と異なり、入力信号として端子ＳＨからの全出力Ｈレベル固定信号を遅延させる遅延時間調整回路１０ｃと、端子ＳＬからの全出力Ｌレベル固定信号を遅延させる遅延時間調整回路１０ｄを有している。なお、第１の実施の形態のスキャンドライバＩＣ１のように遅延時間調整回路１０を端子ＣＬＫと、シフトレジスタ２０−１の間に更に配置してもよい。

遅延時間調整回路１０ｃ、１０ｄの回路構成は、図２または図３と同じである。
遅延時間調整回路１０ｃ、１０ｄによって遅延させられた全出力Ｈレベル固定信号または全出力Ｌレベル固定信号は、データセレクタ３０−１〜３０−ｎを介して出力段回路４０−１〜４０−ｎに入力され、出力端子Ｄｏ１〜Ｄｏｎからは全てＨレベルまたはＬレベルの出力信号が出力される。このときの出力信号にも伝播遅延時間が生じ、この伝播遅延時間はチップ間でばらつく。そのため、前述したように、例えば、出荷特性試験時に、それぞれのスキャンドライバＩＣ２が具備する遅延時間調整回路１０ｃ、１０ｄにより全体のばらつきが少なくなるように調整する。具体的には、試験時に、スイッチング特性の遅延時間を測定し、図２、３で示した各ツェナーダイオードの両端に設けたテストパッドを一時的にショートしながら最適値（ばらつきが最小になる値）を見出して所望のツェナーダイオードに電流を流し遅延素子のトリミングを行う。

このようにすることで、チップ間のスイッチング特性のばらつきを簡単な構成で抑制することができる。
なお、上記では、図２、３のようにツェナーダイオードを用いたトリミングを説明したが、ツェナーダイオードの代わりにポリシリコン抵抗を用いてもよい。

また、上記では、スキャンドライバＩＣを例にして説明したがデータ（アドレス）ドライバＩＣにも適用できることは言うまでもない。

第１の実施の形態の表示装置駆動用集積回路の回路図である。 遅延時間調整回路の一例の回路図である。 遅延時間調整回路の一例の回路図である。 第２の実施の形態の表示装置駆動用集積回路の回路図である。 ＰＤＰを駆動するためのＰＤＰ駆動装置の概略の構成例を示す図である。 従来の表示装置駆動用集積回路の構成図である。 従来の表示装置駆動用集積回路の動作を説明するタイミング図である。 従来の表示装置駆動用集積回路における出力段回路の回路図である。 従来の出力段回路の動作を説明するタイミング図であり、アドレス放電期間について示している。 従来の出力段回路の動作を説明するタイミング図であり、放電維持期間について示している。

符号の説明

１ 表示装置駆動用集積回路（スキャンドライバＩＣ）
１０ 遅延時間調整回路
１１−１、１１−２、…、１１−ｍ 遅延素子
２０−１、２０−２、２０−３、…、２０−ｎ シフトレジスタ
３０−１、３０−２、３０−３、…、３０−ｎ データセレクタ
４０−１、４０−２、４０−３、…、４０−ｎ 出力段回路

Claims (8)

1. フラットパネルディスプレイを駆動する表示装置駆動用集積回路において、
   入力信号に応じて出力される前記フラットパネルディスプレイを駆動する出力信号の伝播遅延時間を調整する遅延時間調整回路、を具備することを特徴とする表示装置駆動用集積回路。
2. 前記遅延時間調整回路は、前記入力信号を遅延させる複数の遅延素子を有し、少なくとも１以上の前記遅延素子をトリミングすることにより、前記出力信号の前記伝播遅延時間を調整するものであることを特徴とする請求項１記載の表示装置駆動用集積回路。
3. 前記入力信号はクロック信号であり、前記遅延時間調整回路は、前記クロック信号を遅延させることを特徴とする請求項１または２記載の表示装置駆動用集積回路。
4. 前記入力信号は、前記出力信号をＨレベルに固定するＨレベル固定信号または前記出力信号をＬレベルに固定するＬレベル固定信号であり、前記遅延時間調整回路は、前記Ｈレベル固定信号または前記Ｌレベル固定信号を遅延させることを特徴とする請求項１または２記載の表示装置駆動用集積回路。
5. 前記遅延素子はインバータ素子であり、前記インバータ素子は複数直列に接続されており、少なくとも１以上の前記インバータ素子をトリミングすることにより前記伝播遅延時間を調整することを特徴とする請求項２記載の表示装置駆動用集積回路。
6. 前記遅延素子は抵抗素子及び容量素子であり、複数の前記抵抗素子は直列に接続されており、少なくとも１以上の前記抵抗素子をトリミングすることにより時定数を変化させ、前記伝播遅延時間を調整することを特徴とする請求項２記載の表示装置駆動用集積回路。
7. 前記遅延時間調整回路は、複数の前記遅延素子に対してそれぞれ並列に接続された複数のツェナーダイオードを用いてトリミングを行うことを特徴とする請求項２記載の表示装置駆動用集積回路。
8. 前記遅延時間調整回路は、複数の前記遅延素子に対してそれぞれ並列に接続された複数のポリシリコン抵抗を用いてトリミングを行うことを特徴とする請求項２記載の表示装置駆動用集積回路。

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