JPH1013219A - クロック信号のズレを防止する回路 - Google Patents
クロック信号のズレを防止する回路Info
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- JPH1013219A JPH1013219A JP8167242A JP16724296A JPH1013219A JP H1013219 A JPH1013219 A JP H1013219A JP 8167242 A JP8167242 A JP 8167242A JP 16724296 A JP16724296 A JP 16724296A JP H1013219 A JPH1013219 A JP H1013219A
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- clock signal
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- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 外部クロック信号と内部クロック信号とのズ
レを修正する時間を短縮する。 【解決手段】 位相比較器において、外部クロック信号
6と内部クロック信号7とのズレの程度の違いによる情
報も含むような比較結果8‐1,8‐2,9‐1,9‐
2,10を生成する。マルチプレクサは、外部クロック
信号を遅延させる遅延素子の選択について、この比較結
果に応じた遅延素子の個数の変更を行う。
レを修正する時間を短縮する。 【解決手段】 位相比較器において、外部クロック信号
6と内部クロック信号7とのズレの程度の違いによる情
報も含むような比較結果8‐1,8‐2,9‐1,9‐
2,10を生成する。マルチプレクサは、外部クロック
信号を遅延させる遅延素子の選択について、この比較結
果に応じた遅延素子の個数の変更を行う。
Description
【0001】
【発明の属する技術分野】この発明は、複数のクロック
信号間で発生するクロック信号のズレを防止する回路に
関し、特に半導体集積回路装置におけるPLL(Phase
Locked Loop:位相同期ループ)回路の一種であるディ
レイロックループ(Delay Locked Loop)回路に関する
ものである。
信号間で発生するクロック信号のズレを防止する回路に
関し、特に半導体集積回路装置におけるPLL(Phase
Locked Loop:位相同期ループ)回路の一種であるディ
レイロックループ(Delay Locked Loop)回路に関する
ものである。
【0002】
【従来の技術】ディレイロックループ回路(以下、DL
L回路という。)は、半導体チップに内蔵され、半導体
チップの内部と外部でクロック信号の位相を合わせる働
きをする回路である。この回路によって、異なるチップ
間においても、クロック信号に同期した動作を得られ
る。図8は、従来のDLL回路の構成を示すブロック図
である。図8において、1は外部クロック信号6と内部
クロック信号7の立ち上がり位相を比較する位相比較
器、2は位相比較器1が比較結果として出力するアップ
信号8およびダウン信号9の計数を行うアップダウンカ
ウンタ、3は直列に接続され外部クロック信号6を遅延
させるための複数の遅延素子、4は複数の遅延素子3の
出力の選択を行う選択回路として働くマルチプレクサ、
5はマルチプレクサ4で選択された遅延素子3の出力か
ら内部クロック信号7を生成して内部回路に対し出力す
るクロックドライバである。
L回路という。)は、半導体チップに内蔵され、半導体
チップの内部と外部でクロック信号の位相を合わせる働
きをする回路である。この回路によって、異なるチップ
間においても、クロック信号に同期した動作を得られ
る。図8は、従来のDLL回路の構成を示すブロック図
である。図8において、1は外部クロック信号6と内部
クロック信号7の立ち上がり位相を比較する位相比較
器、2は位相比較器1が比較結果として出力するアップ
信号8およびダウン信号9の計数を行うアップダウンカ
ウンタ、3は直列に接続され外部クロック信号6を遅延
させるための複数の遅延素子、4は複数の遅延素子3の
出力の選択を行う選択回路として働くマルチプレクサ、
5はマルチプレクサ4で選択された遅延素子3の出力か
ら内部クロック信号7を生成して内部回路に対し出力す
るクロックドライバである。
【0003】位相比較器1は、位相同期の基準となる外
部クロック信号6とクロックドライバ5から与えられる
内部クロック信号7の立ち上がり位相を比較して同期し
ていない場合にアップ信号8またはダウン信号9のいず
れかを出力する。アップダウンカウンタ2はアップ信号
8またはダウン信号9を受けてそれぞれカウントアップ
またはカウントダウンする。遅延素子3は、外部クロッ
ク信号6を遅延させる最小単位である。遅延素子3は、
例えばインバータ回路を2段直列接続した回路で、入力
信号をある一定時間遅延させてから出力する。この遅延
素子3は少なくとも2個以上直列接続され、それぞれの
接続点から信号線が引き出され、マルチプレクサ4に入
力される。マルチプレクサ4は、アップダウンカウンタ
2の出力に応じて、直列に接続された遅延素子3の複数
の接続点の中から1つだけ選択する。チップ外部から供
給される外部クロック信号6は、その接続点までの遅延
素子3を経由してクロックドライバ5へ供給される。マ
ルチプレクサ4によって選択された接続点までの遅延素
子3を経由してクロックドライバ5に入力されるので、
チップ内部に供給される内部クロック信号7の立ち上が
り位相の進み遅れは、経由する遅延素子3の個数に依存
しており、遅延素子3の個数を変化させることによって
変更することが可能である。クロックドライバ5は、マ
ルチプレクサ4から出力されるクロック信号をバッファ
してチップ内部に供給する。
部クロック信号6とクロックドライバ5から与えられる
内部クロック信号7の立ち上がり位相を比較して同期し
ていない場合にアップ信号8またはダウン信号9のいず
れかを出力する。アップダウンカウンタ2はアップ信号
8またはダウン信号9を受けてそれぞれカウントアップ
またはカウントダウンする。遅延素子3は、外部クロッ
ク信号6を遅延させる最小単位である。遅延素子3は、
例えばインバータ回路を2段直列接続した回路で、入力
信号をある一定時間遅延させてから出力する。この遅延
素子3は少なくとも2個以上直列接続され、それぞれの
接続点から信号線が引き出され、マルチプレクサ4に入
力される。マルチプレクサ4は、アップダウンカウンタ
2の出力に応じて、直列に接続された遅延素子3の複数
の接続点の中から1つだけ選択する。チップ外部から供
給される外部クロック信号6は、その接続点までの遅延
素子3を経由してクロックドライバ5へ供給される。マ
ルチプレクサ4によって選択された接続点までの遅延素
子3を経由してクロックドライバ5に入力されるので、
チップ内部に供給される内部クロック信号7の立ち上が
り位相の進み遅れは、経由する遅延素子3の個数に依存
しており、遅延素子3の個数を変化させることによって
変更することが可能である。クロックドライバ5は、マ
ルチプレクサ4から出力されるクロック信号をバッファ
してチップ内部に供給する。
【0004】位相比較器1の構成の一例を図9に示す。
DLL回路は、アナログPLL回路のように周波数を比
較する必要がないので、単純にフリップフロップ回路の
みで構成可能である。フリップフロップ回路20のクロ
ック端子(T端子)には外部クロック信号6を入力し、
データ端子(D端子)には内部クロック信号7を入力す
る。外部クロック信号6に対し内部クロック信号7が遅
れている場合、外部クロック信号6がロー(Lo)レベ
ルからハイ(Hi)レベルに立ち上がった時に内部クロ
ック信号7がまだハイレベルに立ち上がっていないの
で、フリップフロップ回路20はローレベルをラッチし
てQC端子にハイレベルを出力する。逆に、外部クロッ
ク信号6に対し内部クロック信号7が進んでいる場合、
外部クロック信号6がローレベルからハイレベルに立ち
上がった時に内部クロック信号7はすでにハイレベルに
立ち上がっているので、フリップフロップ回路20はハ
イレベルをラッチしてQ端子にハイレベルを出力する。
DLL回路は、アナログPLL回路のように周波数を比
較する必要がないので、単純にフリップフロップ回路の
みで構成可能である。フリップフロップ回路20のクロ
ック端子(T端子)には外部クロック信号6を入力し、
データ端子(D端子)には内部クロック信号7を入力す
る。外部クロック信号6に対し内部クロック信号7が遅
れている場合、外部クロック信号6がロー(Lo)レベ
ルからハイ(Hi)レベルに立ち上がった時に内部クロ
ック信号7がまだハイレベルに立ち上がっていないの
で、フリップフロップ回路20はローレベルをラッチし
てQC端子にハイレベルを出力する。逆に、外部クロッ
ク信号6に対し内部クロック信号7が進んでいる場合、
外部クロック信号6がローレベルからハイレベルに立ち
上がった時に内部クロック信号7はすでにハイレベルに
立ち上がっているので、フリップフロップ回路20はハ
イレベルをラッチしてQ端子にハイレベルを出力する。
【0005】外部クロック信号6と内部クロック信号7
の立ち上がり位相は、位相比較器1により比較される。
図10は位相比較器1の位相比較特性を示すグラフであ
る。図11において、横軸は外部クロック信号6と内部
クロック信号7の位相差で、グラフのプラス領域は内部
クロック信号7が遅れていることを表し、マイナス領域
は内部クロック信号7が進んでいることを表している。
縦軸は、位相比較器1の出力、すなわち一回の位相比較
で増減する遅延素子の数量である。このグラフからわか
るように、外部クロック信号6に対し内部クロック信号
7が遅れているとき、比較器1はアップ信号8を出力す
る。逆に、外部クロック信号6に対し内部クロック信号
7が進んでいるとき、位相比較器1はダウン信号9を出
力する。アップダウンカウンタ2はアップ信号8が入力
されると外部クロック信号6が経由している遅延素子3
を1個減らし、ダウン信号9が入力されると外部クロッ
ク信号6が経由している遅延素子3を1個増やす。遅延
素子3の総遅延時間を、外部クロック周期に比べて充分
大きくし、初期設定を行えば、外部クロック信号6に対
し1周期遅れで内部クロック信号7と同期する。同期す
る時間は、外部クロック周波数、遅延素子1個当たりの
遅延時間などによって変化する。一般的には、遅延素子
1個当たりの遅延が大きい場合は小さい場合に比べて、
位相同期時間は短いが位相誤差は大きくなる。
の立ち上がり位相は、位相比較器1により比較される。
図10は位相比較器1の位相比較特性を示すグラフであ
る。図11において、横軸は外部クロック信号6と内部
クロック信号7の位相差で、グラフのプラス領域は内部
クロック信号7が遅れていることを表し、マイナス領域
は内部クロック信号7が進んでいることを表している。
縦軸は、位相比較器1の出力、すなわち一回の位相比較
で増減する遅延素子の数量である。このグラフからわか
るように、外部クロック信号6に対し内部クロック信号
7が遅れているとき、比較器1はアップ信号8を出力す
る。逆に、外部クロック信号6に対し内部クロック信号
7が進んでいるとき、位相比較器1はダウン信号9を出
力する。アップダウンカウンタ2はアップ信号8が入力
されると外部クロック信号6が経由している遅延素子3
を1個減らし、ダウン信号9が入力されると外部クロッ
ク信号6が経由している遅延素子3を1個増やす。遅延
素子3の総遅延時間を、外部クロック周期に比べて充分
大きくし、初期設定を行えば、外部クロック信号6に対
し1周期遅れで内部クロック信号7と同期する。同期す
る時間は、外部クロック周波数、遅延素子1個当たりの
遅延時間などによって変化する。一般的には、遅延素子
1個当たりの遅延が大きい場合は小さい場合に比べて、
位相同期時間は短いが位相誤差は大きくなる。
【0006】
【発明が解決しようとする課題】従来のクロック信号の
ズレを防止する回路は以上のように構成されているの
で、外部クロック信号6と内部クロック信号7のズレ
(位相差を含む。)の大きさは比較器1では判断してお
らず、ズレの程度はアップダウンカウンタ2から出力さ
れるアップ信号8およびダウン信号9に反映されない。
比較器1は、アップダウンカウンタ2がクロック信号に
応答して動作するので、外部クロック信号6より内部ク
ロック信号7が進んでいれば、そのズレの程度に関係な
くダウン信号9が出力され、遅れていれば、そのズレの
程度に関係なくアップ信号8が出力される。したがっ
て、ズレが大きい場合、同期までにズレの程度に応じた
比較回数が必要となり、同期時間が長くなるという問題
がある。
ズレを防止する回路は以上のように構成されているの
で、外部クロック信号6と内部クロック信号7のズレ
(位相差を含む。)の大きさは比較器1では判断してお
らず、ズレの程度はアップダウンカウンタ2から出力さ
れるアップ信号8およびダウン信号9に反映されない。
比較器1は、アップダウンカウンタ2がクロック信号に
応答して動作するので、外部クロック信号6より内部ク
ロック信号7が進んでいれば、そのズレの程度に関係な
くダウン信号9が出力され、遅れていれば、そのズレの
程度に関係なくアップ信号8が出力される。したがっ
て、ズレが大きい場合、同期までにズレの程度に応じた
比較回数が必要となり、同期時間が長くなるという問題
がある。
【0007】またそのため、同期した後、ノイズなどに
より同期が外れた場合、同期状態に復帰するまでに時間
がかかり、誤差が大きくなってしまうという問題があ
る。
より同期が外れた場合、同期状態に復帰するまでに時間
がかかり、誤差が大きくなってしまうという問題があ
る。
【0008】この発明は上記のような問題点を解消する
ためになされたもので、クロック信号のズレを防止する
回路において、ズレの程度に応じて一度に変更する遅延
時間を変化させてやることにより、比較特性を疑似的に
線形に近づけ、同期時間の短縮を図ることを目的として
おり、電源ノイズなどの外乱により同期が外れた場合で
も、誤差の増大を抑え、迅速に再同期させることを目的
とする。
ためになされたもので、クロック信号のズレを防止する
回路において、ズレの程度に応じて一度に変更する遅延
時間を変化させてやることにより、比較特性を疑似的に
線形に近づけ、同期時間の短縮を図ることを目的として
おり、電源ノイズなどの外乱により同期が外れた場合で
も、誤差の増大を抑え、迅速に再同期させることを目的
とする。
【0009】
【課題を解決するための手段】第1の発明に係るクロッ
ク信号のズレを防止する回路は、外部クロック信号を遅
延させるため直列に接続された複数の遅延素子と、前記
複数の遅延素子の出力を制御信号に応じて選択すること
により、前記外部クロック信号が通過する遅延素子の個
数を変える選択回路と、前記選択回路が選択した遅延素
子の出力から内部クロック信号を生成して内部回路に対
し出力するクロックドライバと、前記外部クロック信号
と前記内部クロック信号とを比較し、前記外部クロック
信号と前記内部クロック信号との進み遅れの情報および
ズレの程度に応じた比較結果を出力する比較器と、前記
比較器の比較結果に応じて前記制御信号を前記選択回路
へ出力する制御信号発生回路とを備え、前記制御信号発
生回路は、前記選択回路が一度に変化させる遅延素子の
個数を、前記ズレの程度に応じて増減させることを特徴
とする。
ク信号のズレを防止する回路は、外部クロック信号を遅
延させるため直列に接続された複数の遅延素子と、前記
複数の遅延素子の出力を制御信号に応じて選択すること
により、前記外部クロック信号が通過する遅延素子の個
数を変える選択回路と、前記選択回路が選択した遅延素
子の出力から内部クロック信号を生成して内部回路に対
し出力するクロックドライバと、前記外部クロック信号
と前記内部クロック信号とを比較し、前記外部クロック
信号と前記内部クロック信号との進み遅れの情報および
ズレの程度に応じた比較結果を出力する比較器と、前記
比較器の比較結果に応じて前記制御信号を前記選択回路
へ出力する制御信号発生回路とを備え、前記制御信号発
生回路は、前記選択回路が一度に変化させる遅延素子の
個数を、前記ズレの程度に応じて増減させることを特徴
とする。
【0010】第2の発明に係るクロック信号のズレを防
止する回路は、第1の発明のクロック信号のズレを防止
する回路において、前記比較器は、前記内部クロック信
号を遅延させて遅延量の異なる複数の第1の遅延クロッ
ク信号を生成する第1の遅延付加回路と、前記外部クロ
ック信号を遅延させて遅延量の異なる複数の第2の遅延
クロック信号を生成する第2の遅延付加回路と、前記第
1の遅延付加回路が出力した前記複数の第1の遅延クロ
ック信号のそれぞれに対し前記外部クロック信号が遅れ
ているか否かを検出する第1の検出回路と、前記第2の
遅延付加回路が出力した前記複数の第2の遅延クロック
信号のそれぞれに対し前記内部クロック信号が遅れてい
るか否かを検出する第2の検出回路と、前記第1および
第2の検出回路の検出結果から前記複数の第1の遅延ク
ロック信号の中の前記外部クロック信号に対し遅延量の
近い信号または前記複数の第2の遅延クロック信号の中
の前記内部クロック信号に対し遅延量の近い信号を判定
することにより前記比較結果を生成し出力する判定回路
とを備えて構成される。
止する回路は、第1の発明のクロック信号のズレを防止
する回路において、前記比較器は、前記内部クロック信
号を遅延させて遅延量の異なる複数の第1の遅延クロッ
ク信号を生成する第1の遅延付加回路と、前記外部クロ
ック信号を遅延させて遅延量の異なる複数の第2の遅延
クロック信号を生成する第2の遅延付加回路と、前記第
1の遅延付加回路が出力した前記複数の第1の遅延クロ
ック信号のそれぞれに対し前記外部クロック信号が遅れ
ているか否かを検出する第1の検出回路と、前記第2の
遅延付加回路が出力した前記複数の第2の遅延クロック
信号のそれぞれに対し前記内部クロック信号が遅れてい
るか否かを検出する第2の検出回路と、前記第1および
第2の検出回路の検出結果から前記複数の第1の遅延ク
ロック信号の中の前記外部クロック信号に対し遅延量の
近い信号または前記複数の第2の遅延クロック信号の中
の前記内部クロック信号に対し遅延量の近い信号を判定
することにより前記比較結果を生成し出力する判定回路
とを備えて構成される。
【0011】第3の発明に係るクロック信号のズレを防
止する回路は、第2の発明のクロック信号のズレを防止
する回路において、前記複数の第1の遅延クロック信号
の遅延量は、等差級数的でなくその差が漸次増加するよ
う重み付けがなされ、前記複数の第2の遅延クロック信
号の遅延量は、等差級数的でなくその差が漸次増加する
ように重み付けされていることを特徴とする。
止する回路は、第2の発明のクロック信号のズレを防止
する回路において、前記複数の第1の遅延クロック信号
の遅延量は、等差級数的でなくその差が漸次増加するよ
う重み付けがなされ、前記複数の第2の遅延クロック信
号の遅延量は、等差級数的でなくその差が漸次増加する
ように重み付けされていることを特徴とする。
【0012】第4の発明に係るクロック信号のズレを防
止する回路は、第2または第3の発明のクロック信号の
ズレを防止する回路において、前記第1の検出回路は、
前記複数の第1の遅延クロック信号にそれぞれ対応して
設けられ、前記外部クロック信号に応答してそれぞれ対
応する第1の遅延クロック信号をデータとして取り込む
複数の第1のフリップフロップ回路を含み、前記第2の
検出回路は、前記複数の第2の遅延クロック信号にそれ
ぞれ対応して設けられ、それぞれ対応する第2の遅延ク
ロック信号に応答して前記内部クロック信号をデータと
して取り込む複数の第2のフリップフロップ回路を含
み、前記判定回路は、前記複数の第1のフリップフロッ
プ回路の中で、データとして取り込む第1の遅延クロッ
ク信号の遅延量が近接する2つのフリップフロップ回路
の出力の異同を判別する少なくとも一つの第1の判別回
路と、前記複数の第2のフリップフロップ回路の中で、
データ取り込みのタイミングを与える前記第2の遅延ク
ロック信号の遅延量が近接する2つのフリップフロップ
回路の出力の異同を判別する少なくとも一つの第2の判
別回路と、前記複数の第1の遅延クロック信号の中の遅
延量が最も小さい第1の遅延クロック信号をデータとし
て取り込む第1のフリップフロップ回路の出力に対し、
前記複数の第2の遅延クロック信号の中の遅延量が最も
小さい第2の遅延クロック信号をデータ取り込みのタイ
ミングを与える信号として用いる第2のフリップフロッ
プ回路の出力の異同を判別する第3の判別回路とを含む
ことを特徴とする。
止する回路は、第2または第3の発明のクロック信号の
ズレを防止する回路において、前記第1の検出回路は、
前記複数の第1の遅延クロック信号にそれぞれ対応して
設けられ、前記外部クロック信号に応答してそれぞれ対
応する第1の遅延クロック信号をデータとして取り込む
複数の第1のフリップフロップ回路を含み、前記第2の
検出回路は、前記複数の第2の遅延クロック信号にそれ
ぞれ対応して設けられ、それぞれ対応する第2の遅延ク
ロック信号に応答して前記内部クロック信号をデータと
して取り込む複数の第2のフリップフロップ回路を含
み、前記判定回路は、前記複数の第1のフリップフロッ
プ回路の中で、データとして取り込む第1の遅延クロッ
ク信号の遅延量が近接する2つのフリップフロップ回路
の出力の異同を判別する少なくとも一つの第1の判別回
路と、前記複数の第2のフリップフロップ回路の中で、
データ取り込みのタイミングを与える前記第2の遅延ク
ロック信号の遅延量が近接する2つのフリップフロップ
回路の出力の異同を判別する少なくとも一つの第2の判
別回路と、前記複数の第1の遅延クロック信号の中の遅
延量が最も小さい第1の遅延クロック信号をデータとし
て取り込む第1のフリップフロップ回路の出力に対し、
前記複数の第2の遅延クロック信号の中の遅延量が最も
小さい第2の遅延クロック信号をデータ取り込みのタイ
ミングを与える信号として用いる第2のフリップフロッ
プ回路の出力の異同を判別する第3の判別回路とを含む
ことを特徴とする。
【0013】
実施の形態1.以下、この発明の実施の形態1によるク
ロック信号のズレを防止する回路(DLL回路)につい
て図1〜図3を用いて説明する。ここでは、説明を簡単
にするために、外部クロック信号6と内部クロック信号
7は互いにそのデューティ比(1周期中のハイレベルの
期間の割合)が同じものであるとしてDLL回路につい
て説明する。図1はこの発明の実施の形態1によるDL
L回路の構成を示すブロック図である。図1において、
14はDLL回路、11は外部クロック信号6と内部ク
ロック信号7の位相を比較する位相比較器、13は位相
比較器11の比較結果8−1,8−2,9−1,9−2
および10に基づいて位相差に応じた制御信号を発生す
る制御信号発生回路、3は外部クロック信号6を遅延さ
せるため直列に接続されるとともにそれぞれの接続点か
ら信号線が引き出される複数の遅延素子、4は制御信号
発生回路13が出力した制御信号に応じて複数の遅延素
子3の接続点の中から一つだけ選択する選択回路として
働くマルチプレクサ、5はマルチプレクサ4で選択され
た遅延素子3の出力から内部クロック信号7を生成して
チップ内部の内部回路に対し出力するクロックドライバ
である。遅延素子3は、外部クロック信号6を遅延させ
る最小単位である。制御信号発生回路13は、位相比較
器11の比較結果に応じて遅延素子3を増減するため、
この増減する個数に関する制御信号をマルチプレクサ4
に伝達する。例えば、制御信号発生回路13は、従来か
らあるエンコーダで構成できる。この制御信号発生回路
13が出力する制御信号は、アップダウンカウンタ2が
出力していたものと同じビット数の信号である。
ロック信号のズレを防止する回路(DLL回路)につい
て図1〜図3を用いて説明する。ここでは、説明を簡単
にするために、外部クロック信号6と内部クロック信号
7は互いにそのデューティ比(1周期中のハイレベルの
期間の割合)が同じものであるとしてDLL回路につい
て説明する。図1はこの発明の実施の形態1によるDL
L回路の構成を示すブロック図である。図1において、
14はDLL回路、11は外部クロック信号6と内部ク
ロック信号7の位相を比較する位相比較器、13は位相
比較器11の比較結果8−1,8−2,9−1,9−2
および10に基づいて位相差に応じた制御信号を発生す
る制御信号発生回路、3は外部クロック信号6を遅延さ
せるため直列に接続されるとともにそれぞれの接続点か
ら信号線が引き出される複数の遅延素子、4は制御信号
発生回路13が出力した制御信号に応じて複数の遅延素
子3の接続点の中から一つだけ選択する選択回路として
働くマルチプレクサ、5はマルチプレクサ4で選択され
た遅延素子3の出力から内部クロック信号7を生成して
チップ内部の内部回路に対し出力するクロックドライバ
である。遅延素子3は、外部クロック信号6を遅延させ
る最小単位である。制御信号発生回路13は、位相比較
器11の比較結果に応じて遅延素子3を増減するため、
この増減する個数に関する制御信号をマルチプレクサ4
に伝達する。例えば、制御信号発生回路13は、従来か
らあるエンコーダで構成できる。この制御信号発生回路
13が出力する制御信号は、アップダウンカウンタ2が
出力していたものと同じビット数の信号である。
【0014】図2は、位相比較器11の構成を示す回路
図である。この実施例では説明を簡単にするため、6個
のフリップフロップ回路を並列配置した例を示す。図2
において、15は内部クロック信号7を遅延させて遅延
量の異なる複数の第1の遅延クロック信号X1〜X3を
生成する第1の遅延付加回路、16は外部クロック信号
6を遅延させて遅延量の異なる複数の第2の遅延クロッ
ク信号Y1〜Y3を生成する第2の遅延付加回路、17
は第1の遅延付加回路15が出力した複数の第1の遅延
クロック信号X1〜X3のそれぞれに対し外部クロック
信号6が遅れているか否かを検出する第1の検出回路、
18は第2の遅延付加回路16が出力した複数の第2の
遅延クロック信号Y1〜Y3のそれぞれに対し内部クロ
ック信号7が遅れているか否かを検出する第2の検出回
路、19は第1および第2の検出回路17,18の検出
結果から外部クロック信号6と内部クロック信号7の進
み遅れの情報およびズレの程度を含む比較結果を出力す
る判定回路である。
図である。この実施例では説明を簡単にするため、6個
のフリップフロップ回路を並列配置した例を示す。図2
において、15は内部クロック信号7を遅延させて遅延
量の異なる複数の第1の遅延クロック信号X1〜X3を
生成する第1の遅延付加回路、16は外部クロック信号
6を遅延させて遅延量の異なる複数の第2の遅延クロッ
ク信号Y1〜Y3を生成する第2の遅延付加回路、17
は第1の遅延付加回路15が出力した複数の第1の遅延
クロック信号X1〜X3のそれぞれに対し外部クロック
信号6が遅れているか否かを検出する第1の検出回路、
18は第2の遅延付加回路16が出力した複数の第2の
遅延クロック信号Y1〜Y3のそれぞれに対し内部クロ
ック信号7が遅れているか否かを検出する第2の検出回
路、19は第1および第2の検出回路17,18の検出
結果から外部クロック信号6と内部クロック信号7の進
み遅れの情報およびズレの程度を含む比較結果を出力す
る判定回路である。
【0015】第1および第2の遅延付加回路15,16
は、それぞれ3個づつの遅延素子3で構成されている。
第1の遅延付加回路15において、3個の遅延素子3は
直列に接続され、内部クロック信号7は一つ目の遅延素
子3によって遅延されて第1の遅延クロック信号X1と
なり、2番目までの2つの遅延素子3によって遅延され
て第1の遅延クロック信号X2となり、全ての遅延素子
3を経て第1の遅延クロック信号X3となる。第2の遅
延付加回路16において、3個の遅延素子3は直列に接
続され、外部クロック信号6は一つ目の遅延素子3によ
って遅延されて第2の遅延クロック信号Y1となり、2
番目までの2つの遅延素子3によって遅延されて第2の
遅延クロック信号Y2となり、全ての遅延素子3を経て
第2の遅延クロック信号Y3となる。
は、それぞれ3個づつの遅延素子3で構成されている。
第1の遅延付加回路15において、3個の遅延素子3は
直列に接続され、内部クロック信号7は一つ目の遅延素
子3によって遅延されて第1の遅延クロック信号X1と
なり、2番目までの2つの遅延素子3によって遅延され
て第1の遅延クロック信号X2となり、全ての遅延素子
3を経て第1の遅延クロック信号X3となる。第2の遅
延付加回路16において、3個の遅延素子3は直列に接
続され、外部クロック信号6は一つ目の遅延素子3によ
って遅延されて第2の遅延クロック信号Y1となり、2
番目までの2つの遅延素子3によって遅延されて第2の
遅延クロック信号Y2となり、全ての遅延素子3を経て
第2の遅延クロック信号Y3となる。
【0016】第1の検出回路17は、フリップフロップ
回路21〜23で構成されており、その性能は図7に示
したフリップフロップ回路20と同様である。1番目の
フリップフロップ回路21は、そのD端子に第1の遅延
クロック信号X3が与えられ、そのT端子に外部クロッ
ク信号6が与えられる。2番目のフリップフロップ回路
22は、そのD端子に第1の遅延クロック信号X2が与
えられ、そのT端子に外部クロック信号6が与えられ
る。3番目のフリップフロップ回路23は、そのD端子
に第1の遅延クロック信号X1が与えられ、そのT端子
に外部クロック信号6が与えられる。
回路21〜23で構成されており、その性能は図7に示
したフリップフロップ回路20と同様である。1番目の
フリップフロップ回路21は、そのD端子に第1の遅延
クロック信号X3が与えられ、そのT端子に外部クロッ
ク信号6が与えられる。2番目のフリップフロップ回路
22は、そのD端子に第1の遅延クロック信号X2が与
えられ、そのT端子に外部クロック信号6が与えられ
る。3番目のフリップフロップ回路23は、そのD端子
に第1の遅延クロック信号X1が与えられ、そのT端子
に外部クロック信号6が与えられる。
【0017】第2の検出回路18は、フリップフロップ
回路24〜26で構成されている。4番目のフリップフ
ロップ回路24は、そのT端子に第2の遅延クロック信
号Y1が与えられ、そのD端子に内部クロック信号7が
与えられる。5番目のフリップフロップ回路25は、そ
のT端子に第2の遅延クロック信号Y2が与えられ、そ
のD端子に内部クロック信号7が与えられる。6番目の
フリップフロップ回路26は、そのT端子に第2の遅延
クロック信号Y3が与えられ、そのD端子に内部クロッ
ク信号7が与えられる。
回路24〜26で構成されている。4番目のフリップフ
ロップ回路24は、そのT端子に第2の遅延クロック信
号Y1が与えられ、そのD端子に内部クロック信号7が
与えられる。5番目のフリップフロップ回路25は、そ
のT端子に第2の遅延クロック信号Y2が与えられ、そ
のD端子に内部クロック信号7が与えられる。6番目の
フリップフロップ回路26は、そのT端子に第2の遅延
クロック信号Y3が与えられ、そのD端子に内部クロッ
ク信号7が与えられる。
【0018】判定回路19は、フリップフロップ回路2
1〜26より一つ少ない5つの2入力AND回路31〜
35で構成されている。AND回路31は、その一方の
入力端子にフリップフロップ回路21のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路22
のQ出力が与えられる。AND回路32は、その一方の
入力端子にフリップフロップ回路22のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路23
のQ出力が与えられる。AND回路33は、その一方の
入力端子にフリップフロップ回路23のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路24
のQ出力が与えられる。AND回路34は、その一方の
入力端子にフリップフロップ回路24のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路25
のQ出力が与えられる。AND回路35は、その一方の
入力端子にフリップフロップ回路25のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路26
のQ出力が与えられる。
1〜26より一つ少ない5つの2入力AND回路31〜
35で構成されている。AND回路31は、その一方の
入力端子にフリップフロップ回路21のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路22
のQ出力が与えられる。AND回路32は、その一方の
入力端子にフリップフロップ回路22のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路23
のQ出力が与えられる。AND回路33は、その一方の
入力端子にフリップフロップ回路23のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路24
のQ出力が与えられる。AND回路34は、その一方の
入力端子にフリップフロップ回路24のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路25
のQ出力が与えられる。AND回路35は、その一方の
入力端子にフリップフロップ回路25のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路26
のQ出力が与えられる。
【0019】例えば、初期状態で、外部クロック信号6
に対し内部クロック信号7が遅延素子3の2.5個分の
時間だけ遅れているとする。この場合の位相比較器11
の各フリップフロップ回路21〜26の出力状態を示し
たものが表1である。
に対し内部クロック信号7が遅延素子3の2.5個分の
時間だけ遅れているとする。この場合の位相比較器11
の各フリップフロップ回路21〜26の出力状態を示し
たものが表1である。
【0020】
【表1】
【0021】フリップフロップ回路25のQC出力と、
フリップフロップ回路26のQ出力がともにハイレベル
であるので、AND回路35の出力8‐2のみハイレベ
ルになる。すなわち、判定回路19は、内部クロック信
号7は、外部クロック信号6に比べて遅延素子3の遅延
時間の2倍以上進んでいるという判定結果を制御信号発
生回路13に対し出力する。この判定結果を受けて、制
御信号発生回路13は、遅延素子3を2個分減らす信号
をマルチプレクサ4に伝達する。外部クロック信号6が
経由する遅延素子3が2個減った後の比較器11の各フ
リップフロップ回路の出力状態を表2に示す。
フリップフロップ回路26のQ出力がともにハイレベル
であるので、AND回路35の出力8‐2のみハイレベ
ルになる。すなわち、判定回路19は、内部クロック信
号7は、外部クロック信号6に比べて遅延素子3の遅延
時間の2倍以上進んでいるという判定結果を制御信号発
生回路13に対し出力する。この判定結果を受けて、制
御信号発生回路13は、遅延素子3を2個分減らす信号
をマルチプレクサ4に伝達する。外部クロック信号6が
経由する遅延素子3が2個減った後の比較器11の各フ
リップフロップ回路の出力状態を表2に示す。
【0022】
【表2】
【0023】この状態では、外部クロック信号6に対し
内部クロック信号7が遅延素子3の0.5個分の時間だ
け遅れている。フリップフロップ回路23のQC出力
と、フリップフロップ回路24のQ出力がともにハイレ
ベルであるので、AND回路33の出力10のみハイレ
ベルとなる。すなわち、判定回路は、内部クロック信号
7に対する外部クロック信号6の進み遅れが遅延素子3
一個分の遅延時間以内に収まっており、位相同期が完了
したことを示す。しかしながら、依然として遅延素子
0.5個分のズレは存在するが、遅延素子1個の遅延時
間よりも小さいので、ズレをそれ以上縮めることはでき
ず、位相誤差として現れる。この遅延素子3一個分の遅
延時間が、DLL回路の時間分解能といえる。このよう
に、一回の位相比較で外部クロック信号6と内部クロッ
ク信号7の位相同期を行うことができる。
内部クロック信号7が遅延素子3の0.5個分の時間だ
け遅れている。フリップフロップ回路23のQC出力
と、フリップフロップ回路24のQ出力がともにハイレ
ベルであるので、AND回路33の出力10のみハイレ
ベルとなる。すなわち、判定回路は、内部クロック信号
7に対する外部クロック信号6の進み遅れが遅延素子3
一個分の遅延時間以内に収まっており、位相同期が完了
したことを示す。しかしながら、依然として遅延素子
0.5個分のズレは存在するが、遅延素子1個の遅延時
間よりも小さいので、ズレをそれ以上縮めることはでき
ず、位相誤差として現れる。この遅延素子3一個分の遅
延時間が、DLL回路の時間分解能といえる。このよう
に、一回の位相比較で外部クロック信号6と内部クロッ
ク信号7の位相同期を行うことができる。
【0024】もし、AND回路31の出力9‐2がハイ
レベルならば、一度に、遅延素子3の2個分の遅延時間
を増やし、AND回路32の出力9‐1がハイレベルな
らば、遅延素子3の1個分の遅延時間を増やし、AND
回路33の出力10がハイレベルならば、遅延素子3の
増減はせず、AND回路34の出力8‐1がハイレベル
ならば、遅延素子3の1個分の遅延時間を減らし、AN
D回路35の出力8‐2がハイレベルならば、遅延素子
3の2個分の遅延時間を減らす。最終的にAND回路3
3の出力10、すなわちロック(lock)信号がハイレベ
ルになれば、位相同期が完了したことになる。これら、
AND回路31,32が第1の判別回路に属し、AND
回路34,35が第2の判別回路に属し、AND回路3
3が第3の判別回路に属する。
レベルならば、一度に、遅延素子3の2個分の遅延時間
を増やし、AND回路32の出力9‐1がハイレベルな
らば、遅延素子3の1個分の遅延時間を増やし、AND
回路33の出力10がハイレベルならば、遅延素子3の
増減はせず、AND回路34の出力8‐1がハイレベル
ならば、遅延素子3の1個分の遅延時間を減らし、AN
D回路35の出力8‐2がハイレベルならば、遅延素子
3の2個分の遅延時間を減らす。最終的にAND回路3
3の出力10、すなわちロック(lock)信号がハイレベ
ルになれば、位相同期が完了したことになる。これら、
AND回路31,32が第1の判別回路に属し、AND
回路34,35が第2の判別回路に属し、AND回路3
3が第3の判別回路に属する。
【0025】図3は、位相比較器11の位相比較特性を
示すグラフである。横軸は外部クロック信号6と内部ク
ロック信号7のズレの程度で、グラフの横軸のプラス領
域は内部クロック信号7が遅れていることを表し、マイ
ナス領域は内部クロック信号7が進んでいることを表し
ている。縦軸は、位相比較器11の出力、すなわち一回
の位相比較で増減する遅延素子の数量である。このグラ
フからわかるように、外部クロック信号6に対し内部ク
ロック信号7が遅れていれば、そのズレの程度に応じた
遅延素子の個数分だけ遅延時間を増やすアップ信号8を
出力し、外部クロック信号に対し内部クロック信号7が
進んでいればそのズレの程度に応じた遅延素子の個数分
だけ遅延時間を減らすダウン信号9を出力する。その結
果、位相特性は離散的ではあるが、線形なものになる。
図3から分かるように、従来のDLL回路では、ズレが
0の近傍にあるときでも0を越えるか越えないかによっ
て遅延素子の切換が行われていた。それに対し、この実
施の形態1によるDLL回路では、ズレが0の近傍では
進み遅れの調整のための遅延素子の個数の変更が行われ
ない。外部クロック信号6と内部クロック信号7のズレ
がない状態が最も頻繁に現れる状態であるため、0の近
傍で遅延素子の個数の切換が行われないことは、ノイズ
の原因や消費電力を抑制できるという効果がある。
示すグラフである。横軸は外部クロック信号6と内部ク
ロック信号7のズレの程度で、グラフの横軸のプラス領
域は内部クロック信号7が遅れていることを表し、マイ
ナス領域は内部クロック信号7が進んでいることを表し
ている。縦軸は、位相比較器11の出力、すなわち一回
の位相比較で増減する遅延素子の数量である。このグラ
フからわかるように、外部クロック信号6に対し内部ク
ロック信号7が遅れていれば、そのズレの程度に応じた
遅延素子の個数分だけ遅延時間を増やすアップ信号8を
出力し、外部クロック信号に対し内部クロック信号7が
進んでいればそのズレの程度に応じた遅延素子の個数分
だけ遅延時間を減らすダウン信号9を出力する。その結
果、位相特性は離散的ではあるが、線形なものになる。
図3から分かるように、従来のDLL回路では、ズレが
0の近傍にあるときでも0を越えるか越えないかによっ
て遅延素子の切換が行われていた。それに対し、この実
施の形態1によるDLL回路では、ズレが0の近傍では
進み遅れの調整のための遅延素子の個数の変更が行われ
ない。外部クロック信号6と内部クロック信号7のズレ
がない状態が最も頻繁に現れる状態であるため、0の近
傍で遅延素子の個数の切換が行われないことは、ノイズ
の原因や消費電力を抑制できるという効果がある。
【0026】上述の例では、説明を簡単にするため、6
個のフリップフロップ回路を使用した位相比較器11を
構成したので、1回の位相比較について遅延素子3個分
のズレまでの判定しかできないが、使用するフリップフ
ロップ回路の個数を増やせば、より広範囲のズレ判定が
瞬時に行える。
個のフリップフロップ回路を使用した位相比較器11を
構成したので、1回の位相比較について遅延素子3個分
のズレまでの判定しかできないが、使用するフリップフ
ロップ回路の個数を増やせば、より広範囲のズレ判定が
瞬時に行える。
【0027】実施の形態2.図4は、この発明の実施の
形態2によるDLL回路に用いられる位相比較器の構成
を示す回路図である。実施の形態2によるDLL回路
は、図1に示した位相比較器11の構成が実施の形態1
によるDLL回路と異なるだけである。図4において、
36は内部クロック信号7を遅延させて遅延量の異なる
複数の第1の遅延クロック信号X4〜X7を生成する第
1の遅延付加回路、37は外部クロック信号6を遅延さ
せて遅延量の異なる複数の第2の遅延クロック信号Y4
〜Y7を生成する第2の遅延付加回路、38は第1の遅
延付加回路36が出力した複数の第1の遅延クロック信
号X4〜X7のそれぞれに対し内部クロック信号7が遅
れているか否かを検出する第1の検出回路、39は第2
の遅延付加回路37が出力した複数の第2の遅延クロッ
ク信号Y4〜Y7のそれぞれに対し外部クロック信号6
が遅れているか否かを検出する第2の検出回路、40は
第1および第2の検出回路38,39の検出結果から外
部クロック信号6と内部クロック信号7の進み遅れの情
報およびズレの程度を含む比較結果を出力する判定回路
である。
形態2によるDLL回路に用いられる位相比較器の構成
を示す回路図である。実施の形態2によるDLL回路
は、図1に示した位相比較器11の構成が実施の形態1
によるDLL回路と異なるだけである。図4において、
36は内部クロック信号7を遅延させて遅延量の異なる
複数の第1の遅延クロック信号X4〜X7を生成する第
1の遅延付加回路、37は外部クロック信号6を遅延さ
せて遅延量の異なる複数の第2の遅延クロック信号Y4
〜Y7を生成する第2の遅延付加回路、38は第1の遅
延付加回路36が出力した複数の第1の遅延クロック信
号X4〜X7のそれぞれに対し内部クロック信号7が遅
れているか否かを検出する第1の検出回路、39は第2
の遅延付加回路37が出力した複数の第2の遅延クロッ
ク信号Y4〜Y7のそれぞれに対し外部クロック信号6
が遅れているか否かを検出する第2の検出回路、40は
第1および第2の検出回路38,39の検出結果から外
部クロック信号6と内部クロック信号7の進み遅れの情
報およびズレの程度を含む比較結果を出力する判定回路
である。
【0028】図4からわかるように、複数の第1の遅延
クロック信号X4〜X7の遅延量が、等差級数的でなく
その差が漸次増加するよう重み付けがなされている。第
1の遅延クロック信号X4は、内部クロック信号7に対
し遅延素子3の1個分の遅延時間が付加されており、同
様に第1の遅延クロック信号X5は遅延素子3の2個分
の遅延時間が付加されており、同様に第1の遅延クロッ
ク信号X6は遅延素子3の4個分の遅延時間が付加され
ており、同様に第1の遅延クロック信号X7は遅延素子
3の8個分の遅延時間が付加されている。すなわち、第
1の遅延クロック信号X4〜X7の隣接するもの同士の
遅延時間の差は、遅延素子3の1個分、2個分、4個分
と漸次増加している。複数の第2の遅延クロック信号Y
4〜Y7の遅延量が、等差級数的でなくその差が漸次増
加するように重み付けされていることも同様である。
クロック信号X4〜X7の遅延量が、等差級数的でなく
その差が漸次増加するよう重み付けがなされている。第
1の遅延クロック信号X4は、内部クロック信号7に対
し遅延素子3の1個分の遅延時間が付加されており、同
様に第1の遅延クロック信号X5は遅延素子3の2個分
の遅延時間が付加されており、同様に第1の遅延クロッ
ク信号X6は遅延素子3の4個分の遅延時間が付加され
ており、同様に第1の遅延クロック信号X7は遅延素子
3の8個分の遅延時間が付加されている。すなわち、第
1の遅延クロック信号X4〜X7の隣接するもの同士の
遅延時間の差は、遅延素子3の1個分、2個分、4個分
と漸次増加している。複数の第2の遅延クロック信号Y
4〜Y7の遅延量が、等差級数的でなくその差が漸次増
加するように重み付けされていることも同様である。
【0029】第1の検出回路38は、フリップフロップ
回路41〜44で構成されており、その性能は図7に示
したフリップフロップ回路20と同様である。1番目の
フリップフロップ回路41は、そのD端子に第1の遅延
クロック信号X7が与えられ、そのT端子に外部クロッ
ク信号6が与えられる。2番目のフリップフロップ回路
42は、そのD端子に第1の遅延クロック信号X6が与
えられ、そのT端子に外部クロック信号6が与えられ
る。3番目のフリップフロップ回路43は、そのD端子
に第1の遅延クロック信号X5が与えられ、そのT端子
に外部クロック信号6が与えられる。4番目のフリップ
フロップ回路44は、そのD端子に第1の遅延クロック
信号X4が与えられ、そのT端子に外部クロック信号6
が与えられる。
回路41〜44で構成されており、その性能は図7に示
したフリップフロップ回路20と同様である。1番目の
フリップフロップ回路41は、そのD端子に第1の遅延
クロック信号X7が与えられ、そのT端子に外部クロッ
ク信号6が与えられる。2番目のフリップフロップ回路
42は、そのD端子に第1の遅延クロック信号X6が与
えられ、そのT端子に外部クロック信号6が与えられ
る。3番目のフリップフロップ回路43は、そのD端子
に第1の遅延クロック信号X5が与えられ、そのT端子
に外部クロック信号6が与えられる。4番目のフリップ
フロップ回路44は、そのD端子に第1の遅延クロック
信号X4が与えられ、そのT端子に外部クロック信号6
が与えられる。
【0030】第2の検出回路39は、フリップフロップ
回路45〜48で構成されている。5番目のフリップフ
ロップ回路45は、そのD端子に内部クロック信号7が
与えられ、そのT端子に第2の遅延クロック信号Y4が
与えられる。6番目のフリップフロップ回路46は、そ
のD端子に内部クロック信号7が与えられ、そのT端子
に第2の遅延クロック信号Y5が与えられる。7番目の
フリップフロップ回路47は、そのD端子に内部クロッ
ク信号7が与えられ、そのT端子に第2の遅延クロック
信号Y6が与えられる。8番目のフリップフロップ回路
48は、そのD端子に内部クロック信号7が与えられ、
そのT端子に第2の遅延クロック信号Y7が与えられ
る。
回路45〜48で構成されている。5番目のフリップフ
ロップ回路45は、そのD端子に内部クロック信号7が
与えられ、そのT端子に第2の遅延クロック信号Y4が
与えられる。6番目のフリップフロップ回路46は、そ
のD端子に内部クロック信号7が与えられ、そのT端子
に第2の遅延クロック信号Y5が与えられる。7番目の
フリップフロップ回路47は、そのD端子に内部クロッ
ク信号7が与えられ、そのT端子に第2の遅延クロック
信号Y6が与えられる。8番目のフリップフロップ回路
48は、そのD端子に内部クロック信号7が与えられ、
そのT端子に第2の遅延クロック信号Y7が与えられ
る。
【0031】判定回路40は、フリップフロップ回路4
1〜48より一つ少ない7つの2入力AND回路51〜
57で構成されている。AND回路51は、その一方の
入力端子にフリップフロップ回路41のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路42
のQ出力が与えられる。AND回路52は、その一方の
入力端子にフリップフロップ回路42のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路43
のQ出力が与えられる。AND回路53は、その一方の
入力端子にフリップフロップ回路43のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路44
のQ出力が与えられる。AND回路54は、その一方の
入力端子にフリップフロップ回路44のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路45
のQ出力が与えられる。AND回路55は、その一方の
入力端子にフリップフロップ回路45のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路46
のQ出力が与えられる。AND回路56は、その一方の
入力端子にフリップフロップ回路46のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路47
のQ出力が与えられる。AND回路57は、その一方の
入力端子にフリップフロップ回路47のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路48
のQ出力が与えられる。AND回路51〜52は第1の
判別回路に属し、AND回路54は第3の判別回路に属
し、AND回路55〜57は第2の判別回路に属する。
1〜48より一つ少ない7つの2入力AND回路51〜
57で構成されている。AND回路51は、その一方の
入力端子にフリップフロップ回路41のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路42
のQ出力が与えられる。AND回路52は、その一方の
入力端子にフリップフロップ回路42のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路43
のQ出力が与えられる。AND回路53は、その一方の
入力端子にフリップフロップ回路43のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路44
のQ出力が与えられる。AND回路54は、その一方の
入力端子にフリップフロップ回路44のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路45
のQ出力が与えられる。AND回路55は、その一方の
入力端子にフリップフロップ回路45のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路46
のQ出力が与えられる。AND回路56は、その一方の
入力端子にフリップフロップ回路46のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路47
のQ出力が与えられる。AND回路57は、その一方の
入力端子にフリップフロップ回路47のQC出力が与え
られ、その他方の入力端子にフリップフロップ回路48
のQ出力が与えられる。AND回路51〜52は第1の
判別回路に属し、AND回路54は第3の判別回路に属
し、AND回路55〜57は第2の判別回路に属する。
【0032】例えば、初期状態で、外部クロック信号6
に対し内部クロック信号7が遅延素子3の7.5個分の
時間だけ遅れているとする。この場合の位相比較器11
の各フリップフロップ回路41〜48の出力状態を示し
たものが表3である。
に対し内部クロック信号7が遅延素子3の7.5個分の
時間だけ遅れているとする。この場合の位相比較器11
の各フリップフロップ回路41〜48の出力状態を示し
たものが表3である。
【0033】
【表3】
【0034】フリップフロップ回路47のQC出力と、
フリップフロップ回路48のQ出力がともにハイレベル
であるので、AND回路57の出力8‐3のみハイレベ
ルとなる。すなわち、判定回路40は、外部クロック信
号6に対し内部クロック信号7が遅延素子3の遅延時間
4個分以上遅れていることを示す判定結果を出力する。
この判定結果を受けて、制御信号発生回路13は、遅延
素子3を4個分減らすという信号をマルチプレクサ4へ
出力する。
フリップフロップ回路48のQ出力がともにハイレベル
であるので、AND回路57の出力8‐3のみハイレベ
ルとなる。すなわち、判定回路40は、外部クロック信
号6に対し内部クロック信号7が遅延素子3の遅延時間
4個分以上遅れていることを示す判定結果を出力する。
この判定結果を受けて、制御信号発生回路13は、遅延
素子3を4個分減らすという信号をマルチプレクサ4へ
出力する。
【0035】次の位相比較の時には外部クロック信号6
に対し内部クロック信号7が遅延素子3の3.5個分の
時間だけ遅れている。この場合の位相比較器11の各フ
リップフロップ回路41〜48の出力状態を示したもの
が表4である。
に対し内部クロック信号7が遅延素子3の3.5個分の
時間だけ遅れている。この場合の位相比較器11の各フ
リップフロップ回路41〜48の出力状態を示したもの
が表4である。
【0036】
【表4】
【0037】フリップフロップ回路46のQC出力と、
フリップフロップ回路47のQ出力がともにハイレベル
であるので、AND回路56の出力8‐2のみハイレベ
ルとなる。すなわち、判定回路40は、外部クロック信
号6に対し内部クロック信号7が遅延素子3の遅延時間
2個分以上4個分以下の遅れを有していることを示す判
定結果を出力する。この判定結果を受けて、制御信号発
生回路13は、遅延素子3の2個分の遅延時間を減らす
という信号をマルチプレクサ4へ出力する。
フリップフロップ回路47のQ出力がともにハイレベル
であるので、AND回路56の出力8‐2のみハイレベ
ルとなる。すなわち、判定回路40は、外部クロック信
号6に対し内部クロック信号7が遅延素子3の遅延時間
2個分以上4個分以下の遅れを有していることを示す判
定結果を出力する。この判定結果を受けて、制御信号発
生回路13は、遅延素子3の2個分の遅延時間を減らす
という信号をマルチプレクサ4へ出力する。
【0038】次の位相比較の時には外部クロック信号6
に対し内部クロック信号7が遅延素子3の1.5個分の
時間だけ遅れている。この場合の位相比較器11の各フ
リップフロップ回路41〜48の出力状態を示したもの
が表5である。
に対し内部クロック信号7が遅延素子3の1.5個分の
時間だけ遅れている。この場合の位相比較器11の各フ
リップフロップ回路41〜48の出力状態を示したもの
が表5である。
【0039】
【表5】
【0040】フリップフロップ回路45のQC出力と、
フリップフロップ回路46のQ出力がともにハイレベル
であるので、AND回路55の出力8‐1のみハイレベ
ルとなる。すなわち、判定回路40は、外部クロック信
号6に対し内部クロック信号7が遅延素子1個分以上2
個分以内の遅れを有していることを示す判定結果を出力
する。遅延素子1個分減らすという信号を制御信号発生
回路13に入力する。
フリップフロップ回路46のQ出力がともにハイレベル
であるので、AND回路55の出力8‐1のみハイレベ
ルとなる。すなわち、判定回路40は、外部クロック信
号6に対し内部クロック信号7が遅延素子1個分以上2
個分以内の遅れを有していることを示す判定結果を出力
する。遅延素子1個分減らすという信号を制御信号発生
回路13に入力する。
【0041】次の位相比較の時には外部クロック信号6
に対し内部クロック信号7が遅延素子3の0.5個分の
時間だけ遅れている。この場合の位相比較器11の各フ
リップフロップ回路41〜48の出力状態を示したもの
が表6である。
に対し内部クロック信号7が遅延素子3の0.5個分の
時間だけ遅れている。この場合の位相比較器11の各フ
リップフロップ回路41〜48の出力状態を示したもの
が表6である。
【0042】
【表6】
【0043】フリップフロップ回路44のQC出力と、
フリップフロップ回路45のQ出力がともにハイレベル
であるので、AND回路54の出力10、すなわちロッ
ク信号のみハイレベルとなる。すなわち、判定回路40
は、外部ブロック信号6に対し内部クロック信号7が遅
延素子3の1個分未満の進み遅れしか有していないこと
を示す判定結果を出力する。この判定結果を受けて、制
御信号発生回路13は、その出力を変更せず、位相同期
が完了したことになる。このように、7.5個分のズレ
では4段階の位相比較で位相同期が完了する。従来では
7.5個分のズレでは7段階の位相比較を行わなければ
ならないのに対し、この実施の形態2によるDLL回路
では位相同期時間の短縮を図ることができる。
フリップフロップ回路45のQ出力がともにハイレベル
であるので、AND回路54の出力10、すなわちロッ
ク信号のみハイレベルとなる。すなわち、判定回路40
は、外部ブロック信号6に対し内部クロック信号7が遅
延素子3の1個分未満の進み遅れしか有していないこと
を示す判定結果を出力する。この判定結果を受けて、制
御信号発生回路13は、その出力を変更せず、位相同期
が完了したことになる。このように、7.5個分のズレ
では4段階の位相比較で位相同期が完了する。従来では
7.5個分のズレでは7段階の位相比較を行わなければ
ならないのに対し、この実施の形態2によるDLL回路
では位相同期時間の短縮を図ることができる。
【0044】もし、AND回路51の出力9‐3がハイ
レベルならば、一度に、遅延素子3の4個分の遅延時間
を増やし、AND回路52の出力9‐2がハイレベルな
らば、遅延素子3の2個分の遅延時間を増やし、AND
回路53の出力9‐1がハイレベルならば、遅延素子3
の1個分の遅延時間を増やし、AND回路54の出力1
0がハイレベルならば、遅延時間の増減はせず、AND
回路55の出力8‐1がハイレベルならば、遅延素子3
の1個分の遅延時間を減らし、AND回路56の出力8
‐2がハイレベルならば、遅延素子3の2個分の遅延時
間を減らし、AND回路57の出力8‐3がハイレベル
ならば、遅延素子3の4個分の遅延時間を減らす。最終
的にAND回路54の出力10がハイレベルになれば、
位相同期が完了したことになる。
レベルならば、一度に、遅延素子3の4個分の遅延時間
を増やし、AND回路52の出力9‐2がハイレベルな
らば、遅延素子3の2個分の遅延時間を増やし、AND
回路53の出力9‐1がハイレベルならば、遅延素子3
の1個分の遅延時間を増やし、AND回路54の出力1
0がハイレベルならば、遅延時間の増減はせず、AND
回路55の出力8‐1がハイレベルならば、遅延素子3
の1個分の遅延時間を減らし、AND回路56の出力8
‐2がハイレベルならば、遅延素子3の2個分の遅延時
間を減らし、AND回路57の出力8‐3がハイレベル
ならば、遅延素子3の4個分の遅延時間を減らす。最終
的にAND回路54の出力10がハイレベルになれば、
位相同期が完了したことになる。
【0045】比較器の位相比較特性を示すグラフを図7
に示す。横軸は外部クロック信号6と内部クロック信号
7のズレの程度で、グラフの横時のプラス領域は内部ク
ロック信号7が遅れていることを表し、マイナス領域は
内部クロック信号7が進んでいることを表している。縦
軸は、位相比較器11の出力、すなわち一回の位相比較
で増減する遅延素子の数量である。このグラフからわか
るように、外部クロック信号6に対し内部クロック信号
7が遅れていれば、そのズレの程度に応じて遅延素子を
増やすアップ信号8を出力し、外部クロック信号6に対
し内部クロック信号7が進んでいればそのズレの程度に
応じて遅延素子を減らすダウン信号9を出力する。
に示す。横軸は外部クロック信号6と内部クロック信号
7のズレの程度で、グラフの横時のプラス領域は内部ク
ロック信号7が遅れていることを表し、マイナス領域は
内部クロック信号7が進んでいることを表している。縦
軸は、位相比較器11の出力、すなわち一回の位相比較
で増減する遅延素子の数量である。このグラフからわか
るように、外部クロック信号6に対し内部クロック信号
7が遅れていれば、そのズレの程度に応じて遅延素子を
増やすアップ信号8を出力し、外部クロック信号6に対
し内部クロック信号7が進んでいればそのズレの程度に
応じて遅延素子を減らすダウン信号9を出力する。
【0046】実施の形態1によるDLL回路では、フリ
ップフロップ回路21〜26に接続する遅延素子3の遅
延時間の1個分ずつで変えていたが、実施の形態2のD
LL回路のように遅延素子3の遅延時間の1個分、2個
分、4個分、8個分というように重み付けして変える
と、実施の形態1のDLL回路と同じく遅延時間に応じ
た比較結果を出力することができ、更に、同じズレ判定
範囲の場合、使用するフリップフロップ回路の個数を減
らすことができる。但し、実施の形態2によるDLL回
路の場合は1回の位相比較では同期できず、数回の位相
比較を行い、段階的に位相同期を行うことになる。
ップフロップ回路21〜26に接続する遅延素子3の遅
延時間の1個分ずつで変えていたが、実施の形態2のD
LL回路のように遅延素子3の遅延時間の1個分、2個
分、4個分、8個分というように重み付けして変える
と、実施の形態1のDLL回路と同じく遅延時間に応じ
た比較結果を出力することができ、更に、同じズレ判定
範囲の場合、使用するフリップフロップ回路の個数を減
らすことができる。但し、実施の形態2によるDLL回
路の場合は1回の位相比較では同期できず、数回の位相
比較を行い、段階的に位相同期を行うことになる。
【0047】実施の形態3.以上の実施の形態1,2に
よるDLL回路を構成するトランジスタのゲート長、ゲ
ート幅などの各トランジスタサイズは、特に制限される
ものではないが、SOG(Sea Of Gates:ゲート敷き詰
め型ゲートアレイ)のような、同じサイズのトランジス
タが規則的に配列されているチップ上にも実現すること
ができる。
よるDLL回路を構成するトランジスタのゲート長、ゲ
ート幅などの各トランジスタサイズは、特に制限される
ものではないが、SOG(Sea Of Gates:ゲート敷き詰
め型ゲートアレイ)のような、同じサイズのトランジス
タが規則的に配列されているチップ上にも実現すること
ができる。
【0048】図6はこの発明の実施の形態3によるDL
L回路の構成を示す平面図である。図6において、60
はSOGの半導体チップ、61は半導体チップ60の内
部トランジスタ領域、14a〜14dは内部トランジス
タ領域60の四隅に形成されたDLL回路、62は内部
トランジスタ領域60の一部の領域、63は半導体チッ
プ60上の内部トランジスタ領域60の周囲に配置され
た入力/出力バッファ領域、64は半導体チップ60上
の入/出力バッファ領域63の周囲に配置されたパッド
領域、65は内部トランジスタ領域61に設けられたト
ランジスタゲートである。内部トランジスタ領域61
は、全体にわたり一部の領域62と同じように、ゲート
長、ゲート幅が同じトランジスタが規則正しく配列され
ている。
L回路の構成を示す平面図である。図6において、60
はSOGの半導体チップ、61は半導体チップ60の内
部トランジスタ領域、14a〜14dは内部トランジス
タ領域60の四隅に形成されたDLL回路、62は内部
トランジスタ領域60の一部の領域、63は半導体チッ
プ60上の内部トランジスタ領域60の周囲に配置され
た入力/出力バッファ領域、64は半導体チップ60上
の入/出力バッファ領域63の周囲に配置されたパッド
領域、65は内部トランジスタ領域61に設けられたト
ランジスタゲートである。内部トランジスタ領域61
は、全体にわたり一部の領域62と同じように、ゲート
長、ゲート幅が同じトランジスタが規則正しく配列され
ている。
【0049】アナログPLL回路においてはノイズ対策
などの理由から、アナログ回路部分とディジタル回路部
分とを分離させなければならず、レイアウト上の制約が
多い。一方、DLL回路においてはアナログ回路を使用
していないので、SOGのような、チップの内部領域に
同じサイズのトランジスタが規則正しく配列されている
半導体チップ60上に実現することができる。この場
合、図6のように、チップ60上の任意の位置に任意の
個数だけ、実施の形態1および/または実施の形態2に
よるDLL回路14を配置することが可能である。
などの理由から、アナログ回路部分とディジタル回路部
分とを分離させなければならず、レイアウト上の制約が
多い。一方、DLL回路においてはアナログ回路を使用
していないので、SOGのような、チップの内部領域に
同じサイズのトランジスタが規則正しく配列されている
半導体チップ60上に実現することができる。この場
合、図6のように、チップ60上の任意の位置に任意の
個数だけ、実施の形態1および/または実施の形態2に
よるDLL回路14を配置することが可能である。
【0050】DLL回路14を複数個搭載することによ
る効果として、外部クロックの位相に合わせる内部クロ
ックの場所が増えるので、チップ内部全体のクロックス
キューをより小さく抑えることが可能となる。図7は、
一つの半導体チップ上に複数のDLL回路を設けたとき
のDLL回路とクロックバッファとの関係を示す概念図
である。図7において、70は外部クロック信号CLK
を受けて内部に分配するメインクロックバッファ、71
〜74はメインクロックバッファ70から受けたクロッ
ク信号をバッファするサブクロックバッファ、61a〜
61dはそれぞれサブクロックバッファ71〜74から
クロック信号の供給を受ける内部トランジスタ領域61
に設けられた部分回路である。このように各サブクロッ
クバッファ71〜74の出力をそれぞれDLL回路14
a〜14dを介して部分回路61a〜61dに分配する
ことにより、サブクロックバッファ71〜74の負荷の
違いによるクロックスキューの違いを低減できる。
る効果として、外部クロックの位相に合わせる内部クロ
ックの場所が増えるので、チップ内部全体のクロックス
キューをより小さく抑えることが可能となる。図7は、
一つの半導体チップ上に複数のDLL回路を設けたとき
のDLL回路とクロックバッファとの関係を示す概念図
である。図7において、70は外部クロック信号CLK
を受けて内部に分配するメインクロックバッファ、71
〜74はメインクロックバッファ70から受けたクロッ
ク信号をバッファするサブクロックバッファ、61a〜
61dはそれぞれサブクロックバッファ71〜74から
クロック信号の供給を受ける内部トランジスタ領域61
に設けられた部分回路である。このように各サブクロッ
クバッファ71〜74の出力をそれぞれDLL回路14
a〜14dを介して部分回路61a〜61dに分配する
ことにより、サブクロックバッファ71〜74の負荷の
違いによるクロックスキューの違いを低減できる。
【0051】なお、上記各実施の形態は、外部クロック
信号6と内部クロック信号7のデューティ比が同じ場合
について説明したが、クロックドライバ5がマルチプレ
クサ4から出力されるクロック信号を所望のデューティ
比に生成することができ、図2および図4に示した比較
器11は、第1および第2の検出回路において第1およ
び第2の遅延クロック信号を用いて比較をしているの
で、デューティ比が異なる場合においても外部クロック
信号6と内部クロック信号7の信号の立ち上がりのタイ
ミングを比較して、そのズレを比較することができ、位
相を比較する場合と同様の効果を奏する。また、上記各
実施の形態での遅延素子には便宜的にインバータ回路を
使用したが、信号を遅延させる回路であるなら、他のも
のであってもよく上記各実施の形態と同様の効果を有す
る。
信号6と内部クロック信号7のデューティ比が同じ場合
について説明したが、クロックドライバ5がマルチプレ
クサ4から出力されるクロック信号を所望のデューティ
比に生成することができ、図2および図4に示した比較
器11は、第1および第2の検出回路において第1およ
び第2の遅延クロック信号を用いて比較をしているの
で、デューティ比が異なる場合においても外部クロック
信号6と内部クロック信号7の信号の立ち上がりのタイ
ミングを比較して、そのズレを比較することができ、位
相を比較する場合と同様の効果を奏する。また、上記各
実施の形態での遅延素子には便宜的にインバータ回路を
使用したが、信号を遅延させる回路であるなら、他のも
のであってもよく上記各実施の形態と同様の効果を有す
る。
【0052】
【発明の効果】以上のように請求項1記載のクロック信
号のズレを防止する回路によれば、比較器で外部クロッ
ク信号と内部クロック信号の比較を行ったときの比較結
果の中に進み遅れの情報およびズレの程度が含んでお
り、制御信号発生回路は、前記選択回路が一度に変化さ
せる遅延素子の個数を、進み遅れの情報およびズレの程
度に応じて増減させるので、進み遅れの情報のみに応じ
て遅延素子を増減させる場合に比べて、ズレを修正する
までの時間を短縮することができるという効果がある。
号のズレを防止する回路によれば、比較器で外部クロッ
ク信号と内部クロック信号の比較を行ったときの比較結
果の中に進み遅れの情報およびズレの程度が含んでお
り、制御信号発生回路は、前記選択回路が一度に変化さ
せる遅延素子の個数を、進み遅れの情報およびズレの程
度に応じて増減させるので、進み遅れの情報のみに応じ
て遅延素子を増減させる場合に比べて、ズレを修正する
までの時間を短縮することができるという効果がある。
【0053】請求項2記載の発明のクロック信号のズレ
を防止する回路によれば、第1および第2の遅延付加回
路によりそれぞれ内部クロック信号および外部クロック
信号を遅延させて遅延量の異なる複数の第1および第2
の遅延クロック信号を生成し、それぞれ第1および第2
の検出回路で複数の第1および第2の遅延クロック信号
のそれぞれに対し外部クロック信号および内部クロック
信号が遅れているか否かを検出するよう構成されている
ので、内部クロック信号と外部クロック信号のデューテ
ィ比が異なっていてもそれらの信号のズレを比較するこ
とができ、汎用性のあるクロック信号のズレを防止する
回路が得られるという効果がある。
を防止する回路によれば、第1および第2の遅延付加回
路によりそれぞれ内部クロック信号および外部クロック
信号を遅延させて遅延量の異なる複数の第1および第2
の遅延クロック信号を生成し、それぞれ第1および第2
の検出回路で複数の第1および第2の遅延クロック信号
のそれぞれに対し外部クロック信号および内部クロック
信号が遅れているか否かを検出するよう構成されている
ので、内部クロック信号と外部クロック信号のデューテ
ィ比が異なっていてもそれらの信号のズレを比較するこ
とができ、汎用性のあるクロック信号のズレを防止する
回路が得られるという効果がある。
【0054】請求項3記載の発明のクロック信号のズレ
を防止する回路によれば、複数の第1および第2の遅延
クロック信号の遅延量に重み付けがなされているので、
回路規模を小さくすることができるという効果がある。
を防止する回路によれば、複数の第1および第2の遅延
クロック信号の遅延量に重み付けがなされているので、
回路規模を小さくすることができるという効果がある。
【0055】請求項4記載の発明のクロック信号のズレ
を防止する回路によれば、第3の判別回路により、複数
の第1の遅延クロック信号の中の遅延量が最も小さい第
1の遅延クロック信号をデータとして取り込む第1のフ
リップフロップ回路の出力と、複数の第2の遅延クロッ
ク信号の中の遅延量が最も小さい第2の遅延クロック信
号をデータ取り込みのタイミングを与える信号として用
いる第2のフリップフロップ回路の出力とを比較し、そ
の異同を判別するので、外部クロック信号と内部クロッ
ク信号との間で遅延がほとんどない場合に、遅延素子の
個数を変化させる回数を抑制することができるという効
果がある。
を防止する回路によれば、第3の判別回路により、複数
の第1の遅延クロック信号の中の遅延量が最も小さい第
1の遅延クロック信号をデータとして取り込む第1のフ
リップフロップ回路の出力と、複数の第2の遅延クロッ
ク信号の中の遅延量が最も小さい第2の遅延クロック信
号をデータ取り込みのタイミングを与える信号として用
いる第2のフリップフロップ回路の出力とを比較し、そ
の異同を判別するので、外部クロック信号と内部クロッ
ク信号との間で遅延がほとんどない場合に、遅延素子の
個数を変化させる回数を抑制することができるという効
果がある。
【図1】 この発明の実施の形態1によるDLL回路の
構成を示すブロック図である。
構成を示すブロック図である。
【図2】 図1に示した位相比較器の構成を示す回路図
である。
である。
【図3】 図2に示した位相比較器の位相比較特性を示
すグラフである。
すグラフである。
【図4】 この発明の実施の形態2による位相比較器の
構成を示す回路図である。
構成を示す回路図である。
【図5】 図4に示した位相比較器の位相比較特性を示
すグラフである。
すグラフである。
【図6】 この発明の実施の形態3によるDLL回路の
構成を示す平面図である。
構成を示す平面図である。
【図7】 図6のDLL回路の使用形態を示す概念図で
ある。
ある。
【図8】 従来のDLL回路の構成を示すブロック図で
ある。
ある。
【図9】 従来のDLL回路に用いられる位相比較器の
構成を示す回路図である。
構成を示す回路図である。
【図10】 従来のDLL回路の位相比較特性を示すグ
ラフである。
ラフである。
3 遅延素子、4 マルチプレクサ、5 クロックドラ
イバ、11 位相比較器、13 制御信号発生回路、1
4,14a〜14d ディレイロックループ回路、1
5,36 第1の遅延付加回路、16,37 第2の遅
延付加回路、17,38 第1の検出回路、18,39
第2の検出回路、19,40 判定回路。
イバ、11 位相比較器、13 制御信号発生回路、1
4,14a〜14d ディレイロックループ回路、1
5,36 第1の遅延付加回路、16,37 第2の遅
延付加回路、17,38 第1の検出回路、18,39
第2の検出回路、19,40 判定回路。
Claims (4)
- 【請求項1】 外部クロック信号を遅延させるため直列
に接続された複数の遅延素子と、 前記複数の遅延素子の出力を制御信号に応じて選択する
ことにより、前記外部クロック信号が通過する遅延素子
の個数を変える選択回路と、 前記選択回路が選択した遅延素子の出力から内部クロッ
ク信号を生成して内部回路に対し出力するクロックドラ
イバと、 前記外部クロック信号と前記内部クロック信号とを比較
し、前記外部クロック信号と前記内部クロック信号との
進み遅れの情報およびズレの程度に応じた比較結果を出
力する比較器と、 前記比較器の比較結果に応じて前記制御信号を前記選択
回路へ出力する制御信号発生回路とを備え、 前記制御信号発生回路は、前記選択回路が一度に変化さ
せる遅延素子の個数を、前記ズレの程度に応じて増減さ
せることを特徴とする、クロック信号のズレを防止する
回路。 - 【請求項2】 前記比較器は、 前記内部クロック信号を遅延させて遅延量の異なる複数
の第1の遅延クロック信号を生成する第1の遅延付加回
路と、 前記外部クロック信号を遅延させて遅延量の異なる複数
の第2の遅延クロック信号を生成する第2の遅延付加回
路と、 前記第1の遅延付加回路が出力した前記複数の第1の遅
延クロック信号のそれぞれに対し前記外部クロック信号
が遅れているか否かを検出する第1の検出回路と、 前記第2の遅延付加回路が出力した前記複数の第2の遅
延クロック信号のそれぞれに対し前記内部クロック信号
が遅れているか否かを検出する第2の検出回路と、 前記第1および第2の検出回路の検出結果から前記複数
の第1の遅延クロック信号の中の前記外部クロック信号
に対し遅延量の近い信号または前記複数の第2の遅延ク
ロック信号の中の前記内部クロック信号に対し遅延量の
近い信号を判定することにより前記比較結果を生成し出
力する判定回路とを備える、請求項1記載のクロック信
号のズレを防止する回路。 - 【請求項3】 前記複数の第1の遅延クロック信号の遅
延量は、等差級数的でなくその差が漸次増加するよう重
み付けがなされ、 前記複数の第2の遅延クロック信号の遅延量は、等差級
数的でなくその差が漸次増加するように重み付けされて
いることを特徴とする、請求項2記載のクロック信号の
ズレを防止する回路。 - 【請求項4】 前記第1の検出回路は、前記複数の第1
の遅延クロック信号にそれぞれ対応して設けられ、前記
外部クロック信号に応答してそれぞれ対応する第1の遅
延クロック信号をデータとして取り込む複数の第1のフ
リップフロップ回路を含み、 前記第2の検出回路は、前記複数の第2の遅延クロック
信号にそれぞれ対応して設けられ、それぞれ対応する第
2の遅延クロック信号に応答して前記内部クロック信号
をデータとして取り込む複数の第2のフリップフロップ
回路を含み、 前記判定回路は、 前記複数の第1のフリップフロップ回路の中で、データ
として取り込む第1の遅延クロック信号の遅延量が近接
する2つのフリップフロップ回路の出力の異同を判別す
る少なくとも一つの第1の判別回路と、 前記複数の第2のフリップフロップ回路の中で、データ
取り込みのタイミングを与える前記第2の遅延クロック
信号の遅延量が近接する2つのフリップフロップ回路の
出力の異同を判別する少なくとも一つの第2の判別回路
と、 前記複数の第1の遅延クロック信号の中の遅延量が最も
小さい第1の遅延クロック信号をデータとして取り込む
第1のフリップフロップ回路の出力に対し、前記複数の
第2の遅延クロック信号の中の遅延量が最も小さい第2
の遅延クロック信号をデータ取り込みのタイミングを与
える信号として用いる第2のフリップフロップ回路の出
力の異同を判別する第3の判別回路とを含むことを特徴
とする、請求項2または請求項3記載のクロック信号の
ズレを防止する回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8167242A JPH1013219A (ja) | 1996-06-27 | 1996-06-27 | クロック信号のズレを防止する回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8167242A JPH1013219A (ja) | 1996-06-27 | 1996-06-27 | クロック信号のズレを防止する回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1013219A true JPH1013219A (ja) | 1998-01-16 |
Family
ID=15846103
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8167242A Pending JPH1013219A (ja) | 1996-06-27 | 1996-06-27 | クロック信号のズレを防止する回路 |
Country Status (1)
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JP (1) | JPH1013219A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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1996
- 1996-06-27 JP JP8167242A patent/JPH1013219A/ja active Pending
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CN116418321B (zh) * | 2023-03-28 | 2024-03-19 | 成都电科星拓科技有限公司 | 上电自动调整多路时钟保持输出延迟相等的方法及电路 |
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