JP3156781B2 - 遅延時間調整回路 - Google Patents
遅延時間調整回路Info
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Description
能な可変遅延バッファ回路を所望の遅延量に設定するた
めの遅延時間調整回路に関する。
が進んでいるため、LSI間で情報をやり取りする際の
信号遅延が問題になってきている。特に、LSIのI/
O回路等では、各LSI間での信号遅延時間のばらつき
や温度による変動によって伝送クロックに対する同期が
確立できなくなるおそれがある。このような信号遅延に
よる問題を解決するために、従来は各LSIにおける信
号遅延時間をより少なくするための検討がなされてき
た。
たシステムでは各LSI間の距離があるため、動作サイ
クルを上げると信号を転送する際に配線容量等によって
遅れが発生する。したがって、各LSI内の信号遅延時
間を少なくするよりも、各LSIの信号遅延時間のばら
つきを少なくすることが肝要になる。
間のばらつきが大きくなるが、個々のLSI内の内部回
路の遅延時間のばらつきはほぼ等しい値になる。そこ
で、遅延時間の調整が可能な可変遅延バッファ回路をL
SI内に設け、そのLSIの遅延時間を所望の値に設定
する手法が採られるようになってきた。この場合、LS
I内には可変遅延バッファ回路の遅延時間を所望の遅延
量に設定するための遅延時間調整回路が設けられる。
/O部の各内部回路にそれぞれ可変遅延バッファ回路を
設け、遅延時間調整回路によって調整された可変遅延バ
ッファ回路の遅延量の設定データに基づいて、各内部回
路に設けられた可変遅延バッファ回路の遅延量を設定す
るために用いられる。あるいは、遅延時間調整回路によ
って調整された可変遅延バッファ回路をそのまま各内部
回路に接続する。
であることが望ましく、温度変動等に対応するためにL
SIが動作中であっても調整可能であることが望まし
い。
ためになされたものであり、可変遅延バッファ回路の遅
延時間を所望の遅延量に容易に調整可能にすると共に、
LSIが動作中であっても調整可能な遅延時間調整回路
を提供することを目的とする。
本発明の遅延時間調整回路は、遅延時間の調整が可能な
可変遅延バッファ回路の前記遅延時間を所望の値に設定
するための遅延時間調整回路であって、入力されるクロ
ックの周波数を逓倍し、前記可変遅延バッファ回路に出
力する周波数逓倍回路と、前記周波数逓倍回路から出力
されるクロックと前記可変遅延バッファ回路から出力さ
れるクロックの位相を比較し、その位相関係に応じた信
号を出力する位相比較器と、前記位相比較器の出力信号
にしたがって前記可変遅延バッファ回路の遅延時間を前
記周波数逓倍回路から出力されるクロックの1周期分の
時間に一致させるための制御信号を出力するカウンター
と、前記周波数逓倍回路から出力されるクロック及び遅
延時間調整回路が組み込まれる半導体集積回路の内部回
路からの信号が入力され、外部からの切り換え信号にし
たがっていずれか一方を前記可変遅延バッファ回路に出
力する第1のセレクタ回路と、 前記可変遅延バッファ回
路から出力される信号が入力され、前記外部からの切り
換え信号にしたがって前記位相比較器または前記半導体
集積回路の他の内部回路のいずれか一方に出力する第2
のセレクタ回路と、を有する構成である。
積回路が備える他の可変遅延バッファ回路に対して出力
される構成であってもよい。
成は、遅延時間の調整が可能な可変遅延バッファ回路の
前記遅延時間を所望の値に設定するための遅延時間調整
回路であって、周期の異なる第1のクロック及び第2の
クロックが入力され、外部からの選択信号にしたがって
設定される第1のモードのとき前記第1のクロックを出
力し、前記第1のモードの後に前記選択信号にしたがっ
て設定される第2のモードのとき前記第2のクロックを
出力する第1のセレクタと、前記第1のセレクタから出
力されるクロックを変更可能に所定時間だけ遅延させる
可変遅延回路と、前記可変遅延回路から出力されるクロ
ックが入力され、前記第1のモードのとき一方の出力端
子から該クロックを出力し、前記第2のモードのとき他
方の出力端子から前記可変出力バッファ回路に対して該
クロックを出力する第2のセレクタと、前記第1のモー
ドのとき、前記第2のセレクタの一方の出力端子から出
力されるクロックと前記第1のクロックの位相を比較
し、その位相関係に応じた信号を出力する第1の位相比
較器と、前記第1のモードのとき、前記第1の位相比較
器の出力信号にしたがって前記第2のセレクタの一方の
出力端子から出力されるクロックと前記第1のクロック
の位相を一致させるための第1の制御信号を出力する第
1のカウンターと、前記第2のモードのとき、前記可変
遅延バッファ回路から出力されるクロックと前記第2の
クロックの位相を比較し、その位相関係に応じた信号を
出力する第2の位相比較器と、前記第2のモードのと
き、前記第2の位相比較器の出力信号にしたがって前記
可変遅延バッファ回路から出力されるクロックと前記第
2のクロックの位相を一致させるための第2の制御信号
を出力する第2のカウンターと、を有するものである。
の出力端子から出力されるクロック及び遅延時間調整回
路が組み込まれる半導体集積回路の内部回路からの信号
が入力され、外部からの切り換え信号にしたがっていず
れか一方を前記可変遅延バッファ回路に出力する第3の
セレクタ回路と、前記可変遅延バッファ回路から出力さ
れる信号が入力され、前記外部からの切り換え信号にし
たがって前記第2の位相比較器または前記半導体集積回
路の他の内部回路のいずれか一方に出力する第4のセレ
クタ回路と、を有していてもよく、前記第2の制御信号
が、前記半導体集積回路が備える他の可変遅延バッファ
回路に対して出力される構成であってもよい。
されたクロックを所定時間だけ遅延させる、1つあるい
は直列に接続された複数の単位遅延ゲート、及び前記単
位遅延ゲートを前記可変遅延バッファ回路の遅延時間の
設定に用いるか否かを選択するための遅延経路選択回路
を備えた、遅延時間がそれぞれ異なる複数の単位遅延回
路と、駆動能力を高めるためのバッファ回路と、を有
し、前記可変遅延バッファ回路の入力端子から見て第M
番目の前記単位遅延回路が備える前記単位遅延ゲートの
数が、2M-1個である構成が望ましい。
ロックを所定時間だけ遅延させる、1つあるいは直列に
接続された複数の単位遅延ゲート、及び前記単位遅延ゲ
ートを前記可変遅延回路の遅延時間の設定に用いるか否
かを選択するための遅延経路選択回路を備えた、遅延時
間がそれぞれ異なる複数の単位遅延回路を有し、前記可
変遅延回路の入力端子から見て第M番目の前記単位遅延
回路が備える前記単位遅延ゲートの数は、2M-1個であ
る構成が望ましい。
は、入力されるクロックの周波数を逓倍し、可変遅延バ
ッファ回路に出力する周波数逓倍回路と、周波数逓倍回
路から出力されるクロックと可変遅延バッファ回路から
出力されるクロックの位相を比較し、その位相関係に応
じた信号を出力する位相比較器と、位相比較器の出力信
号にしたがって可変遅延バッファ回路の遅延時間を周波
数逓倍回路から出力されるクロックの1周期分の時間に
一致させるための制御信号を出力するカウンターと、周
波数逓倍回路から出力されるクロック及び遅延時間調整
回路が組み込まれる半導体集積回路の内部回路からの信
号が入力され、外部からの切り換え信号にしたがってい
ずれか一方を可変遅延バッファ回路に出力する第1のセ
レクタ回路と、可変遅延バッファ回路から出力される信
号が入力され、外部からの切り換え信号にしたがって位
相比較器または半導体集積回路の他の内部回路のいずれ
か一方に出力する第2のセレクタ回路とを有すること
で、可変遅延バッファ回路の遅延時間を、外部から入力
するクロックの1周期の所定倍に等しくさせることがで
きる。
2のクロックが入力され、外部からの選択信号にしたが
って設定される第1のモードのとき第1のクロックを出
力し、第1のモードの後に選択信号にしたがって設定さ
れる第2のモードのとき第2のクロックを出力する第1
のセレクタと、第1のセレクタから出力されるクロック
を変更可能に所定時間だけ遅延させる可変遅延回路と、
可変遅延回路から出力されるクロックが入力され、第1
のモードのとき一方の出力端子からクロックを出力し、
第2のモードのとき他方の出力端子から可変出力バッフ
ァ回路に対してクロックを出力する第2のセレクタと、
第1のモードのとき、第2のセレクタの一方の出力端子
から出力されるクロックと第1のクロックの位相を比較
し、その位相関係に応じた信号を出力する第1の位相比
較器と、第1のモードのとき、第1の位相比較器の出力
信号にしたがって第2のセレクタの一方の出力端子から
出力されるクロックと第1のクロックの位相を一致させ
るための第1の制御信号を出力する第1のカウンター
と、第2のモードのとき、可変遅延バッファ回路から出
力されるクロックと第2のクロックの位相を比較し、そ
の位相関係に応じた信号を出力する第2の位相比較器
と、第2のモードのとき、第2の位相比較器の出力信号
にしたがって可変遅延バッファ回路から出力されるクロ
ックと第2のクロックの位相を一致させるための第2の
制御信号を出力する第2のカウンターとを有すること
で、可変遅延バッファ回路の遅延時間を、外部から入力
する第1のクロックの周期と第2のクロックの周期の差
の時間に等しくさせることができる。
て説明する。
整回路の第1実施例の構成を示すブロック図であり、図
2は図1に示した可変遅延バッファ回路の一構成例を示
すブロック図である。
路は、入力されたクロックの周波数を逓倍し、可変遅延
バッファ回路2に出力する周波数逓倍回路1と、周波数
逓倍回路1の出力クロックと可変遅延バッファ回路2の
出力クロックの位相を比較し、その位相関係に応じた信
号を出力する位相比較器3と、位相比較器3の出力信号
にしたがって可変遅延バッファ回路2の遅延時間を変え
るための制御信号CD 0を出力するカウンター4とを有
する構成である。なお、カウンター4から出力される制
御信号CD0はN(Nは自然数)ビットの信号である。
は、遅延時間がそれぞれ異なるN個の単位遅延回路20
1〜20Nと、駆動能力を高めるためのバッファ回路2
3とによって構成されている。
たクロック信号を所定の時間だけ遅延させる、直列に接
続された少なくとも1つの単位遅延ゲート21と、各単
位遅延回路が備える単位遅延ゲート21を可変遅延バッ
ファ回路2の遅延時間の設定に用いるか否かを選択する
ための遅延経路選択回路22とをそれぞれ有している。
2の入力端子INから第M番目(Mは自然数、但しM≦
N)の単位遅延回路20Mには、それぞれ2M-1個の単位
遅延ゲート21を備えている。遅延経路選択回路22
は、2M-1個の単位遅延ゲート21が接続された経路、
あるいは単位遅延ゲート21が何も接続されていない経
路のいずれか一方を選択する。このとき、可変遅延バッ
ファ回路2全体の遅延時間は、各遅延経路選択回路22
によって選択された、入出力端子(IN−OUT)間に
挿入される単位遅延ゲート21の数によって決定され
る。このような構成では、各単位遅延回路20の遅延時
間がそれぞれ異なっているため、可変遅延バッファ回路
2全体の遅延時間を効率的に調整することができる。
について説明する。
部回路から周期T0のクロックが入力されると、周波数
逓倍回路1は入力クロックの周波数を所定倍(K倍)の
周波数に変換する。周波数逓倍回路1は、例えば、PL
L(Phase Locked Loop)回路によって構成される。
クロック、及び周波数逓倍回路1の出力クロックの位相
を遅延させた可変遅延バッファ回路2の出力クロックが
入力され、2つのクロックの位相関係に応じてUP信号
あるいはDOWN信号のいずれか一方を出力する。
に従い、可変遅延バッファ回路2に遅延時間を変化させ
るための制御信号CD0を送出する。
からのNビットの制御信号CD0にしたがって、自単位
遅延回路内に有する2M−1個の単位遅延ゲート21が
接続された経路、あるいは単位遅延ゲートが何も接続さ
れていない経路のいずれか一方を遅延経路選択回路22
によって選択する。なお、位相比較器3は、入力された
2つのクロックの位相関係からUP信号あるいはDOW
N信号のいずれか一方しか出力しないため、制御信号C
D0は1ビットづつ変化していく。したがって、可変遅
延バッファ回路2の遅延時間は段階的に変化することに
なる。
れる2つのクロック信号が一致するまで繰り返され、最
終的に可変遅延バッファ回路2の遅延時間は周波数逓倍
回路1の出力クロックの1周期(T0/K)に等しくな
る。
延時間を、外部から入力するクロックの1周期の所定倍
に等しくさせることができるため、可変遅延バッファ回
路2の遅延時間を所望の時間に容易に調整することがで
きる。
間調整回路は、可変遅延バッファ回路の遅延時間を入力
クロックの所定倍にしか調整することができないため調
整範囲が制限されてしまう。特に、周波数逓倍回路に用
いられる現在のディジタル技術では遅延時間を2nse
c程度以下に設定することが難しい。本実施例は第1実
施例に比べてより細かく遅延時間を設定することが可能
な遅延時間調整回路を提案する。
施例の構成を示すブロック図であり、図4は図3に示し
た可変遅延回路の一構成例を示すブロック図である。
路は、第1のクロック信号CLK1及び第2のクロック
信号CLK2が入力され、外部回路(不図示)からの選
択信号にしたがっていずれか一方を出力する第1のセレ
クタ回路11と、第1のセレクタ回路11の出力クロッ
クを変更可能に所定の時間だけ遅延させる可変遅延回路
12と、可変遅延回路12の出力クロックが入力され、
外部回路からの選択信号にしたがって2つの出力端子の
いずれか一方に出力する第2のセレクタ回路13と、第
2のセレクタ回路13の一方の出力端子の出力クロック
と第1のクロックCLK1の位相を比較し、その位相関
係に応じた信号を出力する第1の位相比較器15と、第
1の位相比較器15の出力信号にしたがって可変遅延回
路12の遅延時間を変えるための制御信号CD1を出力す
る第1のカウンター16と、可変遅延バッファ回路14
を介して入力される第2のセレクタ回路13の他方の出
力端子の出力クロックと第2のクロックCLK2の位相
を比較し、その位相関係に応じた信号を出力する第2の
位相比較器17と、第2の位相比較器17の出力信号に
したがって可変遅延バッファ回路14の遅延時間を変え
るための制御信号CD2を出力する第2のカウンター18
とを有する構成である。なお、第1のクロックCLK1
の周期はT1、第2のクロックCLK2の周期はT1+
ΔTにそれぞれ設定される。また、第1のカウンター1
6から出力される制御信号CD1、及び第2のカウンタ−
18から出力される制御信号CD2は、それぞれN(Nは
自然数)ビットの信号である。
実施例で示した可変遅延バッファ回路のうち、駆動能力
を高めるためのバッファ回路が無い構成である。その他
の構成は第1実施例で示した可変遅延バッファ回路と同
様であるため、その説明は省略する。
いて説明する。
なる2つの入力クロック(T1、T1+ΔT)から、そ
の周期差分ΔTに可変遅延バッファ回路14の遅延時間
を調整するための回路である。以下に、その調整手順に
ついて説明する。
の選択信号にしたがって、第1のセレクタ回路11が第
1のクロックCLK1を出力し、第2のセレクタ回路1
3が第1の位相比較器15にクロックを出力する第1の
モードに設定される。
1のクロックCLK1と、第1のセレクタ回路11、可
変遅延回路12、及び第2のセレクタ回路13を通過し
たクロックCLK1’とがそれぞれ入力される。
のクロックの位相関係に応じてUP信号あるいはDOW
N信号のいずれか一方を出力する。第1のカウンター1
6は第1の位相比較器15の出力信号にしたがって可変
遅延回路12の遅延時間を変化させるための制御信号C
D1を送出する。
6からのNビットの制御信号CD1にしたがって、遅延
経路選択回路により自単位遅延回路内に有する2M−1
個の単位遅延ゲート21が接続された経路、あるいは単
位遅延ゲートが何も接続されていない経路のいずれか一
方を選択する。
6から送られるNビットの制御信号CD1に従い、自単
位遅延回路内に有する2M−1個の単位遅延ゲートが接
続された経路、あるいは単位遅延ゲートが何も接続され
ていない経路のいずれか一方を遅延経路選択回路によっ
て選択する。なお、第1の位相比較器15は、入力され
た2つのクロックの位相関係からUP信号あるいはDO
WN信号のいずれか一方しか出力しないため、制御信号
CD1は1ビットづつ変化していく。したがって、可変
遅延回路12の遅延時間は段階的に変化することにな
る。
に入力される2つのクロック信号の位相が一致するまで
繰り返され、最終的に第1のセレクタ回路11、可変遅
延回路12、及び第2のセレクタ回路13の遅延時間の
合計は、第1のクロックCLK1の1周期(T1)に等
しくなる。
の選択信号にしたがって、第1のセレクタ回路11が第
2のクロックCLK2を出力し、第2のセレクタ回路1
3が可変遅延バッファ回路14にクロックを出力する第
2のモードに設定される。
2のクロックCLK2と、第1のセレクタ回路11、可
変遅延回路12、第2のセレクタ回路13、及び可変遅
延バッファ回路14を通過したクロックCLK2’とが
それぞれ入力される。
のクロックの位相関係に応じてUP信号あるいはDOW
N信号のいずれか一方を出力する。第2のカウンター1
8は第2の位相比較器17の出力信号にしたがって可変
遅延バッファ回路14の遅延時間を変化させるための制
御信号CD2を送出する。
ンター18からのNビットの制御信号CD2に従い、自
単位遅延回路内に有する2M−1個の単位遅延ゲートが
接続された経路、あるいは単位遅延ゲートが何も接続さ
れていない経路のいずれか一方を遅延経路選択回路によ
って選択する。なお、第2の位相比較器17は、入力さ
れた2つのクロックの位相関係からUP信号あるいはD
OWN信号のいずれか一方しか出力しないため、制御信
号CD2は1ビットづつ変化していく。したがって、可
変遅延バッファ回路14の遅延時間は段階的に変化する
ことになる。
に入力される2つのクロックの位相が一致するまで繰り
返され、最終的に第1のセレクタ回路11、可変遅延回
路12、第2のセレクタ回路13、及び可変遅延バッフ
ァ回路14の遅延時間の合計は、第2のクロックCLK
2の1周期(T1+ΔT)に等しくなる。
延回路12、及び第2のセレクタ回路13の遅延時間の
合計は、第1のモードにおいて既に第1のクロックCL
K1の1周期分(T1)に調整されている。よって、可
変遅延バッファ回路14の遅延時間は、第1のクロック
CLK1と第2のクロックCLK2の周期差ΔTに等し
くなる。
れば、異なる周期を持つ2つのクロック信号の組み合わ
せによって、可変遅延バッファ回路14の遅延時間を所
望の時間に容易に設定することができる。また、温度変
動などによって遅延時間の変化が生じた場合でも容易に
再調整することができる。
されてしまうことがないため、可変遅延バッファ回路1
4の遅延時間を、可変遅延バッファ回路14の単位遅延
ゲートの遅延時間と等しい時間単位で調整することがで
きる。
整回路の第3実施例の構成を示すブロック図である。
整回路は、第2実施例の可変遅延バッファ回路の入力側
に第3のセレクタ回路31を設け、出力側に第4のセレ
クタ回路32を設けた構成である。
及び第4のセレクタ32の一方の出力端子は、本実施例
の遅延時間調整回路を組み込む半導体集積回路の内部回
路とのインタフェースとして、例えば、それぞれI/O
回路に対して接続される。また、第3のセレクタ回路3
1の他方の入力は第2実施例と同様に第2のセレクタの
他方の出力端子と接続され、第4のセレクタ32の他方
の出力は第2実施例と同様に第2の位相比較器に入力さ
れる。その他の構成は第2実施例と同様であるため、そ
の説明は省略する。
間調整回路をLSI等の半導体集積回路に組み込むこと
で、遅延時間調整後の可変遅延バッファ回路を半導体集
積回路でそのまま用いることができる。
態でも、第3のセレクタ31及び第4のセレクタを所定
のタイミングで切り換えることで、可変遅延バッファ回
路の遅延時間を変更することができる。
調整回路に2つのセレクタ回路を追加する構成を示した
が、第1実施例の可変遅延バッファ回路の入出力端にそ
れぞれセレクタ回路を設ける構成にしてもよい。この場
合も本実施例と同様の効果を得ることができる。
整回路の第4実施例の構成を示すブロック図である。
整回路は、第2実施例の第2のカウンターの出力信号
(制御信号CD2)を、本実施例の遅延時間調整回路を
組み込む半導体集積回路で用いる他の可変遅延バッファ
回路41に入力する構成である。その他の構成は第2実
施例と同様であるため、その説明は省略する。
間調整回路をLSI等の半導体集積回路に組み込むこと
で、遅延時間調整後の可変遅延バッファ回路と等しい遅
延時間に半導体集積回路で用いる他の可変遅延バッファ
回路41の遅延時間を設定することができる。
路を動作させている状態でも、第1のセレクタ及び第2
のセレクタを所定のタイミングで切り換えることで、可
変遅延バッファ回路41の遅延時間を変更することがで
きる。
調整回路の第2のカウンターの出力信号を半導体集積回
路で用いる他の可変遅延バッファ回路41に入力する構
成を示したが、第1実施例のカウンターの出力信号を半
導体集積回路で用いる他の可変遅延バッファ回路41に
入力する構成にしてもよい。この場合も本実施例と同様
の効果を得ることができる。
整回路によってその遅延時間が調整された可変遅延バッ
ファ回路は、可変アクティブディレイラインとして使用
することができる。
いるので、以下に記載する効果を奏する。
変遅延バッファ回路に出力する周波数逓倍回路と、周波
数逓倍回路から出力されるクロックと可変遅延バッファ
回路から出力されるクロックの位相を比較し、その位相
関係に応じた信号を出力する位相比較器と、位相比較器
の出力信号にしたがって可変遅延バッファ回路の遅延時
間を周波数逓倍回路から出力されるクロックの1周期分
の時間に一致させるための制御信号を出力するカウンタ
ーと、周波数逓倍回路から出力されるクロック及び遅延
時間調整回路が組み込まれる半導体集積回路の内部回路
からの信号が入力され、外部からの切り換え信号にした
がっていずれか一方を可変遅延バッファ回路に出力する
第1のセレクタ回路と、可変遅延バッファ回路から出力
される信号が入力され、外部からの切り換え信号にした
がって位相比較器または半導体集積回路の他の内部回路
のいずれか一方に出力する第2のセレクタ回路とを有す
ることで、可変遅延バッファ回路の遅延時間を、外部か
ら入力するクロックの1周期の所定倍に等しくさせるこ
とができる。したがって、可変遅延バッファ回路の遅延
時間を所望の時間に容易に調整することができる。
2のクロックが入力され、外部からの選択信号にしたが
って設定される第1のモードのとき第1のクロックを出
力し、第1のモードの後に選択信号にしたがって設定さ
れる第2のモードのとき第2のクロックを出力する第1
のセレクタと、第1のセレクタから出力されるクロック
を変更可能に所定時間だけ遅延させる可変遅延回路と、
可変遅延回路から出力されるクロックが入力され、第1
のモードのとき一方の出力端子からクロックを出力し、
第2のモードのとき他方の出力端子から可変出力バッフ
ァ回路に対してクロックを出力する第2のセレクタと、
第1のモードのとき、第2のセレクタの一方の出力端子
から出力されるクロックと第1のクロックの位相を比較
し、その位相関係に応じた信号を出力する第1の位相比
較器と、第1のモードのとき、第1の位相比較器の出力
信号にしたがって第2のセレクタの一方の出力端子から
出力されるクロックと第1のクロックの位相を一致させ
るための第1の制御信号を出力する第1のカウンター
と、第2のモードのとき、可変遅延バッファ回路から出
力されるクロックと第2のクロックの位相を比較し、そ
の位相関係に応じた信号を出力する第2の位相比較器
と、第2のモードのとき、第2の位相比較器の出力信号
にしたがって可変遅延バッファ回路から出力されるクロ
ックと第2のクロックの位相を一致させるための第2の
制御信号を出力する第2のカウンターとを有すること
で、可変遅延バッファ回路の遅延時間を、外部から入力
する第1のクロックの周期と第2のクロックの周期の差
の時間に等しくさせることができる。
ック信号の組み合わせによって、可変遅延バッファ回路
の遅延時間を所望の時間に容易に設定することができ
る。また、温度変動などによって遅延時間の変化が生じ
た場合でも容易に再調整することができる。
遅延時間調整回路が組み込まれる半導体集積回路の内部
回路とをインタフェースするためのセレクタ回路を設け
ることで、遅延時間調整後の可変遅延バッファ回路を半
導体集積回路でそのまま用いることができる。また、半
導体集積回路を動作させている状態でも可変遅延バッフ
ァ回路の遅延時間を変更することができる。
設定するための制御信号を遅延時間調整回路が組み込ま
れる半導体集積回路が備える他の可変遅延バッファ回路
に対して出力することで、半導体集積回路を動作させて
いる状態でも、半導体集積回路が備える可変遅延バッフ
ァ回路の遅延時間を変更することができる。
を示すブロック図である。
を示すブロック図である。
を示すブロック図である。
ロック図である。
を示すブロック図である。
を示すブロック図である。
Claims (9)
- 【請求項1】 遅延時間の調整が可能な可変遅延バッフ
ァ回路の前記遅延時間を所望の値に設定するための遅延
時間調整回路であって、 入力されるクロックの周波数を逓倍し、前記可変遅延バ
ッファ回路に出力する周波数逓倍回路と、 前記周波数逓倍回路から出力されるクロックと前記可変
遅延バッファ回路から出力されるクロックの位相を比較
し、その位相関係に応じた信号を出力する位相比較器
と、 前記位相比較器の出力信号にしたがって前記可変遅延バ
ッファ回路の遅延時間を前記周波数逓倍回路から出力さ
れるクロックの1周期分の時間に一致させるための制御
信号を出力するカウンターと、前記周波数逓倍回路から出力されるクロック及び遅延時
間調整回路が組み込まれる半導体集積回路の内部回路か
らの信号が入力され、外部からの切り換え信号にしたが
っていずれか一方を前記可変遅延バッファ回路に出力す
る第1のセレクタ回路と、 前記可変遅延バッファ回路から出力される信号が入力さ
れ、前記外部からの切り換え信号にしたがって前記位相
比較器または前記半導体集積回路の他の内部回路のいず
れか一方に出力する第2のセレクタ回路と、 を有する遅延時間調整回路。 - 【請求項2】 前記制御信号が、 前記半導体集積回路が備える他の可変遅延バッファ回路
に対して出力される 請求項1記載の遅延時間調整回路。 - 【請求項3】 遅延時間の調整が可能な可変遅延バッフ
ァ回路の前記遅延時間を所望の値に設定するための遅延
時間調整回路であって、 周期の異なる第1のクロック及び第2のクロックが入力
され、外部からの選択信号にしたがって設定される第1
のモードのとき前記第1のクロックを出力し、前記第1
のモードの後に前記選択信号にしたがって設定される第
2のモードのとき前記第2のクロックを出力する第1の
セレクタと、 前記第1のセレクタから出力されるクロックを変更可能
に所定時間だけ遅延さ せる可変遅延回路と、 前記可変遅延回路から出力されるクロックが入力され、
前記第1のモードのとき一方の出力端子から該クロック
を出力し、前記第2のモードのとき他方の出力端子から
前記可変出力バッファ回路に対して該クロックを出力す
る第2のセレクタと、 前記第1のモードのとき、前記第2のセレクタの一方の
出力端子から出力されるクロックと前記第1のクロック
の位相を比較し、その位相関係に応じた信号を出力する
第1の位相比較器と、 前記第1のモードのとき、前記第1の位相比較器の出力
信号にしたがって前記第2のセレクタの一方の出力端子
から出力されるクロックと前記第1のクロックの位相を
一致させるための第1の制御信号を出力する第1のカウ
ンターと、 前記第2のモードのとき、前記可変遅延バッファ回路か
ら出力されるクロックと前記第2のクロックの位相を比
較し、その位相関係に応じた信号を出力する第2の位相
比較器と、 前記第2のモードのとき、前記第2の位相比較器の出力
信号にしたがって前記可変遅延バッファ回路から出力さ
れるクロックと前記第2のクロックの位相を一致させる
ための第2の制御信号を出力する第2のカウンターと、 を有する 遅延時間調整回路。 - 【請求項4】 前記第2のセレクタ回路の他方の出力端
子から出力されるクロック及び遅延時間調整回路が組み
込まれる半導体集積回路の内部回路からの信号が入力さ
れ、外部からの切り換え信号にしたがっていずれか一方
を前記可変遅延バッファ回路に出力する第3のセレクタ
回路と、 前記可変遅延バッファ回路から出力される信号が入力さ
れ、前記外部からの切り換え信号にしたがって前記第2
の位相比較器または前記半導体集積回路の他の内部回路
のいずれか一方に出力する第4のセレクタ回路と、 を有する請求項3記載の 遅延時間調整回路。 - 【請求項5】 前記第2の制御信号が、 前記半導体集積回路が備える他の可変遅延バッファ回路
に対して出力される 請求項3または4記載の遅延時間調
整回路。 - 【請求項6】 前記可変遅延バッファ回路は、 入力されたクロックを所定時間だけ遅延させる、1つあ
るいは直列に接続された複数の単位遅延ゲート、及び前
記単位遅延ゲートを前記可変遅延バッファ回路の遅延時
間の設定に用いるか否かを選択するための遅延経路選択
回路を備えた、遅延時間がそれぞれ異なる複数の単位遅
延回路と、 駆動能力を高めるためのバッファ回路と、 を有する 請求項1乃至5のいずれか1項記載の遅延時間
調整回路。 - 【請求項7】 前記可変遅延バッファ回路の入力端子か
ら見て第M番目の前記単位遅延回路が備える前記単位遅
延ゲートの数は、2 M-1 個である請求項6記載の遅延時
間調整回路。 - 【請求項8】 前記可変遅延回路は、 入力されたクロックを所定時間だけ遅延させる、1つあ
るいは直列に接続された複数の単位遅延ゲート、及び前
記単位遅延ゲートを前記可変遅延回路の遅延時間の設定
に用いるか否かを選択するための遅延経路選択回路を備
えた、遅延時間がそれぞれ異なる複数の単位遅延回路を
有する 請求項3乃至5のいずれか1項記載の遅延時間調
整回路。 - 【請求項9】 前記可変遅延回路の入力端子から見て第
M番目の前記単位遅延回路が備える前記単位遅延ゲート
の数は、2 M-1 個である請求項8記載の遅延時間調整回
路。
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JP34577098A JP3156781B2 (ja) | 1998-12-04 | 1998-12-04 | 遅延時間調整回路 |
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JP2000174594A JP2000174594A (ja) | 2000-06-23 |
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