JP4056213B2 - 位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路 - Google Patents
位相差信号発生回路並びにこれを用いた多相クロック発生回路及び集積回路 Download PDFInfo
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Description
【本発明の属する技術分野】
本発明は、多相クロックを発生するための位相差信号発生回路、この位相差信号発生回路を用いた多相クロック発生回路、及び前記位相差信号発生回路又は前記多相クロック発生回路を用いた集積回路に関する。
【0002】
【従来の技術】
近年、データ通信速度の高速化に伴い、データの処理に必要なクロック信号が高速化している。しかし、発振回路により発生可能な最高クロック周波数はデバイスの性能によって制限されるので、その周波数を越えたクロック信号を用いることはできない。加えて、発振器で発生したクロック信号をバッファ回路で分配可能な最高周波数もデバイスの性能によって決まっているので、同様にクロック信号の周波数は制限される。
【0003】
このようなデバイスの性能に起因するクロック周波数の限界を克服するための技術として、複数の位相を持つ低周波数のクロックでデータを処理する多相クロック方式がある。多相クロックの例としては、0度の基準クロック信号に対して90度、180度、270度の位相のクロック信号を加えた4相クロックや、45度、90度、135度、180度、225度、270度、315度のクロック信号を加えた8相クロックなどがある。例えば4相クロックを用いてデータを処理した場合、単一の位相を用いた場合に比べて、4倍の速度でデータを処理することができる。
【0004】
このような多相クロックは、従来、PLLなどのクロック発生回路によって作成されている。しかしながらこの方法では、PLLで発生した多相クロックをチップ全体に分配する必要があるので、クロックドライバの消費電力の増大や多相クロック間のスキュー等の問題が生ずる。
【0005】
したがって、集積回路において多相クロックを発生する場合、特定の位相差を持ったクロック信号を発生する位相差信号発生回路を、クロック発生回路とは別に持つ必要がある。例えば、4相クロックでは90度、8相クロックでは45度の位相差信号発生回路が必要である。
【0006】
従来の位相差信号発生回路の第一例として、アイ・イー・イー・イー・ジャーナル・オブ・ソリッド・ステイト・サーキット、第三2巻、第一1号、1683頁(Stefanos Sidiropoulos et al.,"A Semidigital Dual Delay-Locked Loop",IEEE J. Solid-State Circuits,vol.32,No.11,pp.1683-1692,Nov.1997)において提案されている回路を図9に示す。この位相差信号発生回路は、入力端子121、ディレイ素子122からなるディレイライン123、バッファ回路124、ディレイライン制御回路125、出力端子126から構成される。
【0007】
かかる構成において入力端子121にクロック信号を入力すると、ディレイライン制御回路125により、信号127と信号128との間の位相差が180度となるようにディレイライン123の遅延値が制御される。このとき、ディレイライン123は6つのディレイ素子122により構成されるので、ディレイ素子122一段当たりの遅延値は30度となる。6つのディレイ素子122からの出力信号は、それぞれバッファ回路124を通り、出力端子126へ出力される。したがって、6つの出力端子126にはそれぞれ30度の位相差を持ったクロック信号が得られる。
【0008】
位相差信号発生回路の第二例として、実開昭57-034729号公報に開示された90度位相差信号発生回路を図10に示す。この90度位相発生回路は、搬送波発振器1301、ゲート回路1302、Dフリップフロップ(以下FFという。)1303、FF1304、FF1305により構成される。
【0009】
かかる構成において、搬送波発振回路1301の出力信号1306は、ゲート回路1302へ出力されて、逆相の出力信号1307と、同相の出力信号1308とに分かれる。FF1303及びFF1304は、それぞれ信号1307又は信号1308の立ち上がりでその論理状態が反転する。したがって、FF1303の出力信号1309と、FF1304の出力信号1310とは、互いに90度の位相差を持ったクロック信号となる。FF1305は、信号1309の位相が信号1310の位相に比べて遅れるときに、リセット信号1311をFF1304に与える。これにより、FF1304の出力信号1310が常にFF1303の出力信号1309に対して遅れるので、それぞれの位相関係が確定する。
【0010】
位相差信号発生回路の第三例として、特開昭63-121307号公報に開示された90度位相差信号発生装置を図11[1]に示す。この90度位相発生回路は、入力端子1401、第一の分配回路1402、第二の分配回路1403、反転回路1404、加算回路1405、加算回路1406、遅延回路1407、第三の分配回路1408により構成される。
【0011】
かかる構成において、入力端子1401に与えられた原信号は分配器1402で2つに分配され、一方の信号は分配器1403で更に2つに分配される。分配器1403から出力される一方の信号は、信号1409として加算回路1405に与えられ、他方の信号は反転回路1404で位相反転されて信号1411として加算回路1406に与えられる。また、分配器1402から出力される他方の信号は遅延回路1407で所定の位相θだけ遅延され、この遅延信号が分配器1408で2つに分配される。この分配器1408から出力される一方の信号は信号1410として加算回路1405に与えられ、他方の信号は信号1412として加算回路1406に与えられる。そして、加算回路1405から出力信号1413が出力され、加算回路1406から出力信号1414が出力される。このようにして得られた出力信号1413,1414の位相差は90度となる。
【0012】
この回路の原理を図11[2]のベクトル図で幾何学的に説明する。信号1409のベクトルaと信号1411のベクトルbと信号1410,1412のベクトルc,dとは、原信号から分配回路により分配された信号のベクトルであるので、ともに等しい大きさである。そして、ベクトルaとベクトルcとの合成ベクトルPが出力信号1413であり、ベクトルbとベクトルdとの合成ベクトルQが出力信号1414である。図11[2]において、点OはPQを直径とする円周上に存在し、∠POQは90度である。つまり、出力信号1413,1414の位相差は90度となる。
【0013】
【発明が解決しようとする課題】
しかしながら、第一従来例を示す図9の回路では、ディレイラインの遅延調整に制御回路125を用いたフィードバック制御を用いているため、回路が複雑になるとともに、フィードバック系を安定して動作させるために緻密な回路設計が必要となる。更に、回路が複雑であるために、回路規模や消費電力も大きい。
【0014】
第二従来例を示す図10の回路では、FF1303,1304を用いてクロック信号1307,1308を分周することで、出力信号1309,1310を発生している。そのため、発振器1301は、所望のクロック周波数に対して2倍のクロック周波数で発振する必要がある。つまり図10の回路で生成可能なクロック周波数は、発振器1301で発振可能な最高周波数の半分に制限される。
【0015】
第三従来例を示す図11の回路では、遅延回路1407の遅延値をクロック位相に換算した値が90度よりも大きい場合は、信号1409と信号1410との位相差が90度以上となり、これらが加算回路1405に入力される。一方、遅延回路1407の遅延値が90度よりも小さい場合は、信号1411と信号1412との位相差が90度以上になり、これらが加算回路1406に入力される。したがって、いずれの場合も90度以上の位相差をもった信号が加算器に入力される。電子回路を用いて90度以上の位相差を持った信号の加算を行った場合、位相差が90度を越えると加算器からの出力振幅が急激に減少するため、安定した回路動作ができない。したがって、図11の回路を電子回路で用いて正しく動作させることは困難である。
【0016】
【発明の目的】
そこで、本発明の目的は、分周器を用いずに、回路規模が小さく、電子回路により容易に構成可能な位相差信号発生回路を提供することにある。更に、当該位相差信号発生回路を用いて容易に構成可能な多相クロック発生回路、当該位相差信号発生回路又は当該多相クロック発生回路を含んだ集積回路を提供することにある。
【0017】
【問題を解決するための手段】
請求項1記載の位相差信号発生回路は、nを2以上のただ一つの自然数、kを1以上かつn−1以下の少なくとも一つの自然数、xを任意の実数としたとき、位相0度の第一の入力信号を(n−k)x度遅延させて出力するとともに当該第一の入力信号をnx度遅延させて出力する遅延回路と、この遅延回路から出力された位相nx度の信号と位相θ度の第二の入力信号とをk:n−kの割合で位相補間して位相(n−k)x+kθ/n度の信号を出力する位相補間回路と、前記位相補間回路と同じ遅延時間を有する第三の遅延回路を備え、 前記遅延回路から出力された位相(n−k)x度の信号を更に前記第三の遅延回路によって遅延させて出力することを特徴とするものである。また、kは、1以上かつn−1以下の少なくとも一つの自然数であるから、1以上かつn−1以下の全ての自然数としてもよい(請求項3)。
【0018】
位相補間回路は、位相nx度の信号と位相θ度の信号とをk:n−kの割合で位相補間して出力する。したがって、位相補間回路の出力信号の位相φは、
φ={(n−k)nx+kθ}/n=(n−k)x+kθ/n
度となる。ここで、遅延回路から別途出力された位相(n−k)x度の信号と位相φの信号との差は、xを含む項が消去された位相差kθ/nとなる。この位相差kθ/nは、xを含まないので、xの変動の影響を受けない。
【0019】
請求項2記載の位相差信号発生回路は、nを2以上のただ一つの自然数、kを1以上かつn−1以下の少なくとも一つの自然数、xを任意の実数としたとき、位相0度の第一の入力信号をnx度遅延させて出力する第一の遅延回路と、この第一の遅延回路から出力された位相nx度の信号と位相θ度の第二の入力信号とをk:n−kの割合で位相補間して位相(n−k)x+kθ/n度の信号を出力する位相補間回路と、この位相補間回路から出力された信号をkx度遅延させて出力する第二の遅延回路と、前記位相補間回路と同じ遅延時間を有する第三の遅延回路を備え、前記第一の遅延回路から出力された信号を更に前記第三の遅延回路によって遅延させて出力することを特徴とするものである。また、kは、1以上かつn−1以下の少なくとも一つの自然数であるから、1以上かつn−1以下の全ての自然数としてもよい(請求項4)
【0020】
位相補間回路は、位相nx度の信号と位相θ度の信号とをk:n−kの割合で位相補間して出力する。したがって、位相補間回路の出力信号の位相φは、
φ={(n−k)nx+kθ}/n=(n−k)x+kθ/n
度となる。ここで、第一の遅延回路から出力された位相nx度の信号と第二の遅延回路から出力された位相φをkx度遅延させた信号との差は、xを含む項が消去された位相差kθ/nとなる。この位相差kθ/nは、xを含まないので、xの変動の影響を受けない。
【0021】
請求項1乃至4に記載の位相信号発生回路は、前記位相補間回路と同じ遅延時間を有する第三の遅延回路を備えることにより、位相補間回路の遅延時間の影響が除去された、正確な位相差kθ/nが得られる。
【0022】
また、前記第二の入力信号として、前記第一の入力信号の反転信号を用いる、としてもよい(請求項5)。この場合は、入力信号が一つだけでもよい。更に、前記nが3、前記kが1及び2としてもよく(請求項6)、前記nが2、前記kが1としてもよい(請求項7)。
【0023】
本発明に係る多相クロック発生回路は、複数個の本発明に係る位相差信号発生回路から構成され、これらに位相の異なる2つの入力信号が入力されることを特徴とする。かかる構成により、クロックの位相は均等に位相補間され、多相クロックを作成することができる。また、本発明に係る集積回路は、本発明に係る位相差信号発生回路又は本発明に係る多相クロック発生回路が内部に含まれていることを特徴とする。
【0024】
換言すると、本発明に係る位相差信号発生回路は、入力信号を遅延させる遅延回路と、入力された2つのクロック信号の中間の位相を持ったクロック信号を出力する位相補間回路により構成される。かかる構成により、入力にθ度の位相差を持ったクロック信号を与えた場合、デバイス性能の変動や信号伝送路における寄生素子の影響により遅延回路の遅延値が変動しても、出力には一定の位相差θ/2を持ったクロック信号が得られる。
【0025】
ここで、設計時に遅延回路の遅延値を2つの入力クロック信号の位相差θに応じて調整することで、位相補間回路に入力される2つの信号間の位相差を0度にすることができる。なお、上述したようなデバイス性能の変動や信号伝送路における寄生素子の影響により遅延回路の遅延値が変動した場合に、位相補間回路に入力される2つの信号に微小な位相差が発生する。本発明に係る位相差信号発生回路では、この微小な位相差を位相補間回路を用いて補間することで、遅延値の変動を補償し出力クロック信号の位相差をθ/2度に保っている。このような微小な位相差の位相補間を行う回路は、電子回路により容易に構成可能である。
【0026】
【発明の実施の形態】
図1[1]は、本発明に係る位相差信号発生回路の第一実施形態を示すブロック図である。図1[2]は、図1[1]における位相補間回路の動作を示すタイムチャートである。以下、これらの図面に基づき説明する。
【0027】
本実施形態の位相差信号発生回路は、遅延回路11a,11b、位相補間回路12等により構成される。遅延回路11a,11bは、ともに入力信号の位相をx度遅延させる。位相補間回路12は、図1[2]に示すように、入力された2つのクロック信号の中間の位相を持ったクロック信号を出力する。ここで、入力信号13,14として与えられるクロック信号の位相を、それぞれ0度,θ度とする。
【0028】
まず、入力信号13は遅延回路11aに入力され、位相x度の信号15として出力される。信号15は、更に遅延回路11bに入力されて、位相2x度の信号16となる。信号16と信号14とは位相補間回路12に入力され、信号17として出力される。ここで信号17は、位相補間回路12の出力であるから、信号16と信号14との中間の位相となり、
(2x+θ)/2=x+θ/2 …(1)
となる。
【0029】
したがって、信号17と信号15との位相差は、
(x+θ/2)−x=θ/2 …(2)
であり、xの値に関わらずθ/2度となる。つまり、入力にθ度の位相差を持ったクロック信号を与えた場合、遅延値xが変動しても、遅延回路11aと遅延回路11bとの遅延値xは同じであるので、出力には一定の位相差θ/2を持ったクロック信号が得られる。
【0030】
このとき、位相補間回路12に入力される2つの信号の位相差は、(2x−θ)度である。そのため、設計時に遅延回路11a,11bの遅延値xを2つの入力クロック信号の位相差θに応じて調整することにより、位相補間回路12に入力される2つの信号の位相差を0度にすることができる。
【0031】
また、デバイス性能の変動や信号伝送路における寄生素子の影響により遅延回路11a,11bの遅延値xが変動した場合は、位相補間回路12に入力される2つの信号に微小な位相差が発生する。本実施形態の位相差信号発生回路では、この微小な位相差を位相補間回路12を用いて補間することにより、遅延値xの変動を補償し出力クロック信号の位相差をθ/2度に保っている。このような微小な位相差の位相補間を行う回路は、電子回路により容易に構成可能である。なお、遅延回路11a,11bは、同じ半導体集積回路内に形成されているので、温度や電源電圧の影響によって同じように遅延値xが変動する。
【0032】
図2[1]は、本発明に係る位相差信号発生回路の第二実施形態を示すブロック図である。以下、この図面に基づき説明する。
【0033】
本実施形態の位相差信号発生回路は、第一実施形態に示した位相差信号発生回路に遅延回路33を加えた構成になっている。すなわち、本実施形態の位相差信号発生回路は、遅延回路31a,31b、位相補間回路32、遅延回路33等により構成される。遅延回路31a,31bは、入力信号の位相をx度遅延させる。位相補間回路32は、前述したように、入力された2つのクロック信号の中間の位相を持ったクロック信号を出力する。ただし、本実施形態における位相補間回路32は、内部での信号遅延が無視できないため、遅延値yを持っている。遅延回路33は、位相補間回路32と同等の遅延値yを持ったものである。
【0034】
かかる構成により、出力信号34の位相はx+y度となり、出力信号35の位相はx+θ/2+y度となる。したがって、信号34と信号35の位相差は、
(x+θ/2+y)−x+y=θ/2 …(3)
であり、x,yの値に関わらずθ/2度となる。
【0035】
図2[2]は、本発明に係る位相差信号発生回路の第三実施形態を示すブロック図である。以下、この図面に基づき説明する。
【0036】
本実施形態の位相差信号発生回路は、第一実施形態の位相差信号発生回路に対し、入力信号を一つに減らし、反転回路42を加えた構成になっている。すなわち、本実施形態の位相差信号発生回路は、遅延回路41a,41b、反転回路42、位相補間回路43等により構成される。
【0037】
まず、入力信号44は、2つに分岐され遅延回路41aと反転回路42とにそれぞれ入力される。遅延回路41aに入力された信号は、位相x度の信号45として出力される。信号45は、もう一つの遅延回路41bに入力され、位相2x度の信号46となる。一方、反転回路42に入力された信号44は位相が反転され、位相180度の信号47となる。信号46と信号47とは、位相補間回路43に入力され、信号48として出力される。
【0038】
ここで、信号48は位相補間回路43の出力であるから、信号46と信号47との中間の位相
(2x+180)/2=x+90 …(4)
となる。したがって信号45と信号48との位相差は
(x+90)−x=90 …(5)
となり、xの値に関わらず90度となる。すなわちデバイス性能の変動や信号伝送路における寄生素子の影響により遅延回路41a,41bの遅延値xが変動しても、出力には90度の位相差を持ったクロック信号が得られる。
【0039】
図3[1]は、本発明に係る位相差信号発生回路の第四実施形態を示すブロック図である。図3[2]は、図3[1]における位相補間回路の動作を示すタイムチャートである。以下、これらの図面に基づき説明する。
【0040】
本実施形態の位相差信号発生回路は、遅延回路501a〜501f、位相補間回路502、位相補間回路503等により構成される。遅延回路501a〜501fは、それぞれ入力信号の位相をx度遅延させる。位相補間回路502は、入力された2つのクロック信号を1:2の割合で位相補間するクロック信号を出力する。同様に、位相補間回路503は入力された2つのクロック信号を2:1の割合で位相補間するクロック信号を出力する。ここで、入力信号504,505として与えられるクロック信号の位相を、それぞれ0度,θ度とする。
【0041】
まず、入力信号504は、三段の遅延回路501a〜501cにより遅延され、位相3x度の出力信号506として出力される。信号506と信号505とは位相補間回路502に入力され、信号507として出力される。ここで、信号507は、位相補間回路502の出力であるから、信号506と信号505とをそれぞれ1:2の割合で位相補間した信号となる。すなわち、信号507の位相は
(2・3x+1・θ)/3=2x+θ/3 …(6)
度となる。更に、信号507は、遅延回路501dに入力されてx度遅延され、位相3x+θ/3度の信号508として出力される。
【0042】
また、信号506と信号505は、位相補間回路503にも入力され、信号509として出力される。ここで、信号509は、位相補間回路502の出力であるから、信号506と信号505とを2:1の割合で位相補間した信号となる。すなわち、信号509の位相は、
(1・3x+2・θ)/3=x+2θ/3 …(7)
度となる。更に、信号509は、二段の遅延回路501e,501fに入力され2x度遅延され、位相3x+2θ/3度の信号510として出力される。
【0043】
したがって、信号506と信号508との位相差は
(3x+θ/3)−3x=θ/3 …(8)
となり、信号508と信号510との位相差は
(3x+2θ/3)−(3x+θ/3)=θ/3 …(9)
となり、どちらもxの値に関わらずθ/3度となる。つまり、入力にθ度の位相差を持ったクロック信号を与えた場合、デバイス性能の変動や信号伝送路における寄生素子の影響により遅延回路501a〜501fの遅延値xが変動しても、出力には一定の位相差θ/3度を持ったクロック信号が得られる。
【0044】
図4は、本発明に係る位相差信号発生回路の第五実施形態を示すブロック図である。以下、この図面に基づき説明する。
【0045】
本実施形態の位相差信号発生回路は、遅延回路701、複数の位相補間回路からなる位相補間部702、複数の遅延回路からなる遅延部703等により構成される。遅延回路701は、入力信号の位相をnx度遅延させる回路である。位相補間部702は、それぞれ1:n−1,…,k:n−k,k+1:n−k−1,…,n−1:1の割合で位相補間を行うn−1個の位相補間回路からなる。遅延部703は、それぞれx,…,kx,(k+1)x,…,(n−1)xの遅延値を持つn−1個の遅延回路からなる。ただしk,nは自然数である。ここで、入力信号704,705として与えられるクロック信号の位相を、それぞれ0度,θ度とする。
【0046】
まず、入力信号704は、遅延回路701により遅延され、位相nx度の信号706として出力される。信号706と信号705とは位相補間部702中の位相補間回路707,…にそれぞれ入力され、位相補間回路707,…からの出力は遅延部703の遅延回路709,…にそれぞれ入力される。遅延部703からの出力信号がそれぞれ本実施形態の位相差信号発生回路の出力信号になる。
【0047】
ここで、信号706と信号705とは位相補間回路707に入力され、信号708として出力される。信号708は位相補間回路707の出力であるから、信号706と信号705とをそれぞれ1:n−1の割合で位相補間した信号となる。すなわち、信号708の位相は
{(n−1)・nx+θ}/n=nx−x+θ/n …(10)
度となる。更に、信号708は、遅延回路708に入力されてx度遅延され、位相nx+θ/n度の信号710として出力される。したがって信号706と信号710の位相差は
(nx+θ/n)−nx=θ/n …(11)
となり、xの値に関わらずθ/n度となる。
【0048】
また、k番目の位相補間回路711に注目すると、信号706と信号705とは、位相補間回路711に入力され、信号712として出力される。信号712は、位相補間回路711の出力であるから、信号706と信号705とをk:n−kの割合で位相補間した信号となる。すなわち、信号712の位相は、
{(n−k)nx+kθ}/n=nx−kx+kθ/n …(12)
度となる。更に信号712は遅延回路713に入力されてkx度遅延されるので、出力信号714の位相は、
(nx−kx+kθ/n)+kθ=nx+kθ/n …(13)
度となる。
【0049】
続いて、k+1番目の位相補間回路715に注目すると、信号706と信号705とは、位相補間回路715に入力され、信号716として出力される。ここで、信号716は、位相補間回路715の出力であるから、信号706と信号705とをk+1:n−k−1の割合で位相補間した信号となる。すなわち、信号716の位相は、
{(n−k−1)・nx+(k+1)θ}/n=nx−(k+1)x+(k+1)θ/n …(14)
度となる。更に、信号716は、遅延回路717に入力されて(k+1)x度遅延され、位相nx+(k+1)θ/3度の信号718として出力される。したがって信号714と信号718との位相差は
{nx+(k+1)θ/n}−{nx+kθ/n}=θ/n …(15)
となり、xの値に関わらずθ/n度となる。したがって、式(13)により、出力には、nx,nx+θ/n,nx+2θ/n,…,nx+(n−1)θ/nという、それぞれθ/nの位相差を持ったn個のクロック信号が得られる。
【0050】
図5は、本発明に係る多相クロック発生回路の第一実施形態を示すブロック図である。以下、この図面に基づき説明する。
【0051】
本実施形態の多相クロック発生回路は、第一の位相差信号発生回路81と第二の位相差信号発生回路82とを備えている。これらの位相差信号発生回路81,82は図1に示した回路である。位相差信号発生回路81,82の入力端子p,qはそれぞれ図1の入力端子(入力信号13,14)に対応し、出力端子r,sはそれぞれ図1の出力端子(出力信号15,17)に対応する。ここで入力信号83,84はそれぞれ0度,180度の位相を持ったクロック信号である。
【0052】
まず、位相差信号発生回路81において、信号83が入力端子pに、信号84が入力端子qにそれぞれ入力され、90度の位相差を持った2個のクロック信号が出力端子r,sから出力される。また、第二の位相差信号発生回路82において、信号83が入力端子qに、信号84が入力端子pにもそれぞれ入力され、90度の位相差を持った2個のクロック信号が出力端子r,sから出力される。ここで、位相差信号発生回路81への入力信号と位相差信号発生回路82への入力信号とが180度の位相差を持つように接続しているので、出力されるクロック信号も180度の位相差を持つ。したがって、出力信号はそれぞれ90度ずつの位相差を持った0度,90度,180度,270度の4個のクロック信号(4相クロック)となる。
【0053】
図6は、本発明に係る多相クロック発生回路の第二実施形態を示すブロック図である。以下、この図面に基づき説明する。
【0054】
本実施形態の多相クロック発生回路は、位相差信号発生回路91,92,93,94,95,96により構成される。これらの位相差信号発生回路91〜96は、図1に示した位相差信号発生回路である。ここで、入力信号97,98は、それぞれ0度,180度の位相を持ったクロック信号である。
【0055】
まず、入力信号97,98は、位相差信号発生回路91,92に入力され、位相差信号発生回路91,92から4相クロックとして出力される。したがって、位相差信号発生回路93,94,95,96にはそれぞれ90度の位相差を持ったクロック信号が入力され、位相差信号発生回路93,94,95,96から45度の位相差をもった8個のクロック信号が出力される。ここで、位相差信号発生回路93,94,95,96への入力信号がそれぞれ90度の位相差を持つように接続しているので、0度,45度,90度,135度,180度,225度,270度,315度の8個のクロック信号、すなわち8相クロックが得られる。
【0056】
図7は、本発明に係る多相クロック発生回路の第三実施形態を示すブロック図である。以下、この図面に基づき説明する。
【0057】
本実施形態の多相クロック発生回路は、n段の本発明に係る位相差信号発生回路により構成される。k段目に用いられる位相差信号発生回路は2k個である(n,kは自然数)。ここで入力信号104,105はそれぞれ0度,180度の位相を持ったクロック信号である。
【0058】
まず、1段目の位相差信号発生回路101により4相クロックが発生される。2段目の位相差信号発生回路102は、4相クロック入力に基づいて8相クロックを発生する。k段目の位相差信号発生回路(図示せず)は、2k相クロック入力に基づいて2k+1相クロックを発生する。このようにして、出力部106には、それぞれ360/(2n+1)の位相差を持った2n+1相クロックが得られる。
【0059】
図8は、本発明に係る集積回路の一実施形態を示すブロック図である。以下、この図面に基づき説明する。
【0060】
本実施形態の集積回路111は、クロック信号発生回路112、多相クロック発生回路113、シリアル・パラレル変換回路114等により構成される。多相クロック発生回路113、図5に示される多相クロック発生回路である。また、シリアル・パラレル変換回路114は4相クロックにより動作する論理回路である。
【0061】
クロック信号発生回路112で発生したクロック信号115は、多相クロック発生回路113に入力され、多相クロック発生回路113により4相クロック信号116として出力され、シリアル・パラレル変換回路114に入力される。かかる構成により、4相クロック信号116がシリアル・パラレル変換回路114に供給され、シリアル・パラレル変換回路114が動作可能となる。
【0062】
一般に、クロック信号発生回路112とシリアル・パラレル変換回路114とは、集積回路111の内部で離れた位置に配置されていることが多い。そのため、集積回路111内部で多相クロック発生回路113を用いることによって、4相クロック信号116をシリアル・パラレル変換回路114の直近で作成することが可能となる。つまり、本実施形態の集積回路111によれば、多相クロック間のスキューやクロックドライバの消費電力の増大を抑えることが可能となる。
【0063】
【発明の効果】
以上説明したように、本発明に係る位相差信号発生回路は、デバイス性能の変動や信号伝送路における寄生素子の影響にかかわらず、フィードバック制御を用いずに単純な構成で、特定の位相差を持ったクロック信号を発生することが可能である。また、本発明に係る多相クロック発生回路は、本発明に係る位相差信号発生回路を用いて容易に構成可能である。更に、本発明に係る集積回路は、本発明に係る位相差信号発生回路又は本発明に係る多相クロック発生回路を内部に含んでいるので、多相クロック間のスキューやクロックドライバの消費電力の増大を抑えることができる。
【図面の簡単な説明】
【図1】図1[1]は本発明に係る位相差信号発生回路の第一実施形態を示すブロック図である。図1[2]は図1[1]における位相補間回路の動作を示すタイムチャートである。
【図2】図2[1]は本発明に係る位相差信号発生回路の第二実施形態を示すブロック図である。図2[2]は本発明に係る位相差信号発生回路の第三実施形態を示すブロック図である。
【図3】図3[1]は本発明に係る位相差信号発生回路の第四実施形態を示すブロック図である。図3[2]は図3[1]における位相補間回路の動作を示すタイムチャートである。
【図4】本発明に係る位相差信号発生回路の第五実施形態を示すブロック図である。
【図5】本発明に係る多相クロック発生回路の第一実施形態を示すブロック図である。
【図6】本発明に係る多相クロック発生回路の第二実施形態を示すブロック図である。
【図7】本発明に係る多相クロック発生回路の第三実施形態を示すブロック図である。
【図8】本発明に係る集積回路の一実施形態を示すブロック図である。
【図9】従来の位相差信号発生回路の第一例を示すブロック図である。
【図10】従来の位相差信号発生回路の第二例を示すブロック図である。
【図11】図11[1]は従来の位相差信号発生回路の第三例を示すブロック図である。図11[2]は図11[1]の位相差信号発生回路の動作を示すベクトル図である。
【符号の説明】
11a,11b,31a,31b,501a〜501f,701,709,713,717 遅延回路
12,32,43,502,503,707,711,715 位相補間回路
81,82,91〜96,101〜103 位相差信号発生回路
111 集積回路
113 多相クロック発生回路
Claims (13)
- nを2以上のただ一つの自然数、kを1以上かつn−1以下の少なくとも一つの自然数、xを任意の実数としたとき、
位相0度の第一の入力信号を(n−k)x度遅延させて出力するとともに当該第一の入力信号をnx度遅延させて出力する遅延回路と、この遅延回路から出力された位相nx度の信号と位相θ度の第二の入力信号とをk:n−kの割合で位相補間して位相(n−k)x+kθ/n度の信号を出力する位相補間回路と、
前記位相補間回路と同じ遅延時間を有する第三の遅延回路を備え、 前記遅延回路から出力された位相(n−k)x度の信号を更に前記第三の遅延回路によって遅延させて出力することを特徴とする位相差信号発生回路。 - nを2以上のただ一つの自然数、kを1以上かつn−1以下の少なくとも一つの自然数、xを任意の実数としたとき、
位相0度の第一の入力信号をnx度遅延させて出力する第一の遅延回路と、この第一の遅延回路から出力された位相nx度の信号と位相θ度の第二の入力信号とをk:n−kの割合で位相補間して位相(n−k)x+kθ/n度の信号を出力する位相補間回路と、この位相補間回路から出力された信号をkx度遅延させて出力する第二の遅延回路と、
前記位相補間回路と同じ遅延時間を有する第三の遅延回路を備え、前記第一の遅延回路から出力された信号を更に前記第三の遅延回路によって遅延させて出力することを特徴とする位相差信号発生回路。 - nを2以上のただ一つの自然数、kを1以上かつn−1以下の全ての自然数、xを任意の実数としたとき、
位相0度の第一の入力信号を(n−k)x度遅延させて出力するとともに当該第一の入力信号をnx度遅延させて出力する遅延回路と、この遅延回路から出力された位相nx度の信号と位相θ度の第二の入力信号とをk:n−kの割合で位相補間して位相(n−k)x+kθ/n度の信号を出力するn−1個の位相補間回路と、
前記位相補間回路と同じ遅延時間を有する第三の遅延回路を備え、 前記遅延回路から出力された位相(n−k)x度の信号を更に前記第三の遅延回路によって遅延させて出力することを特徴とする位相差信号発生回路。 - nを2以上のただ一つの自然数、kを1以上かつn−1以下の全ての自然数、xを任意の実数としたとき、
位相0度の第一の入力信号をnx度遅延させて出力する1個の第一の遅延回路と、この第一の遅延回路から出力された位相nx度の信号と位相θ度の第二の入力信号とをk:n−kの割合で位相補間して位相(n−k)x+kθ/n度の信号を出力するn−1個の位相補間回路と、これらの位相補間回路から出力された信号をkx度遅延させて出力するn−1個の第二の遅延回路と、
前記位相補間回路と同じ遅延時間を有する第三の遅延回路を備え、前記第一の遅延回路から出力された信号を更に前記第三の遅延回路によって遅延させて出力することを特徴とする位相差信号発生回路。 - 前記第二の入力信号として、前記第一の入力信号の反転信号を用いる、
請求項1乃至4のいずれかに記載の位相差信号発生回路。 - 前記nが3であり、前記kが1及び2である、請求項1乃至5のいずれかに記載の位相差信号発生回路。
- 前記nが2であり、前記kが1である、請求項1乃至6のいずれかに記載の位相差信号発生回路。
- 請求項1乃至7のいずれかに記載の位相差信号発生回路を複数備え、これらの位相差信号発生回路に位相の異なる第三の入力信号及び第四の入力信号が入力される、多相クロック発生回路。
- n,kを自然数(ただしkは1からn−1まで)としたとき、複数の前記位相差信号発生回路がn段直列に接続され、k段目の前記位相差信号発生回路の出力信号がk+1段目の前記位相差信号発生回路の入力信号となり、n段目の前記位相差信号発生回路の出力信号によって多相クロックを得る、請求項8記載の多相クロック発生回路。
- 前記nが2であり、1段目の前記位相差信号発生回路は更に2個の位相差信号発生回路からなり、2段目の前記位相差信号発生回路は更に4個の位相差信号発生回路からなり、前記1段目の位相差信号発生回路の出力信号が前記2段目の位相差信号発生回路の入力信号となり、前記2段目の位相差信号発生回路の出力信号によって多相クロックを得る、請求項9記載の多相クロック発生回路。
- 前記nが1であり、1段目の前記位相差信号発生回路は更に2個の位相差信号発生回路からなり、この1段目の位相差信号発生回路の出力信号によって多相クロックを得る、請求項9記載の多相クロック発生回路。
- 前記第三の入力信号と前記第四の入力信号との位相差が180度である、請求項8、9、10又は11記載の多相クロック発生回路。
- 請求項1乃至7のいずれかに記載の位相差信号発生回路又は請求項8乃至12のいずれかに記載の多相クロック発生回路を含む集積回路。
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