JP2003007908A - ウェハーレベルチップスケールパッケージ及びその製造方法 - Google Patents

ウェハーレベルチップスケールパッケージ及びその製造方法

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Abstract

(57)【要約】 【課題】 クラック発生を防止することにより、製品の
信頼性を向上できるウェハーレベルチップスケールパッ
ケージ構造、及びその製造方法を提供する。 【解決手段】 多数のチップパッド２０２が形成された
ウェハー状態の半導体チップ２００と、半導体チップ上
のチップパッドが露出するように設けられた開口部２１
４と、延長された一部上にボールランド２１０を有する
ように形成された配線２０９と、半導体チップと配線と
の間に介在される接着層２０４と、チップパッドと配線
とを電気的に接続するように開口部を充填、被覆する導
電層２１６と、ボールランドは露出するように、配線及
び導電層を被覆するモールディング体２３０と、ボール
ランドに固着される導電性ボール２２０と、導電性ボー
ルが実装される基板２４０とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パッケージ（ｐａ
ｃｋａｇｅ）、及びその製造方法に関するものであっ
て、より具体的には、ウェハー状態で製造されるウェハ
ーレベルチップスケールパッケージ（ｗａｆｅｒ ｌｅ
ｖｅｌ ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅ）、及
びその製造方法に関するものである。
【０００２】
【従来の技術】一般に広く知られたように、ウェハーの
薄膜成長技法により製造されたチップ（ｃｈｉｐ）を、
ウェハーから切断（ｓａｗｉｎｇ）分離した後、分離さ
れたチップをシールド（ｓｈｉｅｌｄ）やモールディン
グで外部の湿気や不純物から保護し、又、外部回路との
接続のためのリードを取り付けたパッケージ形態で商品
化される。このパッケージの中、大部分の空間をチップ
が占める程度のスケールでモールディングされるチップ
スケールのパッケージは、それ自体が単一の微小素子
（ｍｉｃｒｏ ｄｅｖｉｃｅ）として商品化されて、回
路基板における実装密度を高め、応用注文型集積回路
（ＡＳＩＣ：Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉ
ｃ ＩＣ）等、各種の集積回路での集積度を高めるのに
有用である。
【０００３】図１は、従来のウェハーレベルチップスケ
ールパッケージを示す断面図である。従来のウェハーレ
ベルチップスケールパッケージは、図１に示すように、
多数のチップパッドが形成されたウェハー状態の半導体
チップ１００と、半導体チップ１００上にチップパッド
１０２と接続され、延長された一部上にボールランド
（図示せず）を有する金属配線と、金属配線の一部上に
形成されたＵＢＭ（ｕｎｄｅｒ−ｂｕｍｐ ｍｅｔａｌ
ｌｕｒｇｙ）と、外部環境から前記結果物を保護するた
めの絶縁体と、ボールランドに固着される導電性ボール
とで構成されている。
【０００４】この従来のウェハーレベルチップスケール
パッケージの製造方法は、図１に示すように、まず、ウ
ェハー状態の半導体チップ１００上に酸化シリコンを化
学気相蒸着した後、チップパッド１０２が露出されるよ
うにパターンエッチングして第１絶縁膜１０６を形成す
る。ウェハー状態の半導体チップ１００は、チップパッ
ド１０２及びチップパッド間に保護膜１０４が形成され
ている。この後、第１絶縁膜１０６上にチタニウム（Ｔ
ｉ）、又はバナジウム（Ｖ）等の金属をスパッタリング
法により蒸着した後、チップパッド１０２が露出される
ようにパターンエッチングして第１配線１０８を形成す
る。
【０００５】その次に、第１絶縁膜１０６の実装された
一部分を露出させるように、パターンエッチングして第
２絶縁膜１１０を形成する。続いて、第２絶縁膜１１０
上にチタニウム（Ｔｉ）、又はバナジウム（Ｖ）等の金
属をスパッタリング法により蒸着した後、第２絶縁膜の
露出された部位を覆うように選択的にエッチングして第
２配線１１２を形成する。この際、第２配線１１２は、
第１配線１０８を介してチップパッド１０２と電気的に
接続され、その後の導電性ボールが固着されるボールラ
ンドとなる。次に、第２配線１１２上に導電性ボール１
２０を固着させた後、導電性ボール１２０を基板１４０
に実装してパッケージ製造を完了する。
【０００６】
【発明が解決しようとする課題】しかし、上記のような
従来技術では、導電性ボールを基板に実装する場合、基
板の熱膨張係数が約１８ｐｐｍであり、半導体チップの
熱膨張係数が約３〜４ｐｐｍであるため、前記熱膨張係
数の差によって導電性ボールと接した基板及びウェハー
の界面にクラックが生じるという問題点があった。又、
従来技術では、第１、第２配線形成のための金属スパッ
タリング工程が２回随伴されるため、パッケージ製造工
程が複雑になるという問題点があった。
【０００７】従って、本発明は、上記従来技術の問題点
を解決するためになされたものであって、配線形成のた
めの金属スパッタリング工程数を短縮してパッケージ製
造を単純化できるウェハーレベルチップスケールパッケ
ージ及びその製造方法を提供することにその目的があ
る。又、本発明の他の目的は、クラック発生を防止する
ことにより、製品の信頼性を向上できるウェハーレベル
チップスケールパッケージ及びその製造方法を提供する
ことにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
になされた、本発明によるウェハーレベルチップスケー
ルパッケージは、多数のチップパッドが形成されたウェ
ハー状態の半導体チップと、前記半導体チップ上の前記
チップパッドが露出するように設けられた開口部と、延
長された一部上にボールランドを有するように形成され
た配線と、前記半導体チップと前記配線との間に介在さ
れる接着層と、前記チップパッドと前記配線とを電気的
に接続するように前記開口部を充填、被覆する導電層
と、前記ボールランドは露出するように、前記配線及び
導電層を被覆するモールディング体と、前記ボールラン
ドに固着される導電性ボールと、前記導電性ボールが実
装される基板とを備えることを特徴とする。
【０００９】また、上記目的を達成するためになされ
た、本発明によるウェハーレベルチップスケールパッケ
ージは、多数のチップパッドが形成されたウェハー状態
の半導体チップと、前記半導体チップ上の前記チップパ
ッドが露出するように設けられた開口部と、延長された
一部上にボールランドを有するように形成された配線
と、前記半導体チップと前記配線との間に介在される接
着層と、前記チップパッドと前記配線とを電気的に接続
するように前記開口部を充填、被覆する導電層と、前記
ボールランドは露出するように、前記配線及び導電層を
被覆するモールディング体と、前記ボールランドが実装
される基板と、前記ボールランドと前記基板との間に介
在されるソルダーペーストとを備えていることを特徴と
する。
【００１０】上記目的を達成するためになされた、本発
明によるウェハーレベルチップスケールパッケージの製
造方法は、多数のチップパッドが形成されたウェハー状
態の半導体チップを提供する段階と、前記半導体チップ
上に接着層を介在させ、前記チップパッドが露出するよ
うに設けられた開口部と、ハーフエッチングされたボー
ルランドとを有する配線を形成する段階と、前記チップ
パッドと前記配線とを電気的に接続するように前記開口
部を充填、被覆する導電層を形成する段階と、前記ボー
ルランドは露出するように、前記配線及び導電層を被覆
するモールディング体を形成する段階と、前記ボールラ
ンド上にソルダーペーストを塗布して導電性ボールを固
着させる段階と、前記導電性ボールを基板上に実装する
段階とを備えていることを特徴とする。
【００１１】また、上記目的を達成するためになされ
た、本発明によるウェハーレベルチップスケールパッケ
ージの製造方法は、多数のチップパッドが形成されたウ
ェハー状態の半導体チップを提供する段階と、前記半導
体チップ上に接着層を介在させ、前記チップパッドが露
出するように設けられた開口部を有する配線を形成する
段階と、前記開口部をハーフエッチングしてボールラン
ドを形成する段階と、前記チップパッドと前記配線とを
電気的に接続するように前記開口部を充填、被覆する導
電層を形成する段階と、前記ボールランドは露出するよ
うに、前記配線及び導電層を被覆するモールディング体
を形成する段階と、基板上にソルダーペーストを介在さ
せ前記ボールランドを実装する段階と、前記ボールラン
ドを基板上に実装する段階とを備えていることを特徴と
する。
【００１２】
【発明の実施の形態】次に、本発明にかかるウェハーレ
ベルチップスケールパッケージ及びその製造方法の実施
の形態の具体例を図面を参照しながら説明する。図２
は、本発明の第１の実施例によるウェハーレベルチップ
スケールパッケージの断面図であり、図３〜図９は、第
１の実施例によるウェハーレベルチップスケールパッケ
ージの製造工程を説明するための断面図である。
【００１３】本発明の第１の実施例によるウェハーレベ
ルチップスケールパッケージは、図２に示すように、多
数のチップパッド２０２が形成されたウェハー状態の半
導体チップ２００と、半導体チップ２００上にチップパ
ッド２０２を露出させるように形成された接着層２０６
と、接着層２０６上にチップパッド２０２が露出するよ
うに設けられた開口部２１４と、延長された一部上にボ
ールランド２１０を有するように形成された配線２０９
と、チップパッド２０２と配線２０９とを電気的に接続
するように開口部２１４を充填、被覆する導電層２１６
と、ボールランド２１０は露出するように、配線２０９
及び導電層２１６を被覆するモールディング体２３０
と、ボールランド２１０に固着される導電性ボール２２
０とで構成される。
【００１４】ここで、配線２０９は、図１０及び図１１
に示すように、チップパッド２０２が露出する開口部２
１４と、開口部２１４をリング形状にして取り囲む金属
リング（ｍｅｔａｌ ｒｉｎｇ）２０３と、延長された
一部上に形成されたボールランド２１０と、金属リング
２０３とボールランド２１０を接続させる接続配線２１
２とでなる。
【００１５】図３乃至図９は、本発明の第１の実施例に
よるウェハーレベルチップスケールパッケージの製造工
程を説明するための断面図である。上述の構成を有する
本発明の第１の実施例によるウェハーレベルチップスケ
ールパッケージの製造方法は、図３に示すように、ウェ
ハー状態の半導体チップ２００上にチップパッド２０２
を露出させるようにパターニングされた接着層２０６
を、低温の熱圧着方式で貼り付ける。この時、接着層２
０６では、ポリイミド（ｐｏｌｙｉｍｉｄｅ）系列の樹
脂が利用される。
【００１６】又、ウェハー状態の半導体チップ２００に
は、多数のチップパッド２０２並びにチップパッド２０
２の間の部分を覆う絶縁層２０４が形成されている。次
に、接着層２０６上にＣｕ金属膜２０８を貼り付ける。
続いて、図４及び図１０に示すように、Ｃｕ金属膜２０
８を選択的にエッチングしチップパッド２０２を露出さ
せる開口部２１４を形成する。
【００１７】接着層２０８は、低温圧着方式により形成
されるので、配線形成用Ｃｕ金属膜２０８は、熱による
収縮等の影響を受けない。この後、図５に示すように、
Ｃｕ金属膜を選択的にハーフエッチング（ｈａｌｆ ｅ
ｔｃｈｉｎｇ）して配線２０９を形成する。前記配線２
０９には、図１１に示すように、以後の工程を経て形成
される導電性ボールが固着されるボールランド２１０
と、チップパッド２０２を取り囲む金属リング２０３
と、金属リング２０３とボールランド２１０とを接続さ
せるメタル接続配線２１２が各々パターニングされる。
【００１８】続いて、図６に示すように、ソルダー注入
装置２５０を利用して開口部２１４にソルダーを詰めて
ソルダー層２１４を形成する。この後、図７に示すよう
に、ソルダー層２１４をリフローしてチップパッド２０
２と配線２０９とを接続させる導電層２１６を形成す
る。
【００１９】次に、図８に示すように、配線２０９及び
導電層２１６を含んだ結果物を覆うように液状封止材を
スピンコーティングした後、ボールランド２１０を露出
させるようにパターンエッチングしモールディング体２
３０を形成する。モールディング体２３０は、ボールラ
ンド２１０と隣り合うボールランド間の部分（配線２０
９及び導電層２１６を含んだ部分）が平坦な形状を有す
る。
【００２０】続いて、ボールランド２１０にソルダーボ
ール等の導電性ボール２２０を固着した後、図９に示す
ように、導電性ボール２２０を基板２４０に実装してパ
ッケージ製造を完了する。この時、基板２４０と導電性
ボール２２０との間にはメッキ層２３８が備えられてい
る。
【００２１】図１２は、本発明の第２の実施例によるウ
ェハーレベルチップスケールパッケージの断面図であ
る。本発明の第２の実施例によるウェハーレベルチップ
スケールパッケージは、図１２に示すように、多数のチ
ップパッド３０２が形成されたウェハー状態の半導体チ
ップ３００と、半導体チップ３００上にチップパッド３
０２を露出させるように形成された接着層３０６と、接
着層３０６上にチップパッド３０２が露出するように設
けられた開口部３１４と、延長された一部上にボールラ
ンド３１０を有するように形成された配線３０９と、チ
ップパッド３０２と配線３０９とを電気的に接続するよ
うに開口部３１４を充填、被覆する導電層３１６と、ボ
ールランド３１０は露出するように、配線３０９及び導
電層３１６を被覆し、ボールランド３１０とボールラン
ドとの間の部分（ボールランド間の配線３０９及び導電
層３１６を被覆する空間）が膨らむ凸面形状を有するモ
ールディング体３３０と、ボールランド３１０に固着さ
れる導電性ボール３２０と、基板３４０と導電性ボール
３２０との間に介在されたメッキ層３３８で構成され
る。
【００２２】前記構成を有する本発明の第２の実施例に
よるウェハーレベルチップスケールパッケージの製造方
法は、モールディング体３３０をスピンコーティングし
た後、ボールランド３１０とボールランドとの間の部分
（ボールランド間の配線３０９及び導電層３１６を被覆
する空間）が凸面形状を有するように形成することと、
ソルダーペースト３３８を基板３４０と導電性ボール３
２０との間に介在させることを除いて本発明の第１の実
施例と同様である。前記モールディング体は、ボールラ
ンド３１０とボールランドとの間の部分（ボールランド
間の配線３０９及び導電層３１６を被覆する空間）が凸
面形状を有するようにモールディング物質をスピンコー
ティング及びドッティング処理を順次に進行して形成す
る。また、基板３４０と導電性ボール３２０との間にソ
ルダーペースト３３８を介在させることによって基板３
４０と導電性ボール３２０との間の付着力を強化させる
だけでなく、パッケージの厚さを調節することができ
る。
【００２３】図１３は、本発明の第３の実施例によるウ
ェハーレベルチップスケールパッケージの断面図であ
る。本発明の第３の実施例によるウェハーレベルチップ
スケールパッケージは、図１３に示すように、多数のチ
ップパッド４０２が形成されたウェハー状態の半導体チ
ップ４００と、半導体チップ４００上にチップパッド４
０２を露出させるように形成された接着層４０６と、接
着層４０６上にチップパッド４０２が露出するように設
けられた開口部４１４と、延長された一部上にボールラ
ンド４１０を有するように形成された配線４０９と、チ
ップパッド４０２と配線４０９とを電気的に接続するよ
うに開口部４１４を充填、被覆する導電層４１６と、ボ
ールランド４１０は露出するように、配線４０９及び導
電層４１６を被覆するモールディング体４３０と、ボー
ルランド４１０が固着される基板４４０と、ボールラン
ド４１０と基板４４０との間に介在されるソルダーペー
スト４３８とで構成される。
【００２４】上述の構成を有する本発明の第３の実施例
によるウェハーレベルチップスケールパッケージの製造
方法は、導電性ボールを使用せずにボールランド４１０
を直接に基板４４０に実装し、ソルダーペースト４３８
をボールランド４１０と基板４４０との間に介在させる
ことを除外しては、本発明の第１及び第２の実施例と同
様である。又、ボールランド４１０はメッキ処理された
ものである。
【００２５】
【発明の効果】上述のように、本発明は、基板上に接着
層を介在させて配線形成用Ｃｕ金属膜を貼り付けること
により、配線の厚さの制御が容易であり、別のスパッタ
リング工程が不要であり、パッケージ製造工程が単純化
され、又、接着層の厚さを厚くしてソルダージョイント
の信頼性を確保することができる。又、本発明は、接着
層を低温圧着方式で形成するので配線用Ｃｕ金属膜が熱
により収縮される現状が防止される。さらに、本発明で
は、基板と導電性ボールとの間にソルダーペーストを介
在させてＣｕ金属膜を十分厚く形成することができるの
で、クラック発生が防止される。そして、本発明では、
チップパッドと接続される導電層をソルダー射出方式で
形成することにより、高い電気特性を確保することがで
きる。
【図面の簡単な説明】
【図１】従来のウェハーレベルチップスケールパッケー
ジを示す断面図である。
【図２】本発明の第１の実施例によるウェハーレベルチ
ップスケールパッケージの断面図である。
【図３】本発明の第１の実施例によるウェハーレベルチ
ップスケールパッケージの製造工程を説明するための断
面図である。
【図４】本発明の第１の実施例によるウェハーレベルチ
ップスケールパッケージの製造工程を説明するための断
面図である。
【図５】本発明の第１の実施例によるウェハーレベルチ
ップスケールパッケージの製造工程を説明するための断
面図である。
【図６】本発明の第１の実施例によるウェハーレベルチ
ップスケールパッケージの製造工程を説明するための断
面図である。
【図７】本発明の第１の実施例によるウェハーレベルチ
ップスケールパッケージの製造工程を説明するための断
面図である。
【図８】本発明の第１の実施例によるウェハーレベルチ
ップスケールパッケージの製造工程を説明するための断
面図である。
【図９】本発明の第１の実施例によるウェハーレベルチ
ップスケールパッケージの製造工程を説明するための断
面図である。
【図１０】本発明の第１の実施例による配線の製作過程
を示す斜視図である。
【図１１】本発明の第１の実施例による配線の製作過程
を示す斜視図である。
【図１２】本発明の第２の実施例によるウェハーレベル
チップスケールパッケージの断面図である。
【図１３】本発明の第２の実施例によるウェハーレベル
チップスケールパッケージの断面図である。
【符号の説明】
２００、３００、４００ 半導体チップ ２０２、３０２、４０２ チップパッド ２０３、 金属リング ２０４、３０４、４０４ 絶縁層 ２０６、３０６、４０６ 接着層 ２０８ Ｃｕ金属膜 ２０９、３０９、４０９ 配線 ２１０、３１０、４１０ ボールランド ２１２ 接続配線 ２１４、３１４、４１４ 開口部 ２１５ ソルダー ２１６、３１６、４１６ 導電層 ２２０、３２０、４２０ 導電性ボール ２３０、３３０、４３０ モールディング体 ２４０、３４０、４４０ 基板 ２５０ ソルダー注入装置 ２３８ メッキ層 ３３８、４３８ ソルダーペースト

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 多数のチップパッドが形成されたウェハ
    ー状態の半導体チップと、 前記半導体チップ上の前記チップパッドが露出するよう
    に設けられた開口部と、延長された一部上にボールラン
    ドを有するように形成された配線と、 前記半導体チップと前記配線との間に介在される接着層
    と、 前記チップパッドと前記配線とを電気的に接続するよう
    に前記開口部を充填、被覆する導電層と、 前記ボールランドは露出するように、前記配線及び導電
    層を被覆するモールディング体と、 前記ボールランドに固着される導電性ボールと、 前記導電性ボールが実装される基板とを備えることを特
    徴とするウェハーレベルチップスケールパッケージ。
  2. 【請求項２】 前記配線は、前記開口部を取り囲む金属
    リングと、前記金属リングと前記ボールランドとを接続
    させる接続配線とでなることを特徴とする請求項１に記
    載のウェハーレベルチップスケールパッケージ。
  3. 【請求項３】 前記導電層の材質は、ソルダーであるこ
    とを特徴とする請求項１に記載のウェハーレベルチップ
    スケールパッケージ。
  4. 【請求項４】 前記基板と前記導電性ボールとの間に介
    在されるメッキ層をさらに備えることを特徴とする請求
    項１に記載のウェハーレベルチップスケールパッケー
    ジ。
  5. 【請求項５】 前記基板と前記導電性ボールとの間に介
    在されるソルダーペーストをさらに備えることを特徴と
    する請求項１に記載のウェハーレベルチップスケールパ
    ッケージ。
  6. 【請求項６】 多数のチップパッドが形成されたウェハ
    ー状態の半導体チップと、 前記半導体チップ上の前記チップパッドが露出するよう
    に設けられた開口部と、延長された一部上にボールラン
    ドを有するように形成された配線と、 前記半導体チップと前記配線との間に介在される接着層
    と、 前記チップパッドと前記配線とを電気的に接続するよう
    に前記開口部を充填、被覆する導電層と、 前記ボールランドは露出するように、前記配線及び導電
    層を被覆するモールディング体と、 前記ボールランドが実装される基板と、 前記ボールランドと前記基板との間に介在されるソルダ
    ーペーストとを備えていることを特徴とするウェハーレ
    ベルチップスケールパッケージ。
  7. 【請求項７】 前記配線は、前記開口部を取り囲む金属
    リングと、前記金属リングと前記ボールランドとを接続
    させる接続配線とでなることを特徴とする請求項６に記
    載のウェハーレベルチップスケールパッケージ。
  8. 【請求項８】 多数のチップパッドが形成されたウェハ
    ー状態の半導体チップを提供する段階と、 前記半導体チップ上に接着層を介在させ、前記チップパ
    ッドが露出するように設けられた開口部と、ハーフエッ
    チングされたボールランドとを有する配線を形成する段
    階と、 前記チップパッドと前記配線とを電気的に接続するよう
    に前記開口部を充填、被覆する導電層を形成する段階
    と、 前記ボールランドは露出するように、前記配線及び導電
    層を被覆するモールディング体を形成する段階と、 前記ボールランド上にソルダーペーストを塗布して導電
    性ボールを固着させる段階と、 前記導電性ボールを基板上に実装する段階とを備えてい
    ることを特徴とするウェハーレベルチップスケールパッ
    ケージの製造方法。
  9. 【請求項９】 前記ボールランドの形成時、前記開口部
    を取り囲む金属リングと、前記金属リングと前記ボール
    ランドとを接続させる接続配線とを形成する段階をさら
    に有することを特徴とする請求項８に記載のウェハーレ
    ベルチップスケールパッケージの製造方法。
  10. 【請求項１０】 前記導電層は、前記開口部にソルダー
    を射出方式で詰めて形成することを特徴とする請求項８
    に記載のウェハーレベルチップスケールパッケージの製
    造方法。
  11. 【請求項１１】 前記モールディング体は、スピンコー
    ティング方式で形成することを特徴とする請求項８に記
    載のウェハーレベルチップスケールパッケージの製造方
    法。
  12. 【請求項１２】 前記モールディング体は、前記ボール
    ランド間の前記配線及び導電層を被覆する空間を、モー
    ルディング物質をスピンコーティング及びドッディング
    処理を順次に実行して凸面状に形成することを特徴とす
    る請求項８に記載のウェハーレベルチップスケールパッ
    ケージの製造方法。
  13. 【請求項１３】 多数のチップパッドが形成されたウェ
    ハー状態の半導体チップを提供する段階と、 前記半導体チップ上に接着層を介在させ、前記チップパ
    ッドが露出するように設けられた開口部を有する配線を
    形成する段階と、 前記開口部をハーフエッチングしてボールランドを形成
    する段階と、 前記チップパッドと前記配線とを電気的に接続するよう
    に前記開口部を充填、被覆する導電層を形成する段階
    と、 前記ボールランドは露出するように、前記配線及び導電
    層を被覆するモールディング体を形成する段階と、 基板上にソルダーペーストを介在させ前記ボールランド
    を実装する段階と、 前記ボールランドを基板上に実装する段階とを備えてい
    ることを特徴とするウェハーレベルチップスケールパッ
    ケージの製造方法。
  14. 【請求項１４】 前記導電層は、前記開口部にソルダー
    を射出方式で詰めて形成することを特徴とする請求項１
    ３に記載のウェハーレベルチップスケールパッケージの
    製造方法。
  15. 【請求項１５】 前記モールディング体は、前記ボール
    ランド間の前記配線及び導電層を被覆する空間を、モー
    ルディング物質をスピンコーティング処理して平面状に
    形成することを特徴とする請求項１３に記載のウェハー
    レベルチップスケールパッケージの製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008130993A (ja) * 2006-11-24 2008-06-05 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
TWI512851B (zh) * 2012-09-01 2015-12-11 Alpha & Omega Semiconductor 帶有厚底部基座的晶圓級封裝器件及其製備方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030042820A (ko) * 2001-11-24 2003-06-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지, 그 제조방법 및 상기 반도체 패키지를적층한 적층형 반도체 패키지
TWI255568B (en) * 2005-09-15 2006-05-21 Chipmos Technologies Inc Light emitting diode and fabricating method thereof
JP4876618B2 (ja) * 2006-02-21 2012-02-15 セイコーエプソン株式会社 半導体装置および半導体装置の製造方法
KR101997022B1 (ko) * 2012-01-26 2019-07-08 서울반도체 주식회사 발광 모듈 및 그것을 제조하는 방법
US8975739B2 (en) * 2013-01-11 2015-03-10 Xintec Inc. Package structure and method for manufacturing thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3362545B2 (ja) * 1995-03-09 2003-01-07 ソニー株式会社 半導体装置の製造方法
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
KR100352112B1 (ko) * 1996-12-06 2003-01-08 앰코 테크놀로지 코리아 주식회사 칩싸이즈반도체패키지의구조및그제조방법
JPH11145208A (ja) * 1997-11-13 1999-05-28 Seiko Epson Corp 半導体装置
JP2000150703A (ja) * 1998-11-06 2000-05-30 Sony Corp 半導体装置及びその組立方法
JP2000286283A (ja) * 1999-03-30 2000-10-13 Seiko Epson Corp 半導体装置の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
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JP2008130993A (ja) * 2006-11-24 2008-06-05 Shinko Electric Ind Co Ltd 半導体装置および半導体装置の製造方法
TWI512851B (zh) * 2012-09-01 2015-12-11 Alpha & Omega Semiconductor 帶有厚底部基座的晶圓級封裝器件及其製備方法

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