KR20030042820A - 반도체 패키지, 그 제조방법 및 상기 반도체 패키지를적층한 적층형 반도체 패키지 - Google Patents
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Abstract
본 발명은 단일 반도체 패키지의 두께를 최소화함과 동시에 상기 반도체 패키지를 용이하게 적층할 수 있는 적층형 반도체 패키지 및 그 제조방법을 제공하는 것을 목적으로 한다.
이를 위하여 본 발명은 반도체 칩과, 상기 반도체 칩의 메탈패드에 접속되는 본드패드와 상기 본드패드에서 인출된 통로를 따라 외부로 전기신호를 인출하는 도전성 볼이 부착되는 볼랜드로 구성된 도전 트레이스와, 상기 본드패드와 반도체 칩간을 접착시키는 접착수단과, 상기 반도체 칩을 포함하여 볼랜드외곽까지 봉지하되 볼랜드영역을 노출시키는 봉지재와, 상기 볼랜드에 부착되는 도전성 볼을 포함한 것을 특징으로 하는 반도체 패키지를 제공한다.
Description
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로써 보다 상세하게는 경박단소화된 반도체 패키지 및 그 제조방법 및 상기 경박단소화된 반도체 패키지를 적층구성한 적층형 반도체 패키지에 관한 것이다.
일반적으로 반도체 패키지는 그 종류에 따라 수지밀봉 패키지, TCP(Tape Carrier Package)패키지, 글래스밀봉 패키지, 금속밀봉 패키지 등이 있다. 이와 같은 반도체 패키지는 실장방법에 따라 삽입형과 표면실장(Surface Mount Technology,SMT)형으로 분류하게 되는데, 삽입형으로서 대표적인 것은 DIP(Dual In-line Package), PGA(Pin Grid Array) 등이 있고, 표면실장형으로서 대표적인 것은 QFP(Quad Flat Package), PLCC(Plastic Leaded Chip Carrier), CLCC(Ceramic LeadedChip Carrier), BGA(Ball Grid Array) 등이 있다.
최근에는 상술한 반도체 패키지의 제조기술이 발전하여 초박형, 초소형의 반도체 패키지를 구현하고자 다양한 기술이 시도되고 있다.
도 1과 도 2는 대한민국 공개특허 2001-45017에 개시된 발명으로써, 도 1 은 일반적인 반도체 패키지를 도시한 단면도이고, 도 2 는 상기 반도체 패키지를 적층구성한 측면도이다.
도시된 바와 같이, 상기 도 1의 반도체 패키지는 반도체 칩(1)의 상면 양측에 리드(2)가 절연성 양면테이프(3)에 의하여 고정부착되어 있고, 그 리드(2)의 인너리드(2a)는 범프(4)에 의하여 칩패드(1a)에 고정부착되어 있으며, 상기 칩(1), 인너리드(2a), 범프(4) 등의 일정부분을 감싸도록 봉지재(5)가 몰딩되어 있고, 상기 인너리드(2a)에 각각 연결됨과 아울러 봉지재(5)의 외측으로 돌출되도록 아웃리드(2b)들이 형성되어 있으며, 그 아웃리드(2b)들의 단부에는 적층시 삽입하기 위한 결합홈(2c)이형성되도록 절곡부(2d)가 형성되어 있다.
상기 결합홈(2c)은 상측이 개구되도록 "U"자형으로 절곡형성되어, 상측에서 다른 패키지의 아웃리드(미도시)를 삽입하여 결합할 수 있도록 되어 있다.
도 2는 상기와 반도체 패키지(10)를 여러개 적층하여 메모리 용량을 증대시킨 것으로, 도시된 바와 같이, 여러개의 패키지(10',10" …10n)를 적층하되, 최하위에 위치된 패키지(10')의 결합홈(2c)에 그 패키지(10')의 상측 적층되는 패키지(10")의 절곡부(2d')를 삽입하는 형식으로 여러개의 패키지(10n)를 적층하여 메모리 용량을 증대시킬 수 있다.
그러나 상기와 같은 반도체 패키지 및 이를 적층한 적층형 반도체 패키지는반도체 패키지의 외관을 감싸는 봉지재에 의해 그 부피가 커짐은 물론 상기 반도체 패키지를 단순 적층함에 의해 공간상 절약되는 효과가 없어 경박단소화를 추구하는 기술동향상 제약을 받게 되는 문제점이 있다.
본 발명은 상술한 종래 기술의 문제점을 해결하기 위하여 안출된 발명으로써, 단일 반도체 패키지의 두께를 최소화함과 동시에 상기 반도체 패키지를 용이하게 적층할 수 있는 적층형 반도체 패키지 및 그 제조방법을 제공하는 것을 목적으로 한다.
도 1 은 종래 반도체 패키지의 일례를 도시한 단면도.
도 2 는 상기 도 1의 반도체 패키지를 적층한 적층형 반도체 패키지의 일례를 도시한 측면도.
도 3a 내지 도 3f 는 본 발명에 의한 반도체 패키지를 제조하는 과정을 순차적으로 도시한 단면도
도 4 는 본 발명의 반도체 패키지의 바람직한 실시예를 도시한 단면도.
도 5 는 상기 실시예의 반도체 패키지의 상면도.
도 6 은 상기 실시예의 반도체 패키지를 적층한 적층형 반도체 패키지의 단면도.
도 7a 내지 도 7f 는 본 발명의 반도체 패키지의 다른 실시예를 제조하는 과정을 순차적으로 도시한 단면도
도 8 은 상기 다른 실시예의 완성된 단면도.
도 9 는 상기 도 8 의 반도체 패키지를 적층구성한 적층형 반도체 패키지의 단면도.
** 도면의 주요 부분에 대한 부호의 설명 **
11: 반도체 칩12: 도전 트레이스
12a: 볼랜드12b: 본드패드
13: 절연성 필름14: 솔더마스크
15: 이방성 도전필름16: PI 봉지재
17: Ni/Au 도금면18: 도전성 볼
상기 목적을 달성하기 위하여 본 발명은 반도체 칩과, 상기 반도체 칩의 메탈패드에 접속되는 본드패드와 상기 본드패드에서 인출된 통로를 따라 외부로 전기신호를 인출하는 도전성 볼이 부착되는 볼랜드로 구성된 도전 트레이스와, 상기 본드패드와 반도체 칩간을 접착시키는 접착수단과, 상기 반도체 칩을 포함하여 볼랜드외곽까지 봉지하되 볼랜드영역을 노출시키는 봉지재와, 상기 볼랜드에 부착되는 도전성 볼을 포함한 것을 특징으로 하는 반도체 패키지를 제공한다.
또한 본 발명은 상기 반도체 패키지의 제조방법에 있어서, 절연성 필름위에 솔더 마스크로 도전 트레이스를 형성하기 위한 패턴을 형성하는 단계와, 상기 솔더 마스크가 형성되지 않은 절연성 필름위에 도전재로 박막패턴화하여 도전 트레이스를 형성하는 단계와, 상기 도전 트레이스 중 중앙의 본드패드위에 반도체 칩을 부착하되 접착수단을 개재하여 부착하는 단계와, 상기 반도체 칩을 포함하여 절연성필름위를 봉지하되 도전성 볼이 부착되기 위한 볼랜드 영역을 노출시키는 단계와, 상기 절연성 필름을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법을 제공한다.
아울러 본 발명은 반도체 칩과, 상기 반도체 칩의 메탈패드에 접속되는 본드패드와 상기 본드패드에서 인출된 통로를 따라 외부로 전기신호를 인출하는 도전성 볼이 부착되는 볼랜드로 구성된 도전 트레이스와, 상기 본드패드와 반도체 칩간을 접착시키는 접착수단과, 상기 반도체 칩을 포함하여 볼랜드외곽까지 봉지하되 볼랜드영역을 노출시키는 봉지재와, 상기 볼랜드에 부착되는 도전성 볼을 포함한 것을 특징으로 하는 제1반도체 패키지 위에 상기 제1반도체 패키지와 동일한 구성의 반도체 패키지가 차례로 적층구성되며, 각각의 반도체 패키지의 볼랜드에 도전성 볼이 융착되어 통전된 것을 특징으로 하는 적층형 반도체 패키지를 제공한다.
이하 본 발명의 구성 및 방법에 대하여 첨부한 도면을 참조하면서 보다 상세하게 설명한다.
도 3a 내지 도 3f 는 본 발명에 의한 반도체 패키지의 바람직한 일실시예를 제조하기 위한 제조방법을 순차적으로 도시한 단면도이다.
도 3a 는 본 발명의 반도체 패키지를 제조하기 위한 절연성 필름(13)을 도시한 것이다. 상기 절연성 필름(13)은 다양한 재질의 필름을 채용할 수 있으나 바람직하게는 폴리이미드 재질의 필름을 채택함이 적합하다.
도 3b 는 상기 절연성 필름(13) 위에 솔더 마스크(14)를 형성한 상태를 도시한 것으로 상기 솔더 마스크(14)는 도전 트레이스(12)를 형성하기 위한 마스크로사용되었다. 상기 솔더 마스크(14)는 본래 도전 트레이스(12)간의 쇼트를 방지하고 도전 트레이스(12)가 서브스트레이트에서 박리되는 것을 방지하는 수단으로 사용되는 것이 통상이나, 본 발명에서는 도전 트레이스(12)를 형성하기 위한 가이드 로드를 구성한다.
도 3c 는 상기 솔더 마스크(14)에 의해 형성된 홈을 따라 도전 트레이스(12)를 형성한 상태를 도시한 단면도이다. 상기 도전 트레이스(12)는 통상 구리(Cu)를 사용하며 절연성 필름(13)위에 박막형성한다. 상기 도전 트레이스(12)는 크게 볼랜드(12a)와 본드패드(12b) 및 상기 볼랜드(12a)와 본드패드(12b)를 연결하는 통전로(도시 생략함)로 이루어지며 본 도면에서는 상기 통전로는 도시 생략하였다.
상기 볼랜드(12a)는 절연성 필름(13)의 외곽부에 형성하며 중앙부에 형성하는 본드패드(12b)와 연결되어 있다. 상기 본드패드(12b)는 이후 부착되는 반도체 칩(11)의 메탈패드(11a)와 대응되는 위치에 형성되며 개별 본드패드(12b)는 통상 하나의 볼랜드(12a)와 연결되어 있다.
도 3d 는 절연성 필름(13) 위에서 솔더 마스크(14)를 제거한 후 반도체 칩(11)을 부착한 상태를 도시한 단면도이다.
상기 솔더 마스크(14)를 제거할 때는 여러가지 방법이 채용될 수 있으나, 상기 솔더 마스크(14)와 반응하는 에칭액을 사용하여 제거함이 바람직하다.
상기 절연성 필름(13)의 도전 트레이스(12) 위에 반도체 칩(11)을 부착할 때는 반도체 칩(11)의 메탈패드(11a)와 도전 트레이스(12)의 본드패드(12b)가 정확히 얼라인된 상태에서 부착한다. 이때 특징적인 것은 상기 반도체 칩(11)과 도전 트레이스(12) 사이에 이방성 도전필름(15)을 개재하는 것이다.
상기 이방성 도전필름(Anisotropic Conductive Film:이하 ACF:15)은 수~수십 마이크로 단위의 얇은 접착수지의 내부에 대략 5㎛의 직경으로 된 다수의 전도성 알맹이에 폴리머(polymer)가 코팅된 것으로, 열압력을 받게 되면 압력에 의해 전도성 알맹이에 코팅된 폴리머가 깨지면서 전도성 알맹이끼리 연결되어 통전상태를 유지하고, 그 외부분은 절연상태가 지속된다.
이와 같은 특성을 지니고 있는 ACF(15)을 개재하게 되면 반도체 칩(11)의 메탈패드(11a)와 도전 트레이스(12)의 본드패드(12b)사이에서 ACF(15)가 압착되면서 상기 두 금속사이에서만 도전이 이루어지고 기타 영역에서는 도전이 이루어지지 않은채 접착성만이 유지된다.
즉, ACF가 개재된 반도체 칩(11)과 절연성 필름(13)은 리플로우 과정을 거치면서 고온에서 융착되고 저온에서 고착되는데 이때 소정의 압력을 가해주므로써 서로 접착력을 갖게 되고 아울러 반도체 칩(11)의 메탈패드(11a)와 도전 트레이스(12)의 본드패드(12b)가 ACF(15)의 금속 알맹이에 의해 더욱 뛰어난 접속신뢰성을 갖게 되는 것이다.
도 3e 는 상술한 바와 같이 반도체 칩이 부착된 후 절연성 필름(13)위를 봉지한 상태를 도시한 단면도이다.
상기 봉지재(16)로는 에폭시와 같은 몰딩재를 사용함도 바람직하나 본 발명에서는 PI(폴리이미드)재(16)를 채용하여 봉지함이 적합하다. 상기 폴리이미드(16) 코팅은 반도체 칩(11)을 보호하고 도전 트레이스(12)의 박리를 방지하기 위함이며각 도전 트레이스(12)가 서로 접촉되어 쇼트되는 것을 방지한다.
도 3f 는 상기 도전 트레이스(12) 중 도전성 볼(18)이 부착되기 위한 볼랜드(12a)에 Nl/Au(17)를 도금(plating)한 상태를 도시한 단면도이다.
통상 도전 트레이스(12)는 구리(Cu)로 형성하기 때문에 그 특성상 산화되기 쉽다. 이를 방지하기 위하여 산화가 잘 되지 않는 Au를 도금시켜 산화성을 방지한다. 더불어 솔더볼과 같은 도전성 볼(18)이 부착되기 위해서는 볼랜드(12a) 표면이 어느정도 경도를 가져야 하는데 구리에 Au도금을 하여도 재질상 경도를 갖기 힘들다.
이를 보완하기 위하여 상기 Au도금된 면에 다시 Ni도금을 하여 볼랜드면을 하드(hard)하게 해 줌으로써 도전성 볼이 융착되기 쉽도록 해준다.
도 4 는 본 발명에 의한 반도체 패키지의 완성된 단면도를 보여주는 것으로, 도전 트레이스(12) 및 부품들을 지지하기 위해 사용되었던 절연성 필름(13)을 제거한 상태를 보여주는 단면도이다.
상기 절연성 필름(13)은 본 발명의 특징인 반도체 패키지의 경박단소화를 위하여 제조공정상 일시적으로 사용되었을 뿐 반도체 패키지의 구성품을 이루는 것은 아니다. 본 발명의 반도체 패키지 제조공정에서 절연성 필름(13)은 솔더 마스크(14)와 도전 트레이스(12)를 형성하고, 반도체 칩(11) 및 폴리이미드(16) 코팅을 하기 위한 지지판 역할을 수행한다. 상기 폴리이미드(16)에 의해 패키지 구조가 고착되면 절연성 필름(13)을 제거하여도 무방하게 된다.
도 4 는 이와 같이 폴리이미드(16)에 의해 봉지된 상태에서 절연성 필름(13)을 제거하고 볼랜드(12a)에 도전성 볼(18)을 부착시킨 상태이다. 이로 인해 본 발명의 반도체 패키지는 기존의 반도체 패키지에 필수적으로 구성되어 있던 서브스트레이트를 제거하는 효과를 얻게 된다. 또한 그 두께 역시 반도체 칩(11)과 도전 트레이스(12)를 합한 두께에 근접하여 초박형의 반도체 패키지를 제조할 수 있다.
도 5 는 본 발명에 의한 반도체 패키지를 상면에서 도시한 상면도이다. 도면에서 보는바와 같이 반도체 패키지의 중앙에는 내장된 반도체 칩(11)이 위치하고 있으며 상기 반도체 칩(11) 주변에 볼랜드(12a)가 형성되어 있다. 외관은 폴리이미드(16)로 봉지되어 반도체 칩(11) 및 내부의 도전 트레이스(12)를 보호하며 도시되지 않은 배면에는 반도체 칩(11) 배면의 본드패드(12b)들이 노출되어 반도체 칩(11)에서 발생하는 열방출이 용이한 구조로 되어 있다.
도 6 은 상기 도 4에 도시된 본 발명의 반도체 패키지를 적층한 적층형 반도체 패키지를 구성한 단면도이다.
도면에서 보는 바와 같이, 상기 적층형 반도체 패키지의 일례로 3개의 유닛 반도체 패키지를 적층하였으며, 제조하고자 하는 제품에 따라 다양한 개수의 반도체 패키지 적층이 가능하다.
도 3a 내지 도 3g 의 제조과정을 통하여 완성된 반도체 패키지(이하 제1반도체 패키지:20a)와 동일한 구성의 제2(20b), 제3의 반도체 패키지(20c)가 차례로 적층되어 있으며, 각 반도체 패키지의 외곽 사이즈가 정확히 일치하도록 얼라인되어 적층된다.
상기 각 유닛 반도체 패키지간의 결합수단으로는 도전성 볼(18)이 사용된다.상기 도전성 볼(18)은 별도로 사용되지 않고 유닛 반도체 패키지의 볼랜드(12a)에 부착되어 있던 도전성 볼(18)을 이용하여 각 반도체 패키지를 결합시킨다.
상기와 같은 적층형 반도체 패키지를 제조시 유닛 반도체 패키지를 적층한 상태에서 리플로우 과정을 거치면 도전성 볼들이 융착되면서 고착되어 특별한 공정없이 반도체 패키지를 적층시킬 수 있다.
도 8 은 본 발명에 의한 반도체 패키지의 다른 실시예를 도시한 단면도이다.
상기 도 8의 반도체 패키지를 제조하는 과정은 도 7a 내지 도 7f에 도시되어 있는바, 도 3a 내지 도 3f 의 과정과 유사하므로 별도의 자세한 기술은 생략하기로 한다.
도 8에 도시된 반도체 패키지는 도전성 볼(18')이 패키지의 배면에 형성되지 않고 상면측에 형성됨을 특징으로 한다. 이와 같이 구성함으로써 상기 반도체 패키지를 마더보드 등에 실장할 때는 도 4 의 반도체 패키지와는 반대로 뒤집어 실장하도록 한다.
상기 절연성 필름(13)은 봉지재(16)로 봉지한 뒤 도전성 볼(18')이 부착되는 과정에서 제거함이 바람직하다.
상기 도 8의 반도체 패키지를 적층한 상태를 도 8에 도시하였다.
도 6에 도시된 반도체 패키지에 비해 도전성 볼(18')이 배면에 형성되지 않음으로 적층 두께가 약간 감소되었음을 알수 있다.
위와 같은 본 발명의 구성 및 제조방법을 통해 반도체 패키지 및 이를 적층한 적층형 반도체 패키지의 경박단소화를 구현하여 제품에 적용할 수 있다.
기존의 인쇄회로기판이나 리드프레임과 같은 서브스트레이트를 제거하여 반도체 패키지의 두께를 감소시켰으며, 상기와 같은 유닛 반도체 패키지를 손쉽게 적층할 수 있는 구조를 제공하여 적층형 반도체 패키지 역시 경박단소화할 수 있게
Claims (6)
- 반도체 칩과;상기 반도체 칩의 메탈패드에 접속되는 본드패드와 상기 본드패드에서 인출된 통로를 따라 외부로 전기신호를 인출하는 도전성 볼이 부착되는 볼랜드로 구성된 도전 트레이스와;상기 본드패드와 반도체 칩간을 접착시키는 접착수단과;상기 반도체 칩을 포함하여 볼랜드외곽까지 봉지하되 볼랜드영역을 노출시키는 봉지재와;상기 볼랜드에 부착되는 도전성 볼을 포함한 것을 특징으로 하는 반도체 패키지.
- 제 1 항에 있어서,상기 접착수단은 이방성 도전필름(ACF:Anisotrpic Conductive Film), 비전도성 필름, 등방성 도전필름, 또는 에폭시 중의 하나인 것을 특징으로 하는 반도체 패키지.
- 절연성 필름위에 솔더 마스크로 도전 트레이스를 형성하기 위한 패턴을 형성하는 단계와;상기 솔더 마스크가 형성되지 않은 절연성 필름위에 도전재로 박막패턴화하여 도전 트레이스를 형성하는 단계와;상기 도전 트레이스 중 중앙의 본드패드위에 반도체 칩을 부착하되 접착수단을 개재하여 부착하는 단계와;상기 반도체 칩을 포함하여 절연성 필름위를 봉지하되 볼랜드 영역을 노출시키는 단계와;상기 절연성 필름을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
- 제 3 항에 있어서,상기 절연성 필름을 제거하기 전에 상기 볼랜드의 노출면에 도전성 볼을 부착하는 것을 특징으로 하는 반도체 패키지 제조방법.
- 제 3 항에 있어서,상기 절연성 필름을 제거한 후 상기 필름이 제거된 볼랜드의 노출면에 도전성 볼을 부착하는 것을 특징으로 하는 반도체 패키지 제조방법.
- 반도체 칩과, 상기 반도체 칩의 메탈패드에 접속되는 본드패드와 상기 본드패드에서 인출된 통로를 따라 외부로 전기신호를 인출하는 도전성 볼이 부착되는 볼랜드로 구성된 도전 트레이스와, 상기 본드패드와 반도체 칩간을 접착시키는 접착수단과, 상기 반도체 칩을 포함하여 볼랜드외곽까지 봉지하되 볼랜드영역을 노출시키는 봉지재와, 상기 볼랜드에 부착되는 도전성 볼을 포함한 것을 특징으로 하는 제1반도체 패키지 위에 상기 제1반도체 패키지와 동일한 구성의 반도체 패키지가 차례로 적층구성되며, 각각의 반도체 패키지의 볼랜드에 도전성 볼이 융착되어 통전된 것을 특징으로 하는 적층형 반도체 패키지.
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US5861666A (en) * | 1995-08-30 | 1999-01-19 | Tessera, Inc. | Stacked chip assembly |
JP2000340713A (ja) * | 1999-05-20 | 2000-12-08 | Amkor Technology Korea Inc | 半導体パッケージ及びその製造方法 |
KR20010063236A (ko) * | 1999-12-22 | 2001-07-09 | 윤종용 | 적층 패키지와 그 제조 방법 |
KR20020094594A (ko) * | 2001-06-12 | 2002-12-18 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 칩크기 패키지 및 그의 제조방법 |
-
2001
- 2001-11-24 KR KR1020010073609A patent/KR20030042820A/ko not_active Application Discontinuation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5861666A (en) * | 1995-08-30 | 1999-01-19 | Tessera, Inc. | Stacked chip assembly |
JP2000340713A (ja) * | 1999-05-20 | 2000-12-08 | Amkor Technology Korea Inc | 半導体パッケージ及びその製造方法 |
KR20010063236A (ko) * | 1999-12-22 | 2001-07-09 | 윤종용 | 적층 패키지와 그 제조 방법 |
KR20020094594A (ko) * | 2001-06-12 | 2002-12-18 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 칩크기 패키지 및 그의 제조방법 |
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