JP2000150703A - 半導体装置及びその組立方法 - Google Patents

半導体装置及びその組立方法

Info

Publication number
JP2000150703A
JP2000150703A JP10316457A JP31645798A JP2000150703A JP 2000150703 A JP2000150703 A JP 2000150703A JP 10316457 A JP10316457 A JP 10316457A JP 31645798 A JP31645798 A JP 31645798A JP 2000150703 A JP2000150703 A JP 2000150703A
Authority
JP
Japan
Prior art keywords
polyimide tape
semiconductor
semiconductor wafer
polyimide
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10316457A
Other languages
English (en)
Inventor
Yuji Ozaki
裕司 尾崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP10316457A priority Critical patent/JP2000150703A/ja
Priority to TW088118792A priority patent/TW421867B/zh
Priority to KR1019990048103A priority patent/KR20000035154A/ko
Priority to EP99402768A priority patent/EP0999588A3/en
Publication of JP2000150703A publication Critical patent/JP2000150703A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001Internal layers
    • H01L2224/0502Disposition
    • H01L2224/05023Disposition the whole internal layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/05568Disposition the whole external layer protruding from the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16153Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/16155Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation
    • H01L2224/16167Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. being an insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/0132Binary Alloys
    • H01L2924/01322Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】ポリイミドテープを外部端子体を設けるための
中間基板に用いたCSPにおいて、その材料費および工
程数を削減することでコスト低減を図り、また半導体チ
ップに機械的衝撃を出来るだけ与えないようにする。 【解決手段】導電層4bをポリイミド層4a,4cで挟
んだ構造のポリイミドテープ4を介して、半導体チップ
2に外部端子体6を電気的に接続させている。ポリイミ
ドテープ4は、その一方の面に導電層4bに電気的に接
続する外部端子体6が設けられ、他方の面で半導体チッ
プのパッド2aと導電層4bとがハンダ10により接続
されている。この接続箇所の周囲を含む、半導体チップ
2とポリイミドテープ4との対向間隔内全域に樹脂12
が充填されている。この構造では、弾性をもった接着層
(エラストマ)が不要で、またハンダ接続であることか
ら高周波熱圧着の必要もない。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ハンダボール等の
外部端子体と半導体チップとの接続がポリイミドテープ
を介して達成されることによって、チップサイズのパッ
ケージングが可能な半導体装置と、その組立方法に関す
る。
【0002】
【従来の技術】従来、半導体装置の高密度実装を目的と
して、ベアチップをポリイミドテープの一方の面に実装
し、他方の面にハンダボール等の外部端子体を設けるよ
うにした、CSP(Chip Size Package) 技術がある。
【0003】図8は、このCSP技術を用いて製造され
た半導体装置(以下、単にCSPという)の概略構成を
示す断面図である。このCSP100において、半導体
チップ上には、エラストマ106を介してポリイミドテ
ープ108が固定されている。エラストマ106は、弾
性をもった接着材であり、これにより緩衝材としての、
或いは当該CSPを実装するマザー基板と半導体チップ
との熱膨張係数差による応力を吸収する働きがある。ポ
リイミドテープ108は、ポリイミド基体108a,C
u膜108b、ポリイミド保護層108cの3層構造を
有し、半導体チップ110に外部端子体を形成する際の
中間基板として用いられる。Cu膜108bの先端部
は、例えばAu製のバンプ104を介して半導体チップ
のパッド102a上に接続されている。この接続部を含
むエラストマ106およびポリイミドテープ108の周
囲は、樹脂112で覆われている。ポリイミドテープ1
08上のCu膜108bの露出箇所に、外部端子体とし
てのハンダボール110が形成されている。
【0004】このCSP100の製造では、ウエハ状態
で半導体チップ102となる各領域のパッド102a上
にAuバンプ104を形成する。具体的には、ワイヤボ
ンディング装置を用いてAuスタッドバンプ(Au Stud B
ump)を形成するか、又は電界メッキによりAuバンプを
形成する。この状態で、エラストマ106を例えば印刷
法により所定位置に張りつけ、またエラストマ106上
に位置合わせをしながらポリイミドテープ108を接着
する。Cu膜108bのビーム・リード先端部分を超音
波熱圧着することにより、Cu膜108bの所定パター
ンを、Auバンプ104を介して所定のパッド102a
上に電気的、機械的に接続する。その後、信頼性向上の
ため、この接続箇所の周囲を囲み半導体チップの素子形
成面の表出部分を覆うように樹脂112を注入し、当該
CSP100の組み立てが完了する。
【0005】
【発明が解決しようとする課題】ところが、このような
従来の半導体装置および組み立て方法では、ポリイミド
テープ108を半導体チップ102にエラストマ106
を介在させて張りつける工程があるため、材料費が嵩
み、また工程数の多さからコスト増を招いていた。
【0006】また、エラストマ106は期待されたほど
熱膨張係数差による応力を吸収できず、当該半導体装置
をマザー基板に実装後、早期にハンダボール110にク
ラックが発生することがあった。
【0007】さらに、上記図示例のようにAuバンプ1
04を用いて、ポリイミドテープのCu膜108bと半
導体チップのパッド102aとを接続する場合、この接
続を超音波熱圧着で行うため、図9に示すように、治具
120の押圧力および振動によってパッド102a下の
半導体チップ102にクラックが生じることがあった。
とくに、パッド102aが半導体チップの周縁部に配置
されるのでなく、最近のCPUなどでは図10に示すよ
うに半導体チップの全エリアにグリッドアレイ状に配置
されることがある。このパッドがグリッドアレイ状に配
置された半導体装置では、パッド102aの下方に半導
体素子が形成されていることが多く、その場合、超音波
熱圧着時の機械的なストレスによって半導体素子が破壊
され、歩留りおよび信頼性に致命的な影響を与えてしま
う。
【0008】本発明の目的は、ポリイミドテープを外部
端子体を設けるための中間基板に用いて小型化を図った
半導体装置およびその組み立て方法において、その材料
費および工程数を削減することでコスト低減を図り、ま
た半導体チップに機械的衝撃を出来るだけ与えないよう
にして歩留りおよび信頼性を高めることにある。
【0009】
【課題を解決するための手段】本発明に係る半導体装置
では、導電層をポリイミド層で挟んだ構造のポリイミド
テープを介して、半導体チップに外部端子体を電気的に
接続させた半導体装置であって、前記ポリイミドテープ
の一方の面に、前記導電層に電気的に接続する外部端子
体が設けられ、前記ポリイミドテープの他方の面で、前
記半導体チップのパッドと前記導電層とがハンダにより
接続されている。好ましくは、前記半導体チップと前記
ポリイミドテープとの接続箇所の周囲を含む、半導体チ
ップとポリイミドテープとの対向間隔内全域に樹脂が充
填されている。
【0010】本発明に係る半導体装置の組立方法は、導
電層をポリイミド層で挟んだ構造のポリイミドテープを
介して、半導体チップに外部端子体を電気的に接続させ
た半導体装置の組立方法であって、前記半導体チップの
パッド上、またはパッド上に設けた電極層上に、ハンダ
を供給する工程と、前記ポリイミドテープの一方の面に
表出する所定の導電層箇所が前記ハンダ上にくるように
位置合わせをし、当該ポリイミドテープと前記半導体チ
ップを熱圧着により接続する工程とを含む。好ましく
は、前記半導体チップと前記ポリイミドテープとの接続
箇所の周囲を含む、半導体チップとポリイミドテープと
の対向間隔内全域に樹脂を充填する工程と、前記ポリイ
ミドテープの他方の面で表出する所定の導電層箇所に外
部端子体を形成する工程とを含む。
【0011】本発明に係る他の半導体装置の組立方法
は、導電層をポリイミド層で挟んだ構造のポリイミドテ
ープを介して、半導体チップに外部端子体を電気的に接
続させた半導体装置の組立方法であって、チップに分割
される前の半導体ウエハの状態でパッド上、または当該
パッド上に設けた電極層上に、ハンダを供給する工程
と、前記ポリイミドテープの一方の面に表出する所定の
導電層箇所が前記ハンダ上にくるように位置合わせを
し、当該ポリイミドテープと前記半導体ウエハを熱圧着
により接続する工程と、前記半導体ウエハをチップに分
割する工程とを含む。
【0012】前記ポリイミドテープと前記半導体ウエハ
との接続工程で用いるポリイミドテープは、各チップ領
域ごとに分離されていてもよいし、また、半導体ウエハ
全域でつながったものであってもよい。後者の場合、半
導体ウエハをチップに分割する工程でポリイミドテープ
を半導体ウエハとともに分割する。
【0013】また、好ましくは、前記半導体ウエハと前
記ポリイミドテープとの接続箇所の周囲を含む、半導体
ウエハとポリイミドテープの対向間隔内全域に樹脂を充
填する工程と、前記ポリイミドテープの他方の面で表出
する所定の導電層箇所に外部端子体を形成する工程とを
含む。この樹脂の充填工程では、好ましくは、複数の樹
脂注入用ノズルを用いて、半導体ウエハ全面、または所
定のエリア内の複数のチップ領域に、一括して樹脂を注
入し、半導体ウエハをチップに分割する工程では、チッ
プ領域間の樹脂部分を半導体ウエハとともに切断する。
【0014】さらに、好ましくは、前記ポリイミドテー
プと半導体ウエハの接続工程では、ポリイミドテープ,
半導体ウエハの一方を保持して他方に押し当てる際に、
加圧による反発力をある程度吸収できる弾性力のある治
具(又は支持台)を用いるとよい。
【0015】このような本発明に係る半導体装置及びそ
の組立方法では、ポリイミドテープの一方の面に露出し
た導電層部分と半導体チップのパッドとを、ハンダによ
り接続している。その際、ポリイミドテープと半導体チ
ップとの間に例えばエラストマ等の接着層を介在させて
いないことから、その分、従来より材料費が安く、工程
数が少ない。なお、従来使用されていたエラストマは半
導体チップと実装対象の基板(マザー基板)との熱膨張
係数差による応力を緩和するために設けたものである
が、本発明では、この応力緩和は樹脂注入で十分である
ため省かれている。
【0016】また、ハンダ接続であることから、必要に
応じてポリイミドテープの導電層にハンダ濡れ性を良く
するための処理を施し、加熱後に軽く押し当てるだけ
で、ポリイミドテープと半導体チップとの電気的、機械
的接続が達成できる。つまり、従来のように高周波を印
加し、かなり高い押圧力で熱圧着する必要がなく、その
分、半導体チップに加わる力も小さい。
【0017】
【発明の実施の形態】第1実施形態 図1は、本実施形態に係る半導体装置の概略構成を示す
断面図である。この半導体装置1は、半導体チップ2、
ポリイミドテープ4および外部端子体6を有する。
【0018】ポリイミドテープ4は、導電層をポリイミ
ド層で挟んだ3層構造を有している。具体的に本例のポ
リイミドテープ4は、図1に示すように、ポリイミド
(以下、“PI”と略記する)からなるPIテープ基体
4aと、PIテープ基体4a上で所定パターンにて形成
され、表面に例えばNi/Auメッキが施されたCu配
線4bと、Cu配線4b上のPIカバーレイヤ4cとか
らなる。PIテープ基体4aおよびPIカバーレイヤ4
cは、Cu配線4bの所定パターンを部分的に表出させ
る開口部を有する。
【0019】半導体チップ2は、素子形成面側からポリ
イミドテープ4に接続されている。具体的に本例では、
半導体チップ2の素子形成面を覆うパッシベーション膜
(不図示)の開口部で表出し例えばAl等からなるパッ
ド2a上に、必要に応じてバリアメタルが形成され、当
該バリアメタルまたはパッド2a上にUBM(Under Bum
p Metal)8が形成され、UBM8上にハンダ10がディ
ッピング等により供給されている。そして、このUBM
8上のハンダ10がPIテープ基体4aの開口部に表出
するポリイミドテープ4のCu配線4bと、熱圧着によ
り接続されている。
【0020】UBM8は、Au,Cu,Ni等からな
り、無電界メッキ法、または、バリアメタルを電極とす
る電界メッキ法等により形成される。
【0021】バリアメタルは、電界メッキ法を用いる場
合のほか、UBMをAu等から構成する場合に用いら
れ、その場合、例えばNi,Ni/Pd等の材料が選択
される。
【0022】一方、ポリイミドテープ4のPIカバーレ
イヤ4c側に形成された外部端子体6は、比較的大きな
径の例えばハンダボールからなり、ポリイミドテープ面
上のエリアにグリッドアレイ状に配置されている。この
ハンダボールは、例えばソルダペースト印刷法、或いは
ハンダボール法により形成される。
【0023】ポリイミドテープ4と半導体チップ2との
対向間隔内は、アンダーフィル(Under fill)と称される
樹脂12により充填されている。この樹脂12によっ
て、当該半導体装置1を外部端子体6を介して図示しな
いマザー基板に実装した状態で、マザー基板と半導体チ
ップ2との熱膨張係数の差によって半導体チップ2にか
かる応力が緩和される。このため、半導体チップ2の特
性変動、並びに外部端子体6または内部端子体(UBM
8およびハンダ10)が破壊されることが有効に防止さ
れる。また樹脂12は、外部端子体6の形成前に充填さ
れることによって、外部端子体6の形成時にかかる押圧
力から半導体チップ2を保護する役割も果たす。
【0024】つぎに、この半導体装置1の組立方法を説
明する。図2〜図4は、本実施形態に係る半導体装置の
各組立過程を示す断面図である。
【0025】図2において、符号2’は半導体チップに
分割するまえの半導体ウエハを示す。このウエハ状態
で、必要に応じてバリアメタル(不図示)を形成した
後、図2に示すように、図示しないパッシベーション膜
の開口部から表出するパッド2a上に、UBM8を例え
ば無電界または電界メッキ法等により形成する。また、
UBM8上に、ハンダ10を例えばディッピング、無電
界または電界メッキ法により形成する。
【0026】ハンダ供給後の半導体ウエハ2’をダイシ
ングソー等を用いて分割し、図3に示す半導体チップ2
を形成する。
【0027】図4に示すように、予め形成したおいたポ
リイミドテープ4を保持治具で、半導体チップ上方に移
動させ、ポリイミドテープ4のPIテープ基体4aの開
口部がハンダ10上にくるように位置合わせする。ポリ
イミドテープ4をゆっくりと半導体チップ2上に載置し
た後、保持治具または別の専用治具で、加熱しながらポ
リイミドテープ4を半導体チップ2に軽く押し当てる。
このときの加熱温度は、Au/Sn共晶合金を形成する
場合に320℃〜400℃程度であり、ポリイミドテー
プ4はこの温度に耐えられる耐熱性のものを用いる。ま
た、加熱圧着する際の治具またはチップの支持台に弾性
力があるもの、例えば耐熱性ゴム等を介在させたものを
用い、必要以上に圧力がかからないようにすると、半導
体チップの保護の面で望ましい。
【0028】その後は、図1に示すように、ポリイミド
テープ4と半導体チップ2との隙間に加熱により融解し
た樹脂12を注入する。また、冷却後、ポリイミドテー
プ4のPIカバーレイヤ4cの開口部上に、外部端子体
6としてハンダボールを、例えばソルダペースト印刷
法、或いはハンダボール法により形成する。ソルダーペ
ースト印刷法では、ソルダーペーストが印刷されたキャ
リアテープをポリイミドテープ4上に接触させ、加熱圧
着によりソルダーペーストをポリイミドテープ4側に熱
転写し、キャリアテープを剥がした後、リフローを行
う。また、ハンダボール法では、予め形成されたハンダ
ボールを専用治具でポリイミドテープ4上の所定箇所に
移載し、リフローを行う。この何れの方法においても、
リフローによってハンダボールを高く形成するために
は、周囲を予めフラックス、或いはソルダレジスト等で
覆う等の方法が採られる。
【0029】ところで、従来のポリイミドテープを用い
たCSPでは、エラストマと称される緩衝材を介在さ
せ、またエラストマ周囲を樹脂封止し、CSP内部のポ
リイミドテープと半導体チップとの接続は、S字形状の
ビーム・リード端にAuペレットを介在させて行ってい
た。
【0030】これに対し、本実施形態に係る半導体装置
及びその組立方法では、樹脂封止だけでも緩衝効果とし
て十分であることからエラストマを省き、ポリイミドテ
ープと半導体チップの貼着時に、電気的接続を一括して
行うこととした。このため、エラストマ形成に係る材料
費および組立コストを低減できる。また、ポリイミドテ
ープと半導体チップとをハンダ接続によって行うことか
ら、Auペレットの加熱圧着による場合より押圧力を低
減でき、その結果、半導体チップにおけるクラック発生
を有効に防止できる。とくに半導体チップのパッドが素
子形成部上にグリッドアレイ状に配置させれている場合
でも、クラック発生による素子破壊を有効に防止でき
る。
【0031】第2実施形態 本実施形態は、ウエハ状態で行う半導体装置の組立方法
に関する。
【0032】本実施形態では、第1実施形態の図3にお
けるチップ分割工程をCSP組立後に行う。この組立方
法において、ポリイミドテープ4と半導体チップ2(本
実施形態では、半導体ウエハ4’)を接続するまでは、
図4に示し第1実施形態で説明した方法と同じである。
【0033】図5には、ポリイミドテープ4を個々のチ
ップ領域に接続させた半導体ウエハ4’に樹脂12を注
入する工程を示している。本実施形態の樹脂注入では、
図5(A)に示すように、樹脂注入用のディスペンサ2
0を用い、そのノズル先端を半導体チップのスクライブ
ライン上で離間するポリイミドテープ4の側面近くに位
置合わせし、このノズル先端から加熱により融解した樹
脂12を注入する。これにより、樹脂12はスクライブ
ライン両側のチップ領域におけるポリイミドテープ4と
半導体ウエハ2’との隙間に表面張力によって入ってい
き、図5(B)に示すように、当該隙間が樹脂12によ
り充填される。
【0034】樹脂充填後、ウエハ状態のままで外部端子
体6としてのハンダボールを、例えば一括して形成す
る。このハンダボール形成後の様子を、図6に示す。そ
の後、ダイシングソー等によってチップ分割が行われる
が、その際、スクライブライン上の樹脂部分も分離さ
れ、これにより当該半導体装置が完成する。
【0035】本実施形態では、最後にチップ分割するま
で半導体ウエハ状態であることから、ハンドリングが容
易であり、また、治具を工夫することによってポリイミ
ドテープ4の貼着、樹脂封入および外部端子体の形成が
ウエハ全体、或いはチップ領域が幾つもまとまった所定
のエリア単位で一括して行うことができ、このため更に
組立コストを低減できるという利点がある。
【0036】第3実施形態 本実施形態は、ウエハ状態で行う半導体装置の他の組立
方法に関する。図7は、本実施形態に係る組立方法にお
いてポリイミドテープの貼着工程を示す断面図である。
【0037】本実施形態で使用するポリイミドテープ
4’は、図7に示すように、ウエハ全体で、或いはチッ
プ領域が幾つもまとまった所定のエリアごとにつながっ
ている。そして、このポリイミドテープ4’を、例えば
耐熱性ゴム等の弾性部材32を有する治具30を用いて
半導体ウエハ2’上に熱圧着する。
【0038】この複数のチップ領域間でつながったポリ
イミドテープ4’には、図示しないが、例えば所定のス
クライブライン上にくる領域に樹脂注入穴が開口されて
おり、その後、この穴にディスペンサ20のノズルを入
れて樹脂12を注入する。また、チッピングの際には、
半導体ウエハ2’および樹脂12とともに、ポリイミド
テープ4’もチップと同じ大きさに分割される。
【0039】本実施形態では、第2実施形態と同様、半
導体プロセス工程でパッケージングを行うことが可能で
ある。また、第2実施形態との比較では、ポリイミドテ
ープ4’が複数のチップ領域間でつながっていることか
らハンドリングが容易であり、ポリイミドテープ4’の
熱圧着を複数のチップ間、ひいてはウエハ全体で一括し
て行うことができるため、その分、第2実施形態より更
に組立コストを低減することができる利点がある。
【0040】
【発明の効果】ポリイミドテープを外部端子体を設ける
ための中間基板に用いたタイプの半導体装置を組み立て
る際に、その材料費および工程数を削減することでコス
ト低減を図ることが可能となった。また、その組み立て
の最中に半導体チップに機械的衝撃を出来るだけ与えな
いようにし、当該半導体装置の特性変動および破壊を防
止し、その結果、歩留りおよび信頼性を高めることがで
きるようになった。
【図面の簡単な説明】
【図1】第1実施形態に係る半導体装置の概略構成を示
す断面図である。
【図2】第1実施形態に係る半導体装置の組立過程を示
す断面図であり、半導体ウエハ上のハンダバンプ形成ま
でを示す。
【図3】図2に続いて、半導体ウエハのチップ分割後を
示す断面図である。
【図4】図3に続いて、ポリイミドテープとハンダバン
プとの接続工程を示す断面図である。
【図5】第2実施形態に係る半導体装置の製造過程を示
す図であり、ポリイミドテープを個々のチップ領域に接
続させた半導体ウエハに対する樹脂の注入工程を示す。
【図6】図5に続いて、ハンダボールの形成後を示す断
面図である。
【図7】第3実施形態に係る組立方法において、ポリイ
ミドテープの貼着工程を示す断面図である。
【図8】従来の半導体装置の概略構成を示す断面図であ
る。
【図9】従来の半導体装置の組み立てにおいて、ビーム
・リードと半導体チップとの接続部分を拡大して示す図
である。
【図10】パッドがチップ面全域にアレイ状に配置され
た従来の半導体装置のパッドの配置パターンと、その組
み立てにおけるビーム・リードと半導体チップとの接続
部分を拡大して示す図である。
【符号の説明】
1…CSP(半導体装置)、2…半導体チップ、2’…
半導体ウエハ、2a…パッド、4,4’…ポリイミドテ
ープ、4a…PIテープ基体(ポリイミド層)、4b…
Cu配線(導電層)、4c…PIカバーレイヤ(ポリイ
ミド層)、6…ハンダボール(外部端子体)、8…MU
B(電極層)、10…ハンダ、12…樹脂、20…キャ
ピラリ、30…治具、32…弾性部材。

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】導電層をポリイミド層で挟んだ構造のポリ
    イミドテープを介して、半導体チップに外部端子体を電
    気的に接続させた半導体装置であって、 前記ポリイミドテープの一方の面に、前記導電層に電気
    的に接続する外部端子体が設けられ、 前記ポリイミドテープの他方の面で、前記半導体チップ
    のパッドと前記導電層とがハンダにより接続されている
    半導体装置。
  2. 【請求項2】前記半導体チップと前記ポリイミドテープ
    との接続箇所の周囲を含む、半導体チップとポリイミド
    テープとの対向間隔内全域に樹脂が充填されている請求
    項1に記載の半導体装置。
  3. 【請求項3】導電層をポリイミド層で挟んだ構造のポリ
    イミドテープを介して、半導体チップに外部端子体を電
    気的に接続させた半導体装置の組立方法であって、 前記半導体チップのパッド上、またはパッド上に設けた
    電極層上に、ハンダを供給する工程と、 前記ポリイミドテープの一方の面に表出する所定の導電
    層箇所が前記ハンダ上にくるように位置合わせをし、当
    該ポリイミドテープと前記半導体チップを熱圧着により
    接続する工程とを含む半導体装置の組立方法。
  4. 【請求項4】前記半導体チップと前記ポリイミドテープ
    との接続箇所の周囲を含む、半導体チップとポリイミド
    テープとの対向間隔内全域に樹脂を充填する工程と、 前記ポリイミドテープの他方の面で表出する所定の導電
    層箇所に外部端子体を形成する工程とを含む請求項3に
    記載の半導体装置の組立方法。
  5. 【請求項5】導電層をポリイミド層で挟んだ構造のポリ
    イミドテープを介して、半導体チップに外部端子体を電
    気的に接続させた半導体装置の組立方法であって、 チップに分割される前の半導体ウエハの状態でパッド
    上、または当該パッド上に設けた電極層上に、ハンダを
    供給する工程と、 前記ポリイミドテープの一方の面に表出する所定の導電
    層箇所が前記ハンダ上にくるように位置合わせをし、当
    該ポリイミドテープと前記半導体ウエハを熱圧着により
    接続する工程と、 前記半導体ウエハをチップに分割する工程とを含む半導
    体装置の組立方法。
  6. 【請求項6】前記ポリイミドテープと前記半導体ウエハ
    との接続工程では、半導体ウエハの各チップ領域ごとに
    分離された複数のポリイミドテープを用いる請求項5に
    記載の半導体装置の組立方法。
  7. 【請求項7】前記ポリイミドテープと前記半導体ウエハ
    との接続工程では、半導体ウエハ全域でつながった一つ
    のポリイミドテープを用い、 前記半導体ウエハをチップに分割する工程では、前記ポ
    リイミドテープを半導体ウエハとともに分割する請求項
    5に記載の半導体装置の組立方法。
  8. 【請求項8】前記ポリイミドテープと半導体ウエハの接
    続工程では、ポリイミドテープ,半導体ウエハの一方を
    保持して他方に押し当てる際に、加圧による反発力をあ
    る程度吸収できる弾性力のある治具を用いる請求項5に
    記載の半導体装置の組立方法。
  9. 【請求項9】前記ポリイミドテープと半導体ウエハの接
    続工程では、ポリイミドテープ,半導体ウエハの一方を
    保持して支持台上で他方に押し当てる際に、加圧による
    反発力をある程度吸収できる弾性力のある支持台を用い
    る請求項5に記載の半導体装置の組立方法。
  10. 【請求項10】前記半導体ウエハと前記ポリイミドテー
    プとの接続箇所の周囲を含む、半導体ウエハとポリイミ
    ドテープの対向間隔内全域に樹脂を充填する工程と、 前記ポリイミドテープの他方の面で表出する所定の導電
    層箇所に外部端子体を形成する工程とを含む請求項5に
    記載の半導体装置の組立方法。
  11. 【請求項11】前記樹脂の充填工程では、複数の樹脂注
    入用ノズルを用いて、半導体ウエハ全面、または所定の
    エリア内の複数のチップ領域に一括して樹脂を注入し、 前記半導体ウエハをチップに分割する工程では、前記チ
    ップ領域間の樹脂部分を半導体ウエハとともに切断する
    請求項5に記載の半導体装置の組立方法。
JP10316457A 1998-11-06 1998-11-06 半導体装置及びその組立方法 Pending JP2000150703A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP10316457A JP2000150703A (ja) 1998-11-06 1998-11-06 半導体装置及びその組立方法
TW088118792A TW421867B (en) 1998-11-06 1999-10-29 Semiconductor device and method for assembling same
KR1019990048103A KR20000035154A (ko) 1998-11-06 1999-11-02 반도체장치 및 그 조립방법
EP99402768A EP0999588A3 (en) 1998-11-06 1999-11-08 Semiconductor device and method for assembling the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10316457A JP2000150703A (ja) 1998-11-06 1998-11-06 半導体装置及びその組立方法

Publications (1)

Publication Number Publication Date
JP2000150703A true JP2000150703A (ja) 2000-05-30

Family

ID=18077317

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10316457A Pending JP2000150703A (ja) 1998-11-06 1998-11-06 半導体装置及びその組立方法

Country Status (4)

Country Link
EP (1) EP0999588A3 (ja)
JP (1) JP2000150703A (ja)
KR (1) KR20000035154A (ja)
TW (1) TW421867B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031768A (ja) * 2001-07-19 2003-01-31 Nec Corp 半導体装置およびその製造方法
KR100412133B1 (ko) * 2001-06-12 2003-12-31 주식회사 하이닉스반도체 웨이퍼 레벨 칩크기 패키지 및 그의 제조방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62234352A (ja) * 1986-04-04 1987-10-14 Nec Corp ハンダバンプ電極の形成方法
JP2785338B2 (ja) * 1989-06-19 1998-08-13 日本電気株式会社 半導体装置の製造方法
JPH08335653A (ja) * 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
JPH08316271A (ja) * 1995-05-12 1996-11-29 Nitto Denko Corp フィルムキャリアおよびこれを用いた半導体装置
JP3015712B2 (ja) * 1995-06-30 2000-03-06 日東電工株式会社 フィルムキャリアおよびそれを用いてなる半導体装置
JPH10209154A (ja) * 1997-01-21 1998-08-07 Oki Electric Ind Co Ltd 半導体装置
JP3554650B2 (ja) * 1997-03-21 2004-08-18 ソニーケミカル株式会社 回路基板
JP2000036518A (ja) * 1998-07-16 2000-02-02 Nitto Denko Corp ウェハスケールパッケージ構造およびこれに用いる回路基板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100412133B1 (ko) * 2001-06-12 2003-12-31 주식회사 하이닉스반도체 웨이퍼 레벨 칩크기 패키지 및 그의 제조방법
JP2003031768A (ja) * 2001-07-19 2003-01-31 Nec Corp 半導体装置およびその製造方法
JP4649792B2 (ja) * 2001-07-19 2011-03-16 日本電気株式会社 半導体装置

Also Published As

Publication number Publication date
TW421867B (en) 2001-02-11
KR20000035154A (ko) 2000-06-26
EP0999588A3 (en) 2003-01-08
EP0999588A2 (en) 2000-05-10

Similar Documents

Publication Publication Date Title
EP0915505B1 (en) Semiconductor device package, manufacturing method thereof and circuit board therefor
US8710651B2 (en) Semiconductor device and method for manufacturing the same
US6593648B2 (en) Semiconductor device and method of making the same, circuit board and electronic equipment
US6194250B1 (en) Low-profile microelectronic package
KR100294958B1 (ko) 반도체소자의장착구조
JP2001308220A (ja) 半導体パッケージ及びその製造方法
US6002171A (en) Integrated heat spreader/stiffener assembly and method of assembly for semiconductor package
US6841884B2 (en) Semiconductor device
KR100250562B1 (ko) 반도체장치
US20010038150A1 (en) Semiconductor device manufactured by package group molding and dicing method
US6465876B1 (en) Semiconductor device and lead frame therefor
US20020039807A1 (en) Manufacturing method of a semiconductor device
JP2000150703A (ja) 半導体装置及びその組立方法
JP2002026073A (ja) 半導体装置およびその製造方法
JPH11145345A (ja) 半導体装置およびその製造方法
JPH10261735A (ja) 半導体装置およびその製造方法
JP2817425B2 (ja) 半導体装置の実装方法
JP2001044326A (ja) 半導体装置およびその製造方法
JP2001127102A (ja) 半導体装置およびその製造方法
KR100403352B1 (ko) 솔더 페이스트 웨이퍼 레벨 패키지 및 그 제조 방법
JP4006900B2 (ja) 基板及びその接続構造並びに基板の製造方法
JP2000012621A (ja) 半導体装置およびその製造方法
JP2004014637A (ja) 半導体装置及びワイヤボンディング方法
JP2000299399A (ja) 半導体装置
KR100446913B1 (ko) 칩 캐리어를 사용하지 않는 반도체 장치 및 그 제조 방법