JP2006261391A - 半導体装置およびその検査方法 - Google Patents

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Abstract

【課題】プローブカードの針ずれを確実に検出し、測定不具合を防止できる半導体装置を提供する。
【解決手段】本発明の半導体装置は、検査用パッド２と針ずれ測定用パッド３を有し、検査用パッド２は電圧源７から電圧が印加されるプロービングエリア４とプローブ針のずれを検出する針ずれ検出エリア５を有する。プローブ針６が針ずれを起こしていないときには、プローブ針６の針先がプロービングエリア４内に納まっているため、針ずれ測定用パッド３で測定される電圧値は電圧源７で印加している電圧値と同値となる。また、プローブ針６が針ずれを起こしているときには、プローブ針６の針先が、プロービングエリア４を越えて針ずれ検出エリア５へ達しているため、針ずれ測定用パッド３で測定される電圧値は、プロービングエリア４へ与えた電圧値と同値となる。
【選択図】図１

Description

本発明は、半導体装置、特に半導体集積回路およびその測定方法に関し、微細な検査用パッドを有する半導体装置に関する。
半導体ウェハー上に形成されたＬＳＩの回路動作及び特性を測定するウェハー検査工程において、一般に、ウェハー搬送部と、複数のプローブ針を有するプローブカードと、を備えたプローバーと、ＬＳＩへ所望の電圧、駆動信号を与え、出力信号、電流値を測定するＬＳＩテスタ等のテスト装置が用いられる。
ウェハー搬送部は、ウェハートレイにあらかじめ用意された複数枚のウェハーから測定対象のウェハーを搬送し、ステージにセットする。ステージは、あらかじめプローバーに登録された測定対象マップの情報を元にＸＹ方向に動作し、プローブカードに取り付けられている複数のプローブ針と、ウェハー上の検査用パッドを接触させる。プローブカードは、テスト装置と接続されており、プローブ針、被測定パッドを介して、テスト装置からの電源電圧、バイアス電圧、駆動信号をＬＳＩへ印加するとともに、ＬＳＩからの出力信号を測定し、ＬＳＩの特性評価ならびに検査をおこなうことが可能である。
しかし、ＬＳＩの特性評価や検査では、プローブカードが針ずれを起こすことにより、正しい測定結果が得られないことが問題となる。
すなわち、近年の半導体プロセスの微細化により、半導体の集積度が飛躍的に向上し、それに伴い、検査用パッドのパッドピッチも微細化が進んでいる。具体的には、システムＬＳＩ等の大規模半導体集積回路では、検査用パッドの大きさが６０μｍを下回るものも存在する。従って、プローブカードのプローブ針のピッチも小さく設計されているが、半導体の集積度向上とは相反して、プローブカード針の強度、寿命が低下し、針ずれが起こる頻度が高くなった。
針ずれが発生した場合、テスト装置からの駆動信号や、ＬＳＩからの出力信号が伝達されないため、正しい測定結果が得られない。特に、ＬＳＩの出荷検査の場合、検査結果からはＬＳＩの不良であるのか、プローブカードが針ずれを起こしているのか判断がつかず、測定上はＬＳＩを不良品と判定してしまうため、歩留り低下やコスト増大の原因となる。
また、針ずれが大きくなった場合、プローブ針がＬＳＩのパッシベーション膜を破壊してしまうこともあり、最悪の場合、良品のＬＳＩを破壊し、不良品にしてしまう。
針ずれが起こったか否かを検出する手段としては、目視検査しかないが、近年、ＬＳＩのピン数は数百ピンのオーダーになってきており、すべてのプローブ針の針ずれを目視検査で検出するためには大変工数が必要で、加えて検出精度も悪いため、現実的でない。
一方、この課題を解決するために、他パッドの信号の混信の有無をもって、パッド端子と周囲金属配線との非導通状態を検出し、プローブ針ずれがないことを確認する検査方法がある（例えば特許文献１参照）。
特開平５−３４３４８７号公報
しかしながら、特許文献１に開示された検査方法では、信号の混信を観測したときに、ＬＳＩの不具合なのか、針ずれが発生しているのか判断できないという欠点がある。また、針ずれは、プローブカード上にある任意のプローブ針で発生するため、すべてのプローブカードの針ずれを検出することができないと効果はない。
そこで、本発明の目的は、プローブカードの針ずれを、すべてのプローブ針に対し、かつ確実に検出することで、測定不具合、ならびに、パッシベーション膜の破壊による素子破壊を防止することのできる半導体装置を提供することにある。
前記課題を解決するために、本発明に係る半導体装置は、検査用パッドと針ずれ測定用パッドを有し、前記検査用パッドは電圧源から電圧が印加されるプロービングエリアとプローブ針のずれを検出する針ずれ検出エリアを有することを特徴とする。
前記針ずれ測定用パッドは、前記検査用パッドよりも広い面積を有することが好ましい。
前記針ずれ測定用パッドと前記針ずれ検出エリアとを電気的に接続し、所定の電圧を印加する電圧源を有することが好ましい。
本発明の半導体装置の検査方法は、上記本発明の半導体装置に対して、前記プロービングエリアに所望の電圧を印加し、前記針ずれ測定用パッドの電圧値を測定することでプローブ針のずれの有無を検出することを特徴とする。
本発明によると、ＬＳＩの微細化に伴い、被測定パッドのサイズが小さくなった場合にも、プローブ針の針ズレや、パッシベーション膜の破壊を起こすことなく、ＬＳＩのウェハー測定が可能である。
本発明の好ましい実施の形態について、以下に図面を交えて説明する。
（実施の形態１）
図１は本発明の実施の形態１に係る半導体装置の検査時の構成を示す図である。
１はウェハー、２はウェハーを検査するための検査用パッド、３は針ずれ測定用パッドである。検査用パッド２は、外部の電圧源から電圧が印加されるプロービングエリア４と、プローブ針のずれを検出する針ずれ検出エリア５を有する。また、針ずれ測定用パッド３は、検査用パッド２よりも広い面積を有し、検査用パッド２よりも針ずれが起こりにくい構造としている。また、針ずれ測定用パッド３と針ずれ検出エリア５を電気的に接続し、所望の電圧印加が可能な電圧源７を有する。６はプローブ針である。
本実施の形態における検査方法は、次の通りである。ウェハー１上のＬＳＩの検査用パッド２とプローブ針６を接触させ、検査用パッド２へ所望の電圧を印加する。このときの電圧値は、電圧源７で印加している電圧値よりも低い値とする。次に、針ずれ測定用パッド３の電圧値を測定する。
このとき、プローブ針６が針ずれを起こしていないときには、プローブ針６の針先が、プロービングエリア４内に納まっているため、針ずれ測定用パッド３で測定される電圧値は、電圧源７で印加している電圧値と同値となる。
また、プローブ針６が針ずれを起こしているときには、プローブ針６の針先が、プロービングエリア４を越えて針ずれ検出エリア５へ達しているため、針ずれ測定用パッド３で測定される電圧値は、プロービングエリア４へ与えた電圧値と同値となる。
このように、針ずれ測定用パッド３の電圧を測定するだけで、プローブ針６のずれの有無を検出することが可能となる。また、すべての被測定パッドが、プロービングエリア４と針ずれ検出エリア５を有する構造となっているため、すべてのプローブ針の針ずれを検出することが可能である。
（実施の形態２）
図２は本発明の実施の形態２に係る半導体装置の検査時の構成を示す図である。
１はウェハー、２はウェハーを検査するための検査用パッド、３は針ずれ測定用パッドである。検査用パッド２は、外部の電圧源から電圧が印加されるプロービングエリア４と、プローブ針のずれを検出する針ずれ検出エリア５を有する。また、針ずれ測定用パッド３は、検査用パッド２よりも広い面積を有する。また、針ずれ測定用パッド３と針ずれ検出エリア５は電気的に接続され、デバイス電源８に接続されている。６はプローブ針である。
実施の形態１に示したように、針ずれ検出エリア５と針ずれ測定用パッド３の導通を確認することで、プローブ針６のずれを検出できるが、プロービングエリア４に対する、針ずれ検出エリア５のはみ出し方向は、上下左右の任意の方向を取ることが可能で、また、複数方向に設けてもよい。
本実施の形態では、上下左右の４方向にはみ出し部を設けた例を示している。これにより、上下左右方向のプローブ針６のずれを検出することが可能となる。プロービングエリア４に対する針ずれ検出エリア５のはみ出す方向とはみ出す辺数は、検査用パッド２に対するプローブ針６の進入方向や、チップ面積とのトレードオフにより、それぞれのケースに適した形を取ることが望ましい。
また、本実施の形態では、実施の形態１で述べたような電圧源７を用いず、ＬＳＩの中に設けられているデバイス電源８を用い、余分な回路を省くことで、ＬＳＩの面積増大を抑えている。
（実施の形態３）
図３は本発明の実施の形態３に係る半導体装置の検査時の構成を示す図である。
１はウェハー、２はウェハーを検査するための検査用パッド、３は針ずれ測定用パッドである。検査用パッド２は、外部の電圧源から電圧が印加されるプロービングエリア４と、プローブ針のずれを検出する針ずれ検出エリア５を有する。また、針ずれ測定用パッド３は、検査用パッド２よりも広い面積を有する。また、針ずれ測定用パッド３と針ずれ検出エリア５は電気的に接続され、電圧源７に接続されている。６はプローブ針である。
また、一部の検査用パッド２は、針ずれ検出エリア５の外側に、第２の電圧源１１と接続された第２の針ずれ検出エリア９を有し、第２の針ずれ測定用パッド１３に接続されている。さらに、第２の針ずれ検出エリア９の外側に、第３の電圧源１２と接続された第３の針ずれ検出エリア１０を有し、第３の針ずれ測定用パッド１４に接続されている。
本実施の形態によれば、複数の針ずれ検出エリアを設けることにより、プローブ針のずれのみでなく、ずれ量を段階的に測定することが可能となる。また、各針ずれ検出エリアに異なる電源を接続することでずれ量を検出する信号レンジを大きく取ることが可能となる。
本発明は、針ずれ検出エリアを検査用バッドに設けることで、検査起因の不良を大幅に低減でき、狭ピッチのパッド配置のＬＳＩをウエハーレベルで検査するのに有用である。
本発明の実施の形態１に係る半導体装置の検査時の構成を示す図 本発明の実施の形態２に係る半導体装置の検査時の構成を示す図 本発明の実施の形態３に係る半導体装置の検査時の構成を示す図
符号の説明
１ ウェハー
２ 検査用パッド
３ 針ずれ測定用パッド
４ プロービングエリア
５ 針ずれ検出エリア
６ プローブ針
７ 電圧源
８ デバイス電源
９ 第２の針ずれ検出エリア
１０ 第３の針ずれ検出エリア
１１ 第２の電圧源
１２ 第３の電圧源
１３ 第２の針ずれ測定用パッド
１４ 第３の針ずれ測定用パッド

Claims (4)

  1. 検査用パッドと針ずれ測定用パッドを有し、前記検査用パッドは電圧源から電圧が印加されるプロービングエリアとプローブ針のずれを検出する針ずれ検出エリアを有することを特徴とする半導体装置。
  2. 前記針ずれ測定用パッドは、前記検査用パッドよりも広い面積を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記針ずれ測定用パッドと前記針ずれ検出エリアとを電気的に接続し、所定の電圧を印加する電圧源を有することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記プロービングエリアに所望の電圧を印加し、前記針ずれ測定用パッドの電圧値を測定することでプローブ針のずれの有無を検出することを特徴とする請求項１ないし３のいずれかに記載の半導体装置の検査方法。
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* Cited by examiner, † Cited by third party
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CN106154095A (zh) * 2015-03-31 2016-11-23 上海和辉光电有限公司 接触式ltps的检测方法以及用于该方法的焊盘结构
WO2021255842A1 (ja) * 2020-06-16 2021-12-23 日本電信電話株式会社 半導体ウエハ

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106154095A (zh) * 2015-03-31 2016-11-23 上海和辉光电有限公司 接触式ltps的检测方法以及用于该方法的焊盘结构
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