JP2002374672A - スイッチング電源装置 - Google Patents
スイッチング電源装置Info
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Abstract
(57)【要約】
【課題】 スイッチング電源装置の重負荷時でのスイッ
チング周波数の低下を抑制すると共にトランスの巻線数
を削減する。 【解決手段】 本発明によるスイッチング電源装置で
は、トランス(2)に電流が流れていないときにゼロ電流
検出信号ＶZCDを出力するゼロ電流検出回路(13)と、Ｍ
ＯＳ-ＦＥＴ(3)のオフ時間を検出するオフ時間検出回路
(14)と、オフ時間検出回路(14)により検出されたオフ時
間が基準電源(18)の基準電圧で規定される最大オフ時間
以上となったときにゼロ電流検出回路(13)の出力に関わ
らず比較器(19)からゼロ電流検出信号ＶZCDを出力する
周波数クランプ回路(15)とを設け、制御回路(8)はゼロ
電流検出回路(13)又は周波数クランプ回路(15)がゼロ電
流検出信号ＶZCDを出力したときにＭＯＳ-ＦＥＴ(3)の
ゲート端子にオン信号ＶGを付与する。
チング周波数の低下を抑制すると共にトランスの巻線数
を削減する。 【解決手段】 本発明によるスイッチング電源装置で
は、トランス(2)に電流が流れていないときにゼロ電流
検出信号ＶZCDを出力するゼロ電流検出回路(13)と、Ｍ
ＯＳ-ＦＥＴ(3)のオフ時間を検出するオフ時間検出回路
(14)と、オフ時間検出回路(14)により検出されたオフ時
間が基準電源(18)の基準電圧で規定される最大オフ時間
以上となったときにゼロ電流検出回路(13)の出力に関わ
らず比較器(19)からゼロ電流検出信号ＶZCDを出力する
周波数クランプ回路(15)とを設け、制御回路(8)はゼロ
電流検出回路(13)又は周波数クランプ回路(15)がゼロ電
流検出信号ＶZCDを出力したときにＭＯＳ-ＦＥＴ(3)の
ゲート端子にオン信号ＶGを付与する。
Description
【０００１】
【発明の属する技術分野】本発明は擬似共振動作を行な
うフライバック方式のスイッチング電源装置、特に重負
荷時でのスイッチング周波数の低下を抑制でき且つトラ
ンスの巻線数の削減が可能なスイッチング電源装置に属
する。
うフライバック方式のスイッチング電源装置、特に重負
荷時でのスイッチング周波数の低下を抑制でき且つトラ
ンスの巻線数の削減が可能なスイッチング電源装置に属
する。
【０００２】
【従来の技術】従来から一般的に広く使用されているフ
ライバック方式のスイッチング電源装置の一例を図６に
示す。図６に示すスイッチング電源装置は、交流電源に
接続される整流回路又はバッテリ（電池）等で構成され
た直流電源(1)と、１次巻線(2a)及び２次巻線(2b)を有
するトランス(2)と、スイッチング素子としてのＭＯＳ-
ＦＥＴ（ＭＯＳ型電界効果トランジスタ）(3)と、整流
ダイオード(4)及び平滑コンデンサ(5)を有する整流平滑
回路(6)と、トランス(2)に設けられた第３の巻線(7)
と、ＭＯＳ-ＦＥＴ(3)をオン・オフ制御する制御回路
(8)とを備えている。トランス(2)の１次巻線(2a)及びＭ
ＯＳ-ＦＥＴ(3)は直流電源(1)に対して直列に接続され
る。整流平滑回路(6)は、トランス(2)の２次巻線(2b)に
接続され、電圧Ｖ Oの直流電力を負荷(9)に供給する。第
３の巻線(7)は、整流ダイオード(10)及び平滑コンデン
サ(11)を介して制御回路(8)の電源端子(VCC)に接続され
る。直流電源(1)の陽極端子と制御回路(8)の電源端子(V
CC)との間には起動抵抗(12)が接続され、起動時に直流
電源(1)から起動抵抗(12)を介して制御回路(8)の電源端
子(V CC)に電圧を印加し、このときに制御回路(8)からＭ
ＯＳ-ＦＥＴ(3)のゲート端子に付与される出力信号によ
りＭＯＳ-ＦＥＴ(3)をオン状態にする。トランス(2)の
第３の巻線(7)の一端と制御回路(8)のゼロ電流検出端子
(ZCD)との間には、トランス(2)の第３の巻線(7)の電流
がゼロ、即ち電流が流れていないときにゼロ電流検出信
号ＶZCDを出力するゼロ電流検出回路(13)が接続されて
いる。制御回路(8)は、第３の巻線(7)に発生する電圧に
より駆動され且つＭＯＳ-ＦＥＴ(3)のゲート端子にオン
・オフ信号ＶGを付与する。また、制御回路(8)は負荷
(9)の電圧ＶOが目標値より低いときはオン・オフ信号Ｖ
Gのオン幅を広くし、逆に目標値より高いときはオン・
オフ信号ＶGのオン幅を狭くすることにより、トランス
(2)の２次巻線(2b)から整流平滑回路(6)を介して負荷
(9)に供給される直流出力電圧Ｖ Oのレベルを一定に保持
する。更に、制御回路(8)はゼロ電流検出回路(13)から
ゼロ電流検出信号ＶZCDが出力されたときにオン・オフ
信号ＶGの電圧レベルを低い電圧(Ｌ)レベルから高い電
圧(Ｈ)レベルに切り換えてＭＯＳ-ＦＥＴ(3)をオン状態
にする。
ライバック方式のスイッチング電源装置の一例を図６に
示す。図６に示すスイッチング電源装置は、交流電源に
接続される整流回路又はバッテリ（電池）等で構成され
た直流電源(1)と、１次巻線(2a)及び２次巻線(2b)を有
するトランス(2)と、スイッチング素子としてのＭＯＳ-
ＦＥＴ（ＭＯＳ型電界効果トランジスタ）(3)と、整流
ダイオード(4)及び平滑コンデンサ(5)を有する整流平滑
回路(6)と、トランス(2)に設けられた第３の巻線(7)
と、ＭＯＳ-ＦＥＴ(3)をオン・オフ制御する制御回路
(8)とを備えている。トランス(2)の１次巻線(2a)及びＭ
ＯＳ-ＦＥＴ(3)は直流電源(1)に対して直列に接続され
る。整流平滑回路(6)は、トランス(2)の２次巻線(2b)に
接続され、電圧Ｖ Oの直流電力を負荷(9)に供給する。第
３の巻線(7)は、整流ダイオード(10)及び平滑コンデン
サ(11)を介して制御回路(8)の電源端子(VCC)に接続され
る。直流電源(1)の陽極端子と制御回路(8)の電源端子(V
CC)との間には起動抵抗(12)が接続され、起動時に直流
電源(1)から起動抵抗(12)を介して制御回路(8)の電源端
子(V CC)に電圧を印加し、このときに制御回路(8)からＭ
ＯＳ-ＦＥＴ(3)のゲート端子に付与される出力信号によ
りＭＯＳ-ＦＥＴ(3)をオン状態にする。トランス(2)の
第３の巻線(7)の一端と制御回路(8)のゼロ電流検出端子
(ZCD)との間には、トランス(2)の第３の巻線(7)の電流
がゼロ、即ち電流が流れていないときにゼロ電流検出信
号ＶZCDを出力するゼロ電流検出回路(13)が接続されて
いる。制御回路(8)は、第３の巻線(7)に発生する電圧に
より駆動され且つＭＯＳ-ＦＥＴ(3)のゲート端子にオン
・オフ信号ＶGを付与する。また、制御回路(8)は負荷
(9)の電圧ＶOが目標値より低いときはオン・オフ信号Ｖ
Gのオン幅を広くし、逆に目標値より高いときはオン・
オフ信号ＶGのオン幅を狭くすることにより、トランス
(2)の２次巻線(2b)から整流平滑回路(6)を介して負荷
(9)に供給される直流出力電圧Ｖ Oのレベルを一定に保持
する。更に、制御回路(8)はゼロ電流検出回路(13)から
ゼロ電流検出信号ＶZCDが出力されたときにオン・オフ
信号ＶGの電圧レベルを低い電圧(Ｌ)レベルから高い電
圧(Ｈ)レベルに切り換えてＭＯＳ-ＦＥＴ(3)をオン状態
にする。
【０００３】図６に示すスイッチング電源装置の動作は
以下の通りである。直流電源(1)から起動抵抗(12)を介
して制御回路(8)の電源端子(VCC)に電圧が印加される
と、制御回路(8)が駆動されて高い電圧(Ｈ)レベルのオ
ン信号ＶGが出力され、ＭＯＳ-ＦＥＴ(3)が導通状態と
なる。これにより、トランス(2)の１次巻線(2a)に直流
電源(1)の電圧Ｅ[Ｖ]が印加されると共に、第３の巻線
(7)に電圧が発生する。第３の巻線(7)に発生した電圧
は、整流ダイオード(10)及び平滑コンデンサ(11)を介し
て制御回路(8)の電源端子(VCC)に印加され、起動時以降
は第３の巻線(7)に発生する電圧により制御回路(8)が駆
動される。
以下の通りである。直流電源(1)から起動抵抗(12)を介
して制御回路(8)の電源端子(VCC)に電圧が印加される
と、制御回路(8)が駆動されて高い電圧(Ｈ)レベルのオ
ン信号ＶGが出力され、ＭＯＳ-ＦＥＴ(3)が導通状態と
なる。これにより、トランス(2)の１次巻線(2a)に直流
電源(1)の電圧Ｅ[Ｖ]が印加されると共に、第３の巻線
(7)に電圧が発生する。第３の巻線(7)に発生した電圧
は、整流ダイオード(10)及び平滑コンデンサ(11)を介し
て制御回路(8)の電源端子(VCC)に印加され、起動時以降
は第３の巻線(7)に発生する電圧により制御回路(8)が駆
動される。
【０００４】制御回路(8)からＭＯＳ-ＦＥＴ(3)のゲー
ト端子に高い電圧(Ｈ)レベルのオン信号ＶGが付与さ
れ、トランス(2)の励磁インダクタンス（図示せず）と
ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の寄生容量
（図示せず）による擬似共振動作でＭＯＳ-ＦＥＴ(3)の
ドレイン−ソース端子間の電圧Ｖ1が図７(Ａ)に示すよ
うに正弦波状に降下して０Ｖになると、ＭＯＳ-ＦＥＴ
(3)がオン状態となる。このとき、直流電源(1)からトラ
ンス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介して
流れるＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1が図７(Ｂ)
に示すように直線的に上昇し、トランス(2)にエネルギ
が蓄積される。一方、整流平滑回路(6)を構成する整流
ダイオード(4)には逆方向の電圧が印加されて非導通状
態となるから、図７(Ｃ)に示すように整流ダイオード
(4)には電流Ｉ2が流れず、トランス(2)の２次巻線(2b)
へのエネルギの伝達は行なわれない。
ト端子に高い電圧(Ｈ)レベルのオン信号ＶGが付与さ
れ、トランス(2)の励磁インダクタンス（図示せず）と
ＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子間の寄生容量
（図示せず）による擬似共振動作でＭＯＳ-ＦＥＴ(3)の
ドレイン−ソース端子間の電圧Ｖ1が図７(Ａ)に示すよ
うに正弦波状に降下して０Ｖになると、ＭＯＳ-ＦＥＴ
(3)がオン状態となる。このとき、直流電源(1)からトラ
ンス(2)の１次巻線(2a)及びＭＯＳ-ＦＥＴ(3)を介して
流れるＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1が図７(Ｂ)
に示すように直線的に上昇し、トランス(2)にエネルギ
が蓄積される。一方、整流平滑回路(6)を構成する整流
ダイオード(4)には逆方向の電圧が印加されて非導通状
態となるから、図７(Ｃ)に示すように整流ダイオード
(4)には電流Ｉ2が流れず、トランス(2)の２次巻線(2b)
へのエネルギの伝達は行なわれない。
【０００５】次に、制御回路(8)からＭＯＳ-ＦＥＴ(3)
のゲート端子に付与されるオン・オフ信号ＶGが高い電
圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-
ＦＥＴ(3)がオン状態からオフ状態になると、図７(Ａ)
に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子
間の電圧Ｖ1が０[Ｖ]から擬似共振動作で緩やかに上昇
すると共にドレイン電流Ｉ1が図７(Ｂ)に示すようにゼ
ロとなる。これにより、トランス(2)の２次巻線(2b)か
ら整流平滑回路(6)の整流ダイオード(4)に順方向の電圧
が印加されて導通状態となり、トランス(2)に蓄積され
たエネルギが２次巻線(2b)から整流平滑回路(6)を介し
て負荷(9)に供給される。このため、図７(Ｃ)に示すよ
うに整流ダイオード(4)に直線的に減少する電流Ｉ2が流
れる。そして、整流ダイオード(4)に流れる電流Ｉ2がゼ
ロになると、トランス(2)の第３の巻線(7)に流れる電流
もゼロとなるから、ゼロ電流検出回路(13)からゼロ電流
検出信号ＶZCDが出力され、制御回路(8)のゼロ電流検出
端子(ZCD)に付与される。これにより、制御回路(8)から
ＭＯＳ-ＦＥＴ(3)のゲート端子に付与されるオン・オフ
信号ＶGの電圧レベルが低い電圧(Ｌ)から高い電圧(Ｈ)
レベルとなり、ＭＯＳ-ＦＥＴ(3)が再びオン状態とな
る。
のゲート端子に付与されるオン・オフ信号ＶGが高い電
圧(Ｈ)レベルから低い電圧(Ｌ)レベルとなり、ＭＯＳ-
ＦＥＴ(3)がオン状態からオフ状態になると、図７(Ａ)
に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソース端子
間の電圧Ｖ1が０[Ｖ]から擬似共振動作で緩やかに上昇
すると共にドレイン電流Ｉ1が図７(Ｂ)に示すようにゼ
ロとなる。これにより、トランス(2)の２次巻線(2b)か
ら整流平滑回路(6)の整流ダイオード(4)に順方向の電圧
が印加されて導通状態となり、トランス(2)に蓄積され
たエネルギが２次巻線(2b)から整流平滑回路(6)を介し
て負荷(9)に供給される。このため、図７(Ｃ)に示すよ
うに整流ダイオード(4)に直線的に減少する電流Ｉ2が流
れる。そして、整流ダイオード(4)に流れる電流Ｉ2がゼ
ロになると、トランス(2)の第３の巻線(7)に流れる電流
もゼロとなるから、ゼロ電流検出回路(13)からゼロ電流
検出信号ＶZCDが出力され、制御回路(8)のゼロ電流検出
端子(ZCD)に付与される。これにより、制御回路(8)から
ＭＯＳ-ＦＥＴ(3)のゲート端子に付与されるオン・オフ
信号ＶGの電圧レベルが低い電圧(Ｌ)から高い電圧(Ｈ)
レベルとなり、ＭＯＳ-ＦＥＴ(3)が再びオン状態とな
る。
【０００６】ここで、負荷(9)のインピーダンスが高い
軽負荷状態の場合は、制御回路(8)から出力されるオン
・オフ信号ＶGのオン幅が狭くなるので、ＭＯＳ-ＦＥＴ
(3)のオン期間が短くなり、ドレイン電流Ｉ1の最大値が
図７(Ｂ)に示すように低くなる。このため、トランス
(2)に蓄積されるエネルギが小さく、比較的短期間でト
ランス(2)のリセットが終了するので、ＭＯＳ-ＦＥＴ
(3)のドレイン−ソース端子間の電圧Ｖ1の高い電圧レベ
ルの期間が図７(Ａ)に示すように短くなり、トランス
(2)の２次側の整流ダイオード(4)に流れる電流Ｉ2が図
７(Ｃ)に示すように短期間でゼロとなる。逆に、負荷
(9)のインピーダンスが低い重負荷状態の場合は、制御
回路(8)から出力されるオン・オフ信号ＶGのオン幅が広
くなるので、ＭＯＳ-ＦＥＴ(3)のオン期間が長くなり、
ドレイン電流Ｉ1の最大値が図８(Ｂ)に示すように高く
なる。このため、トランス(2)に蓄積されるエネルギが
大きくなると共にリセット期間が長くなるので、ＭＯＳ
-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1の高い
電圧レベルの期間が図８(Ａ)に示すように長くなり、ト
ランス(2)の２次側の整流ダイオード(4)に流れる電流Ｉ
2が図８(Ｃ)に示すように比較的長期間に亘って流れ続
ける。
軽負荷状態の場合は、制御回路(8)から出力されるオン
・オフ信号ＶGのオン幅が狭くなるので、ＭＯＳ-ＦＥＴ
(3)のオン期間が短くなり、ドレイン電流Ｉ1の最大値が
図７(Ｂ)に示すように低くなる。このため、トランス
(2)に蓄積されるエネルギが小さく、比較的短期間でト
ランス(2)のリセットが終了するので、ＭＯＳ-ＦＥＴ
(3)のドレイン−ソース端子間の電圧Ｖ1の高い電圧レベ
ルの期間が図７(Ａ)に示すように短くなり、トランス
(2)の２次側の整流ダイオード(4)に流れる電流Ｉ2が図
７(Ｃ)に示すように短期間でゼロとなる。逆に、負荷
(9)のインピーダンスが低い重負荷状態の場合は、制御
回路(8)から出力されるオン・オフ信号ＶGのオン幅が広
くなるので、ＭＯＳ-ＦＥＴ(3)のオン期間が長くなり、
ドレイン電流Ｉ1の最大値が図８(Ｂ)に示すように高く
なる。このため、トランス(2)に蓄積されるエネルギが
大きくなると共にリセット期間が長くなるので、ＭＯＳ
-ＦＥＴ(3)のドレイン−ソース端子間の電圧Ｖ1の高い
電圧レベルの期間が図８(Ａ)に示すように長くなり、ト
ランス(2)の２次側の整流ダイオード(4)に流れる電流Ｉ
2が図８(Ｃ)に示すように比較的長期間に亘って流れ続
ける。
【０００７】
【発明が解決しようとする課題】図５に示す従来のフラ
イバック方式のスイッチング電源装置では、負荷(9)が
重くなるほどＭＯＳ-ＦＥＴ(3)のスイッチング周波数が
低下するため、トランス(2)及び平滑コンデンサ(5)が大
型となる問題点があった。この問題点を解決するため
に、例えば特開平６−１８９５４５号公報の図１に開示
されるスイッチング電源装置では、トランス(2)に補助
巻線(2d)を設け、この補助巻線(2d)の一端側に接続され
た抵抗(34)と補助巻線(2d)の他端側との間に接続された
コンデンサ(36)と、コンデンサ(36)の両端の電圧であっ
てＭＯＳＦＥＴ(4)がオフ期間中の向きの電圧を選択的
に取り出すダイオード(38)と、ダイオード(38)によって
取り出される電圧が所定値以上になったときにオンし、
それによってＭＯＳＦＥＴ(4)を強制的にオンさせるス
イッチ回路(40)とを設けることにより、重負荷時での発
振周波数の低下を抑制しているが、ＭＯＳＦＥＴ(4)を
駆動するためのバイアス巻線(2c)とは別個に発振周波数
制御用の補助巻線(2d)を設ける必要があり、トランス
(2)の巻線数が増加する欠点がある。
イバック方式のスイッチング電源装置では、負荷(9)が
重くなるほどＭＯＳ-ＦＥＴ(3)のスイッチング周波数が
低下するため、トランス(2)及び平滑コンデンサ(5)が大
型となる問題点があった。この問題点を解決するため
に、例えば特開平６−１８９５４５号公報の図１に開示
されるスイッチング電源装置では、トランス(2)に補助
巻線(2d)を設け、この補助巻線(2d)の一端側に接続され
た抵抗(34)と補助巻線(2d)の他端側との間に接続された
コンデンサ(36)と、コンデンサ(36)の両端の電圧であっ
てＭＯＳＦＥＴ(4)がオフ期間中の向きの電圧を選択的
に取り出すダイオード(38)と、ダイオード(38)によって
取り出される電圧が所定値以上になったときにオンし、
それによってＭＯＳＦＥＴ(4)を強制的にオンさせるス
イッチ回路(40)とを設けることにより、重負荷時での発
振周波数の低下を抑制しているが、ＭＯＳＦＥＴ(4)を
駆動するためのバイアス巻線(2c)とは別個に発振周波数
制御用の補助巻線(2d)を設ける必要があり、トランス
(2)の巻線数が増加する欠点がある。
【０００８】そこで、本発明では重負荷時でのスイッチ
ング周波数の低下を抑制できると共にトランスの巻線数
を削減できるスイッチング電源装置を提供することを目
的とする。
ング周波数の低下を抑制できると共にトランスの巻線数
を削減できるスイッチング電源装置を提供することを目
的とする。
【０００９】
【課題を解決するための手段】本発明によるスイッチン
グ電源装置は、直流電源(1)と、直流電源(1)に対して直
列に接続されたトランス(2)の１次巻線(2a)及びスイッ
チング素子(3)と、トランス(2)の２次巻線(2b)に接続さ
れた整流平滑回路(6)と、トランス(2)に設けられた第３
の巻線(7)と、第３の巻線(7)より駆動用電力が供給され
且つスイッチング素子(3)の制御端子にオン・オフ信号
(VG)を付与する制御回路(8)とを備えている。本発明の
スイッチング電源装置では、トランス(2)に電流が流れ
ていないときにゼロ電流検出信号(VZCD)を出力するゼロ
電流検出手段(13)と、スイッチング素子(3)のオフ時間
を検出するオフ時間検出手段(14)と、オフ時間検出手段
(14)により検出されたオフ時間が最大オフ時間以上とな
ったときにゼロ電流検出手段(13)の出力に関わらずゼロ
電流検出信号(VZCD)を出力する周波数クランプ手段(15)
とを設け、制御回路(8)はゼロ電流検出手段(13)又は周
波数クランプ手段(15)がゼロ電流検出信号(VZCD)を出力
したときにスイッチング素子(3)の制御端子にオン信号
(VG)を付与する。
グ電源装置は、直流電源(1)と、直流電源(1)に対して直
列に接続されたトランス(2)の１次巻線(2a)及びスイッ
チング素子(3)と、トランス(2)の２次巻線(2b)に接続さ
れた整流平滑回路(6)と、トランス(2)に設けられた第３
の巻線(7)と、第３の巻線(7)より駆動用電力が供給され
且つスイッチング素子(3)の制御端子にオン・オフ信号
(VG)を付与する制御回路(8)とを備えている。本発明の
スイッチング電源装置では、トランス(2)に電流が流れ
ていないときにゼロ電流検出信号(VZCD)を出力するゼロ
電流検出手段(13)と、スイッチング素子(3)のオフ時間
を検出するオフ時間検出手段(14)と、オフ時間検出手段
(14)により検出されたオフ時間が最大オフ時間以上とな
ったときにゼロ電流検出手段(13)の出力に関わらずゼロ
電流検出信号(VZCD)を出力する周波数クランプ手段(15)
とを設け、制御回路(8)はゼロ電流検出手段(13)又は周
波数クランプ手段(15)がゼロ電流検出信号(VZCD)を出力
したときにスイッチング素子(3)の制御端子にオン信号
(VG)を付与する。
【００１０】重負荷時において、ゼロ電流検出手段(13)
からゼロ電流検出信号(VZCD)が出力される前にオフ時間
検出手段(14)により検出されるオフ時間が最大オフ時間
以上になると、周波数クランプ手段(15)からゼロ電流検
出信号(VZCD)が出力される。これにより、制御回路(8)
からスイッチング素子(3)の制御端子にオン信号(VG)が
付与されるため、重負荷時に比較的速い時間でスイッチ
ング素子(3)がオン状態となり、スイッチング周波数の
低下を抑制することができる。また、スイッチング周波
数制御用の補助巻線が不要となるため、トランス(2)の
巻線数の削減が可能となる。
からゼロ電流検出信号(VZCD)が出力される前にオフ時間
検出手段(14)により検出されるオフ時間が最大オフ時間
以上になると、周波数クランプ手段(15)からゼロ電流検
出信号(VZCD)が出力される。これにより、制御回路(8)
からスイッチング素子(3)の制御端子にオン信号(VG)が
付与されるため、重負荷時に比較的速い時間でスイッチ
ング素子(3)がオン状態となり、スイッチング周波数の
低下を抑制することができる。また、スイッチング周波
数制御用の補助巻線が不要となるため、トランス(2)の
巻線数の削減が可能となる。
【００１１】本発明の一実施の形態では、ゼロ電流検出
手段(13)はトランス(2)の第３の巻線(7)と制御回路(8)
のゼロ電流検出端子(ZCD)との間に接続され、オフ時間
検出手段(14)はスイッチング素子(3)のオフ時間に比例
する電圧を出力し、周波数クランプ手段(15)は、最大オ
フ時間を規定する基準電圧を発生する基準電圧発生手段
(18)と、基準電圧発生手段(18)の基準電圧とオフ時間検
出手段(14)の出力電圧とを比較する比較手段(19)とを有
し、比較手段(19)はオフ時間検出手段(14)の出力電圧レ
ベルが基準電圧発生手段(18)の基準電圧レベル以上とな
ったときにゼロ電流検出信号(VZCD)を制御回路(8)のゼ
ロ電流検出端子(ZCD)に付与する。
手段(13)はトランス(2)の第３の巻線(7)と制御回路(8)
のゼロ電流検出端子(ZCD)との間に接続され、オフ時間
検出手段(14)はスイッチング素子(3)のオフ時間に比例
する電圧を出力し、周波数クランプ手段(15)は、最大オ
フ時間を規定する基準電圧を発生する基準電圧発生手段
(18)と、基準電圧発生手段(18)の基準電圧とオフ時間検
出手段(14)の出力電圧とを比較する比較手段(19)とを有
し、比較手段(19)はオフ時間検出手段(14)の出力電圧レ
ベルが基準電圧発生手段(18)の基準電圧レベル以上とな
ったときにゼロ電流検出信号(VZCD)を制御回路(8)のゼ
ロ電流検出端子(ZCD)に付与する。
【００１２】本発明の一実施の形態でのオフ時間検出手
段(14)は、トランス(2)の第３の巻線(7)と並列に接続さ
れた抵抗(16)及びコンデンサ(17)で構成され、コンデン
サ(17)の充電電圧を出力する。また、制御回路(8)から
出力されるオン・オフ信号(V G)のオフ期間を計数し且つ
該計数値に比例する電圧を出力するカウンタ手段でオフ
時間検出手段(14)を構成してもよい。
段(14)は、トランス(2)の第３の巻線(7)と並列に接続さ
れた抵抗(16)及びコンデンサ(17)で構成され、コンデン
サ(17)の充電電圧を出力する。また、制御回路(8)から
出力されるオン・オフ信号(V G)のオフ期間を計数し且つ
該計数値に比例する電圧を出力するカウンタ手段でオフ
時間検出手段(14)を構成してもよい。
【００１３】
【発明の実施の形態】以下、本発明によるスイッチング
電源装置の一実施の形態を図１〜図５に基づいて説明す
る。但し、これらの図面では図６〜図８と実質的に同一
の箇所には同一の符号を付し、その説明を省略する。本
実施の形態のスイッチング電源装置は、図１に示すよう
に、トランス(2)に電流が流れていないときにゼロ電流
検出信号ＶZCDを出力するゼロ電流検出手段としてのゼ
ロ電流検出回路(13)と、ＭＯＳ-ＦＥＴ(3)のオフ時間を
検出するオフ時間検出手段としてのオフ時間検出回路(1
4)と、オフ時間検出回路(14)により検出されたオフ時間
が最大オフ時間以上となったときにゼロ電流検出回路(1
3)の出力に関わらずゼロ電流検出信号ＶZCDを出力する
周波数クランプ手段としての周波数クランプ回路(15)と
をトランス(2)の第３の巻線(7)と制御回路(8)との間に
設け、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1を電圧に変
換して制御回路(8)の電流検出端子(CS)に出力する電流
検出用抵抗(20)をＭＯＳ-ＦＥＴ(3)と直列に接続したも
のである。ゼロ電流検出回路(13)は、トランス(2)の第
３の巻線(7)の一端と制御回路(8)のゼロ電流検出端子(Z
CD)との間に接続される。オフ時間検出回路(14)は、ト
ランス(2)の第３の巻線(7)と並列に接続され、ＭＯＳ-
ＦＥＴ(3)のオフ時間に比例する電圧を出力する。周波
数クランプ回路(15)は、最大オフ時間を規定する基準電
圧を発生する基準電圧発生手段としての基準電源(18)
と、基準電源(18)の基準電圧とオフ時間検出回路(14)の
出力電圧とを比較する比較手段としての比較器(19)とを
有する。比較器(19)は、オフ時間検出回路(14)の出力電
圧レベルが基準電源(18)の基準電圧レベル以上となった
ときに電流を引込み、接地電位のゼロ電流検出信号Ｖ
ZCDを制御回路(8)のゼロ電流検出端子(ZCD)に付与す
る。その他の構成は、図６に示す従来のスイッチング電
源装置と略同様である。
電源装置の一実施の形態を図１〜図５に基づいて説明す
る。但し、これらの図面では図６〜図８と実質的に同一
の箇所には同一の符号を付し、その説明を省略する。本
実施の形態のスイッチング電源装置は、図１に示すよう
に、トランス(2)に電流が流れていないときにゼロ電流
検出信号ＶZCDを出力するゼロ電流検出手段としてのゼ
ロ電流検出回路(13)と、ＭＯＳ-ＦＥＴ(3)のオフ時間を
検出するオフ時間検出手段としてのオフ時間検出回路(1
4)と、オフ時間検出回路(14)により検出されたオフ時間
が最大オフ時間以上となったときにゼロ電流検出回路(1
3)の出力に関わらずゼロ電流検出信号ＶZCDを出力する
周波数クランプ手段としての周波数クランプ回路(15)と
をトランス(2)の第３の巻線(7)と制御回路(8)との間に
設け、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1を電圧に変
換して制御回路(8)の電流検出端子(CS)に出力する電流
検出用抵抗(20)をＭＯＳ-ＦＥＴ(3)と直列に接続したも
のである。ゼロ電流検出回路(13)は、トランス(2)の第
３の巻線(7)の一端と制御回路(8)のゼロ電流検出端子(Z
CD)との間に接続される。オフ時間検出回路(14)は、ト
ランス(2)の第３の巻線(7)と並列に接続され、ＭＯＳ-
ＦＥＴ(3)のオフ時間に比例する電圧を出力する。周波
数クランプ回路(15)は、最大オフ時間を規定する基準電
圧を発生する基準電圧発生手段としての基準電源(18)
と、基準電源(18)の基準電圧とオフ時間検出回路(14)の
出力電圧とを比較する比較手段としての比較器(19)とを
有する。比較器(19)は、オフ時間検出回路(14)の出力電
圧レベルが基準電源(18)の基準電圧レベル以上となった
ときに電流を引込み、接地電位のゼロ電流検出信号Ｖ
ZCDを制御回路(8)のゼロ電流検出端子(ZCD)に付与す
る。その他の構成は、図６に示す従来のスイッチング電
源装置と略同様である。
【００１４】図２は、図１の回路構成の詳細を示したも
のである。図２に示すように、オフ時間検出回路(14)
は、抵抗(16)とコンデンサ(17)との直列接続回路で構成
され、ＭＯＳ-ＦＥＴ(3)のオフ時にトランス(2)の第３
の巻線(7)に発生する電圧ＶRGにより抵抗(16)の抵抗値
とコンデンサ(17)の静電容量で決定される時定数でコン
デンサ(17)が充電される。これにより、ＭＯＳ-ＦＥＴ
(3)のオフ時間に比例するコンデンサ(17)の充電電圧が
オフ時間検出回路(14)を構成する抵抗(16)及びコンデン
サ(17)の接続点Ａから出力される。また、周波数クラン
プ回路(15)は、コンデンサ(17)と並列に接続された放電
用ダイオード(21)と、コレクタ端子が制御回路(8)のゼ
ロ電流検出端子(ZCD)に接続され且つエミッタ端子が接
地された出力トランジスタ(22)と、出力トランジスタ(2
2)のベース端子に接続されたノイズ除去用の抵抗(23)及
びコンデンサ(24)と、コンデンサ(24)と放電用ダイオー
ド(21)のカソード端子との間に接続されたツェナダイオ
ード(25)とで構成されている。これにより、周波数クラ
ンプ回路(15)は、オフ時間検出回路(14)を構成する抵抗
(16)及びコンデンサ(17)の接続点Ａの電圧が出力トラン
ジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェ
ナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZ
以上となったときに出力トランジスタ(22)をオン状態に
して制御回路(8)のゼロ電流検出端子(ZCD)に入力される
ゼロ電流検出信号ＶZCDの電圧を接地電位にする。
のである。図２に示すように、オフ時間検出回路(14)
は、抵抗(16)とコンデンサ(17)との直列接続回路で構成
され、ＭＯＳ-ＦＥＴ(3)のオフ時にトランス(2)の第３
の巻線(7)に発生する電圧ＶRGにより抵抗(16)の抵抗値
とコンデンサ(17)の静電容量で決定される時定数でコン
デンサ(17)が充電される。これにより、ＭＯＳ-ＦＥＴ
(3)のオフ時間に比例するコンデンサ(17)の充電電圧が
オフ時間検出回路(14)を構成する抵抗(16)及びコンデン
サ(17)の接続点Ａから出力される。また、周波数クラン
プ回路(15)は、コンデンサ(17)と並列に接続された放電
用ダイオード(21)と、コレクタ端子が制御回路(8)のゼ
ロ電流検出端子(ZCD)に接続され且つエミッタ端子が接
地された出力トランジスタ(22)と、出力トランジスタ(2
2)のベース端子に接続されたノイズ除去用の抵抗(23)及
びコンデンサ(24)と、コンデンサ(24)と放電用ダイオー
ド(21)のカソード端子との間に接続されたツェナダイオ
ード(25)とで構成されている。これにより、周波数クラ
ンプ回路(15)は、オフ時間検出回路(14)を構成する抵抗
(16)及びコンデンサ(17)の接続点Ａの電圧が出力トラン
ジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツェ
ナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZ
以上となったときに出力トランジスタ(22)をオン状態に
して制御回路(8)のゼロ電流検出端子(ZCD)に入力される
ゼロ電流検出信号ＶZCDの電圧を接地電位にする。
【００１５】図３に示すように、制御回路(8)は、整流
平滑回路(6)の平滑コンデンサ(5)の電圧ＶOが帰還信号
入力端子(FB)を介して印加される基準端子(26a)及び電
流検出端子(CS)を介して電流検出用抵抗(20)に接続され
た比較端子(26b)を有し且つ比較端子(26b)の電圧レベル
が基準端子(26a)の電圧レベルを超えたときに高い電圧
(Ｈ)レベルの出力信号を発生する電流検出回路(26)と、
電源端子(VCC)に接続され且つ電源端子(VCC)の電圧が最
低動作電圧より低いときに高い電圧(Ｈ)レベルの出力信
号を発生する低電圧検出回路(27)と、ゼロ電流検出端子
(ZCD)に入力されるゼロ電流検出信号ＶZCDが基準電源(2
8a)の基準電圧レベルより低いときに低い電圧(Ｌ)レベ
ルの出力信号を発生する比較器(28)と、リセット端子
(R)が比較器(28)の出力端子に接続されると共にセット
端子(S)が電流検出回路(26)の出力端子に接続されたＲ-
Ｓフリップフロップ(29)と、低電圧検出回路(27)の出力
とＲ-Ｓフリップフロップ(29)の出力との論理和を出力
するＯＲゲート(30)と、ＯＲゲート(30)の出力信号の反
転信号をオン・オフ信号ＶGとしてＭＯＳ-ＦＥＴ(3)の
ゲート端子に出力するインバータ（反転器）(31)とを備
えている。
平滑回路(6)の平滑コンデンサ(5)の電圧ＶOが帰還信号
入力端子(FB)を介して印加される基準端子(26a)及び電
流検出端子(CS)を介して電流検出用抵抗(20)に接続され
た比較端子(26b)を有し且つ比較端子(26b)の電圧レベル
が基準端子(26a)の電圧レベルを超えたときに高い電圧
(Ｈ)レベルの出力信号を発生する電流検出回路(26)と、
電源端子(VCC)に接続され且つ電源端子(VCC)の電圧が最
低動作電圧より低いときに高い電圧(Ｈ)レベルの出力信
号を発生する低電圧検出回路(27)と、ゼロ電流検出端子
(ZCD)に入力されるゼロ電流検出信号ＶZCDが基準電源(2
8a)の基準電圧レベルより低いときに低い電圧(Ｌ)レベ
ルの出力信号を発生する比較器(28)と、リセット端子
(R)が比較器(28)の出力端子に接続されると共にセット
端子(S)が電流検出回路(26)の出力端子に接続されたＲ-
Ｓフリップフロップ(29)と、低電圧検出回路(27)の出力
とＲ-Ｓフリップフロップ(29)の出力との論理和を出力
するＯＲゲート(30)と、ＯＲゲート(30)の出力信号の反
転信号をオン・オフ信号ＶGとしてＭＯＳ-ＦＥＴ(3)の
ゲート端子に出力するインバータ（反転器）(31)とを備
えている。
【００１６】図２に示す構成において、直流電源(1)か
ら直流電力が供給され制御回路(8)が起動されると共に
ＭＯＳ-ＦＥＴ(3)が導通状態になると、トランス(2)の
１次巻線(2a)に直流電源(1)の電圧Ｅ[Ｖ]が印加される
と共に第３の巻線(7)に電圧が発生する。第３の巻線(7)
に発生した電圧は、整流ダイオード(10)及び平滑コンデ
ンサ(11)を介して制御回路(8)の電源端子(VCC)に印加さ
れ、電源端子(VCC)の電圧が最低動作電圧以上になると
低電圧検出回路(27)から低い電圧(Ｌ)レベルの出力信号
が出力される。制御回路(8)の起動後、トランス(2)の励
磁インダクタンス（図示せず）とＭＯＳ-ＦＥＴ(3)のド
レイン−ソース端子間の寄生容量（図示せず）により図
４(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソー
ス端子間の電圧Ｖ1が擬似共振動作で正弦波状に降下し
て０Ｖになると、ＭＯＳ-ＦＥＴ(3)がオン状態となる。
一方、ゼロ電流検出回路(13)からはゼロ電流検出信号Ｖ
ZCDが出力され、制御回路(8)の比較器(28)からＲ-Ｓフ
リップフロップ(29)のリセット端子(R)に低い電圧(Ｌ)
レベルの出力信号が付与される。電流検出回路(26)は、
制御回路(8)の電流検出端子(CS)を介して比較端子(26b)
に入力される電流検出用抵抗(20)の検出電圧のレベルが
制御回路(8)の帰還信号入力端子(FB)を介して基準端子
(26a)に入力されるフィードバック電圧のレベルを超え
るまでは低い電圧(Ｌ)レベルの出力信号を発生するの
で、Ｒ-Ｓフリップフロップ(29)のセット端子(S)には低
い電圧(Ｌ)レベルの出力信号が入力され、Ｒ-Ｓフリッ
プフロップ(29)はリセット状態を保持する。したがっ
て、Ｒ-Ｓフリップフロップ(29)の出力端子(Q)から低い
電圧(Ｌ)レベルの出力信号が発生し、ＯＲゲート(30)か
らインバータ(31)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号ＶGが継続して付与
されるので、ＭＯＳ-ＦＥＴ(3)はオン状態を保持する。
ら直流電力が供給され制御回路(8)が起動されると共に
ＭＯＳ-ＦＥＴ(3)が導通状態になると、トランス(2)の
１次巻線(2a)に直流電源(1)の電圧Ｅ[Ｖ]が印加される
と共に第３の巻線(7)に電圧が発生する。第３の巻線(7)
に発生した電圧は、整流ダイオード(10)及び平滑コンデ
ンサ(11)を介して制御回路(8)の電源端子(VCC)に印加さ
れ、電源端子(VCC)の電圧が最低動作電圧以上になると
低電圧検出回路(27)から低い電圧(Ｌ)レベルの出力信号
が出力される。制御回路(8)の起動後、トランス(2)の励
磁インダクタンス（図示せず）とＭＯＳ-ＦＥＴ(3)のド
レイン−ソース端子間の寄生容量（図示せず）により図
４(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソー
ス端子間の電圧Ｖ1が擬似共振動作で正弦波状に降下し
て０Ｖになると、ＭＯＳ-ＦＥＴ(3)がオン状態となる。
一方、ゼロ電流検出回路(13)からはゼロ電流検出信号Ｖ
ZCDが出力され、制御回路(8)の比較器(28)からＲ-Ｓフ
リップフロップ(29)のリセット端子(R)に低い電圧(Ｌ)
レベルの出力信号が付与される。電流検出回路(26)は、
制御回路(8)の電流検出端子(CS)を介して比較端子(26b)
に入力される電流検出用抵抗(20)の検出電圧のレベルが
制御回路(8)の帰還信号入力端子(FB)を介して基準端子
(26a)に入力されるフィードバック電圧のレベルを超え
るまでは低い電圧(Ｌ)レベルの出力信号を発生するの
で、Ｒ-Ｓフリップフロップ(29)のセット端子(S)には低
い電圧(Ｌ)レベルの出力信号が入力され、Ｒ-Ｓフリッ
プフロップ(29)はリセット状態を保持する。したがっ
て、Ｒ-Ｓフリップフロップ(29)の出力端子(Q)から低い
電圧(Ｌ)レベルの出力信号が発生し、ＯＲゲート(30)か
らインバータ(31)を介してＭＯＳ-ＦＥＴ(3)のゲート端
子に高い電圧(Ｈ)レベルのオン信号ＶGが継続して付与
されるので、ＭＯＳ-ＦＥＴ(3)はオン状態を保持する。
【００１７】ＭＯＳ-ＦＥＴ(3)がオン状態のときは、直
流電源(1)からトランス(2)の１次巻線(2a)及びＭＯＳ-
ＦＥＴ(3)を介して電流が流れるので、ＭＯＳ-ＦＥＴ
(3)のドレイン電流Ｉ1が図４(Ｂ)に示すように直線的に
上昇し、トランス(2)にエネルギが蓄積される。また、
整流平滑回路(6)を構成する整流ダイオード(4)には逆方
向の電圧が印加されて非導通状態となるから、図４(Ｃ)
に示すように整流ダイオード(4)には電流Ｉ2が流れず、
トランス(2)の２次巻線(2b)へのエネルギの伝達は行な
われない。一方、制御回路(8)の電流検出端子(CS)を介
して電流検出回路(26)の比較端子(26b)に入力される電
流検出用抵抗(20)の検出電圧のレベルが制御回路(8)の
帰還信号入力端子(FB)から電流検出回路(26)の基準端子
(26a)に入力されるフィードバック電圧により生成され
る基準電圧のレベルを超えると、電流検出回路(26)から
Ｒ-Ｓフリップフロップ(29)のセット端子(S)に高い電圧
(Ｈ)レベルの出力信号が付与され、Ｒ-Ｓフリップフロ
ップ(29)がセット状態となるので、Ｒ-Ｓフリップフロ
ップ(29)の出力端子(Q)から高い電圧(Ｈ)レベルの出力
信号が発生する。これにより、ＯＲゲート(30)からイン
バータ(31)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低
い電圧(Ｌ)レベルのオン・オフ信号ＶGが付与され、Ｍ
ＯＳ-ＦＥＴ(3)がオフ状態となる。
流電源(1)からトランス(2)の１次巻線(2a)及びＭＯＳ-
ＦＥＴ(3)を介して電流が流れるので、ＭＯＳ-ＦＥＴ
(3)のドレイン電流Ｉ1が図４(Ｂ)に示すように直線的に
上昇し、トランス(2)にエネルギが蓄積される。また、
整流平滑回路(6)を構成する整流ダイオード(4)には逆方
向の電圧が印加されて非導通状態となるから、図４(Ｃ)
に示すように整流ダイオード(4)には電流Ｉ2が流れず、
トランス(2)の２次巻線(2b)へのエネルギの伝達は行な
われない。一方、制御回路(8)の電流検出端子(CS)を介
して電流検出回路(26)の比較端子(26b)に入力される電
流検出用抵抗(20)の検出電圧のレベルが制御回路(8)の
帰還信号入力端子(FB)から電流検出回路(26)の基準端子
(26a)に入力されるフィードバック電圧により生成され
る基準電圧のレベルを超えると、電流検出回路(26)から
Ｒ-Ｓフリップフロップ(29)のセット端子(S)に高い電圧
(Ｈ)レベルの出力信号が付与され、Ｒ-Ｓフリップフロ
ップ(29)がセット状態となるので、Ｒ-Ｓフリップフロ
ップ(29)の出力端子(Q)から高い電圧(Ｈ)レベルの出力
信号が発生する。これにより、ＯＲゲート(30)からイン
バータ(31)を介してＭＯＳ-ＦＥＴ(3)のゲート端子に低
い電圧(Ｌ)レベルのオン・オフ信号ＶGが付与され、Ｍ
ＯＳ-ＦＥＴ(3)がオフ状態となる。
【００１８】ＭＯＳ-ＦＥＴ(3)がオフ状態になると、図
４(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソー
ス端子間の電圧Ｖ1が０[Ｖ]から擬似共振動作で緩やか
に上昇すると共にドレイン電流Ｉ1が図４(Ｂ)に示すよ
うにゼロとなる。これにより、制御回路(8)内の電流検
出回路(26)からＲ-Ｓフリップフロップ(29)のセット端
子(S)に付与される出力信号が高い電圧(Ｈ)レベルから
低い電圧(Ｌ)レベルとなる。このとき、トランス(2)の
２次巻線(2b)から整流平滑回路(6)の整流ダイオード(4)
に順方向の電圧が印加されて導通状態となるので、図４
(Ｃ)に示すように整流ダイオード(4)に直線的に減少す
る電流Ｉ2が流れ、トランス(2)に蓄積されたエネルギが
２次巻線(2b)から整流平滑回路(6)を介して負荷(9)に供
給される。一方、トランス(2)の第３の巻線(7)には、図
４(Ｄ)に示すようにＭＯＳ-ＦＥＴ(3)のオフ期間中に正
極性となる電圧ＶRGが発生する。
４(Ａ)に示すようにＭＯＳ-ＦＥＴ(3)のドレイン−ソー
ス端子間の電圧Ｖ1が０[Ｖ]から擬似共振動作で緩やか
に上昇すると共にドレイン電流Ｉ1が図４(Ｂ)に示すよ
うにゼロとなる。これにより、制御回路(8)内の電流検
出回路(26)からＲ-Ｓフリップフロップ(29)のセット端
子(S)に付与される出力信号が高い電圧(Ｈ)レベルから
低い電圧(Ｌ)レベルとなる。このとき、トランス(2)の
２次巻線(2b)から整流平滑回路(6)の整流ダイオード(4)
に順方向の電圧が印加されて導通状態となるので、図４
(Ｃ)に示すように整流ダイオード(4)に直線的に減少す
る電流Ｉ2が流れ、トランス(2)に蓄積されたエネルギが
２次巻線(2b)から整流平滑回路(6)を介して負荷(9)に供
給される。一方、トランス(2)の第３の巻線(7)には、図
４(Ｄ)に示すようにＭＯＳ-ＦＥＴ(3)のオフ期間中に正
極性となる電圧ＶRGが発生する。
【００１９】トランス(2)の第３の巻線(7)に発生する電
圧ＶRGにより、オフ時間検出回路(14)内の抵抗(16)の抵
抗値とコンデンサ(17)の静電容量により決定される時定
数でコンデンサ(17)が充電され、抵抗(16)及びコンデン
サ(17)の接続点Ａの電圧が上昇する。接続点Ａの電圧が
出力トランジスタ(22)のベース−エミッタ端子間の電圧
ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電
圧ＶBE＋ＶZ以上になると、出力トランジスタ(22)がオ
ン状態となり、制御回路(8)のゼロ電流検出端子(ZCD)の
電圧が接地電位となる。このとき、制御回路(8)内の電
流検出回路(26)及び低電圧検出回路(27)の出力信号の電
圧レベルは共に低(Ｌ)レベルであるから、ＯＲゲート(3
0)からインバータ(31)を介してＭＯＳ-ＦＥＴ(3)のゲー
ト端子に高い電圧(Ｈ)レベルのオン信号ＶGが付与さ
れ、ＭＯＳ-ＦＥＴ(3)が再びオン状態となる。
圧ＶRGにより、オフ時間検出回路(14)内の抵抗(16)の抵
抗値とコンデンサ(17)の静電容量により決定される時定
数でコンデンサ(17)が充電され、抵抗(16)及びコンデン
サ(17)の接続点Ａの電圧が上昇する。接続点Ａの電圧が
出力トランジスタ(22)のベース−エミッタ端子間の電圧
ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの和電
圧ＶBE＋ＶZ以上になると、出力トランジスタ(22)がオ
ン状態となり、制御回路(8)のゼロ電流検出端子(ZCD)の
電圧が接地電位となる。このとき、制御回路(8)内の電
流検出回路(26)及び低電圧検出回路(27)の出力信号の電
圧レベルは共に低(Ｌ)レベルであるから、ＯＲゲート(3
0)からインバータ(31)を介してＭＯＳ-ＦＥＴ(3)のゲー
ト端子に高い電圧(Ｈ)レベルのオン信号ＶGが付与さ
れ、ＭＯＳ-ＦＥＴ(3)が再びオン状態となる。
【００２０】ここで、負荷(9)のインピーダンスが高い
軽負荷状態の場合は、負荷(9)の電圧ＶOが高くなると共
に電流検出回路(26)の基準端子(26a)の電圧が低くなる
ため、制御回路(8)から出力されるオン信号ＶGのパルス
幅が狭くなり、ＭＯＳ-ＦＥＴ(3)のオン期間が短くな
る。これにより、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1
の最大値が図４(Ｂ)に示すように低くなり、トランス
(2)に蓄積されるエネルギが小さくなると共にリセット
期間が短くなるため、ＭＯＳ-ＦＥＴ(3)のドレイン−ソ
ース端子間の電圧Ｖ1の高い電圧レベルの期間が図４
(Ａ)に示すように短くなり、トランス(2)の２次側の整
流ダイオード(4)に流れる電流Ｉ2が図４(Ｃ)に示すよう
に短期間でゼロとなる。したがって、軽負荷時では、オ
フ時間検出回路(14)内の抵抗(16)及びコンデンサ(17)の
接続点Ａの電圧が周波数クランプ回路(15)内の出力トラ
ンジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツ
ェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋
ＶZを超える前にトランス(2)の蓄積エネルギの放出が完
了するので、ゼロ電流検出回路(13)からゼロ電流検出信
号Ｖ ZCDが出力され、ＭＯＳ-ＦＥＴ(3)がオン状態に切
り換わる。このため、軽負荷時はトランス(2)の２次側
の整流ダイオード(4)の電流Ｉ2がゼロとなったときにＭ
ＯＳ-ＦＥＴ(3)がオン状態となる通常の擬似共振動作が
行なわれる。
軽負荷状態の場合は、負荷(9)の電圧ＶOが高くなると共
に電流検出回路(26)の基準端子(26a)の電圧が低くなる
ため、制御回路(8)から出力されるオン信号ＶGのパルス
幅が狭くなり、ＭＯＳ-ＦＥＴ(3)のオン期間が短くな
る。これにより、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1
の最大値が図４(Ｂ)に示すように低くなり、トランス
(2)に蓄積されるエネルギが小さくなると共にリセット
期間が短くなるため、ＭＯＳ-ＦＥＴ(3)のドレイン−ソ
ース端子間の電圧Ｖ1の高い電圧レベルの期間が図４
(Ａ)に示すように短くなり、トランス(2)の２次側の整
流ダイオード(4)に流れる電流Ｉ2が図４(Ｃ)に示すよう
に短期間でゼロとなる。したがって、軽負荷時では、オ
フ時間検出回路(14)内の抵抗(16)及びコンデンサ(17)の
接続点Ａの電圧が周波数クランプ回路(15)内の出力トラ
ンジスタ(22)のベース−エミッタ端子間の電圧ＶBEとツ
ェナダイオード(25)のツェナ電圧ＶZとの和電圧ＶBE＋
ＶZを超える前にトランス(2)の蓄積エネルギの放出が完
了するので、ゼロ電流検出回路(13)からゼロ電流検出信
号Ｖ ZCDが出力され、ＭＯＳ-ＦＥＴ(3)がオン状態に切
り換わる。このため、軽負荷時はトランス(2)の２次側
の整流ダイオード(4)の電流Ｉ2がゼロとなったときにＭ
ＯＳ-ＦＥＴ(3)がオン状態となる通常の擬似共振動作が
行なわれる。
【００２１】逆に、負荷(9)のインピーダンスが低い重
負荷状態の場合は、負荷(9)の電圧Ｖ Oが低くなり、制御
回路(8)から出力されるオン・オフ信号ＶGのパルス幅が
広くなるので、ＭＯＳ-ＦＥＴ(3)のオン期間が長くな
る。これにより、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1
の最大値が図５(Ｂ)に示すように高くなり、トランス
(2)に蓄積されるエネルギが大きくなると共にリセット
期間が長くなるため、ＭＯＳ-ＦＥＴ(3)のドレイン−ソ
ース端子間の電圧Ｖ1の高い電圧レベルの期間が図５
(Ａ)に示すように長くなる。したがって、重負荷時で
は、トランス(2)の蓄積エネルギの放出が完了してゼロ
電流検出回路(13)からゼロ電流検出信号ＶZCDが出力さ
れる前に、オン時間検出回路(14)内の抵抗(16)及びコン
デンサ(17)の接続点Ａの電圧が周波数クランプ回路(15)
内の出力トランジスタ(22)のベース−エミッタ端子間の
電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの
和電圧ＶBE＋ＶZを超え、出力トランジスタ(22)がオン
状態となるので、図５(Ｃ)に示すようにトランス(2)の
２次側の整流ダイオード(4)に流れる電流Ｉ2がゼロとな
る前にＭＯＳ-ＦＥＴ(3)が強制的にオン状態に切り換え
られる。これにより、ＭＯＳ-ＦＥＴ(3)のオフ期間が短
縮されてスイッチング周波数が最低値に固定されるの
で、重負荷時でのスイッチング周波数の減少を抑えるこ
とができる。これと同時に、ＭＯＳ-ＦＥＴ(3)のオン期
間も短縮されるので、ＭＯＳ-ＦＥＴ(3)のドレイン電流
Ｉ1及び整流ダイオード(4)に流れる電流Ｉ2の最大値が
それぞれ図５(Ｂ)及び(Ｃ)に示すように抑えられる。な
お、スイッチング周波数の最低値はＭＯＳ-ＦＥＴ(3)の
最大オフ時間により決定されるため、例えばオフ時間検
出回路(14)を構成する抵抗(16)の抵抗値及びコンデンサ
(17)の静電容量の何れか一方又は双方を適宜選択するこ
とにより、スイッチング周波数の最低値を設定すること
が可能である。
負荷状態の場合は、負荷(9)の電圧Ｖ Oが低くなり、制御
回路(8)から出力されるオン・オフ信号ＶGのパルス幅が
広くなるので、ＭＯＳ-ＦＥＴ(3)のオン期間が長くな
る。これにより、ＭＯＳ-ＦＥＴ(3)のドレイン電流Ｉ1
の最大値が図５(Ｂ)に示すように高くなり、トランス
(2)に蓄積されるエネルギが大きくなると共にリセット
期間が長くなるため、ＭＯＳ-ＦＥＴ(3)のドレイン−ソ
ース端子間の電圧Ｖ1の高い電圧レベルの期間が図５
(Ａ)に示すように長くなる。したがって、重負荷時で
は、トランス(2)の蓄積エネルギの放出が完了してゼロ
電流検出回路(13)からゼロ電流検出信号ＶZCDが出力さ
れる前に、オン時間検出回路(14)内の抵抗(16)及びコン
デンサ(17)の接続点Ａの電圧が周波数クランプ回路(15)
内の出力トランジスタ(22)のベース−エミッタ端子間の
電圧ＶBEとツェナダイオード(25)のツェナ電圧ＶZとの
和電圧ＶBE＋ＶZを超え、出力トランジスタ(22)がオン
状態となるので、図５(Ｃ)に示すようにトランス(2)の
２次側の整流ダイオード(4)に流れる電流Ｉ2がゼロとな
る前にＭＯＳ-ＦＥＴ(3)が強制的にオン状態に切り換え
られる。これにより、ＭＯＳ-ＦＥＴ(3)のオフ期間が短
縮されてスイッチング周波数が最低値に固定されるの
で、重負荷時でのスイッチング周波数の減少を抑えるこ
とができる。これと同時に、ＭＯＳ-ＦＥＴ(3)のオン期
間も短縮されるので、ＭＯＳ-ＦＥＴ(3)のドレイン電流
Ｉ1及び整流ダイオード(4)に流れる電流Ｉ2の最大値が
それぞれ図５(Ｂ)及び(Ｃ)に示すように抑えられる。な
お、スイッチング周波数の最低値はＭＯＳ-ＦＥＴ(3)の
最大オフ時間により決定されるため、例えばオフ時間検
出回路(14)を構成する抵抗(16)の抵抗値及びコンデンサ
(17)の静電容量の何れか一方又は双方を適宜選択するこ
とにより、スイッチング周波数の最低値を設定すること
が可能である。
【００２２】本実施の形態では、重負荷時において、オ
フ時間検出回路(14)内のコンデンサ(17)が抵抗(16)の抵
抗値とコンデンサ(17)の静電容量により決定される時定
数でトランス(2)の第３の巻線(7)に発生する電圧ＶRGに
より充電され、コンデンサ(17)の充電電圧が周波数クラ
ンプ回路(15)内の出力トランジスタ(22)のベース−エミ
ッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ
電圧ＶZとの和電圧ＶB E＋ＶZを超えたとき、周波数クラ
ンプ回路(15)から接地電位の出力を発生する。これによ
り、ゼロ電流検出回路(13)からゼロ電流検出信号ＶZCD
が出力される前に制御回路(8)からＭＯＳ-ＦＥＴ(3)の
ゲート端子に高い電圧(Ｈ)レベルのオン信号ＶGが付与
されるため、重負荷時に比較的速い時間でＭＯＳ-ＦＥ
Ｔ(3)がオン状態となり、スイッチング周波数の低下を
抑制することができる。同時に、重負荷時の入力側及び
出力側の電流Ｉ1,Ｉ2の最大値を抑えることができるた
め、スイッチング電源装置の電力損失の低減を図ること
が可能である。また、スイッチング周波数制御用の補助
巻線が不要となるため、トランス(2)の巻線数の削減が
可能となる。更に、軽負荷時はトランス(2)の２次側の
整流ダイオード(4)に流れる電流Ｉ2がゼロとなったとき
にＭＯＳ-ＦＥＴ(3)がオン状態となる通常の擬似共振動
作が行なわれるので、スイッチングの際に発生するノイ
ズ及びスイッチング損失を低減することができる。
フ時間検出回路(14)内のコンデンサ(17)が抵抗(16)の抵
抗値とコンデンサ(17)の静電容量により決定される時定
数でトランス(2)の第３の巻線(7)に発生する電圧ＶRGに
より充電され、コンデンサ(17)の充電電圧が周波数クラ
ンプ回路(15)内の出力トランジスタ(22)のベース−エミ
ッタ端子間の電圧ＶBEとツェナダイオード(25)のツェナ
電圧ＶZとの和電圧ＶB E＋ＶZを超えたとき、周波数クラ
ンプ回路(15)から接地電位の出力を発生する。これによ
り、ゼロ電流検出回路(13)からゼロ電流検出信号ＶZCD
が出力される前に制御回路(8)からＭＯＳ-ＦＥＴ(3)の
ゲート端子に高い電圧(Ｈ)レベルのオン信号ＶGが付与
されるため、重負荷時に比較的速い時間でＭＯＳ-ＦＥ
Ｔ(3)がオン状態となり、スイッチング周波数の低下を
抑制することができる。同時に、重負荷時の入力側及び
出力側の電流Ｉ1,Ｉ2の最大値を抑えることができるた
め、スイッチング電源装置の電力損失の低減を図ること
が可能である。また、スイッチング周波数制御用の補助
巻線が不要となるため、トランス(2)の巻線数の削減が
可能となる。更に、軽負荷時はトランス(2)の２次側の
整流ダイオード(4)に流れる電流Ｉ2がゼロとなったとき
にＭＯＳ-ＦＥＴ(3)がオン状態となる通常の擬似共振動
作が行なわれるので、スイッチングの際に発生するノイ
ズ及びスイッチング損失を低減することができる。
【００２３】本発明の実施態様は前記の実施の形態に限
定されず、種々の変更が可能である。例えば、上記の実
施形態では抵抗(16)及びコンデンサ(17)の直列接続回路
で構成されたオフ時間検出回路(14)をトランス(2)の第
３の巻線(7)と並列に接続し、抵抗(16)及びコンデンサ
(17)の接続点Ａの電圧を周波数クランプ回路(15)内の出
力トランジスタ(22)のベース−エミッタ端子間の電圧Ｖ
BEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧
ＶBE＋ＶZと比較する形態を示したが、例えば制御回路
(8)から出力されるオン・オフ信号ＶGのオフ期間を計数
し且つその計数値に比例する電圧を出力するカウンタ回
路でオフ時間検出回路(14)を構成し、カウンタ回路の出
力電圧を周波数クランプ回路(15)内の出力トランジスタ
(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイ
オード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZと比較
してもよい。また、上記の実施形態ではゼロ電流検出回
路(13)をトランス(2)の第３の巻線(7)の一端と制御回路
(8)のゼロ電流検出端子(ZCD)との間に接続した形態を示
したが、トランス(2)に電流が流れていないことを検出
できればトランス(2)の２次巻線(2b)又は１次巻線(2a)
の一端と制御回路(8)のゼロ電流検出端子(ZCD)との間に
ゼロ電流検出回路(13)を接続してもよい。また、上記の
実施形態ではオフ時間検出回路(14)を構成する抵抗(16)
の抵抗値及びコンデンサ(17)の静電容量の何れか一方又
は双方を適宜選択することによりスイッチング周波数の
最低値を設定する形態を示したが、周波数クランプ回路
(15)内のツェナダイオード(25)のツェナ電圧ＶZを適宜
選択することによってもスイッチング周波数の最低値を
設定することが可能である。更に、上記の実施形態では
スイッチング素子としてＭＯＳ-ＦＥＴを使用した形態
を示したが、バイポーラトランジスタ、ＩＧＢＴ（絶縁
ゲート型バイポーラトランジスタ）、Ｊ-ＦＥＴ（接合
型電界効果トランジスタ）又はサイリスタ等もスイッチ
ング素子として使用することが可能である。
定されず、種々の変更が可能である。例えば、上記の実
施形態では抵抗(16)及びコンデンサ(17)の直列接続回路
で構成されたオフ時間検出回路(14)をトランス(2)の第
３の巻線(7)と並列に接続し、抵抗(16)及びコンデンサ
(17)の接続点Ａの電圧を周波数クランプ回路(15)内の出
力トランジスタ(22)のベース−エミッタ端子間の電圧Ｖ
BEとツェナダイオード(25)のツェナ電圧ＶZとの和電圧
ＶBE＋ＶZと比較する形態を示したが、例えば制御回路
(8)から出力されるオン・オフ信号ＶGのオフ期間を計数
し且つその計数値に比例する電圧を出力するカウンタ回
路でオフ時間検出回路(14)を構成し、カウンタ回路の出
力電圧を周波数クランプ回路(15)内の出力トランジスタ
(22)のベース−エミッタ端子間の電圧ＶBEとツェナダイ
オード(25)のツェナ電圧ＶZとの和電圧ＶBE＋ＶZと比較
してもよい。また、上記の実施形態ではゼロ電流検出回
路(13)をトランス(2)の第３の巻線(7)の一端と制御回路
(8)のゼロ電流検出端子(ZCD)との間に接続した形態を示
したが、トランス(2)に電流が流れていないことを検出
できればトランス(2)の２次巻線(2b)又は１次巻線(2a)
の一端と制御回路(8)のゼロ電流検出端子(ZCD)との間に
ゼロ電流検出回路(13)を接続してもよい。また、上記の
実施形態ではオフ時間検出回路(14)を構成する抵抗(16)
の抵抗値及びコンデンサ(17)の静電容量の何れか一方又
は双方を適宜選択することによりスイッチング周波数の
最低値を設定する形態を示したが、周波数クランプ回路
(15)内のツェナダイオード(25)のツェナ電圧ＶZを適宜
選択することによってもスイッチング周波数の最低値を
設定することが可能である。更に、上記の実施形態では
スイッチング素子としてＭＯＳ-ＦＥＴを使用した形態
を示したが、バイポーラトランジスタ、ＩＧＢＴ（絶縁
ゲート型バイポーラトランジスタ）、Ｊ-ＦＥＴ（接合
型電界効果トランジスタ）又はサイリスタ等もスイッチ
ング素子として使用することが可能である。
【００２４】
【発明の効果】本発明によれば、重負荷時にゼロ電流検
出回路の出力信号により比較的速い時間でスイッチング
素子をオン状態に切り換え、スイッチング周波数の低下
を抑制することができるので、トランス及び平滑コンデ
ンサの小型化が可能となる。また、重負荷時に入力側及
び出力側に流れる電流の最大値を抑えることができるの
で、スイッチング電源装置の電力損失を低減することが
可能である。また、スイッチング周波数制御用の補助巻
線を別個に設ける必要がないため、トランスの巻線数を
削減できる利点がある。更に、軽負荷時においてトラン
スの２次側電流がゼロとなったときにスイッチング素子
がオン状態となる通常の擬似共振動作を行なうことによ
り、スイッチングの際に発生するノイズ及びスイッチン
グ損失を低減することが可能となる。
出回路の出力信号により比較的速い時間でスイッチング
素子をオン状態に切り換え、スイッチング周波数の低下
を抑制することができるので、トランス及び平滑コンデ
ンサの小型化が可能となる。また、重負荷時に入力側及
び出力側に流れる電流の最大値を抑えることができるの
で、スイッチング電源装置の電力損失を低減することが
可能である。また、スイッチング周波数制御用の補助巻
線を別個に設ける必要がないため、トランスの巻線数を
削減できる利点がある。更に、軽負荷時においてトラン
スの２次側電流がゼロとなったときにスイッチング素子
がオン状態となる通常の擬似共振動作を行なうことによ
り、スイッチングの際に発生するノイズ及びスイッチン
グ損失を低減することが可能となる。
【図１】 本発明によるスイッチング電源装置の一実施
の形態を示す電気回路図
の形態を示す電気回路図
【図２】 図１の回路の詳細な構成を示す電気回路図
【図３】 図１の制御回路の内部構成を示す回路ブロッ
ク図
ク図
【図４】 軽負荷時における図２の各部の電圧及び電流
を示す波形図
を示す波形図
【図５】 重負荷時における図２の各部の電圧及び電流
を示す波形図
を示す波形図
【図６】 従来のスイッチング電源装置を示す電気回路
図
図
【図７】 軽負荷時における図６の各部の電圧及び電流
を示す波形図
を示す波形図
【図８】 重負荷時における図６の各部の電圧及び電流
を示す波形図
を示す波形図
(1)・・直流電源、 (2)・・トランス、 (2a)・・１次
巻線、 (2b)・・２次巻線、 (3)・・ＭＯＳ-ＦＥＴ
（スイッチング素子）、 (4)・・整流ダイオード、
(5)・・平滑コンデンサ、 (6)・・整流平滑回路、
(7)・・第３の巻線、 (8)・・制御回路、 (9)・・負
荷、 (10)・・整流ダイオード、 (11)・・平滑コンデ
ンサ、 (12)・・起動抵抗、 (13)・・ゼロ電流検出回
路（ゼロ電流検出手段）、 (14)・・オフ時間検出回路
（オフ時間検出手段）、 (15)・・周波数クランプ回路
（周波数クランプ手段）、 (16)・・抵抗、 (17)・・
コンデンサ、 (18)・・基準電源（基準電圧発生手
段）、 (19)・・比較器（比較手段）、 (20)・・電流
検出用抵抗、 (21)・・放電用ダイオード、 (22)・・
出力トランジスタ、 (23)・・抵抗、 (24)・・コンデ
ンサ、 (25)・・ツェナダイオード、 (26)・・電流検
出回路、 (26a)・・基準端子、 (26b)・・比較端子、
(27)・・低電圧検出回路、 (28)・・比較器、 (28
a)・・基準電源、 (29)・・Ｒ-Ｓフリップフロップ、
(30)・・ＯＲゲート、 (31)・・インバータ
巻線、 (2b)・・２次巻線、 (3)・・ＭＯＳ-ＦＥＴ
（スイッチング素子）、 (4)・・整流ダイオード、
(5)・・平滑コンデンサ、 (6)・・整流平滑回路、
(7)・・第３の巻線、 (8)・・制御回路、 (9)・・負
荷、 (10)・・整流ダイオード、 (11)・・平滑コンデ
ンサ、 (12)・・起動抵抗、 (13)・・ゼロ電流検出回
路（ゼロ電流検出手段）、 (14)・・オフ時間検出回路
（オフ時間検出手段）、 (15)・・周波数クランプ回路
（周波数クランプ手段）、 (16)・・抵抗、 (17)・・
コンデンサ、 (18)・・基準電源（基準電圧発生手
段）、 (19)・・比較器（比較手段）、 (20)・・電流
検出用抵抗、 (21)・・放電用ダイオード、 (22)・・
出力トランジスタ、 (23)・・抵抗、 (24)・・コンデ
ンサ、 (25)・・ツェナダイオード、 (26)・・電流検
出回路、 (26a)・・基準端子、 (26b)・・比較端子、
(27)・・低電圧検出回路、 (28)・・比較器、 (28
a)・・基準電源、 (29)・・Ｒ-Ｓフリップフロップ、
(30)・・ＯＲゲート、 (31)・・インバータ
Claims (4)
- 【請求項１】 直流電源と、該直流電源に対して直列に
接続されたトランスの１次巻線及びスイッチング素子
と、前記トランスの２次巻線に接続された整流平滑回路
と、前記トランスに設けられた第３の巻線と、該第３の
巻線より駆動用電力が供給され且つ前記スイッチング素
子の制御端子にオン・オフ信号を付与する制御回路とを
備えたスイッチング電源装置において、 前記トランスに電流が流れていないときにゼロ電流検出
信号を出力するゼロ電流検出手段と、前記スイッチング
素子のオフ時間を検出するオフ時間検出手段と、該オフ
時間検出手段により検出された前記オフ時間が最大オフ
時間以上となったときに前記ゼロ電流検出手段の出力に
関わらずゼロ電流検出信号を出力する周波数クランプ手
段とを設け、 前記制御回路は、前記ゼロ電流検出手段又は前記周波数
クランプ手段が前記ゼロ電流検出信号を出力したときに
前記スイッチング素子の制御端子にオン信号を付与する
ことを特徴とするスイッチング電源装置。 - 【請求項２】 前記ゼロ電流検出手段は、前記トランス
の第３の巻線と前記制御回路のゼロ電流検出端子との間
に接続され、 前記オフ時間検出手段は、前記スイッチング素子のオフ
時間に比例する電圧を出力し、 前記周波数クランプ手段は、前記最大オフ時間を規定す
る基準電圧を発生する基準電圧発生手段と、該基準電圧
発生手段の基準電圧と前記オフ時間検出手段の出力電圧
とを比較する比較手段とを有し、該比較手段は前記オフ
時間検出手段の出力電圧レベルが前記基準電圧発生手段
の基準電圧レベル以上となったときに前記ゼロ電流検出
信号を前記制御回路のゼロ電流検出端子に付与する請求
項１に記載のスイッチング電源装置。 - 【請求項３】 前記オフ時間検出手段は、前記トランス
の第３の巻線と並列に接続された抵抗及びコンデンサで
構成され、該コンデンサの充電電圧を出力する請求項２
に記載のスイッチング電源装置。 - 【請求項４】 前記オフ時間検出手段は、前記制御回路
から出力されるオン・オフ信号のオフ期間を計数し且つ
該計数値に比例する電圧を出力するカウンタ手段で構成
される請求項２に記載のスイッチング電源装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001178837A JP4730498B2 (ja) | 2001-06-13 | 2001-06-13 | スイッチング電源装置 |
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|---|---|---|---|
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002374672A true JP2002374672A (ja) | 2002-12-26 |
| JP4730498B2 JP4730498B2 (ja) | 2011-07-20 |
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ID=19019475
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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2001
- 2001-06-13 JP JP2001178837A patent/JP4730498B2/ja not_active Expired - Fee Related
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