JP2982758B2

JP2982758B2 - 半導体装置及びその製造方法

Info

Publication number: JP2982758B2
Application number: JP9205708A
Authority: JP
Inventors: 直哉松本
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1997-07-31
Filing date: 1997-07-31
Publication date: 1999-11-29
Anticipated expiration: 2017-07-31
Also published as: JPH1154641A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＢｉ−ＣＭＯＳ半導
体装置に関し、特にバイポーラトランジスタの構造およ
び製造方法に関する。

【０００２】

【従来の技術】従来、ＢｉＣ−ＭＯＳ半導体装置におい
て、バイポーラ素子の高性能化を多くの工程数を必要と
せず実現する構造がいろいろと提案されている。その一
つに、面積縮小、ベース抵抗の低減を目的としたエミッ
タ拡散層、外部ベース拡散層の形成技術がある。第１の
従来技術として特開平２−１０１７７１号公報に記載の
技術を示す。先ず、図９（ａ）に示すようにシリコン基
板１００の主面上に素子分離用の選択酸化膜１０１とゲ
ート酸化膜１０２が形成された後、バイポーラトランジ
スタ形成領域のゲート酸化膜１０２が除去され、Ｐ型ポ
リシリコン１０４とシリコン酸化膜１０５が順次形成さ
れる。次に、図９（ｂ）に示すように、Ｐ型ポリシリコ
ン１０４とシリコン酸化膜１０５の２層膜をフォトエッ
チング技術を用いて加工し、べース引出電極４Ａが形成
される。次に、Ｐ型ポリシリコン１０４からシリコン基
板１００に外部べース拡散層（Ｐ型半導体領域）１０８
が形成される。このＰ型半導体領域１０８は、外部ベー
ス拡散層となる。次に、図９（ｃ）に示すように、バイ
ポーラトランジスタ部にＮ型不純物の拡散を防ぐため
に、薄いシリコン酸化膜１１７が形成された後、ゲート
と基板１００を接続する埋込コンタクト部１０６に窓開
けが行われ、かつポリサイド樽造のゲート電極１８Ａを
形成するため、Ｎ型ポリシリ１１８とＷＳｉ膜１１９が
順次形成される。

【０００３】次に、図１０（ａ）に示すように、ゲート
電極１８Ａの加工が行われ、低濃度ドレインを形成する
ためのＮ^-拡散層１０７が形成される。次に、図１０
（ｂ）に示すように、ＣＶＤ酸化膜を被着した後、異方
性エッチングによりＭＯＳのゲート電極１８Ａの側面及
びバイポーラトランジスタのべース引出電極４Ａの側面
にサイドウォールスペーサ１１０が形成される。さら
に、図１０（ｃ）のように、予めエミッタの下に形成さ
れた内部べース層１１２、エミッタ拡散層１１４が形成
されＮＭＯＳのソース・ドレイン１１１及びＮ型ポリシ
リコンによるエミッタポリシリコン１１３が形成され、
その後通常の処理を行ってＢｉ−ＣＭＯＳ半導体装置が
完成される。

【０００４】この第１の従来技術では、べース引出電極
４Ａの側壁にサイドウォールスペーサ１１０を形成し、
このサイドウォールスペーサ１１０に対して自己整合で
エミッタ電極１１３を形成する一方、遷移金属を主体と
するゲート電極１８Ａの側壁にサイドウォールスペーサ
１１０を形成する。このため、バイポーラトランジスタ
のべース引出電極４Ａと、ＭＯＳトランジスタのゲート
電極１８Ａとは異なる工程で形成され、その後前記両電
極の側壁に形成されるサイドウォールスペーサ１１０が
同一工程で形成されることになる。前記べース引出電極
４ＡはＰ型ポリシリコンで形成され、外部ベース拡散層
１０８は前記Ｐ型ポリシリコンを拡散源として形成さ
れ、エミッタ拡散層１１４とサイドウォールスペーサ１
１０を挟んで形成される構造を有している。そのため、
エミッタ拡散層１１４と外部べース拡散層１０８との間
に位置合わせによるマージンが不要となり、面積が縮小
でき、べース抵抗を小さくできる。

【０００５】また、第２の従来技術として、エミッタ拡
散層を形成するための拡散源となるポリシリコンをマス
クとして、外部べースが形成された構造も提案されてい
る。この第２の実施例として特開平３−２３５３６２で
は、図１１（ａ）に示すように、Ｐ型基板２０１にＮ⁺
埋込層２０２及びＰ⁺埋込層２０３を選択的に形成した
後、Ｎ^-エピタキシャル層２０５を堆積する。次いで、
Ｐウェル層２０５、Ｎウェル層２０６及びコレクタ引出
層２０７を選択的に形成した後、選択酸化法により、フ
イールド酸化膜２０８を形成する。次に、ゲート酸化膜
２０９及び第１のポリシリコンよりなるゲート電極２１
０を形成した後、ＭＯＳトランジスタのＬＤＤ構造のた
めのＮ^-ソース・ドレイン層２１１、Ｐ^-ソース・ドレ
イン層２１２、及びＰ^-ベース層２１３を形成する。そ
の際、前記Ｐ^-ソース・ドレイン層とべース拡散層は同
時に形成してもよい。

【０００６】次に、図１１（ｂ）に示すように、ＣＶＤ
法によりシリコン酸化膜２１４を堆積しパイポーラトラ
ンジスタのエミッタ形成予定領域にエミッタ窓２１５を
ＲＩＥ等の異方性エッチングにより開口する。次いで、
ＣＶＤ法により第２ポリシリコン２１６を堆積しヒ素ま
たはリンをイオン注入することにより、Ｎ型にドーピン
グする。

【０００７】次に、図１２（ａ）に示すように、前記エ
ミッタ窓２１６より多少大きめのレジスト２１７をマス
クにして、第２ポリシリコン２１６、シリコン酸化膜２
１４及びゲート酸化膜２０９をＲＩＥ等により異方性エ
ッチングを行ってシリコン表面を露出させ第２ポリシリ
コンからなるエミッタ電極を形成するとともに、ポリシ
リコン電極２１０の側面にシリコン酸化膜２１８からな
る側壁を形成する。次に、図１２（ｂ）に示すように、
先に第２ポリシリコン２１６とシリコン酸化膜２１４を
エッチングする際に用いたレジスト２１７、ゲート電極
２１０及び側壁２１８をマスクとして、選択的にポロン
をイオン注入し、パイポーラトランジスタと外部ベース
２１９とＰＭＯＳのＰ⁺ソース・ドレイン層２２０を選
択的に形成する。この時、レジスト１７をマスクにして
セルフアラインで外部べースを形成するため、エミッタ
電極を構成する第２のポリシリコン２１７と外部べース
２１９の距離Ｂを短くすることができ、したがって面積
を縮小しかつパイポーラトランジクタのベース砥抗を下
げることができる。

【０００８】次に、図１２（ｃ）に示すように、レジス
ト２１７を除去した後、半導体表面にシリコン酸化膜２
２１を形成する。次いで、バイポーラトランジスタのコ
レクタ領域のＮ⁺拡散層２２２、ＮＭＯＳのＮ⁺拡散層
２２３をヒ素またはリンのイオン注入により形成し、ア
ニールすることにより、これら拡散層を活性化させると
同時に、第２のポリシリコン２１６からＮ型の不純物の
拡散によりエミッタ２２４を形成する。以上の工程によ
りＢｉ−ＣＭＯＳ半導体装置が形成される。

【０００９】この第２の従来技術では、半導体基板２０
１上にＣＭＯＳトランジスタのゲート酸化膜２０９、第
１のポリシリコンからなるゲート電極２１０、パイポー
ラトランジスタのべース拡散層２１３、ＮＭＯＳ・ＰＭ
ＯＳの低濃度ソース・ドレイン２１１が形成されてお
り、バイポーラトランジスタのべース拡散層２１３上に
は、第１の絶縁膜および開口部を介してエミッタ拡散層
２２４を形成するための拡散源となる第２のポリシリコ
ン２１６が形成されており、かつ第２のポリシリコン２
１６をマスクとして外部べース拡散層２１９が形成され
ている。また、前記第１の絶縁膜はＮＭＯＳ・ＰＭＯＳ
のゲート電極２１０の側壁２１８を形成しており、この
側壁２１８により高濃度ソース・ドレイン２２３が低濃
度ソース・ドレイン２１２に対してセルフアラインで形
成されている。

【００１０】

【発明が解決しようとする課題】前記した第１の従来技
術では、ＭＯＳトランジスタのホットキャリア耐性要求
およびＯＮ電流要求からくるゲート側壁膜厚と、バイポ
ーラトランジスタのエミッタ・べース耐圧要求からくる
側壁膜厚が一致しなければならない。しかしバイポーラ
トランジスタは、高耐圧を要求されことが多いため、エ
ミッタ・べース耐圧は高くする必要がある。そのために
は、側壁膜厚を厚くしエミッタ拡散層と外部べース拡散
層の距離を離す必要がある。一方、側壁膜厚を厚くする
とＭＯＳトランジスタのＯＮ電流が減少するというトレ
ードオフの関係があり、高耐圧・高速動作を実現するの
は困難という第１の問題がある。また、また、ＮＭＯ
Ｓ，ＰＭＯＳの各トランジスタのゲート寸法の微細化が
進んだため、ソース・ドレイン高濃度拡散層の横広がり
を防止するため、活性化の熱処理を低温かつ短時間で行
う必要があるが、前記第１の従来技術では構造上バイポ
ーラトランジスタのエミッタ拡散層と、ＮＭＯＳ，ＰＭ
ＯＳ各トランジスタのソース・ドレイン高濃度拡散層は
同一熱処理で活性化されるので、パイポーラトランジス
タのｈfeが大きくならないという第２の問題もある。

【００１１】また、前記第２の従来技術では、エミッタ
窓とエミッタ電極との距離を露光用のマスクで調整でき
るためエミッタ拡散層と外部べース拡散層の距離を側壁
膜厚以上に設定できるため、前述の第１の問題は回避す
ることができる。しかし、前記第２の問題はその構造
上、改善が困難であった。

【００１２】本発明は、ＭＯＳトランジスタのゲート寸
法が微細化されておりかつバイポーラトランジスタのベ
ース抵抗を最小にしつつべ−ス・エミッタ耐圧を制御す
ることが可能であり、しかもｈfeが高いＢｉ−ＣＭＯＳ
構成の半導体装置を最小の製造工程数で得るこことを目
的としている。

【００１３】

【課題を解決するための手段】本発明の半導体装置は、
バイポーラトランジスタは、前記半導体基板に形成され
たコレクタ拡散層と、このコレクタ拡散層上に形成され
た外部ベース拡散層及びベース拡散層と、前記ベース拡
散層に形成されたエミッタ拡散層と、前記コレクタ拡散
層、前記外部ベース拡散層、前記エミッタ拡散層にそれ
ぞれ電気接続される電極とを備えており、前記エミッタ
電極は前記エミッタ拡散層上に密接状態に形成された第
１のポリシリコンで構成され、前記第１のポリシリコン
の側面には、前記ＭＯＳトランジスタのゲート酸化膜と
同一工程で形成される熱酸化膜と、前記ＭＯＳトランジ
スタのゲートと同一工程で形成される第２のポリシリコ
ンと、前記ＭＯＳトランジスタゲートの側壁と同一工程
で形成された絶縁膜とで構成されるスペーサを有し、こ
のスペーサにより前記エミッタ拡散層と外部べース拡散
層がセルフアラインで形成されていることを特徴とす
る。ここで、前記第１のポリシリコンと基板の間に、前
記第１のポリシリコンの両側から中心に向けて突出され
た凹部が形成されており、この凹部内に前記ＭＯＳトラ
ンジスタのゲート酸化膜と同一工程で形成される熱酸化
膜が埋設された庇部が存在している構成とすることが好
ましい。

【００１４】また、本発明の半導体装置の製造方法は、
半導体基板にコレクタ拡散層を形成する工程と、前記
コレクタ拡散層上にべース拡散層を形成する工程と、前
記ベース拡散層上にエミッタ拡散層を形成するための拡
散源となる第１のポリシリコンを所要のパターンに形成
する工程と、前記半導体基板の表面上にＭＯＳトランジ
スタのゲート酸化膜を熱酸化により形成し、これと同時
に前記第１のポリシリコンの側壁に同じ熱酸化膜を形成
する工程と、前記ＭＯＳトランジスタのゲート用に第２
のポリシリコンを所要のパターンを形成し、これと同時
に前記第１のポリシリコンの側壁の熱酸化膜の両側にも
第２のポリシリコンを形成する工程と、前記ＭＯＳトラ
ンジスタゲートの両側に側壁を形成し、これと同時に前
記第１のポリシリコンの両側の前記第２のポリシリコン
の側面に側壁を形成する工程と、前記第１のポリシリコ
ン、熱酸化膜及び第２のポリシリコンからなるスペーサ
をマスクにして外部べース拡散層を形成する工程と、前
記第１のポリシリコンから前記ベース拡散層に不純物を
拡散してエミッタ拡散層を形成する工程を含んでいる。

【００１５】この場合、前記ベース拡散層を形成した後
に、前記半導体基板の表面に酸化膜を形成し、前記エミ
ッタ拡散層を形成する領域にこれよりも狭い開口部を形
成して前記半導体基板を露出させる工程と、この開口部
を含む領域に前記第１のポリシリコンを所要のパターン
に形成し、その後に前記酸化膜を等方性エッチングによ
り除去して前記第１のポリシリコンと半導体基板との間
に凹部を形成し、かつこの凹部を前記ゲート酸化膜と同
時に熱酸化膜で埋め込む工程を含むことが好ましい。

【００１６】本発明では、エミッタ拡散層を形成するた
めの第１のポリシリコンの側面に、ＭＯＳトランジスタ
のゲート酸化膜と同一工程の熱酸化膜と、ＭＯＳトラン
ジスタのゲートと同一工程の第２のポリシリコンと、Ｍ
ＯＳトランジスタゲートの側壁とが重畳されたスペーサ
を有しているため、第２のポリシリの膜厚を制御するこ
とにより、エミッタ拡散層と外部ベース拡散層の距離を
制御でき、ＮＭＯＳ、ＰＭＯＳの特性を変化させること
なくべ−ス・エミッタ耐圧の制御が可能となる。また、
第１のポリシリコンを成長し所定のパターンを形成する
工程が一番最初であるため、ＭＯＳトランジスタのソー
ス・ドレイン高濃度拡散層の活性化の前にエミッタ拡散
層を形成することが可能となり、高ｈfeを実現すること
ができる。

【００１７】

【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態の断
面図である。Ｐ型サブストレート（ｐサブ）１上にＮ型
コレクタ拡散層３、Ｐウェル４、およびＮウェル５が形
成され、フィールド酸化膜２によりそして領域が画成さ
れている。前記Ｎ型コレクタ拡散層３にはバイポーラト
ランジスタが形成されており、また、前記Ｐウェル４と
Ｎウェル上にはそれぞれＮＭＯＳトランジスタとＰＭＯ
Ｓトランジスタが形成されている。

【００１８】前記バイポーラトランジスタを構成するた
めのべース拡散層６とＰ⁺拡散層（外部ベース拡散層）
１４が形成されている。また、前記べース拡散層６中に
は、エミッタポリシリコン７を拡散源としてエミッタ拡
散層２１が形成されている。前記エミッタポリシリコン
７の側面には、前記各ＭＯＳトランジスタのゲート酸化
工程で形成されたゲート酸化膜８と、前記ＭＯＳトラン
ジスタのゲートポリシリコン９と、前記ＭＯＳトランジ
スタのゲートサイドウォールと同じ側壁酸化膜１２がそ
れぞれスペーサとして形成されており、このスペーサに
より、エミッタ拡散層２１と外部べース拡散層１４がセ
ルフアラインで形成されている。また、前記Ｎ型コレク
タ拡散層３の一部のコレクタ電極部には、前記ＮＭＯＳ
トランジスタと同じＮ⁺拡散層１３が形成されている。

【００１９】一方、前記Ｐウェル４に形成されている前
記ＮＭＯＳトランジスタでは、ゲートポリシリコン９と
Ｎ^-拡散層１０がセルフアラインで形成され、側壁酸化
膜１２およびゲートポリシリコン９と、Ｎ⁺拡散層１３
がセルフアラインで形成されている。同様に、前記Ｎウ
ェル４に形成されている前記ＰＭＯＳトランジスタで
は、ゲートポリシリコン９とＰ^-拡散層１１がセルフア
ラインで形成され、側壁酸化膜１２およびゲートポリシ
リコン９とＰ⁺拡散層１４がセルフアラインで形成され
ている。そして、前記した各拡散層上には、Ｔｉシリサ
イド１５が形成されており、このＴｉシリサイド１５上
にシリコン酸化膜１６およびＢＰＳＧ膜１７が積層され
ている。コンタクト部には、バリア膜１８およびＷプラ
グが埋設されており、配線としてＡｌＣｕ膜２０が形成
されている。

【００２０】図２は前記バイポーラトランジスタのエミ
ッタ、ベース、コレクタの各コンタクトの平面レイアウ
ト図であり、特に同図の一点鎖線部は前記エミッタポリ
シリコン膜を示している。

【００２１】前記図１及び図２の製造方法を図３ないし
図５に示す。先ず、図３（ａ）のように、Ｐサブ１上に
選択酸化法を用いて所要領域にフィールド酸化膜２を形
成したのち、Ｎ型コレクタ拡散層３、Ｐウェル４、Ｎウ
ェル５をそれぞれ５００ｋｅＶ〜１５００ｋｅＶのエネ
ルギでポロンおよびリンイオン注入により形成する。次
いで、熱酸化により全面にシリコン酸化膜２３を２０〜
５０ｎｍ形成する。その後、１０〜３０ｋｅｖのエネル
ギでポロンイオン注入を行いべース拡散層６を形成す
る。さらに、図３（ｂ）のように、前記シリコン酸化膜
２３を全面除去した後、ヒ素ドープのエミッタポリシリ
コン７を１５０ｎｍから２５０ｎｍ成長し、所定のパタ
ーンを形成した後、ゲート酸化膜８を６〜１５ｎｍ形成
する。このとき、前記エミッタポリシリコン７にもシリ
コン酸化膜が形成される。

【００２２】次いで、図４（ａ）のように、リンドープ
のゲートポリシリコン９を１５０ｎｍ成長し、９００℃
程度の熱処理を行なう。これにより、前記エミッタポリ
シリコン７からベース拡散層６に不純物が拡散され、エ
ミッタ拡散層２１を形成する。その後、ゲートポリシリ
コン９を所定のパターンに加工する。そのとき、エミッ
タポリシリコン７の側面にゲートポリシリコン９のサイ
ドウォールが形成される。その後、常法によりイオン注
入法によりＮ^-拡散層１０およびＰ^-拡散層１１をそれ
ぞれ選択的に形成する。さらに、図４（ｂ）のように、
全面に側壁酸化膜１２を１００ｎｍ形成した後、エツチ
バックを行いエミッタポリシリコン７の側面およびゲー
トポリシリコン９の側面にそれぞれサイドウォールを形
成する。その後、Ｐ型不純物を導入したくない部分をフ
ォトレジスト２２でマスクし、フッ化ポロンを４０〜６
０ｋｅＶのエネルギでイオン注入し、バイポーラトラン
ジスタの外部べース拡散層１４およびＰＭＯＳのＰ⁺拡
散層１４をそれぞれ形成する。

【００２３】さらに、同様な方法で、図５のように、４
０〜８０ｋｅＶのエネルギでヒ素イオン注入によりＮ⁺
拡散層１３を形成した後、８００℃程度の熱処理で前記
外部べース拡散層、Ｐ⁺拡散層およびＮ⁺拡散層の活性
化を行う。なお、図４（ｂ）において、エミッタポリシ
リコン中に反対導電型の不純物が導入されているが、面
積が小さいことと、熱処理温度が低いことにより、バイ
ポーラトランジスタに与える影響はほとんどない。その
後、前記各拡散層およびポリシリコンの表面にＴｉシリ
サイド１５を形成する。しかる後、図１に示したよう
に、シリコン酸化膜１６およびＢＰＳＧ膜１７を順次形
成し、ＣＭＰ法により平坦化を行った後、コンタクトを
開口し、バリアメタル１８、Ｗプラグ１９、ＡｌＣｕ配
線を順次形成することにより、前記した半導体装置が製
造される。

【００２４】このように、この実施形態では、ＭＯＳト
ランジスタのゲート酸化膜８と同一工程の熱酸化膜と、
ＭＯＳトランジスタのゲートと同一工程の第２のポリシ
リコン９と、ＭＯＳトランジスタゲートの側壁酸化膜１
２とが重畳されたスペーサーを有こることになるため、
前記第２のポリシリコン９の膜厚を制御することによ
り、エミッタ拡散層２１と外部ベース拡散層１４の距離
を制御することが可能となる。これにより、ＮＭＯＳ、
ＰＭＯＳの各トランジスタの特性を変化させることなく
べース・エミッタ耐圧の制御が可能となる。また、エミ
ッタ拡散層２１を形成するための拡散源となる第１のポ
リシリコン７を成長し所定のパターンを形成する工程が
一番最初であるため、ＭＯＳトランジスタのソース・ド
レイン高濃度拡散層１３の活性化の前にエミッタ拡散層
２１を形成することが可能となり高ｈfeを実現すること
が可能となる。

【００２５】図６は本発明の第２の実施形態の断面図で
ある。この実施形態では、前記第１の実施形態に比べて
高ベース・エミッタ耐圧が要求される場合に適してい
る。この実施形態において前記第１の実施形態と異なる
点は、エミッタポリシリコン７とベース拡散層６との間
に庇部８ａが形成されている点である。この庇部８ａは
ＭＯＳトランジスタのゲート酸化膜８と同じシリコン酸
化膜で形成されている。このように、庇部８ａが形成さ
れることにより、庇部８ａの分だけ外部ベース拡散層１
４とエミッタ拡散層２１の距離が長くなり、これにより
高ベース・エミッタ耐圧が実現される。図７は、この第
２の実施形態のバイポーラトランジスタのコンタクトの
レイアウト図である。

【００２６】図８は前記第２の実施形態の製造に際して
の主要な工程を示す断面図である。先ず、図８（ａ）の
ように、Ｐサブ１上に選択酸化法を用いてフィールド酸
化膜２を形成したのち、Ｎ型コレクタ拡散層３、Ｐウェ
ル４、Ｎウェル５をそれぞれ５００ｋｅＶ，１５００ｋ
ｅＶのエネルギでポロンおよびリンイオン注入により形
成した後、熱酸化によりシリコン酸化膜２３を２０〜５
０ｎｍ形成する。その後、１０〜３０ｋｅｖのエネルギ
でポロンイオン注入を行いべ−ス拡散層６を形成する。
その後フォトリソグラフィ技術により開口部を設ける。
次いで、図８（ｂ）のように、ヒ素ドープのエミッタポ
リシリコン７を１５０ｎｍから２５０ｎｍ成長し、所定
のパターンを形成した後シリコン酸化膜を２３全面除去
する。これにより、エミッタポリシリコン７の両側に中
心側に向けて窪みが形成される。その後、ゲート酸化膜
８を６〜１５ｎｍ形成すると、前記庇部８ａが形成され
る。以下、前記した第２の実施形態の図３（ｂ）以降の
工程と同じ製造方法を行うことにより、前記した図６の
半導体装置が製造される。

【００２７】

【発明の効果】以上説明したように本発明は、エミッタ
拡散層を形成するための第１のポリシリコンの側面に、
ＭＯＳトランジスタのゲート酸化膜、ゲート、ゲート側
壁のそれぞれと同一工程の熱酸化膜、第２のポリシリコ
ン、側壁酸化膜とが重畳されたスペーサを有しているた
め、第２のポリシリの膜厚を制御することにより、エミ
ッタ拡散層と外部ベース拡散層の距離を制御でき、ＮＭ
ＯＳ、ＰＭＯＳの特性を変化させることなくべ−ス・エ
ミッタ耐圧の制御が可能となる。本発明によれば、第１
の従来技術に対して、本発明の第１の実施形態で約６０
％、第２の実施形態で約１２０％向上することが可能と
なる。また、第１のポリシリコンを所要のパターンに形
成してエミッタ拡散層を形成する工程が、ＭＯＳトラン
ジスタのソース・ドレイン高濃度拡散層の活性化の前で
あるため、高ｈfeを実現することができる。本発明によ
れば、第２の従来技術に対し約２倍の値のｈfeを得るこ
とが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体装置の第１の実施形態の縦断面
図である。

【図２】図１の半導体装置のコンタクトのレイアウト図
である。

【図３】図１の半導体装置の製造方法を工程順に示す断
面図のその１である。

【図４】図１の半導体装置の製造方法を工程順に示す断
面図のその２である。

【図５】図１の半導体装置の製造方法を工程順に示す断
面図のその３である。

【図６】本発明の半導体装置の第２の実施形態の縦断面
図である。

【図７】図６の半導体装置のコンタクトのレイアウト図
である。

【図８】図６の半導体装置の製造方法の主要工程を示す
断面図である。

【図９】従来の半導体装置の一例を製造工程順に示す断
面図のその１である。

【図１０】従来の半導体装置の一例を製造工程順に示す
断面図のその２である。

【図１１】従来の半導体装置の他の例を製造工程順に示
す断面図のその１である。

【図１２】従来の半導体装置の他の例を製造工程順に示
す断面図のその２である。

【符号の説明】

１Ｐサブストレート（半導体基板）２フィールド酸化膜３コレクタ拡散層４Ｐウェル５Ｎウェル６ベース拡散層７第１のポリシリコン８ゲート酸化膜９第２のポリシリコン１０Ｎ^-拡散層１１Ｐ^-拡散層１２側壁酸化膜１３Ｎ⁺拡散層１４Ｐ⁺拡散層（外部ベース拡散層）１５Ｔｉシリサイド１６シリコン酸化膜１７ＰＢＳＧ膜１８バリア膜２０ＡｌＣｕ膜２１エミッタ拡散層

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8249 H01L 27/06

Claims

(57)【特許請求の範囲】

【請求項１】バイポーラトランジスタとＭＯＳトラン
ジスタとを同一半導体基板上に有するＢｉ−ＣＭＯＳ構
造の半導体装置において、前記バイポーラトランジスタ
は、前記半導体基板に形成されたコレクタ拡散層と、こ
のコレクタ拡散層上に形成された外部ベース拡散層及び
ベース拡散層と、前記ベース拡散層に形成されたエミッ
タ拡散層と、前記コレクタ拡散層、前記外部ベース拡散
層、前記エミッタ拡散層にそれぞれ電気接続される電極
とを備え、前記エミッタ電極は前記エミッタ拡散層上に
密接状態に形成された第１のポリシリコンで構成され、
前記第１のポリシリコンの側面には、前記ＭＯＳトラン
ジスタのゲート酸化膜と同一工程で形成される熱酸化膜
と、前記ＭＯＳトランジスタのゲートと同一工程で形成
される第２のポリシリコンと、前記ＭＯＳトランジスタ
ゲートの側壁と同一工程で形成された絶縁膜とで構成さ
れるスペーサを有し、このスペーサにより前記エミッタ
拡散層と外部べース拡散層がセルフアラインで形成され
ていることを特徴とする半導体装置。
【請求項２】前記エミッタ拡散層は前記第１ポリシリ
コンから不純物が拡散されて形成されている請求項１に
記載の半導体装置。
【請求項３】前記第１のポリシリコンと基板の間に、
前記第１のポリシリコンの両側から中心に向けて突出さ
れた凹部が形成されており、この凹部内に前記ＭＯＳト
ランジスタのゲート酸化膜と同一工程で形成される熱酸
化膜が埋設された庇部が存在している請求項１または２
に記載の半導体装置
【請求項４】半導体基板にコレクタ拡散層を形成する
工程と、前記コレクタ拡散層上にべース拡散層を形成す
る工程と、前記ベース拡散層上にエミッタ拡散層を形成
するための拡散源となる第１のポリシリコンを所要のパ
ターンに形成する工程と、前記半導体基板の表面上にＭ
ＯＳトランジスタのゲート酸化膜を熱酸化により形成
し、これと同時に前記第１のポリシリコンの側壁に同じ
熱酸化膜を形成する工程と、前記ＭＯＳトランジスタの
ゲート用に第２のポリシリコンを所要のパターンを形成
し、これと同時に前記第１のポリシリコンの側壁の熱酸
化膜の両側にも第２のポリシリコンを形成する工程と、
前記ＭＯＳトランジスタゲートの両側に側壁を形成し、
これと同時に前記第１のポリシリコンの両側の前記第２
のポリシリコンの側面に側壁を形成する工程と、前記第
１のポリシリコン、熱酸化膜及び第２のポリシリコンか
らなるスペーサをマスクにして外部べース拡散層を形成
する工程と、前記第１のポリシリコンから前記ベース拡
散層に不純物を拡散してエミッタ拡散層を形成する工程
を含むことを特徴とする半導体装置の製造方法。
【請求項５】前記ベース拡散層を形成した後に、前記
半導体基板の表面に酸化膜を形成し、前記エミッタ拡散
層を形成する領域にこれよりも狭い開口部を形成して前
記半導体基板を露出させる工程と、この開口部を含む領
域に前記第１のポリシリコンを所要のパターンに形成
し、その後に前記酸化膜を等方性エッチングにより除去
して前記第１のポリシリコンと半導体基板との間に凹部
を形成し、かつこの凹部を前記ゲート酸化膜と同時に熱
酸化膜で埋め込む工程を含む請求項４に記載の半導体装
置の製造方法。